JPH0621359A - 深いｐ型本体接触ソースプラグを備えた電界効果トランジスタ - Google Patents

深いｐ型本体接触ソースプラグを備えた電界効果トランジスタ

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JPH0621359A
JPH0621359A JP5088775A JP8877593A JPH0621359A JP H0621359 A JPH0621359 A JP H0621359A JP 5088775 A JP5088775 A JP 5088775A JP 8877593 A JP8877593 A JP 8877593A JP H0621359 A JPH0621359 A JP H0621359A
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drain
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effect transistor
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JP5088775A
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Robert S Wrathall
ロバート・エス・ラサール
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National Semiconductor Corp
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National Semiconductor Corp
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Abstract

(57)【要約】 【目的】 高出力・高スイッチング速度のＮチャネルＦ
ＥＴを提供すること 【構成】 N+ソース領域の下方の寄生抵抗の削減、及びト゛レ
ーン電極とPウェルとの間の電圧の急激な変化時の寄生ハ゛イホ゜ー
ラトランシ゛スタのラッチアッフ゜の防止のため深いP型本体接触ソースフ゜ラ
ク゛を含む電界効果トランシ゛スタである。軽ト゛ーフ゜ト゛レーン内でN+ソ
ース領域がPウェルの上面から内部へ延び、そのN+ソース領域とN
-ト゛レーン領域とがチャネル領域で分離されるようN-ト゛レーン領域
がPウェル内へ延びる。N+ト゛レーン接触領域はN-ト゛レーン領域の深
さより浅い深さまで軽ト゛ーフ゜N-ト゛レーン領域内へ延び、N-ト゛
レーン領域の一部によりN+ト゛レーン接触領域がチャネル及び下方の
Pウェルから分離される。深いP型本体接触ソースフ゜ラク゛領域
は、それがN+ソース領域の下方で少なくとも部分的にチャネル
領域に向かって延びるようソース電極の下方をPウェル内へ延
びる。ケ゛ート絶縁層がチャネル領域にわたって基板上面に配設
され、そのケ゛ート絶縁層上にケ゛ートが配設されてチャネル領域上
に横たわる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタに
関し、特に、高出力・高電流・高スイッチング速度のＮ
チャネル電界効果トランジスタに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来、
高出力スイッチング用途では、軽度にドープされた（以
下、軽ドープと称す）ドレーンを備えた電界効果トラン
ジスタ構造が使用されている。図１は、そのような軽ド
ープドレーンを備えた従来のＮチャネル電界効果トラン
ジスタを示すものである。このようなトランジスタにお
いて、Ｎ+基板１の上部にはＮ-エピタキシャル層２が蒸
着されている。従って、そのＮ-エピタキシャル層２の
上面３は、最終的に形成される基板の上面となる。Ｐウ
ェル４は、図１Ａに破線５で示す深さまで基板の上面３
からエピタキシャル層内へ拡散されている。また基板の
上面に酸化物が蒸着されてゲート酸化物６及び絶縁酸化
物15が形成されている。チャネル領域７上にゲート酸化
物６が配設され、そのゲート酸化物６上にゲート８が配
設されて、ゲート８がチャネル領域７上に位置するよう
になっている。重度にドープされた（以下、重ドープと
称す）Ｎ+ソース領域９は、基板の上面からＰウェル内
へと延びている。このＮ+ソース領域９は、ソース電極1
0に電気的に接続され、チャネル領域７の左側に隣接し
ている。浅いＰ+領域16は、ソース領域９の左側に隣接
して、下方にあるＰウェル４と接触している。基板の上
面には、Ｎ+ソース領域９とＰ+領域16とに電気的に接触
するようにソース電極10が配設されている。また、軽ド
ープＮ-ドレーン領域11が設けられている。この軽ドー
プＮ-ドレーン領域11は、図１Ａに示すようにチャネル
領域７の右側に隣接しており、そのチャネル領域７によ
りＮ+ソース領域９とＮ-ドレーン領域11とが分離される
ようになっている。軽ドープＮ-ドレーン領域11の内部
には、そのＮ-ドレーン領域の深さより浅い深さまで、
基板の上面からエピタキシャル層内へ浅いＮ+ドレーン
接触領域12が形成されている。基板の上面にドレーン電
極13が配設されて、重ドープＮ+ドレーン接触領域12と
の電気的接触を形成している。
【０００３】動作において、図１Ａに示す従来の軽ドー
プドレーンデバイスは、ゲートの下方のチャネル領域中
に反転層が形成された際にオンとなる。従って、導通経
路は、ドレーン電極13から、Ｎ+ドレーン接触領域12、
Ｎ-ドレーン領域11、チャネル領域７中の反転層、Ｎ+ソ
ース領域９を順に経て、ソース電極10へと形成される。
高電圧用途において、軽ドープＮ-ドレーン領域11が設
けられていなかった場合、Ｎ+ドレーン接触領域上の電
圧がＰウェル４に対して大きな正の電圧を有している際
には、Ｎ+ドレーン接触領域とその下方のＰウェルとの
間に大きく逆バイアスされた接合部（以下、逆バイアス
接合部と称す）が存在することになる。このような場合
には、その逆バイアス接合部の空乏領域中に高電界が存
在するため、その空乏領域中で電子雪崩降伏が生じる可
能性がある。
【０００４】従って、軽ドープＮ-ドレーン領域11が、
一層重度にドープされたＮ+ドレーン接触領域12とＰウ
ェル４との間に設けられる。この軽ドープＮ-ドレーン
領域11は、Ｐウェルと共に逆バイアス接合部を形成す
る。このＮ-ドレーン領域11が一層重度にドープされて
いた場合には、逆バイアス接合部の空乏領域は所定の逆
バイアス電圧において一層少なく厳しい電界を有するこ
とになる。このため、その軽ドープＮ-ドレーン領域11
により、その結果として生じるＮチャネル電界効果トラ
ンジスタ構造は、そのドレーン領域11が存在しない場合
より高い電圧の耐降伏性を有することができる。
【０００５】しかし、図１Ａに示す従来の軽ドープドレ
ーン構造は、高出力高速スイッチング用途において欠点
を有している。Ｐウェル４に対するドレーン電極13上の
電圧が急速に上昇又は下降する場合、電荷量は、空乏領
域が成長するシリコン格子から除去されるか、又は、空
乏領域が縮小するシリコン格子中へ再吸収される。空乏
領域の拡張又は縮小が大幅になるにつれて、及び、その
拡張又は縮小が急速になるにつれて、その電荷の遷移動
作の幅は大きくなっていく。
【０００６】この電荷の遷移動作は、変位電流として周
知のものであり、軽ドープＮ-ドレーン領域11とＰウェ
ル４との間の拡張中及び縮小中の空乏領域に対して流入
及び流出する。図１Ｂ（従来技術）に矢印で示すよう
に、この変位電流は、軽ドープＮ-ドレーン領域11とＰ
ウェル４との間の拡張中又は縮小中の空乏領域に対する
電流パス中を流入又は流出する。即ち、この電流は、軽
ドープＮ-ドレーン領域11の下方のＰウェル４の一部を
通り、チャネル領域７の下方のＰウェル４の一部を通
り、Ｎ+ソース領域９の下方のＰウェル４の一部を通
り、更にＰ+領域16を通って、ソース電極10との間で流
れる。Ｐウェル４が抵抗を有しているため、この電流パ
スに沿ったＰウェル中の電圧は変化する。変位電流が充
分に大きい場合、Ｎ+ソース領域９の真下におけるＰウ
ェルの部分の電圧は、そのＮ+ソース領域９の電圧より
0.6〜0.7ボルト高くなる。その結果として、寄生バイポ
ーラトランジスタの順バイアスされたＰＮベース・エミ
ッタ接合が生じる。この寄生トランジスタは、Ｐウェル
の下方にあるＮ-エピタキシャル層からＰウェルへ、Ｎ+
ソース領域へと形成され、或いは、軽ドープＮ-ドレー
ン領域からＰウェルへ、Ｎ+ソース領域へと形成され
る。これらの場合は両方とも、Ｐウェルが寄生トランジ
スタのベースであり、Ｎ+ソース領域がエミッタであ
る。また或る場合には、Ｎ-エピタキシャル層が寄生ト
ランジスタのコレクタとなる。その他の場合には、Ｎ-
ドレーン領域がコレクタとなる。この寄生バイポーラト
ランジスタが高変位電流の状況下でオンになった場合に
は、その他のデバイス又は層（図示せず）との相互作用
により、有害な高電流のラッチアップ(latchup)状態が
発生することになる場合がある。
【０００７】
【課題を解決するための手段】本発明は、その一部は、
寄生バイポーラトランジスタに付随する上述のラッチア
ップ問題を解決することを意図するものである。本発明
はまた、Ｎチャネルトランジスタにおける変位電流パス
に沿った電圧を減少させることを意図している。このＮ
チャネルトランジスタは、実施例によっては軽ドープ領
域を備えることができる。本発明のＮチャネルの実施例
によれば、ソース電極の下方にある基板の上面の間の変
位電流パス中に、深いＰ型本体接触ソースプラグ領域が
設けられている。この深いＰ型本体接触ソースプラグ領
域は、Ｐウェル中へと下方に延びており、Ｎ+ソース領
域の少なくとも一部の下方にあるチャネル領域へと向か
っている。この深いＰ型本体接触ソースプラグ領域は、
軽ドープＰウェル半導体材料よりも低い抵抗を有してい
るので、所定の変位電流に関してＮ+ソース領域の下方
で生成される電圧は、深いＰ型本体接触ソースプラグ領
域が無い場合よりも小さくなる。従って、寄生バイポー
ラトランジスタのベース上の電圧は、Ｎ+ソース領域の
エミッタに対し、深いＰ型本体接触ソースプラグ領域が
設けられていない場合ほどは用意に順バイアスされるよ
うにはならない。従って、本発明の結果的な構造体は、
従来周知である軽ドープドレーンデバイスとは異なる一
層「丈夫な(rugged)」Ｎチャネル電界効果トランジスタ
となる。本発明は、そのデバイスにラッチアップを発生
させること無く、ドレーンのＰウェルの境界における極
めて高速の電圧変化に耐えることができるものである。
【０００８】
【実施例】図２は、本発明のＮチャネル電界効果トラン
ジスタの一実施例の断面をも示す斜視図である。重ドー
プＮ+基板401上には軽ドープＮ-エピタキシャル層402が
ある。このエピタキシャル層の上面は、結果として生じ
る基板の上面403を形成するものである。軽ドープＰウ
ェル領域404は、前記エピタキシャル層内に、前記基板
の上面から図２の破線405まで拡散されている。前記基
板の上面には、メッシュ型のゲート絶縁層406Aが、前記
基板の上面403において前記基板中のメッシュ型のチャ
ネル領域407上に横たわるように配設されている。この
ゲート絶縁層は、酸化物の蒸着層又は成長層とすること
ができる。このゲート絶縁層406Aの上面には、メッシュ
型のゲート408が、その下方の基板中のチャネル領域407
上に横たわるよう配設されている。このゲート408は、
実施例によっては、標準的なＮ+ドープ多結晶シリコン
から形成することができる。
【０００９】メッシュ型のゲート408は、二次元的な配
列のセルに基板を区分する。二次元の各方向にはソース
セルとドレーンセルとが交互に存在し、二次元の両方向
においてソースセルに隣接するセルがドレーンセルとな
り、二次元の両方向において各ドレーンセルに隣接する
セルがソースセルとなるようになっている。図示した実
施例における各セルは四角形であるが、三角形、五角
形、六角形、円、または開放端(open-ended)のセル等、
本発明に適するものであれば他のあらゆる形状が使用可
能である。開放端セルの場合、その各開放端セルの幅
は、標準的なＭＯＳトランジスタのレイアウトと同様の
様式の開放端セルの長さよりずっと大きい。セルは必ず
しも行及び列に方向付ける必要はないが、あらゆる適切
な行列に方向付けることが可能である。
【００１０】各ソースセルでは、環状のＮ+ソース領域4
09が、基板の上面403からＰウェル404の内部へと延びて
いる。各ドレーンセルでは、Ｎ-ドレーン領域411が、基
板の上面403からＰウェル404の内部へと延びている。そ
の他の低電圧の実施例では、Ｎ-領域411をなくして、Ｎ
+領域412が図２のＮ-領域411の横方向の縁部まで延びる
ようにそのＮ+領域412を横方向に延長することができ
る。各々のＮ+ソース領域409は、メッシュ型のチャネル
領域407に隣接しており、各々のＮ-ドレーン領域411
は、メッシュ型のチャネル領域407によりそのＮ-ドレー
ン領域411とＮ+ソース領域409とが分離されるように、
そのメッシュ型のチャネル領域407に隣接している。浅
い重ドープＮ+ドレーン接触領域412は、基板の上面403
から各Ｎ-ドレーン領域の内部へと延びている。各々の
Ｎ+ドレーン接触領域412は、Ｎ-ドレーン領域411の一部
によりそのＮ+ドレーン接触領域412がチャネル407及び
下方のＰウェル404から分離されるように、Ｎ-ドレーン
領域411内に配設されている。ドレーン接触領域412の底
面、及び軽ドープドレーン領域411の底面を平坦に図示
し、またそれらが上面403と同一面を有するように図示
したが、その他の表面の形状も用いることが可能であ
る。
【００１１】図３は、図２のＮチャネル電界効果トラン
ジスタの実施例の平面図である。但し、図３の平面図で
は、ソース電極410及びドレーン電極413が、図２の構造
体上に横たわるように示されている。また同図では酸化
ケイ素等からなる絶縁層406Bが図２の構造体上に配設さ
れており、その絶縁層406B中の一連の接触窓414により
各セルの上面403上の領域が露出状態のままになるよう
になっている。ソース電極410は、各ソースセルのＮ+ソ
ース領域409を少なくとも部分的に覆うように絶縁層406
B上に配設され、個々の接触窓414を通って個々のＮ+ソ
ース領域409と電気的接触が行えるようになっている。
同様に、ドレーン電極413は、各ドレーンセルのＮ+ドレ
ーン接触領域412を少なくとも部分的に覆うように絶縁
層406B上に配設され、個々の接触窓414を通って個々の
Ｎ+ドレーン接触領域412と電気的接触が行えるようにな
っている。
【００１２】図３の実施例において、ソース電極410及
びドレーン電極413は、互いに交差指型に配設され、二
次元配列のセルを斜めに横切って延びている。これらの
ソース電極410及びドレーン電極413は、例えば、図３に
示すような、平行に配向され、アルミニウム等の金属か
らなる、一連のストリップとすることができる。
【００１３】図４は、図３のＡ-Ａ断面図である。図４
は、電極の上面403から、少なくともソース電極410の真
下の位置から、Ｐウェル404内部へと延びる、深いＰ型
本体接触ソースプラグ領域416を示すものである。この
深いＰ型本体接触ソースプラグ領域416は、チャネル領
域407に向かって横方向にも延びており、少なくとも同
図に示すＮ+ソース領域409の下方に部分的に延びてい
る。ソース電極410が、個々の接触窓を通って、各ソー
スセル中の個々の深いＰ型本体接触ソースプラグ領域41
6の上面と電気的に接触していることに留意されたい。
実施例によっては、深いＰ型本体接触ソースプラグ領域
416の表面の強化は、浅い重ドープＰ++接触拡散417とい
う形態で実施される。
【００１４】チャネル領域407及びＮ-ドレーン領域411
に面する深いＰ型本体接触ソースプラグ領域416の側面4
16Aは、Ｎ+ソース領域409の下方からほぼ垂直に延びて
いる。従って、Ｎ+ソース領域409の真下の位置において
図４のＮ-ドレーン領域411と深いＰ型本体接触ソースプ
ラグ領域416との間のＰウェル404を通る電流パスの距離
は、基板中の一層深いところにある、チャネル領域407
に面する側面416A上の位置においてＮ-ドレーン領域411
と深いＰ型本体接触ソースプラグ領域416との間のＰウ
ェル404を通る電流パスの距離と実質的に等しい。深い
Ｐ型本体接触ソースプラグ領域416は、基板中に深く延
びるように形成され、変位電流が垂直方向にファンアウ
トし、もっと浅い深いＰ型本体接触ソースプラグ領域を
用いた場合よりＰウェル中の深い位置を流れるようにな
っている。深いＰ型本体接触ソースプラグ領域416は、
実施例によっては、Ｎ+ソース領域409の全長にわたりそ
の下方にチャネル領域へ向かって延ばすこともできる。
深いＰ型本体接触ソースプラグ領域が下方に存在するＮ
+ソース領域の大きさは設計上の選択事項である。図４
の実施例では、深いＰ型本体接触ソースプラグ領域416
は、Ｎ+ソース領域409の横方向の長さの半分未満まで延
びている。
【００１５】また、実施例によっては、Ｎ+ソース領域4
09及びＮ-ドレーン領域411は、ゲート408に対してセル
フアラインされる。このような実施例の場合、そのゲー
トは、絶縁層上に蒸着され、次いで後続の注入(implant
ation)工程用のマスクとして用いられる。Ｎ+ソース領
域及びＮ-ドレーン領域用のＮ型ドーパントが、注入の
境界を規定するゲートを備えた基板の上面内へと注入さ
れる。後続の加熱駆動工程は、ソース領域及びドレーン
領域に注入されたドーパントをＰウェル領域中へ下方へ
と拡散させると共に互いに向かって横方向に拡散させ
て、ソース領域409とドレーン領域411との両者がゲート
の下方で或る距離まで延びるようにする。
【００１６】また、実施例によっては、Ｎ+ドレーン接
触領域412は、絶縁層406B又はゲート絶縁酸化物406A中
のエッチングによる穴を通して拡散させることもでき
る。同様に、深いＰ型本体接触ソースプラグ領域416
も、絶縁層406B又はゲート絶縁酸化物406A中のエッチン
グによる穴を通して拡散させることができる。
【００１７】図４から分かるように、Ｐウェルの深さD1
は4.2μｍ、ソース領域409の深さD2は0.4μｍ、軽ドー
プドレーン領域411の深さD3は0.9μｍ、ドレーン接触領
域412の深さD4は0.4μｍ、深いＰ型本体接触ソースプラ
グ領域416の深さD5は3.8μｍである。図４に示す実施例
のゲートは、使用されるマスク露光システムのフォトリ
ソグラフィ的な制限により、その幅が3.5μｍとなる。
このデバイスの最終的なブレークダウン電圧に重大な影
響を与えること無くゲート幅を2μｍに縮小できること
が実証されている。図４に示したＰウェル404の深さは
4.2μｍであるが、実際の使用に当たっては、数μｍか
ら5μｍを充分に超えるまでその深さを変更することが
可能である。
【００１８】図５は、図３のＡ-Ａ断面図であり、軽ド
ープドレーン領域411とＰウェル４０４との間の空乏領
域からの前後方向の変位電流の流れを示している。この
変位電流は、Ｐウェル４０４及び深いＰ型本体接触ソー
スプラグ領域416を通り、基板の上面403上に配設された
ソース電極410から流れ出るか、又はそのソース電極410
へと流れ込む。図１Ａ及び図１Ｂの従来のデバイスにお
ける変位電流の流れは、Ｐウェル4の比較的浅い領域に
限られたものであるが、本発明における変位電流の流れ
は、その深いＰ型本体接触ソースプラグ領域416のた
め、基板中の一層深い位置を流れるものとなる。良好な
深いＰ+領域は、約3.5μｍの深さを有すると共に単位面
積当たり100Ωの面積抵抗を有するものとなる。一般
に、これは、注入又は拡散を行うことが可能なものであ
り、次いで熱サイクルにより適切な深さへと追いやられ
る。深いＰ+プラグを製造するのに困難なことは何もな
い。拡散又は注入に備えて3〜4μｍの間の窓を開けるこ
とも可能である。
【００１９】図６は、図３のＡ-Ａ断面図であり、おお
よそのドープ濃度を示している。図６における垂直ライ
ンＢ-Ｂ，Ｃ-Ｃ，Ｄ-Ｄ，Ｅ-Ｅは、図３のラインＡ-Ａ
に沿った点Ｂ〜Ｅに対応している。図６における各ライ
ンはドープ濃度の10倍の増加又は減少を表すものであ
る。同図は、Ｎ+ソース領域の下のＰウェルから深いＰ
型本体接触領域への極めて漸進的な増大を示している。
図７ないし図10は、任意のＰ++領域417が設けられてい
ない場合の、図３のラインＡ-Ａに沿った点Ｂ〜Ｅにお
ける、表面403から基板内へと垂直に延びるドープ濃度
を示すものである。
【００２０】上述の実施例は、軽ドープ領域411及び重
ドープ領域412を備えた二重拡散ドレーンを含むもので
あるが、他の実施例では、二重拡散ドレーン構造を有さ
ない深いＰ型本体接触ソースプラグ領域416を用いてい
る。図11に示すその一実施例では、Ｎ+領域412には軽ド
ープドレーン領域は設けられていない。その代わり、Ｎ
+領域412は、図４のＮ-領域411の横方向の長さまでゲー
ト408の下を横方向に延びるよう形成されている。この
比較的重度にドープされたドレーンによる実施例は、一
般に上述の二重拡散ドレーンによる実施例より低いブレ
ークダウン電圧を有することになるが、それにも関わら
ず、この比較的重度にドープされたドレーンによる実施
例は、深いＰ領域416が存在することにより、好適な高
速スイッチング特性を有することになる。
【００２１】上述の様々なデバイスは、ラッチアップを
発生させることなく高速及び高電圧スイッチングを行う
ことが可能なものであり、それらは、高いエッジ速度を
有するスイッチングレギュレータや、ディスクドライブ
の制御に用いられる動作制御回路や、ディスクドライブ
中のモータの誘導コイルを駆動する回路や、ディスクド
ライブ中の誘導性の読み出し／書き込みヘッドを駆動す
る回路等での使用に適したものである。本発明が、例え
ばモータ又は読み出し／書き込みヘッド等の中にある誘
導性負荷を駆動することになる状況においては、コイル
への電流の流れを急速にカットオフすることにより、非
常に高速で極めて大きな電流スパイクがコイルにより生
成されることになる。本発明の電界効果トランジスタの
構造により、本発明のドレーンは、コイルに実質的に直
接に接続することが可能となり、これにより、電界効果
トランジスタ内でのラッチアップの有害な影響を被るこ
となく急速に誘導電流のオン／オフ・スイッチングを行
うことが可能となる。
【００２２】以上、特定の実施例について説明してきた
が、他の半導体技術への多くの適用、更には上述以外の
実施例もまた、特許請求の範囲で規定する本発明の範囲
に含まれるものである。例えば、Ｐ領域が全てＮ領域に
なった場合にはＰチャネルデバイスが実施され、またそ
の逆も同様である。Ｐエピタキシャル層がＮチャネルデ
バイス中のＰウェルとして働くようにして、個別に拡散
が行われるＰウェルをなくすことができる。同様に、Ｎ
エピタキシャル層がＮウェルとして働くようにして、Ｐ
チャネルデバイス中の個別に拡散が行われるＮウェルを
なくすことができる。従って、上述の実施例に関する説
明は、単なる例示にすぎないものであると理解されるべ
きである。故に、上述の特定の実施例は、特許請求の範
囲に記載の本発明の範囲に制限を加えることを意図した
ものではない。
【００２３】
【発明の効果】本発明は上述のように構成したので、ラ
ッチアップを発生させること無く、ドレーンのＰウェル
の境界における極めて高速の電圧変化に耐えることがで
きる、電界効果トランジスタを提供することが可能とな
る。
【図面の簡単な説明】
【図１】図１Ａは軽ドープドレーンを備えた従来のＮチ
ャネル電界効果トランジスタデバイスを示す断面図であ
り、図１Ｂは図１Ａの従来の軽ドープドレーンデバイス
における変位電流の流れを示す断面図である。
【図２】本発明のＮチャネル電界効果トランジスタの一
実施例を示す斜視図である。
【図３】本発明のＮチャネル電界効果トランジスタの一
実施例における電極のメタライゼーションパターンを示
す平面図である。
【図４】本発明のＮチャネル電界効果トランジスタを示
す図３のＡ-Ａ断面図である。
【図５】図３及び図４に示す本発明のＮチャネル電界効
果トランジスタ中を流れる変位電流の電流パスを示す断
面図である。
【図６】本発明のドープ濃度を示す図３のＡ-Ａ断面図
である。
【図７】図３の点Ｂにおける本発明の垂直ドープ濃度を
シリコン表面からその内部へと向かって示すグラフであ
る。
【図８】図３の点Ｃにおける本発明の垂直ドープ濃度を
シリコン表面からその内部へと向かって示すグラフであ
る。
【図９】図３の点Ｄにおける本発明の垂直ドープ濃度を
シリコン表面からその内部へと向かって示すグラフであ
る。
【図１０】図３の点Ｅにおける本発明の垂直ドープ濃度
をシリコン表面からその内部へと向かって示すグラフで
ある。
【図１１】軽度にドープされた二重拡散ドレーンではな
く、重度にドープされたドレーンを備えた本発明のＮチ
ャネル電界効果トランジスタを示す断面図である。
【符号の説明】
401 Ｎ+基板 402 Ｎ-エピタキシャル層 403 上面 404 Ｐウェル領域 405 破線 406A ゲート絶縁層 407 チャネル領域 408 ゲート 409 Ｎ+ソース領域 410 ソース電極 411 Ｎ-ドレーン領域 412 Ｎ+ドレーン接触領域 416 深いＰ型本体接触ソースプラグ領域 417 Ｐ++領域

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】上面を有する第１の伝導型の半導体本体
    と、 前記上面上に配設され、その上面において前記本体内の
    チャネル領域上に横たわるゲート絶縁層と、 前記ゲート絶縁層上に配設され、前記チャネル領域上に
    横たわるゲートと、 前記本体内に配設され、前記チャネル領域に隣接し、前
    記上面から前記本体内へ第１の深さまで延びる第２の伝
    導型の軽ドープドレーン領域と、 前記本体内に配設され、前記軽ドープドレーン領域の一
    部により前記チャネル領域から分離され、前記上面から
    前記軽ドープドレーン領域内へ前記第１の深さより浅い
    第２の深さまで延びるドレーン接触領域と、 前記本体内に配設され、前記上面から前記本体内へ第３
    の深さまで延び、前記チャネル領域と隣接するソース領
    域と、 前記本体内に配設され、前記本体内へ第４の深さまで延
    びる前記第１の伝導型の深い本体接触領域であって、そ
    の領域の一部が前記ソース領域の少なくとも一部の下方
    に延びている、前記深い本体接触領域と、 から成ることを特徴とする、電界効果トランジスタ。
  2. 【請求項２】前記深い本体接触領域が前記チャネル領域
    に隣接していないことを特徴とする、請求項１記載の電
    界効果トランジスタ。
  3. 【請求項３】前記第４の深さが前記第１の深さより深い
    ことを特徴とする、請求項１記載の電界効果トランジス
    タ。
  4. 【請求項４】前記深い本体接触領域が拡散により形成さ
    れることを特徴とする、請求項１記載の電界効果トラン
    ジスタ。
  5. 【請求項５】前記チャネル領域及び前記軽ドープドレー
    ン領域に面するほぼ垂直な側面を前記深い本体接触領域
    が備えていることを特徴とする、請求項１記載の電界効
    果トランジスタ。
  6. 【請求項６】前記軽ドープドレーン領域に面する側面を
    前記深い本体接触領域が有し、その深い本体接触領域に
    面する側面を前記軽ドープドレーン領域が有し、前記深
    い本体接触領域の前記側面の所定面積にわたってその深
    い本体接触領域の前記側面が前記軽ドープドレーン領域
    の前記側面から実質的に等距離となるように前記深い本
    体接触領域が配設されていることを特徴とする、請求項
    １記載の電界効果トランジスタ。
  7. 【請求項７】前記ゲートが多結晶シリコンから成ること
    を特徴とする、請求項１記載の電界効果トランジスタ。
  8. 【請求項８】ドーパントを注入して前記ソース領域及び
    前記軽ドープドレーン領域を形成する際に前記ゲートが
    マスクとして機能し、前記ソース領域及び前記軽ドープ
    ドレーン領域が前記ゲートにセルフアラインされること
    を特徴とする、請求項１記載の電界効果トランジスタ。
  9. 【請求項９】前記ドーパントがその注入後に相互方向に
    向かって拡散され、前記軽ドープドレーン領域が前記ゲ
    ートの下方に所定距離だけ延び、前記ソース領域が前記
    ゲートの下方に所定距離だけ延びていることを特徴とす
    る、請求項８記載の電界効果トランジスタ。
  10. 【請求項１０】エピタキシャル層がバルク領域にわたっ
    て配設され、そのエピタキシャル層が、前記第２の伝導
    型の軽ドープ半導体材料からなり、前記本体が、前記上
    面から前記エピタキシャル層内へと拡散されたウェル領
    域であることを特徴とする、請求項１記載の電界効果ト
    ランジスタ。
  11. 【請求項１１】前記エピタキシャル層が前記上面から前
    記基板内へ第５の深さまで延び、前記ウェル領域が前記
    エピタキシャル層内へ第６の深さまで拡散され、前記第
    ６の深さが前記第５の深さより浅いことを特徴とする、
    請求項１０記載の電界効果トランジスタ。
  12. 【請求項１２】前記上面上に配設され、前記ソース領域
    に接触するソース電極と、 前記上面上に配設され、前記ドレーン接触領域に接触す
    るドレーン電極と、 を更に備えることを特徴とする、請求項１記載の電界効
    果トランジスタ。
  13. 【請求項１３】前記第１の伝導型の前記半導体材料がＰ
    型シリコンであり、前記第２の伝導型の前記半導体材料
    がＮ型シリコンであることを特徴とする、請求項１記載
    の電界効果トランジスタ。
  14. 【請求項１４】前記本体が、基板上に配設されたエピタ
    キシャル層であることを特徴とする、請求項１記載の電
    界効果トランジスタ。
  15. 【請求項１５】寄生バイポーラトランジスタが電界効果
    トランジスタ中でオンになるのを防止する方法であっ
    て、チャネル領域により少なくとも部分的に分離された
    ドレーン接触領域及びソース領域を前記電界効果トラン
    ジスタが備え、前記ドレーン接触領域及び前記ソース領
    域が第１の伝導型の半導体材料の軽ドープウェル領域内
    へ延び、前記ソース領域及び前記ドレーン接触領域が第
    ２の伝導型の半導体材料から成り、前記方法が、 前記ドレーン接触領域の下方と、前記ドレーン接触領域
    及び前記チャネル領域の間とに、浅い軽ドープドレーン
    領域を設け、この浅い軽ドープドレーン領域を前記第２
    の伝導型の軽ドープ半導体材料から形成し、 前記ソース領域の少なくとも一部の下方に深い本体領域
    を設け、この深い本体領域を前記第１の伝導型の半導体
    材料から形成する、 というステップからなることを特徴とする、寄生バイポ
    ーラトランジスタが電界効果トランジスタ中でオンにな
    るのを防止する方法。
  16. 【請求項１６】前記深い本体領域が前記チャネル領域に
    隣接していないことを特徴とする、請求項１５記載の方
    法。
  17. 【請求項１７】前記第１の伝導型の半導体材料の前記ウ
    ェル領域が上面を有し、前記深い本体領域が前記上面か
    ら前記ウェル領域内へ第１の深さまで延び、前記浅い軽
    ドープドレーン領域が前記上面から前記ウェル領域内へ
    第２の深さまで延び、前記第１の深さが前記第２の深さ
    より深いことを特徴とする、請求項１５記載の方法。
  18. 【請求項１８】前記第１の伝導型の前記半導体材料がＰ
    型シリコンであり、前記第２の伝導型の前記半導体材料
    がＮ型シリコンであることを特徴とする、請求項１７記
    載の方法。
  19. 【請求項１９】前記深い本体領域を設ける前記ステップ
    が拡散ステップから成ることを特徴とする、請求項１８
    記載の方法。
  20. 【請求項２０】前記ウェル領域の前記上面の前記チャネ
    ル領域にわたってゲート絶縁層を形成し、 前記ゲート絶縁層上にゲートを形成し、 前記ウェル領域の前記上面にドーパントを注入して前記
    ソース領域及び前記浅い軽ドープドレーン領域が前記ゲ
    ートにセルフアラインされるように前記ソース領域及び
    前記浅い軽ドープドレーン領域を形成するセルフアライ
    ン注入ステップにおいて前記ゲートをマスクとして使用
    する、 というステップを更に有することを特徴とする、請求項
    １５記載の方法。
  21. 【請求項２１】下方にある半導体材料において複数のセ
    ル領域を規定する網状のゲートであって、前記複数のセ
    ル領域の各々が前記半導体材料の上面から延びている、
    前記網状のゲートと、 複数の深いＰ型ソースプラグ領域であって、その各々が
    前記複数のセル領域における交互のセル領域毎に配設さ
    れている、前記複数の深いＰ型ソースプラグ領域と、 複数の環状のＮ型ソース領域であって、その各々が前記
    複数のセル領域における前記交互のセル領域毎に配設さ
    れている、前記複数の環状のＮ型ソース領域と、 複数の比較的軽ドープのＮ型ドレーン領域であって、そ
    の各々が前記交互のセル領域以外のセル領域毎に配設さ
    れている、前記複数の比較的軽ドープのＮ型ドレーン領
    域と、 複数の比較的重ドープのＮ型ドレーン接触領域であっ
    て、その各々が前記交互のセル領域以外のセル領域毎に
    配設されている、前記複数の比較的重ドープのＮ型ドレ
    ーン接触領域と、 前記網状のゲートの少なくとも一部の上にある絶縁層
    と、 前記絶縁層における第１の接触窓を通って前記複数の環
    状のＮ型ソース領域と前記複数の深いＰ型ソースプラグ
    領域とに対して接続を行うソース電極と、 前記絶縁層における第２の接触窓を通って前記複数の比
    較的軽ドープのＮ型ドレーン領域に対して接続を行うド
    レーン電極と、 から成ることを特徴とする、電力用電界効果トランジス
    タデバイス。
  22. 【請求項２２】前記セル領域が多角形の形状を有するこ
    とを特徴とする、請求項２１記載の電力用電界効果トラ
    ンジスタデバイス。
  23. 【請求項２３】前記深いＰ型ソースプラグ領域が前記半
    導体材料内へ第１の深さまで延び、前記比較的軽ドープ
    のＮ型ドレーン領域が前記半導体材料内へ第２の深さま
    で延び、 前記第１の深さが前記第２の深さより深いことを特徴と
    する、請求項２２記載の電力用電界効果トランジスタデ
    バイス。
  24. 【請求項２４】ドレーンとソースとの間に配設されたチ
    ャネルを有するトランジスタにおいて、前記ドレーンと
    基板との間のＰＮ接合部から又はそのＰＮ接合部への電
    流パス中を流れる変位電流により生成される電圧の大き
    さを減少させる方法であって、この方法が、 前記基板を形成する半導体材料の抵抗より低い抵抗を有
    する所定量の低抵抗半導体材料を前記電流パス中と前記
    チャネルの外側とに配設する、 というステップより成ることを特徴とする、変位電流に
    より生成される電圧の大きさを減少させる方法。
  25. 【請求項２５】前記ＰＮ接合部とは分離されるように前
    記低抵抗半導体材料を配設することを特徴とする、請求
    項２４記載の方法。
  26. 【請求項２６】前記ソースに接触するように前記低抵抗
    半導体材料を配設することを特徴とする、請求項２５記
    載の方法。
  27. 【請求項２７】前記トランジスタがソース電極を備え、
    そのソース電極へ又はそのソース電極から前記変位電流
    が流れ、そのソース電極に接触するように前記低抵抗半
    導体材料を配設することを特徴とする、請求項２６記載
    の方法。
  28. 【請求項２８】前記ソースが環状の形状を有し、そのソ
    ースを前記ドレーンが取り囲んでいることを特徴とす
    る、請求項２７記載の方法。
  29. 【請求項２９】上面を有する基板と、 前記基板内に配設され、第１の伝導型の軽ドープ半導体
    材料から成るウェル領域と、 前記上面上に配設され、前記上面において前記基板内に
    位置するチャネル領域上に横たわるゲート絶縁層と、 前記ゲート絶縁層上に配設され、前記チャネル領域上に
    横たわるゲートと、 第２の伝導型の半導体材料から成り、前記チャネル領域
    に隣接し、前記上面から前記ウェル領域内へ第１の深さ
    まで延びるドレーン領域と、 前記第２の伝導型の半導体材料から成り、前記上面から
    前記ウェル領域内へ第２の深さまで延び、前記チャネル
    領域と隣接するソース領域と、 前記第１の伝導型の半導体材料から成り、前記ウェル領
    域内へ第３の深さまで延びる深い本体接触領域であっ
    て、その領域の一部が前記ソース領域の少なくとも一部
    の下方に延び、前記第３の深さが前記第１の深さ及び第
    ２の深さより深い、前記深い本体接触領域と、 から成ることを特徴とする、電界効果トランジスタ。
  30. 【請求項３０】前記チャネル領域及び前記ドレーン領域
    に面するほぼ垂直な側面を前記深い本体接触領域が有す
    ることを特徴とする、請求項２９記載の電界効果トラン
    ジスタ。
  31. 【請求項３１】前記ドレーン領域に面する側面を前記深
    い本体接触領域が有し、その深い本体接触領域に面する
    側面を前記ドレーン領域が有し、前記深い本体接触領域
    の前記側面の所定面積にわたってその深い本体接触領域
    の前記側面が前記ドレーン領域の前記側面から実質的に
    等距離となるように前記深い本体接触領域が配設されて
    いることを特徴とする、請求項２９記載の電界効果トラ
    ンジスタ。
  32. 【請求項３２】ドーパントを注入して前記ソース領域及
    び前記ドレーン領域を形成する際に前記ゲートがマスク
    として機能し、前記ソース領域及び前記ドレーン領域が
    前記ゲートにセルフアラインされることを特徴とする、
    請求項２９記載の電界効果トランジスタ。
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