JPH0621359A - 深いp型本体接触ソースプラグを備えた電界効果トランジスタ - Google Patents
深いp型本体接触ソースプラグを備えた電界効果トランジスタInfo
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- JPH0621359A JPH0621359A JP5088775A JP8877593A JPH0621359A JP H0621359 A JPH0621359 A JP H0621359A JP 5088775 A JP5088775 A JP 5088775A JP 8877593 A JP8877593 A JP 8877593A JP H0621359 A JPH0621359 A JP H0621359A
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Abstract
(57)【要約】
【目的】 高出力・高スイッチング速度のNチャネルF
ETを提供すること 【構成】 N+ソース領域の下方の寄生抵抗の削減、及びト゛レ
ーン電極とPウェルとの間の電圧の急激な変化時の寄生ハ゛イホ゜ー
ラトランシ゛スタのラッチアッフ゜の防止のため深いP型本体接触ソースフ゜ラ
ク゛を含む電界効果トランシ゛スタである。軽ト゛ーフ゜ト゛レーン内でN+ソ
ース領域がPウェルの上面から内部へ延び、そのN+ソース領域とN
-ト゛レーン領域とがチャネル領域で分離されるようN-ト゛レーン領域
がPウェル内へ延びる。N+ト゛レーン接触領域はN-ト゛レーン領域の深
さより浅い深さまで軽ト゛ーフ゜N-ト゛レーン領域内へ延び、N-ト゛
レーン領域の一部によりN+ト゛レーン接触領域がチャネル及び下方の
Pウェルから分離される。深いP型本体接触ソースフ゜ラク゛領域
は、それがN+ソース領域の下方で少なくとも部分的にチャネル
領域に向かって延びるようソース電極の下方をPウェル内へ延
びる。ケ゛ート絶縁層がチャネル領域にわたって基板上面に配設
され、そのケ゛ート絶縁層上にケ゛ートが配設されてチャネル領域上
に横たわる。
ETを提供すること 【構成】 N+ソース領域の下方の寄生抵抗の削減、及びト゛レ
ーン電極とPウェルとの間の電圧の急激な変化時の寄生ハ゛イホ゜ー
ラトランシ゛スタのラッチアッフ゜の防止のため深いP型本体接触ソースフ゜ラ
ク゛を含む電界効果トランシ゛スタである。軽ト゛ーフ゜ト゛レーン内でN+ソ
ース領域がPウェルの上面から内部へ延び、そのN+ソース領域とN
-ト゛レーン領域とがチャネル領域で分離されるようN-ト゛レーン領域
がPウェル内へ延びる。N+ト゛レーン接触領域はN-ト゛レーン領域の深
さより浅い深さまで軽ト゛ーフ゜N-ト゛レーン領域内へ延び、N-ト゛
レーン領域の一部によりN+ト゛レーン接触領域がチャネル及び下方の
Pウェルから分離される。深いP型本体接触ソースフ゜ラク゛領域
は、それがN+ソース領域の下方で少なくとも部分的にチャネル
領域に向かって延びるようソース電極の下方をPウェル内へ延
びる。ケ゛ート絶縁層がチャネル領域にわたって基板上面に配設
され、そのケ゛ート絶縁層上にケ゛ートが配設されてチャネル領域上
に横たわる。
Description
【0001】
【産業上の利用分野】本発明は電界効果トランジスタに
関し、特に、高出力・高電流・高スイッチング速度のN
チャネル電界効果トランジスタに関する。
関し、特に、高出力・高電流・高スイッチング速度のN
チャネル電界効果トランジスタに関する。
【0002】
【従来の技術及び発明が解決しようとする課題】従来、
高出力スイッチング用途では、軽度にドープされた(以
下、軽ドープと称す)ドレーンを備えた電界効果トラン
ジスタ構造が使用されている。図1は、そのような軽ド
ープドレーンを備えた従来のNチャネル電界効果トラン
ジスタを示すものである。このようなトランジスタにお
いて、N+基板1の上部にはN-エピタキシャル層2が蒸
着されている。従って、そのN-エピタキシャル層2の
上面3は、最終的に形成される基板の上面となる。Pウ
ェル4は、図1Aに破線5で示す深さまで基板の上面3
からエピタキシャル層内へ拡散されている。また基板の
上面に酸化物が蒸着されてゲート酸化物6及び絶縁酸化
物15が形成されている。チャネル領域7上にゲート酸化
物6が配設され、そのゲート酸化物6上にゲート8が配
設されて、ゲート8がチャネル領域7上に位置するよう
になっている。重度にドープされた(以下、重ドープと
称す)N+ソース領域9は、基板の上面からPウェル内
へと延びている。このN+ソース領域9は、ソース電極1
0に電気的に接続され、チャネル領域7の左側に隣接し
ている。浅いP+領域16は、ソース領域9の左側に隣接
して、下方にあるPウェル4と接触している。基板の上
面には、N+ソース領域9とP+領域16とに電気的に接触
するようにソース電極10が配設されている。また、軽ド
ープN-ドレーン領域11が設けられている。この軽ドー
プN-ドレーン領域11は、図1Aに示すようにチャネル
領域7の右側に隣接しており、そのチャネル領域7によ
りN+ソース領域9とN-ドレーン領域11とが分離される
ようになっている。軽ドープN-ドレーン領域11の内部
には、そのN-ドレーン領域の深さより浅い深さまで、
基板の上面からエピタキシャル層内へ浅いN+ドレーン
接触領域12が形成されている。基板の上面にドレーン電
極13が配設されて、重ドープN+ドレーン接触領域12と
の電気的接触を形成している。
高出力スイッチング用途では、軽度にドープされた(以
下、軽ドープと称す)ドレーンを備えた電界効果トラン
ジスタ構造が使用されている。図1は、そのような軽ド
ープドレーンを備えた従来のNチャネル電界効果トラン
ジスタを示すものである。このようなトランジスタにお
いて、N+基板1の上部にはN-エピタキシャル層2が蒸
着されている。従って、そのN-エピタキシャル層2の
上面3は、最終的に形成される基板の上面となる。Pウ
ェル4は、図1Aに破線5で示す深さまで基板の上面3
からエピタキシャル層内へ拡散されている。また基板の
上面に酸化物が蒸着されてゲート酸化物6及び絶縁酸化
物15が形成されている。チャネル領域7上にゲート酸化
物6が配設され、そのゲート酸化物6上にゲート8が配
設されて、ゲート8がチャネル領域7上に位置するよう
になっている。重度にドープされた(以下、重ドープと
称す)N+ソース領域9は、基板の上面からPウェル内
へと延びている。このN+ソース領域9は、ソース電極1
0に電気的に接続され、チャネル領域7の左側に隣接し
ている。浅いP+領域16は、ソース領域9の左側に隣接
して、下方にあるPウェル4と接触している。基板の上
面には、N+ソース領域9とP+領域16とに電気的に接触
するようにソース電極10が配設されている。また、軽ド
ープN-ドレーン領域11が設けられている。この軽ドー
プN-ドレーン領域11は、図1Aに示すようにチャネル
領域7の右側に隣接しており、そのチャネル領域7によ
りN+ソース領域9とN-ドレーン領域11とが分離される
ようになっている。軽ドープN-ドレーン領域11の内部
には、そのN-ドレーン領域の深さより浅い深さまで、
基板の上面からエピタキシャル層内へ浅いN+ドレーン
接触領域12が形成されている。基板の上面にドレーン電
極13が配設されて、重ドープN+ドレーン接触領域12と
の電気的接触を形成している。
【0003】動作において、図1Aに示す従来の軽ドー
プドレーンデバイスは、ゲートの下方のチャネル領域中
に反転層が形成された際にオンとなる。従って、導通経
路は、ドレーン電極13から、N+ドレーン接触領域12、
N-ドレーン領域11、チャネル領域7中の反転層、N+ソ
ース領域9を順に経て、ソース電極10へと形成される。
高電圧用途において、軽ドープN-ドレーン領域11が設
けられていなかった場合、N+ドレーン接触領域上の電
圧がPウェル4に対して大きな正の電圧を有している際
には、N+ドレーン接触領域とその下方のPウェルとの
間に大きく逆バイアスされた接合部(以下、逆バイアス
接合部と称す)が存在することになる。このような場合
には、その逆バイアス接合部の空乏領域中に高電界が存
在するため、その空乏領域中で電子雪崩降伏が生じる可
能性がある。
プドレーンデバイスは、ゲートの下方のチャネル領域中
に反転層が形成された際にオンとなる。従って、導通経
路は、ドレーン電極13から、N+ドレーン接触領域12、
N-ドレーン領域11、チャネル領域7中の反転層、N+ソ
ース領域9を順に経て、ソース電極10へと形成される。
高電圧用途において、軽ドープN-ドレーン領域11が設
けられていなかった場合、N+ドレーン接触領域上の電
圧がPウェル4に対して大きな正の電圧を有している際
には、N+ドレーン接触領域とその下方のPウェルとの
間に大きく逆バイアスされた接合部(以下、逆バイアス
接合部と称す)が存在することになる。このような場合
には、その逆バイアス接合部の空乏領域中に高電界が存
在するため、その空乏領域中で電子雪崩降伏が生じる可
能性がある。
【0004】従って、軽ドープN-ドレーン領域11が、
一層重度にドープされたN+ドレーン接触領域12とPウ
ェル4との間に設けられる。この軽ドープN-ドレーン
領域11は、Pウェルと共に逆バイアス接合部を形成す
る。このN-ドレーン領域11が一層重度にドープされて
いた場合には、逆バイアス接合部の空乏領域は所定の逆
バイアス電圧において一層少なく厳しい電界を有するこ
とになる。このため、その軽ドープN-ドレーン領域11
により、その結果として生じるNチャネル電界効果トラ
ンジスタ構造は、そのドレーン領域11が存在しない場合
より高い電圧の耐降伏性を有することができる。
一層重度にドープされたN+ドレーン接触領域12とPウ
ェル4との間に設けられる。この軽ドープN-ドレーン
領域11は、Pウェルと共に逆バイアス接合部を形成す
る。このN-ドレーン領域11が一層重度にドープされて
いた場合には、逆バイアス接合部の空乏領域は所定の逆
バイアス電圧において一層少なく厳しい電界を有するこ
とになる。このため、その軽ドープN-ドレーン領域11
により、その結果として生じるNチャネル電界効果トラ
ンジスタ構造は、そのドレーン領域11が存在しない場合
より高い電圧の耐降伏性を有することができる。
【0005】しかし、図1Aに示す従来の軽ドープドレ
ーン構造は、高出力高速スイッチング用途において欠点
を有している。Pウェル4に対するドレーン電極13上の
電圧が急速に上昇又は下降する場合、電荷量は、空乏領
域が成長するシリコン格子から除去されるか、又は、空
乏領域が縮小するシリコン格子中へ再吸収される。空乏
領域の拡張又は縮小が大幅になるにつれて、及び、その
拡張又は縮小が急速になるにつれて、その電荷の遷移動
作の幅は大きくなっていく。
ーン構造は、高出力高速スイッチング用途において欠点
を有している。Pウェル4に対するドレーン電極13上の
電圧が急速に上昇又は下降する場合、電荷量は、空乏領
域が成長するシリコン格子から除去されるか、又は、空
乏領域が縮小するシリコン格子中へ再吸収される。空乏
領域の拡張又は縮小が大幅になるにつれて、及び、その
拡張又は縮小が急速になるにつれて、その電荷の遷移動
作の幅は大きくなっていく。
【0006】この電荷の遷移動作は、変位電流として周
知のものであり、軽ドープN-ドレーン領域11とPウェ
ル4との間の拡張中及び縮小中の空乏領域に対して流入
及び流出する。図1B(従来技術)に矢印で示すよう
に、この変位電流は、軽ドープN-ドレーン領域11とP
ウェル4との間の拡張中又は縮小中の空乏領域に対する
電流パス中を流入又は流出する。即ち、この電流は、軽
ドープN-ドレーン領域11の下方のPウェル4の一部を
通り、チャネル領域7の下方のPウェル4の一部を通
り、N+ソース領域9の下方のPウェル4の一部を通
り、更にP+領域16を通って、ソース電極10との間で流
れる。Pウェル4が抵抗を有しているため、この電流パ
スに沿ったPウェル中の電圧は変化する。変位電流が充
分に大きい場合、N+ソース領域9の真下におけるPウ
ェルの部分の電圧は、そのN+ソース領域9の電圧より
0.6〜0.7ボルト高くなる。その結果として、寄生バイポ
ーラトランジスタの順バイアスされたPNベース・エミ
ッタ接合が生じる。この寄生トランジスタは、Pウェル
の下方にあるN-エピタキシャル層からPウェルへ、N+
ソース領域へと形成され、或いは、軽ドープN-ドレー
ン領域からPウェルへ、N+ソース領域へと形成され
る。これらの場合は両方とも、Pウェルが寄生トランジ
スタのベースであり、N+ソース領域がエミッタであ
る。また或る場合には、N-エピタキシャル層が寄生ト
ランジスタのコレクタとなる。その他の場合には、N-
ドレーン領域がコレクタとなる。この寄生バイポーラト
ランジスタが高変位電流の状況下でオンになった場合に
は、その他のデバイス又は層(図示せず)との相互作用
により、有害な高電流のラッチアップ(latchup)状態が
発生することになる場合がある。
知のものであり、軽ドープN-ドレーン領域11とPウェ
ル4との間の拡張中及び縮小中の空乏領域に対して流入
及び流出する。図1B(従来技術)に矢印で示すよう
に、この変位電流は、軽ドープN-ドレーン領域11とP
ウェル4との間の拡張中又は縮小中の空乏領域に対する
電流パス中を流入又は流出する。即ち、この電流は、軽
ドープN-ドレーン領域11の下方のPウェル4の一部を
通り、チャネル領域7の下方のPウェル4の一部を通
り、N+ソース領域9の下方のPウェル4の一部を通
り、更にP+領域16を通って、ソース電極10との間で流
れる。Pウェル4が抵抗を有しているため、この電流パ
スに沿ったPウェル中の電圧は変化する。変位電流が充
分に大きい場合、N+ソース領域9の真下におけるPウ
ェルの部分の電圧は、そのN+ソース領域9の電圧より
0.6〜0.7ボルト高くなる。その結果として、寄生バイポ
ーラトランジスタの順バイアスされたPNベース・エミ
ッタ接合が生じる。この寄生トランジスタは、Pウェル
の下方にあるN-エピタキシャル層からPウェルへ、N+
ソース領域へと形成され、或いは、軽ドープN-ドレー
ン領域からPウェルへ、N+ソース領域へと形成され
る。これらの場合は両方とも、Pウェルが寄生トランジ
スタのベースであり、N+ソース領域がエミッタであ
る。また或る場合には、N-エピタキシャル層が寄生ト
ランジスタのコレクタとなる。その他の場合には、N-
ドレーン領域がコレクタとなる。この寄生バイポーラト
ランジスタが高変位電流の状況下でオンになった場合に
は、その他のデバイス又は層(図示せず)との相互作用
により、有害な高電流のラッチアップ(latchup)状態が
発生することになる場合がある。
【0007】
【課題を解決するための手段】本発明は、その一部は、
寄生バイポーラトランジスタに付随する上述のラッチア
ップ問題を解決することを意図するものである。本発明
はまた、Nチャネルトランジスタにおける変位電流パス
に沿った電圧を減少させることを意図している。このN
チャネルトランジスタは、実施例によっては軽ドープ領
域を備えることができる。本発明のNチャネルの実施例
によれば、ソース電極の下方にある基板の上面の間の変
位電流パス中に、深いP型本体接触ソースプラグ領域が
設けられている。この深いP型本体接触ソースプラグ領
域は、Pウェル中へと下方に延びており、N+ソース領
域の少なくとも一部の下方にあるチャネル領域へと向か
っている。この深いP型本体接触ソースプラグ領域は、
軽ドープPウェル半導体材料よりも低い抵抗を有してい
るので、所定の変位電流に関してN+ソース領域の下方
で生成される電圧は、深いP型本体接触ソースプラグ領
域が無い場合よりも小さくなる。従って、寄生バイポー
ラトランジスタのベース上の電圧は、N+ソース領域の
エミッタに対し、深いP型本体接触ソースプラグ領域が
設けられていない場合ほどは用意に順バイアスされるよ
うにはならない。従って、本発明の結果的な構造体は、
従来周知である軽ドープドレーンデバイスとは異なる一
層「丈夫な(rugged)」Nチャネル電界効果トランジスタ
となる。本発明は、そのデバイスにラッチアップを発生
させること無く、ドレーンのPウェルの境界における極
めて高速の電圧変化に耐えることができるものである。
寄生バイポーラトランジスタに付随する上述のラッチア
ップ問題を解決することを意図するものである。本発明
はまた、Nチャネルトランジスタにおける変位電流パス
に沿った電圧を減少させることを意図している。このN
チャネルトランジスタは、実施例によっては軽ドープ領
域を備えることができる。本発明のNチャネルの実施例
によれば、ソース電極の下方にある基板の上面の間の変
位電流パス中に、深いP型本体接触ソースプラグ領域が
設けられている。この深いP型本体接触ソースプラグ領
域は、Pウェル中へと下方に延びており、N+ソース領
域の少なくとも一部の下方にあるチャネル領域へと向か
っている。この深いP型本体接触ソースプラグ領域は、
軽ドープPウェル半導体材料よりも低い抵抗を有してい
るので、所定の変位電流に関してN+ソース領域の下方
で生成される電圧は、深いP型本体接触ソースプラグ領
域が無い場合よりも小さくなる。従って、寄生バイポー
ラトランジスタのベース上の電圧は、N+ソース領域の
エミッタに対し、深いP型本体接触ソースプラグ領域が
設けられていない場合ほどは用意に順バイアスされるよ
うにはならない。従って、本発明の結果的な構造体は、
従来周知である軽ドープドレーンデバイスとは異なる一
層「丈夫な(rugged)」Nチャネル電界効果トランジスタ
となる。本発明は、そのデバイスにラッチアップを発生
させること無く、ドレーンのPウェルの境界における極
めて高速の電圧変化に耐えることができるものである。
【0008】
【実施例】図2は、本発明のNチャネル電界効果トラン
ジスタの一実施例の断面をも示す斜視図である。重ドー
プN+基板401上には軽ドープN-エピタキシャル層402が
ある。このエピタキシャル層の上面は、結果として生じ
る基板の上面403を形成するものである。軽ドープPウ
ェル領域404は、前記エピタキシャル層内に、前記基板
の上面から図2の破線405まで拡散されている。前記基
板の上面には、メッシュ型のゲート絶縁層406Aが、前記
基板の上面403において前記基板中のメッシュ型のチャ
ネル領域407上に横たわるように配設されている。この
ゲート絶縁層は、酸化物の蒸着層又は成長層とすること
ができる。このゲート絶縁層406Aの上面には、メッシュ
型のゲート408が、その下方の基板中のチャネル領域407
上に横たわるよう配設されている。このゲート408は、
実施例によっては、標準的なN+ドープ多結晶シリコン
から形成することができる。
ジスタの一実施例の断面をも示す斜視図である。重ドー
プN+基板401上には軽ドープN-エピタキシャル層402が
ある。このエピタキシャル層の上面は、結果として生じ
る基板の上面403を形成するものである。軽ドープPウ
ェル領域404は、前記エピタキシャル層内に、前記基板
の上面から図2の破線405まで拡散されている。前記基
板の上面には、メッシュ型のゲート絶縁層406Aが、前記
基板の上面403において前記基板中のメッシュ型のチャ
ネル領域407上に横たわるように配設されている。この
ゲート絶縁層は、酸化物の蒸着層又は成長層とすること
ができる。このゲート絶縁層406Aの上面には、メッシュ
型のゲート408が、その下方の基板中のチャネル領域407
上に横たわるよう配設されている。このゲート408は、
実施例によっては、標準的なN+ドープ多結晶シリコン
から形成することができる。
【0009】メッシュ型のゲート408は、二次元的な配
列のセルに基板を区分する。二次元の各方向にはソース
セルとドレーンセルとが交互に存在し、二次元の両方向
においてソースセルに隣接するセルがドレーンセルとな
り、二次元の両方向において各ドレーンセルに隣接する
セルがソースセルとなるようになっている。図示した実
施例における各セルは四角形であるが、三角形、五角
形、六角形、円、または開放端(open-ended)のセル等、
本発明に適するものであれば他のあらゆる形状が使用可
能である。開放端セルの場合、その各開放端セルの幅
は、標準的なMOSトランジスタのレイアウトと同様の
様式の開放端セルの長さよりずっと大きい。セルは必ず
しも行及び列に方向付ける必要はないが、あらゆる適切
な行列に方向付けることが可能である。
列のセルに基板を区分する。二次元の各方向にはソース
セルとドレーンセルとが交互に存在し、二次元の両方向
においてソースセルに隣接するセルがドレーンセルとな
り、二次元の両方向において各ドレーンセルに隣接する
セルがソースセルとなるようになっている。図示した実
施例における各セルは四角形であるが、三角形、五角
形、六角形、円、または開放端(open-ended)のセル等、
本発明に適するものであれば他のあらゆる形状が使用可
能である。開放端セルの場合、その各開放端セルの幅
は、標準的なMOSトランジスタのレイアウトと同様の
様式の開放端セルの長さよりずっと大きい。セルは必ず
しも行及び列に方向付ける必要はないが、あらゆる適切
な行列に方向付けることが可能である。
【0010】各ソースセルでは、環状のN+ソース領域4
09が、基板の上面403からPウェル404の内部へと延びて
いる。各ドレーンセルでは、N-ドレーン領域411が、基
板の上面403からPウェル404の内部へと延びている。そ
の他の低電圧の実施例では、N-領域411をなくして、N
+領域412が図2のN-領域411の横方向の縁部まで延びる
ようにそのN+領域412を横方向に延長することができ
る。各々のN+ソース領域409は、メッシュ型のチャネル
領域407に隣接しており、各々のN-ドレーン領域411
は、メッシュ型のチャネル領域407によりそのN-ドレー
ン領域411とN+ソース領域409とが分離されるように、
そのメッシュ型のチャネル領域407に隣接している。浅
い重ドープN+ドレーン接触領域412は、基板の上面403
から各N-ドレーン領域の内部へと延びている。各々の
N+ドレーン接触領域412は、N-ドレーン領域411の一部
によりそのN+ドレーン接触領域412がチャネル407及び
下方のPウェル404から分離されるように、N-ドレーン
領域411内に配設されている。ドレーン接触領域412の底
面、及び軽ドープドレーン領域411の底面を平坦に図示
し、またそれらが上面403と同一面を有するように図示
したが、その他の表面の形状も用いることが可能であ
る。
09が、基板の上面403からPウェル404の内部へと延びて
いる。各ドレーンセルでは、N-ドレーン領域411が、基
板の上面403からPウェル404の内部へと延びている。そ
の他の低電圧の実施例では、N-領域411をなくして、N
+領域412が図2のN-領域411の横方向の縁部まで延びる
ようにそのN+領域412を横方向に延長することができ
る。各々のN+ソース領域409は、メッシュ型のチャネル
領域407に隣接しており、各々のN-ドレーン領域411
は、メッシュ型のチャネル領域407によりそのN-ドレー
ン領域411とN+ソース領域409とが分離されるように、
そのメッシュ型のチャネル領域407に隣接している。浅
い重ドープN+ドレーン接触領域412は、基板の上面403
から各N-ドレーン領域の内部へと延びている。各々の
N+ドレーン接触領域412は、N-ドレーン領域411の一部
によりそのN+ドレーン接触領域412がチャネル407及び
下方のPウェル404から分離されるように、N-ドレーン
領域411内に配設されている。ドレーン接触領域412の底
面、及び軽ドープドレーン領域411の底面を平坦に図示
し、またそれらが上面403と同一面を有するように図示
したが、その他の表面の形状も用いることが可能であ
る。
【0011】図3は、図2のNチャネル電界効果トラン
ジスタの実施例の平面図である。但し、図3の平面図で
は、ソース電極410及びドレーン電極413が、図2の構造
体上に横たわるように示されている。また同図では酸化
ケイ素等からなる絶縁層406Bが図2の構造体上に配設さ
れており、その絶縁層406B中の一連の接触窓414により
各セルの上面403上の領域が露出状態のままになるよう
になっている。ソース電極410は、各ソースセルのN+ソ
ース領域409を少なくとも部分的に覆うように絶縁層406
B上に配設され、個々の接触窓414を通って個々のN+ソ
ース領域409と電気的接触が行えるようになっている。
同様に、ドレーン電極413は、各ドレーンセルのN+ドレ
ーン接触領域412を少なくとも部分的に覆うように絶縁
層406B上に配設され、個々の接触窓414を通って個々の
N+ドレーン接触領域412と電気的接触が行えるようにな
っている。
ジスタの実施例の平面図である。但し、図3の平面図で
は、ソース電極410及びドレーン電極413が、図2の構造
体上に横たわるように示されている。また同図では酸化
ケイ素等からなる絶縁層406Bが図2の構造体上に配設さ
れており、その絶縁層406B中の一連の接触窓414により
各セルの上面403上の領域が露出状態のままになるよう
になっている。ソース電極410は、各ソースセルのN+ソ
ース領域409を少なくとも部分的に覆うように絶縁層406
B上に配設され、個々の接触窓414を通って個々のN+ソ
ース領域409と電気的接触が行えるようになっている。
同様に、ドレーン電極413は、各ドレーンセルのN+ドレ
ーン接触領域412を少なくとも部分的に覆うように絶縁
層406B上に配設され、個々の接触窓414を通って個々の
N+ドレーン接触領域412と電気的接触が行えるようにな
っている。
【0012】図3の実施例において、ソース電極410及
びドレーン電極413は、互いに交差指型に配設され、二
次元配列のセルを斜めに横切って延びている。これらの
ソース電極410及びドレーン電極413は、例えば、図3に
示すような、平行に配向され、アルミニウム等の金属か
らなる、一連のストリップとすることができる。
びドレーン電極413は、互いに交差指型に配設され、二
次元配列のセルを斜めに横切って延びている。これらの
ソース電極410及びドレーン電極413は、例えば、図3に
示すような、平行に配向され、アルミニウム等の金属か
らなる、一連のストリップとすることができる。
【0013】図4は、図3のA-A断面図である。図4
は、電極の上面403から、少なくともソース電極410の真
下の位置から、Pウェル404内部へと延びる、深いP型
本体接触ソースプラグ領域416を示すものである。この
深いP型本体接触ソースプラグ領域416は、チャネル領
域407に向かって横方向にも延びており、少なくとも同
図に示すN+ソース領域409の下方に部分的に延びてい
る。ソース電極410が、個々の接触窓を通って、各ソー
スセル中の個々の深いP型本体接触ソースプラグ領域41
6の上面と電気的に接触していることに留意されたい。
実施例によっては、深いP型本体接触ソースプラグ領域
416の表面の強化は、浅い重ドープP++接触拡散417とい
う形態で実施される。
は、電極の上面403から、少なくともソース電極410の真
下の位置から、Pウェル404内部へと延びる、深いP型
本体接触ソースプラグ領域416を示すものである。この
深いP型本体接触ソースプラグ領域416は、チャネル領
域407に向かって横方向にも延びており、少なくとも同
図に示すN+ソース領域409の下方に部分的に延びてい
る。ソース電極410が、個々の接触窓を通って、各ソー
スセル中の個々の深いP型本体接触ソースプラグ領域41
6の上面と電気的に接触していることに留意されたい。
実施例によっては、深いP型本体接触ソースプラグ領域
416の表面の強化は、浅い重ドープP++接触拡散417とい
う形態で実施される。
【0014】チャネル領域407及びN-ドレーン領域411
に面する深いP型本体接触ソースプラグ領域416の側面4
16Aは、N+ソース領域409の下方からほぼ垂直に延びて
いる。従って、N+ソース領域409の真下の位置において
図4のN-ドレーン領域411と深いP型本体接触ソースプ
ラグ領域416との間のPウェル404を通る電流パスの距離
は、基板中の一層深いところにある、チャネル領域407
に面する側面416A上の位置においてN-ドレーン領域411
と深いP型本体接触ソースプラグ領域416との間のPウ
ェル404を通る電流パスの距離と実質的に等しい。深い
P型本体接触ソースプラグ領域416は、基板中に深く延
びるように形成され、変位電流が垂直方向にファンアウ
トし、もっと浅い深いP型本体接触ソースプラグ領域を
用いた場合よりPウェル中の深い位置を流れるようにな
っている。深いP型本体接触ソースプラグ領域416は、
実施例によっては、N+ソース領域409の全長にわたりそ
の下方にチャネル領域へ向かって延ばすこともできる。
深いP型本体接触ソースプラグ領域が下方に存在するN
+ソース領域の大きさは設計上の選択事項である。図4
の実施例では、深いP型本体接触ソースプラグ領域416
は、N+ソース領域409の横方向の長さの半分未満まで延
びている。
に面する深いP型本体接触ソースプラグ領域416の側面4
16Aは、N+ソース領域409の下方からほぼ垂直に延びて
いる。従って、N+ソース領域409の真下の位置において
図4のN-ドレーン領域411と深いP型本体接触ソースプ
ラグ領域416との間のPウェル404を通る電流パスの距離
は、基板中の一層深いところにある、チャネル領域407
に面する側面416A上の位置においてN-ドレーン領域411
と深いP型本体接触ソースプラグ領域416との間のPウ
ェル404を通る電流パスの距離と実質的に等しい。深い
P型本体接触ソースプラグ領域416は、基板中に深く延
びるように形成され、変位電流が垂直方向にファンアウ
トし、もっと浅い深いP型本体接触ソースプラグ領域を
用いた場合よりPウェル中の深い位置を流れるようにな
っている。深いP型本体接触ソースプラグ領域416は、
実施例によっては、N+ソース領域409の全長にわたりそ
の下方にチャネル領域へ向かって延ばすこともできる。
深いP型本体接触ソースプラグ領域が下方に存在するN
+ソース領域の大きさは設計上の選択事項である。図4
の実施例では、深いP型本体接触ソースプラグ領域416
は、N+ソース領域409の横方向の長さの半分未満まで延
びている。
【0015】また、実施例によっては、N+ソース領域4
09及びN-ドレーン領域411は、ゲート408に対してセル
フアラインされる。このような実施例の場合、そのゲー
トは、絶縁層上に蒸着され、次いで後続の注入(implant
ation)工程用のマスクとして用いられる。N+ソース領
域及びN-ドレーン領域用のN型ドーパントが、注入の
境界を規定するゲートを備えた基板の上面内へと注入さ
れる。後続の加熱駆動工程は、ソース領域及びドレーン
領域に注入されたドーパントをPウェル領域中へ下方へ
と拡散させると共に互いに向かって横方向に拡散させ
て、ソース領域409とドレーン領域411との両者がゲート
の下方で或る距離まで延びるようにする。
09及びN-ドレーン領域411は、ゲート408に対してセル
フアラインされる。このような実施例の場合、そのゲー
トは、絶縁層上に蒸着され、次いで後続の注入(implant
ation)工程用のマスクとして用いられる。N+ソース領
域及びN-ドレーン領域用のN型ドーパントが、注入の
境界を規定するゲートを備えた基板の上面内へと注入さ
れる。後続の加熱駆動工程は、ソース領域及びドレーン
領域に注入されたドーパントをPウェル領域中へ下方へ
と拡散させると共に互いに向かって横方向に拡散させ
て、ソース領域409とドレーン領域411との両者がゲート
の下方で或る距離まで延びるようにする。
【0016】また、実施例によっては、N+ドレーン接
触領域412は、絶縁層406B又はゲート絶縁酸化物406A中
のエッチングによる穴を通して拡散させることもでき
る。同様に、深いP型本体接触ソースプラグ領域416
も、絶縁層406B又はゲート絶縁酸化物406A中のエッチン
グによる穴を通して拡散させることができる。
触領域412は、絶縁層406B又はゲート絶縁酸化物406A中
のエッチングによる穴を通して拡散させることもでき
る。同様に、深いP型本体接触ソースプラグ領域416
も、絶縁層406B又はゲート絶縁酸化物406A中のエッチン
グによる穴を通して拡散させることができる。
【0017】図4から分かるように、Pウェルの深さD1
は4.2μm、ソース領域409の深さD2は0.4μm、軽ドー
プドレーン領域411の深さD3は0.9μm、ドレーン接触領
域412の深さD4は0.4μm、深いP型本体接触ソースプラ
グ領域416の深さD5は3.8μmである。図4に示す実施例
のゲートは、使用されるマスク露光システムのフォトリ
ソグラフィ的な制限により、その幅が3.5μmとなる。
このデバイスの最終的なブレークダウン電圧に重大な影
響を与えること無くゲート幅を2μmに縮小できること
が実証されている。図4に示したPウェル404の深さは
4.2μmであるが、実際の使用に当たっては、数μmか
ら5μmを充分に超えるまでその深さを変更することが
可能である。
は4.2μm、ソース領域409の深さD2は0.4μm、軽ドー
プドレーン領域411の深さD3は0.9μm、ドレーン接触領
域412の深さD4は0.4μm、深いP型本体接触ソースプラ
グ領域416の深さD5は3.8μmである。図4に示す実施例
のゲートは、使用されるマスク露光システムのフォトリ
ソグラフィ的な制限により、その幅が3.5μmとなる。
このデバイスの最終的なブレークダウン電圧に重大な影
響を与えること無くゲート幅を2μmに縮小できること
が実証されている。図4に示したPウェル404の深さは
4.2μmであるが、実際の使用に当たっては、数μmか
ら5μmを充分に超えるまでその深さを変更することが
可能である。
【0018】図5は、図3のA-A断面図であり、軽ド
ープドレーン領域411とPウェル404との間の空乏領
域からの前後方向の変位電流の流れを示している。この
変位電流は、Pウェル404及び深いP型本体接触ソー
スプラグ領域416を通り、基板の上面403上に配設された
ソース電極410から流れ出るか、又はそのソース電極410
へと流れ込む。図1A及び図1Bの従来のデバイスにお
ける変位電流の流れは、Pウェル4の比較的浅い領域に
限られたものであるが、本発明における変位電流の流れ
は、その深いP型本体接触ソースプラグ領域416のた
め、基板中の一層深い位置を流れるものとなる。良好な
深いP+領域は、約3.5μmの深さを有すると共に単位面
積当たり100Ωの面積抵抗を有するものとなる。一般
に、これは、注入又は拡散を行うことが可能なものであ
り、次いで熱サイクルにより適切な深さへと追いやられ
る。深いP+プラグを製造するのに困難なことは何もな
い。拡散又は注入に備えて3〜4μmの間の窓を開けるこ
とも可能である。
ープドレーン領域411とPウェル404との間の空乏領
域からの前後方向の変位電流の流れを示している。この
変位電流は、Pウェル404及び深いP型本体接触ソー
スプラグ領域416を通り、基板の上面403上に配設された
ソース電極410から流れ出るか、又はそのソース電極410
へと流れ込む。図1A及び図1Bの従来のデバイスにお
ける変位電流の流れは、Pウェル4の比較的浅い領域に
限られたものであるが、本発明における変位電流の流れ
は、その深いP型本体接触ソースプラグ領域416のた
め、基板中の一層深い位置を流れるものとなる。良好な
深いP+領域は、約3.5μmの深さを有すると共に単位面
積当たり100Ωの面積抵抗を有するものとなる。一般
に、これは、注入又は拡散を行うことが可能なものであ
り、次いで熱サイクルにより適切な深さへと追いやられ
る。深いP+プラグを製造するのに困難なことは何もな
い。拡散又は注入に備えて3〜4μmの間の窓を開けるこ
とも可能である。
【0019】図6は、図3のA-A断面図であり、おお
よそのドープ濃度を示している。図6における垂直ライ
ンB-B,C-C,D-D,E-Eは、図3のラインA-A
に沿った点B〜Eに対応している。図6における各ライ
ンはドープ濃度の10倍の増加又は減少を表すものであ
る。同図は、N+ソース領域の下のPウェルから深いP
型本体接触領域への極めて漸進的な増大を示している。
図7ないし図10は、任意のP++領域417が設けられてい
ない場合の、図3のラインA-Aに沿った点B〜Eにお
ける、表面403から基板内へと垂直に延びるドープ濃度
を示すものである。
よそのドープ濃度を示している。図6における垂直ライ
ンB-B,C-C,D-D,E-Eは、図3のラインA-A
に沿った点B〜Eに対応している。図6における各ライ
ンはドープ濃度の10倍の増加又は減少を表すものであ
る。同図は、N+ソース領域の下のPウェルから深いP
型本体接触領域への極めて漸進的な増大を示している。
図7ないし図10は、任意のP++領域417が設けられてい
ない場合の、図3のラインA-Aに沿った点B〜Eにお
ける、表面403から基板内へと垂直に延びるドープ濃度
を示すものである。
【0020】上述の実施例は、軽ドープ領域411及び重
ドープ領域412を備えた二重拡散ドレーンを含むもので
あるが、他の実施例では、二重拡散ドレーン構造を有さ
ない深いP型本体接触ソースプラグ領域416を用いてい
る。図11に示すその一実施例では、N+領域412には軽ド
ープドレーン領域は設けられていない。その代わり、N
+領域412は、図4のN-領域411の横方向の長さまでゲー
ト408の下を横方向に延びるよう形成されている。この
比較的重度にドープされたドレーンによる実施例は、一
般に上述の二重拡散ドレーンによる実施例より低いブレ
ークダウン電圧を有することになるが、それにも関わら
ず、この比較的重度にドープされたドレーンによる実施
例は、深いP領域416が存在することにより、好適な高
速スイッチング特性を有することになる。
ドープ領域412を備えた二重拡散ドレーンを含むもので
あるが、他の実施例では、二重拡散ドレーン構造を有さ
ない深いP型本体接触ソースプラグ領域416を用いてい
る。図11に示すその一実施例では、N+領域412には軽ド
ープドレーン領域は設けられていない。その代わり、N
+領域412は、図4のN-領域411の横方向の長さまでゲー
ト408の下を横方向に延びるよう形成されている。この
比較的重度にドープされたドレーンによる実施例は、一
般に上述の二重拡散ドレーンによる実施例より低いブレ
ークダウン電圧を有することになるが、それにも関わら
ず、この比較的重度にドープされたドレーンによる実施
例は、深いP領域416が存在することにより、好適な高
速スイッチング特性を有することになる。
【0021】上述の様々なデバイスは、ラッチアップを
発生させることなく高速及び高電圧スイッチングを行う
ことが可能なものであり、それらは、高いエッジ速度を
有するスイッチングレギュレータや、ディスクドライブ
の制御に用いられる動作制御回路や、ディスクドライブ
中のモータの誘導コイルを駆動する回路や、ディスクド
ライブ中の誘導性の読み出し/書き込みヘッドを駆動す
る回路等での使用に適したものである。本発明が、例え
ばモータ又は読み出し/書き込みヘッド等の中にある誘
導性負荷を駆動することになる状況においては、コイル
への電流の流れを急速にカットオフすることにより、非
常に高速で極めて大きな電流スパイクがコイルにより生
成されることになる。本発明の電界効果トランジスタの
構造により、本発明のドレーンは、コイルに実質的に直
接に接続することが可能となり、これにより、電界効果
トランジスタ内でのラッチアップの有害な影響を被るこ
となく急速に誘導電流のオン/オフ・スイッチングを行
うことが可能となる。
発生させることなく高速及び高電圧スイッチングを行う
ことが可能なものであり、それらは、高いエッジ速度を
有するスイッチングレギュレータや、ディスクドライブ
の制御に用いられる動作制御回路や、ディスクドライブ
中のモータの誘導コイルを駆動する回路や、ディスクド
ライブ中の誘導性の読み出し/書き込みヘッドを駆動す
る回路等での使用に適したものである。本発明が、例え
ばモータ又は読み出し/書き込みヘッド等の中にある誘
導性負荷を駆動することになる状況においては、コイル
への電流の流れを急速にカットオフすることにより、非
常に高速で極めて大きな電流スパイクがコイルにより生
成されることになる。本発明の電界効果トランジスタの
構造により、本発明のドレーンは、コイルに実質的に直
接に接続することが可能となり、これにより、電界効果
トランジスタ内でのラッチアップの有害な影響を被るこ
となく急速に誘導電流のオン/オフ・スイッチングを行
うことが可能となる。
【0022】以上、特定の実施例について説明してきた
が、他の半導体技術への多くの適用、更には上述以外の
実施例もまた、特許請求の範囲で規定する本発明の範囲
に含まれるものである。例えば、P領域が全てN領域に
なった場合にはPチャネルデバイスが実施され、またそ
の逆も同様である。Pエピタキシャル層がNチャネルデ
バイス中のPウェルとして働くようにして、個別に拡散
が行われるPウェルをなくすことができる。同様に、N
エピタキシャル層がNウェルとして働くようにして、P
チャネルデバイス中の個別に拡散が行われるNウェルを
なくすことができる。従って、上述の実施例に関する説
明は、単なる例示にすぎないものであると理解されるべ
きである。故に、上述の特定の実施例は、特許請求の範
囲に記載の本発明の範囲に制限を加えることを意図した
ものではない。
が、他の半導体技術への多くの適用、更には上述以外の
実施例もまた、特許請求の範囲で規定する本発明の範囲
に含まれるものである。例えば、P領域が全てN領域に
なった場合にはPチャネルデバイスが実施され、またそ
の逆も同様である。Pエピタキシャル層がNチャネルデ
バイス中のPウェルとして働くようにして、個別に拡散
が行われるPウェルをなくすことができる。同様に、N
エピタキシャル層がNウェルとして働くようにして、P
チャネルデバイス中の個別に拡散が行われるNウェルを
なくすことができる。従って、上述の実施例に関する説
明は、単なる例示にすぎないものであると理解されるべ
きである。故に、上述の特定の実施例は、特許請求の範
囲に記載の本発明の範囲に制限を加えることを意図した
ものではない。
【0023】
【発明の効果】本発明は上述のように構成したので、ラ
ッチアップを発生させること無く、ドレーンのPウェル
の境界における極めて高速の電圧変化に耐えることがで
きる、電界効果トランジスタを提供することが可能とな
る。
ッチアップを発生させること無く、ドレーンのPウェル
の境界における極めて高速の電圧変化に耐えることがで
きる、電界効果トランジスタを提供することが可能とな
る。
【図1】図1Aは軽ドープドレーンを備えた従来のNチ
ャネル電界効果トランジスタデバイスを示す断面図であ
り、図1Bは図1Aの従来の軽ドープドレーンデバイス
における変位電流の流れを示す断面図である。
ャネル電界効果トランジスタデバイスを示す断面図であ
り、図1Bは図1Aの従来の軽ドープドレーンデバイス
における変位電流の流れを示す断面図である。
【図2】本発明のNチャネル電界効果トランジスタの一
実施例を示す斜視図である。
実施例を示す斜視図である。
【図3】本発明のNチャネル電界効果トランジスタの一
実施例における電極のメタライゼーションパターンを示
す平面図である。
実施例における電極のメタライゼーションパターンを示
す平面図である。
【図4】本発明のNチャネル電界効果トランジスタを示
す図3のA-A断面図である。
す図3のA-A断面図である。
【図5】図3及び図4に示す本発明のNチャネル電界効
果トランジスタ中を流れる変位電流の電流パスを示す断
面図である。
果トランジスタ中を流れる変位電流の電流パスを示す断
面図である。
【図6】本発明のドープ濃度を示す図3のA-A断面図
である。
である。
【図7】図3の点Bにおける本発明の垂直ドープ濃度を
シリコン表面からその内部へと向かって示すグラフであ
る。
シリコン表面からその内部へと向かって示すグラフであ
る。
【図8】図3の点Cにおける本発明の垂直ドープ濃度を
シリコン表面からその内部へと向かって示すグラフであ
る。
シリコン表面からその内部へと向かって示すグラフであ
る。
【図9】図3の点Dにおける本発明の垂直ドープ濃度を
シリコン表面からその内部へと向かって示すグラフであ
る。
シリコン表面からその内部へと向かって示すグラフであ
る。
【図10】図3の点Eにおける本発明の垂直ドープ濃度
をシリコン表面からその内部へと向かって示すグラフで
ある。
をシリコン表面からその内部へと向かって示すグラフで
ある。
【図11】軽度にドープされた二重拡散ドレーンではな
く、重度にドープされたドレーンを備えた本発明のNチ
ャネル電界効果トランジスタを示す断面図である。
く、重度にドープされたドレーンを備えた本発明のNチ
ャネル電界効果トランジスタを示す断面図である。
401 N+基板 402 N-エピタキシャル層 403 上面 404 Pウェル領域 405 破線 406A ゲート絶縁層 407 チャネル領域 408 ゲート 409 N+ソース領域 410 ソース電極 411 N-ドレーン領域 412 N+ドレーン接触領域 416 深いP型本体接触ソースプラグ領域 417 P++領域
Claims (32)
- 【請求項1】上面を有する第1の伝導型の半導体本体
と、 前記上面上に配設され、その上面において前記本体内の
チャネル領域上に横たわるゲート絶縁層と、 前記ゲート絶縁層上に配設され、前記チャネル領域上に
横たわるゲートと、 前記本体内に配設され、前記チャネル領域に隣接し、前
記上面から前記本体内へ第1の深さまで延びる第2の伝
導型の軽ドープドレーン領域と、 前記本体内に配設され、前記軽ドープドレーン領域の一
部により前記チャネル領域から分離され、前記上面から
前記軽ドープドレーン領域内へ前記第1の深さより浅い
第2の深さまで延びるドレーン接触領域と、 前記本体内に配設され、前記上面から前記本体内へ第3
の深さまで延び、前記チャネル領域と隣接するソース領
域と、 前記本体内に配設され、前記本体内へ第4の深さまで延
びる前記第1の伝導型の深い本体接触領域であって、そ
の領域の一部が前記ソース領域の少なくとも一部の下方
に延びている、前記深い本体接触領域と、 から成ることを特徴とする、電界効果トランジスタ。 - 【請求項2】前記深い本体接触領域が前記チャネル領域
に隣接していないことを特徴とする、請求項1記載の電
界効果トランジスタ。 - 【請求項3】前記第4の深さが前記第1の深さより深い
ことを特徴とする、請求項1記載の電界効果トランジス
タ。 - 【請求項4】前記深い本体接触領域が拡散により形成さ
れることを特徴とする、請求項1記載の電界効果トラン
ジスタ。 - 【請求項5】前記チャネル領域及び前記軽ドープドレー
ン領域に面するほぼ垂直な側面を前記深い本体接触領域
が備えていることを特徴とする、請求項1記載の電界効
果トランジスタ。 - 【請求項6】前記軽ドープドレーン領域に面する側面を
前記深い本体接触領域が有し、その深い本体接触領域に
面する側面を前記軽ドープドレーン領域が有し、前記深
い本体接触領域の前記側面の所定面積にわたってその深
い本体接触領域の前記側面が前記軽ドープドレーン領域
の前記側面から実質的に等距離となるように前記深い本
体接触領域が配設されていることを特徴とする、請求項
1記載の電界効果トランジスタ。 - 【請求項7】前記ゲートが多結晶シリコンから成ること
を特徴とする、請求項1記載の電界効果トランジスタ。 - 【請求項8】ドーパントを注入して前記ソース領域及び
前記軽ドープドレーン領域を形成する際に前記ゲートが
マスクとして機能し、前記ソース領域及び前記軽ドープ
ドレーン領域が前記ゲートにセルフアラインされること
を特徴とする、請求項1記載の電界効果トランジスタ。 - 【請求項9】前記ドーパントがその注入後に相互方向に
向かって拡散され、前記軽ドープドレーン領域が前記ゲ
ートの下方に所定距離だけ延び、前記ソース領域が前記
ゲートの下方に所定距離だけ延びていることを特徴とす
る、請求項8記載の電界効果トランジスタ。 - 【請求項10】エピタキシャル層がバルク領域にわたっ
て配設され、そのエピタキシャル層が、前記第2の伝導
型の軽ドープ半導体材料からなり、前記本体が、前記上
面から前記エピタキシャル層内へと拡散されたウェル領
域であることを特徴とする、請求項1記載の電界効果ト
ランジスタ。 - 【請求項11】前記エピタキシャル層が前記上面から前
記基板内へ第5の深さまで延び、前記ウェル領域が前記
エピタキシャル層内へ第6の深さまで拡散され、前記第
6の深さが前記第5の深さより浅いことを特徴とする、
請求項10記載の電界効果トランジスタ。 - 【請求項12】前記上面上に配設され、前記ソース領域
に接触するソース電極と、 前記上面上に配設され、前記ドレーン接触領域に接触す
るドレーン電極と、 を更に備えることを特徴とする、請求項1記載の電界効
果トランジスタ。 - 【請求項13】前記第1の伝導型の前記半導体材料がP
型シリコンであり、前記第2の伝導型の前記半導体材料
がN型シリコンであることを特徴とする、請求項1記載
の電界効果トランジスタ。 - 【請求項14】前記本体が、基板上に配設されたエピタ
キシャル層であることを特徴とする、請求項1記載の電
界効果トランジスタ。 - 【請求項15】寄生バイポーラトランジスタが電界効果
トランジスタ中でオンになるのを防止する方法であっ
て、チャネル領域により少なくとも部分的に分離された
ドレーン接触領域及びソース領域を前記電界効果トラン
ジスタが備え、前記ドレーン接触領域及び前記ソース領
域が第1の伝導型の半導体材料の軽ドープウェル領域内
へ延び、前記ソース領域及び前記ドレーン接触領域が第
2の伝導型の半導体材料から成り、前記方法が、 前記ドレーン接触領域の下方と、前記ドレーン接触領域
及び前記チャネル領域の間とに、浅い軽ドープドレーン
領域を設け、この浅い軽ドープドレーン領域を前記第2
の伝導型の軽ドープ半導体材料から形成し、 前記ソース領域の少なくとも一部の下方に深い本体領域
を設け、この深い本体領域を前記第1の伝導型の半導体
材料から形成する、 というステップからなることを特徴とする、寄生バイポ
ーラトランジスタが電界効果トランジスタ中でオンにな
るのを防止する方法。 - 【請求項16】前記深い本体領域が前記チャネル領域に
隣接していないことを特徴とする、請求項15記載の方
法。 - 【請求項17】前記第1の伝導型の半導体材料の前記ウ
ェル領域が上面を有し、前記深い本体領域が前記上面か
ら前記ウェル領域内へ第1の深さまで延び、前記浅い軽
ドープドレーン領域が前記上面から前記ウェル領域内へ
第2の深さまで延び、前記第1の深さが前記第2の深さ
より深いことを特徴とする、請求項15記載の方法。 - 【請求項18】前記第1の伝導型の前記半導体材料がP
型シリコンであり、前記第2の伝導型の前記半導体材料
がN型シリコンであることを特徴とする、請求項17記
載の方法。 - 【請求項19】前記深い本体領域を設ける前記ステップ
が拡散ステップから成ることを特徴とする、請求項18
記載の方法。 - 【請求項20】前記ウェル領域の前記上面の前記チャネ
ル領域にわたってゲート絶縁層を形成し、 前記ゲート絶縁層上にゲートを形成し、 前記ウェル領域の前記上面にドーパントを注入して前記
ソース領域及び前記浅い軽ドープドレーン領域が前記ゲ
ートにセルフアラインされるように前記ソース領域及び
前記浅い軽ドープドレーン領域を形成するセルフアライ
ン注入ステップにおいて前記ゲートをマスクとして使用
する、 というステップを更に有することを特徴とする、請求項
15記載の方法。 - 【請求項21】下方にある半導体材料において複数のセ
ル領域を規定する網状のゲートであって、前記複数のセ
ル領域の各々が前記半導体材料の上面から延びている、
前記網状のゲートと、 複数の深いP型ソースプラグ領域であって、その各々が
前記複数のセル領域における交互のセル領域毎に配設さ
れている、前記複数の深いP型ソースプラグ領域と、 複数の環状のN型ソース領域であって、その各々が前記
複数のセル領域における前記交互のセル領域毎に配設さ
れている、前記複数の環状のN型ソース領域と、 複数の比較的軽ドープのN型ドレーン領域であって、そ
の各々が前記交互のセル領域以外のセル領域毎に配設さ
れている、前記複数の比較的軽ドープのN型ドレーン領
域と、 複数の比較的重ドープのN型ドレーン接触領域であっ
て、その各々が前記交互のセル領域以外のセル領域毎に
配設されている、前記複数の比較的重ドープのN型ドレ
ーン接触領域と、 前記網状のゲートの少なくとも一部の上にある絶縁層
と、 前記絶縁層における第1の接触窓を通って前記複数の環
状のN型ソース領域と前記複数の深いP型ソースプラグ
領域とに対して接続を行うソース電極と、 前記絶縁層における第2の接触窓を通って前記複数の比
較的軽ドープのN型ドレーン領域に対して接続を行うド
レーン電極と、 から成ることを特徴とする、電力用電界効果トランジス
タデバイス。 - 【請求項22】前記セル領域が多角形の形状を有するこ
とを特徴とする、請求項21記載の電力用電界効果トラ
ンジスタデバイス。 - 【請求項23】前記深いP型ソースプラグ領域が前記半
導体材料内へ第1の深さまで延び、前記比較的軽ドープ
のN型ドレーン領域が前記半導体材料内へ第2の深さま
で延び、 前記第1の深さが前記第2の深さより深いことを特徴と
する、請求項22記載の電力用電界効果トランジスタデ
バイス。 - 【請求項24】ドレーンとソースとの間に配設されたチ
ャネルを有するトランジスタにおいて、前記ドレーンと
基板との間のPN接合部から又はそのPN接合部への電
流パス中を流れる変位電流により生成される電圧の大き
さを減少させる方法であって、この方法が、 前記基板を形成する半導体材料の抵抗より低い抵抗を有
する所定量の低抵抗半導体材料を前記電流パス中と前記
チャネルの外側とに配設する、 というステップより成ることを特徴とする、変位電流に
より生成される電圧の大きさを減少させる方法。 - 【請求項25】前記PN接合部とは分離されるように前
記低抵抗半導体材料を配設することを特徴とする、請求
項24記載の方法。 - 【請求項26】前記ソースに接触するように前記低抵抗
半導体材料を配設することを特徴とする、請求項25記
載の方法。 - 【請求項27】前記トランジスタがソース電極を備え、
そのソース電極へ又はそのソース電極から前記変位電流
が流れ、そのソース電極に接触するように前記低抵抗半
導体材料を配設することを特徴とする、請求項26記載
の方法。 - 【請求項28】前記ソースが環状の形状を有し、そのソ
ースを前記ドレーンが取り囲んでいることを特徴とす
る、請求項27記載の方法。 - 【請求項29】上面を有する基板と、 前記基板内に配設され、第1の伝導型の軽ドープ半導体
材料から成るウェル領域と、 前記上面上に配設され、前記上面において前記基板内に
位置するチャネル領域上に横たわるゲート絶縁層と、 前記ゲート絶縁層上に配設され、前記チャネル領域上に
横たわるゲートと、 第2の伝導型の半導体材料から成り、前記チャネル領域
に隣接し、前記上面から前記ウェル領域内へ第1の深さ
まで延びるドレーン領域と、 前記第2の伝導型の半導体材料から成り、前記上面から
前記ウェル領域内へ第2の深さまで延び、前記チャネル
領域と隣接するソース領域と、 前記第1の伝導型の半導体材料から成り、前記ウェル領
域内へ第3の深さまで延びる深い本体接触領域であっ
て、その領域の一部が前記ソース領域の少なくとも一部
の下方に延び、前記第3の深さが前記第1の深さ及び第
2の深さより深い、前記深い本体接触領域と、 から成ることを特徴とする、電界効果トランジスタ。 - 【請求項30】前記チャネル領域及び前記ドレーン領域
に面するほぼ垂直な側面を前記深い本体接触領域が有す
ることを特徴とする、請求項29記載の電界効果トラン
ジスタ。 - 【請求項31】前記ドレーン領域に面する側面を前記深
い本体接触領域が有し、その深い本体接触領域に面する
側面を前記ドレーン領域が有し、前記深い本体接触領域
の前記側面の所定面積にわたってその深い本体接触領域
の前記側面が前記ドレーン領域の前記側面から実質的に
等距離となるように前記深い本体接触領域が配設されて
いることを特徴とする、請求項29記載の電界効果トラ
ンジスタ。 - 【請求項32】ドーパントを注入して前記ソース領域及
び前記ドレーン領域を形成する際に前記ゲートがマスク
として機能し、前記ソース領域及び前記ドレーン領域が
前記ゲートにセルフアラインされることを特徴とする、
請求項29記載の電界効果トランジスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US87012792A | 1992-04-15 | 1992-04-15 | |
US870127 | 1992-04-15 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0621359A true JPH0621359A (ja) | 1994-01-28 |
Family
ID=25354831
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5088775A Pending JPH0621359A (ja) | 1992-04-15 | 1993-04-15 | 深いp型本体接触ソースプラグを備えた電界効果トランジスタ |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0566262A2 (ja) |
JP (1) | JPH0621359A (ja) |
KR (1) | KR930022590A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5412239A (en) * | 1993-05-14 | 1995-05-02 | Siliconix Incorporated | Contact geometry for improved lateral MOSFET |
US5355008A (en) * | 1993-11-19 | 1994-10-11 | Micrel, Inc. | Diamond shaped gate mesh for cellular MOS transistor array |
US6831331B2 (en) | 1995-11-15 | 2004-12-14 | Denso Corporation | Power MOS transistor for absorbing surge current |
US6242787B1 (en) | 1995-11-15 | 2001-06-05 | Denso Corporation | Semiconductor device and manufacturing method thereof |
JPH09248912A (ja) * | 1996-01-11 | 1997-09-22 | Canon Inc | インクジェットヘッド及びヘッド用基体、インクジェットカートリッジ、並びにインクジェット装置 |
EP0802567B1 (en) * | 1996-04-15 | 2007-08-29 | Denso Corporation | Semiconductor device having a power transistor structure |
GB2610476A (en) * | 2021-07-07 | 2023-03-08 | Skyworks Solutions Inc | Improved body contact FET |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54144183A (en) * | 1978-05-01 | 1979-11-10 | Handotai Kenkyu Shinkokai | Insulated gate type electrostatic induction transistor and semiconductor integrated circuit |
US4394674A (en) * | 1979-10-09 | 1983-07-19 | Nippon Electric Co., Ltd. | Insulated gate field effect transistor |
DE2940954A1 (de) * | 1979-10-09 | 1981-04-23 | Nixdorf Computer Ag, 4790 Paderborn | Verfahren zur herstellung von hochspannungs-mos-transistoren enthaltenden mos-integrierten schaltkreisen sowie schaltungsanordnung zum schalten von leistungsstromkreisen unter verwendung derartiger hochspannungs-mos-transistoren |
JPS6323363A (ja) * | 1986-07-16 | 1988-01-30 | Nec Corp | 半導体装置 |
JP2728424B2 (ja) * | 1988-03-16 | 1998-03-18 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1993
- 1993-03-25 EP EP93302327A patent/EP0566262A2/en not_active Withdrawn
- 1993-04-15 JP JP5088775A patent/JPH0621359A/ja active Pending
- 1993-04-15 KR KR1019930006297A patent/KR930022590A/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP0566262A2 (en) | 1993-10-20 |
KR930022590A (ko) | 1993-11-24 |
EP0566262A3 (ja) | 1994-05-04 |
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