JPH0621332A - Multichannel d/a converter - Google Patents
Multichannel d/a converterInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、多チャンネルＤ／Ａ変
換装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-channel D / A converter.
【０００２】[0002]
【従来の技術】従来の抵抗ストリング型Ｄ／Ａ変換装置
は、図３に示すような回路で構成されている（例えば、
特願平２−３１１１６号）。2. Description of the Related Art A conventional resistor string type D / A converter is composed of a circuit as shown in FIG. 3 (for example,
Japanese Patent Application No. 2-31116).
【０００３】図３において、簡略化のため分解能６ｂｉ
ｔとしており、１１は抵抗値Ｒの単位抵抗、１２は抵抗
値がＲ／２の抵抗である。隣合っている抵抗１２は２つ
合せて単位抵抗１と同一の抵抗値をもつ抵抗と見ること
ができ、従って、グランドからＶDDまでの全抵抗は、抵
抗値Ｒをもつ６４個の抵抗からなり、これらが直列接続
されている。In FIG. 3, the resolution is 6 bi for simplification.
t is a unit resistance having a resistance value R, and 12 is a resistance having a resistance value R / 2. The two resistors 12 adjacent to each other can be regarded as resistors having the same resistance value as the unit resistor 1. Therefore, the total resistance from the ground to V DD is 64 resistors having the resistance value R. And these are connected in series.
【０００４】また、Ｓ2はＣＭＯＳスイッチであり、ｇ
はＣＭＯＳスイッチＳ2のＰＭＯＳゲート電極、ｆはＮ
ＭＯＳゲート電極、ｄはドレイン電極、ｅはソース電極
である。ＣＭＯＳスイッチＳ2は、各列の抵抗１１，１
２間に設けられている。このＣＭＯＳスイッチＳ2の回
路を図４に示す。Further, S 2 is a CMOS switch, and g
Is the PMOS gate electrode of the CMOS switch S 2 and f is N
A MOS gate electrode, d is a drain electrode, and e is a source electrode. The CMOS switch S 2 has resistors 11 and 1 on each column.
It is provided between two. The circuit of this CMOS switch S 2 is shown in FIG.
【０００５】各列のＣＭＯＳスイッチＳ2は、信号線Ｘ
１，Ｘ１（反転），Ｘ２，Ｘ２（反転）……Ｘ８，Ｘ８
（反転）の信号により、オン，オフ制御が行われる。動
作時には、組をなす信号線（Ｘ１，Ｘ１（反転），Ｘ
２，Ｘ２（反転）……Ｘ８，Ｘ８（反転））のいずれか
一組のみが（ＶDD，グランド）の電位をもち、残りが
（グランド，ＶDD）の電位をもつ。The CMOS switch S 2 on each column is connected to the signal line X.
1, X1 (inversion), X2, X2 (inversion) ... X8, X8
ON / OFF control is performed by the (inverted) signal. In operation, a pair of signal lines (X1, X1 (inversion), X
2, X2 (inversion) ... X8, X8 (inversion) only one set has a potential of (V DD , ground), and the rest has a potential of (ground, V DD ).
【０００６】この場合、（ＶDD，グランド）の電位をも
つ信号線に接続する８個のＣＭＯＳスイッチＳ2がオン
し、それぞれの分圧点電位が信号線０１〜０８に出力す
る。通常、信号線０１〜０８の先にセレクタが設けら
れ、このセレクタによりいずれか１箇所の分圧点電位が
選択出力される。In this case, the eight CMOS switches S 2 connected to the signal line having the potential of (V DD , ground) are turned on, and the potentials of the respective voltage dividing points are output to the signal lines 01 to 08. Normally, a selector is provided ahead of the signal lines 01 to 08, and the potential of the voltage dividing point at any one location is selectively output by this selector.
【０００７】従来の図３に示す回路を半導体チップとし
てレイアウトした状態を図５に示す。図５において、１
３，１４，１５，１６は電極、１７，１８はゲート電
極、１９はｎ型ウェル層、２０は金属配線、２０ａはコ
ンタクト領域である。FIG. 5 shows a state in which the conventional circuit shown in FIG. 3 is laid out as a semiconductor chip. In FIG. 5, 1
3, 14, 15, and 16 are electrodes, 17 and 18 are gate electrodes, 19 is an n-type well layer, 20 is a metal wiring, and 20a is a contact region.
【０００８】[0008]
【発明が解決しようとする課題】従来の抵抗ストリング
型Ｄ／Ａ変換装置では、信号線Ｘ１及びＸ１（反転）、
Ｘ２およびＸ２（反転）……Ｘ８及びＸ８（反転）を含
むチャンネルを単位として、抵抗及びＣＭＯＳスイッチ
をアレイ状にチップ上にレイアウトしているため、複数
のＤ／Ａ変換装置をオンチップ化する場合、その占有面
積は、各チャンネルの１つのＤ／Ａ変換装置をオンチッ
プ化する場合に必要な面積の単純化に個数倍を必要とす
る。このため、占有面積が大きくなり、オンチップ化し
た場合に半導体チップが大型化してしまうという欠点が
あった。In the conventional resistor string type D / A converter, the signal lines X1 and X1 (inversion),
X2 and X2 (inversion) ... Since the resistors and the CMOS switches are laid out on a chip in an array with the channel including X8 and X8 (inversion) as a unit, a plurality of D / A conversion devices are integrated on a chip. In this case, the occupied area requires a multiple of the number to simplify the area required when one D / A conversion device for each channel is on-chip. Therefore, there is a drawback that the occupied area becomes large and the semiconductor chip becomes large when it is made on-chip.
【０００９】本発明の目的は、オンチップ化した場合の
半導体チップサイズの小型化を図る多チャンネルＤ／Ａ
変換装置を提供することにある。An object of the present invention is to provide a multi-channel D / A for reducing the size of a semiconductor chip when it is on-chip.
It is to provide a conversion device.
【００１０】[0010]
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る多チャンネルＤ／Ａ変換装置は、複数
のＤ／Ａ変換装置を組合せた多チャンネルＤ／Ａ変換装
置であって、各Ｄ／Ａ変換装置は、複数の抵抗と半導体
スイッチとを有し、複数の抵抗は、直列接続されたもの
であり、半導体スイッチは、抵抗同士の接続点での分圧
点電圧を出力させるものであり、各Ｄ／Ａ変換装置を構
成する複数の抵抗と半導体スイッチ群との組はユニット
化され、このユニット化された抵抗列と半導体スイッチ
群とは交互にアレイ状に配列されているものである。In order to achieve the above object, a multi-channel D / A conversion device according to the present invention is a multi-channel D / A conversion device in which a plurality of D / A conversion devices are combined. Each D / A conversion device has a plurality of resistors and a semiconductor switch, and the plurality of resistors are connected in series, and the semiconductor switch outputs a voltage dividing point voltage at the connection point of the resistors. A set of a plurality of resistors and a group of semiconductor switches forming each D / A conversion device is unitized, and the unitized resistance row and semiconductor switch group are alternately arranged in an array. It is a thing.
【００１１】また、前記半導体スイッチは、ＣＭＯＳス
イッチである。The semiconductor switch is a CMOS switch.
【００１２】また、Ｘ側アドレスのチャンネル間の選択
にディプレーショントランジスタが使用されているもの
である。Further, a depletion transistor is used for selecting between the channels of the X side address.
【００１３】[0013]
【作用】各チャンネル毎にＣＭＯＳスイッチ及び抵抗の
組をユニット化し、これをチャンネル単位で交互にアレ
イ状に配置して、各チャンネル当たりの占める面積を減
少する。A combination of a CMOS switch and a resistor is unitized for each channel and arranged alternately in an array for each channel to reduce the area occupied by each channel.
【００１４】[0014]
【実施例】以下、本発明の実施例を図により説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１５】（実施例１）図１は、本発明の実施例１を
示すレイアウト図である。(Embodiment 1) FIG. 1 is a layout diagram showing Embodiment 1 of the present invention.
【００１６】図３に示すように各チャンネルのＤ／Ａ変
換装置は、各列毎に７個の単位抵抗１１と２個の抵抗１
２とを直列接続した複数の抵抗列と、各抵抗列毎に設け
られたＣＭＯＳスイッチＳ2群とを有している。As shown in FIG. 3, the D / A converter of each channel has seven unit resistors 11 and two resistors 1 for each column.
2 has a plurality of resistor strings connected in series, and a CMOS switch S 2 group provided for each resistor string.
【００１７】複数の抵抗列ＴはＶDDとグランド間に直列
に接続されている。The plurality of resistor strings T are connected in series between V DD and ground.
【００１８】図１において、本実施例は、図３に示すＤ
／Ａ変換装置を２個用いて２チャンネルＤ／Ａ変換装置
を構成したものであり、各チャンネルのＤ／Ａ変換装置
を構成する抵抗列ＴとＣＭＯＳスイッチ群Ｓとをそれぞ
れ寄せ集めてそれぞれユニット化し、抵抗列Ｔのユニッ
トとＣＭＯＳスイッチ群Ｓのユニットとを交互にアレイ
状に配置したものである。In FIG. 1, the present embodiment is a D shown in FIG.
A two-channel D / A converter is configured by using two A / A converters, and a resistor array T and a CMOS switch group S that constitute the D / A converter of each channel are gathered together to form a unit. The units of the resistor array T and the units of the CMOS switch group S are alternately arranged in an array.
【００１９】図１において、Ｘn，Ｘn′，Ｘn（反
転），Ｘn′（反転），Ｘn+1，Ｘ′n+1，Ｘn+1（反
転），Ｘ′n+1（反転）はＣＭＯＳスイッチに信号を入
力するための信号線である。実施例では、分解能を６ｂ
ｉｔとしているため、ｎは１〜７を示すものであり、例
えばｎ＝１の場合、図示のＸ側アドレスの信号線はＸ
１，Ｘ１（反転），Ｘ２，Ｘ２（反転），Ｘ１′，Ｘ
１′（反転），Ｘ２′，Ｘ２′（反転）となり、図示し
ていないＸ３，Ｘ３（反転），Ｘ３′，Ｘ３′（反転）
が抵抗列Ｔの隣に設けられることとなる。In FIG. 1, X n , X n ′, X n (reverse), X n ′ (reverse), X n + 1 , X ′ n + 1 , X n + 1 (reverse), X ′ n +. 1 (inversion) is a signal line for inputting a signal to the CMOS switch. In the embodiment, the resolution is 6b.
Since it is it, n indicates 1 to 7. For example, in the case of n = 1, the signal line of the X side address shown in the figure is X.
1, X1 (inversion), X2, X2 (inversion), X1 ', X
1 '(reverse), X2', X2 '(reverse), not shown X3, X3 (reverse), X3', X3 '(reverse)
Will be provided next to the resistor string T.
【００２０】また、上記例で言えば、Ｘ１，Ｘ１（反
転），Ｘ２，Ｘ２（反転）が一方のチャンネルの信号線
となり、残りのものが他方のチャンネルの信号線とな
る。Further, in the above example, X1, X1 (inverted), X2, X2 (inverted) are the signal lines of one channel, and the rest are the signal lines of the other channel.
【００２１】また、０１，０１′，０２，０２′は分圧
点電位を出力するためのＹ側アドレス信号線であり、図
示していないが、分解能６ｂｉｔの場合、０３，０３′
〜０８，０８′まであり、０１〜０８は一方のチャンネ
ルの信号線を、０１′〜０８′は他方のチャンネルの信
号線を表わしている。Further, 01, 01 ', 02, 02' are Y-side address signal lines for outputting the potential of the voltage dividing point, and although not shown, in the case of a resolution of 6 bits, 03, 03 '.
.About.08,08 ', 01 to 08 are signal lines of one channel, and 01' to 08 'are signal lines of the other channel.
【００２２】したがって、一方のチャンネルのＤ／Ａ変
換装置では、信号線Ｘn，Ｘn（反転），Ｘn+1，Ｘ
n+1（反転）からＣＭＯＳスイッチに信号が入力する
と、信号線０１〜０８に分圧点電圧が出力される。Therefore, in the D / A converter of one channel, the signal lines X n , X n (inversion), X n + 1 , X
When a signal is input to the CMOS switch from n + 1 (inversion), the voltage dividing point voltage is output to the signal lines 01 to 08.
【００２３】また、他方のチャンネルのＤ／Ａ変換装置
では、信号線Ｘn′，Ｘn′（反転），Ｘ′n+1，Ｘ′n+1
（反転）からＣＭＯＳスイッチ４に信号が入力すると、
信号線０１′〜０８′に分圧点電圧が出力される。In the D / A converter of the other channel, the signal lines Xn ', Xn ' (inversion), X'n + 1 , X'n + 1.
When a signal is input from (inversion) to the CMOS switch 4,
The voltage dividing point voltage is output to the signal lines 01 'to 08'.
【００２４】１，２は、ｎ-イオン注入領域、p-イオン
注入領域であり、ｎ-イオン及びp-イオン注入領域は、
各信号線Ｘn，Ｘn（反転），Ｘn+1，Ｘn+1（反転）の組
と、Ｘn′，Ｘn′（反転），Ｘ′n+1，Ｘ′n+1（反転）
の組との信号が混線しないようにするためのものであ
る。ｎ-イオン注入領域１の形成によりディプレーショ
ントランジスタが構成される。[0024] 1 and 2, n - ion implantation region, p - is an ion implanted region, n - ions and p - ion implantation region,
A pair of signal lines X n , X n (inversion), X n + 1 , X n + 1 (inversion) and X n ′, X n ′ (inversion), X ′ n + 1 , X ′ n + 1. (Reverse)
This is to prevent signals from being crossed with the pair of. A depletion transistor is formed by forming the n − ion implantation region 1.
【００２５】またｎ-イオン注入領域１中にあるＮＭＯ
Ｓ及びp-イオン注入領域２中にあるＰＭＯＳは、いずれ
もゲート入力信号によらず、常時オン状態となる。斜線
を付した領域は、金属配線３を表わしている。Further, the NMO in the n − ion implantation region 1
The PMOSs in the S and p - ion implantation regions 2 are always on regardless of the gate input signal. The shaded area represents the metal wiring 3.
【００２６】４は、ＭＯＳＦＥＴのソース及びドレイン
拡散層並びにn+抵抗体１０と金属配線３とのコンタクト
領域である。Reference numeral 4 denotes a source / drain diffusion layer of the MOSFET and a contact region between the n + resistor 10 and the metal wiring 3.
【００２７】n+抵抗体１０はストリング抵抗を構成する
ものであり、ＮＭＯＳＦＥＴのソース・ドレインと同じ
プロセス工程で抵抗列Ｔの領域内に形成される。５〜８
はＭＯＳＦＥＴスイッチの拡散層電極で、９はｎ型ウェ
ル層であり、その島上にＰＭＯＳＦＥＴが形成される。The n + resistor 10 constitutes a string resistor and is formed in the region of the resistor string T in the same process step as the source / drain of the NMOSFET. 5-8
Is a diffusion layer electrode of a MOSFET switch, 9 is an n-type well layer, and a PMOSFET is formed on the island.
【００２８】本実施例においては、２ケのＤ／Ａ変換装
置を具現しているにも拘らず、面積は単一の抵抗ストリ
ング型Ｄ／Ａ変換装置の３０〜５０％の面積増ですむ。
それは、単一の抵抗ストリング型Ｄ／Ａ変換装置に比
べ、８本のｎ+抵抗体１０と、１６本の信号線Ｘ１′，
Ｘ１′（反転），…，Ｘ８′，Ｘ８′（反転）しか面積
が増加しないためである。単一の抵抗ストリング型Ｄ／
Ａ変換装置において、６０〜８０％の面積を占めている
ＭＯＳＦＥＴスイッチ部分の面積がわずかしか増えない
ためである。In this embodiment, although the two D / A converters are embodied, the area is 30 to 50% larger than that of a single resistor string type D / A converter. .
Compared to a single resistor string type D / A converter, it has eight n + resistors 10 and 16 signal lines X1 ′,
This is because the area increases only by X1 '(inversion), ..., X8', X8 '(inversion). Single resistor string type D /
This is because in the A conversion device, the area of the MOSFET switch portion occupying the area of 60 to 80% is slightly increased.
【００２９】（実施例２）図２は、本発明の実施例２を
示すレイアウト図である。符号等は全て図１と同様であ
るが、本実施例ではｎ-及びｐ-のイオン注入領域が不要
である。その代り、信号線Ｘ１，Ｘ１（反転），Ｘ
１′，Ｘ１′（反転），…，Ｘ８，Ｘ８（反転），Ｘ
８′，Ｘ８′（反転）とＭＯＳＦＥＴのソース・ドレイ
ン拡散層とのマージンを確保するため、実施例１に比べ
面積が５〜１０％程度増加する。しかし、単一の抵抗ス
トリング型Ｄ／Ａ変換装置に比べれば、３５〜６０％程
度の面積で２チャンネル分のＤ／Ａ変換装置が実現でき
る。(Embodiment 2) FIG. 2 is a layout diagram showing Embodiment 2 of the present invention. Reference numerals and the like are all the same as those in FIG. 1, but in the present embodiment, the n − and p − ion implantation regions are unnecessary. Instead, the signal lines X1, X1 (inversion), X
1 ', X1' (inversion), ..., X8, X8 (inversion), X
In order to secure a margin between 8 ', X8' (inversion) and the source / drain diffusion layer of the MOSFET, the area is increased by about 5 to 10% as compared with the first embodiment. However, compared with a single resistor string type D / A converter, a D / A converter for two channels can be realized with an area of about 35 to 60%.
【００３０】尚、実施例では、２チャンネルのＤ／Ａ変
換装置を用いたが、これに限られるものでなく、多チャ
ンネルのＤ／Ａ変換装置を用いることができる。In the embodiment, the 2-channel D / A converter is used, but the present invention is not limited to this, and a multi-channel D / A converter can be used.
【００３１】また、分解能６ｂｉｔとしたが、これに限
られるものではない。Although the resolution is set to 6 bits, it is not limited to this.
【００３２】[0032]
【発明の効果】以上説明したように本発明は、複数の抵
抗ストリング型Ｄ／Ａ変換装置を同一チップに集積化す
る場合に、その複数のＤ／Ａ変換装置を構成する抵抗体
及びＭＯＳＦＥＴスイッチを一体化して交互にアレイ状
に配置することによって、チップ面積を低減できるとい
う効果を有する。As described above, according to the present invention, when a plurality of resistor string type D / A converters are integrated on the same chip, the resistors and MOSFET switches constituting the plurality of D / A converters are integrated. By arranging them integrally and alternately arranging them in an array, there is an effect that the chip area can be reduced.
【図１】本発明の実施例１を示すレイアウト図である。FIG. 1 is a layout diagram showing a first embodiment of the present invention.
【図２】本発明の実施例２を示すレイアウト図である。FIG. 2 is a layout diagram showing a second embodiment of the present invention.
【図３】抵抗ストリング型Ｄ／Ａ変換装置の回路図であ
る。FIG. 3 is a circuit diagram of a resistor string type D / A converter.
【図４】ＣＭＯＳスイッチの回路図である。FIG. 4 is a circuit diagram of a CMOS switch.
【図５】従来のレイアウト図である。FIG. 5 is a conventional layout diagram.
１ ｎ-イオン注入領域 ２ ｐ-イオン注入領域 １０ ｎ+抵抗体 Ｓ2 ＣＭＯＳスイッチ Ｔ 抵抗列 Ｓ ＣＭＯＳスイッチ群1 n - ion implantation region 2 p - ion implantation region 10 n + resistor S 2 CMOS switch T resistance string S CMOS switch group
Claims (3)
ンネルＤ／Ａ変換装置であって、 各Ｄ／Ａ変換装置は、複数の抵抗と半導体スイッチとを
有し、 複数の抵抗は、直列接続されたものであり、 半導体スイッチは、抵抗同士の接続点での分圧点電圧を
出力させるものであり、 各Ｄ／Ａ変換装置を構成する複数の抵抗と半導体スイッ
チ群との組はユニット化され、このユニット化された抵
抗列と半導体スイッチ群とは交互にアレイ状に配列され
ていることを特徴とする多チャンネルＤ／Ａ変換装置。1. A multi-channel D / A conversion device in which a plurality of D / A conversion devices are combined, each D / A conversion device having a plurality of resistors and a semiconductor switch, and the plurality of resistors comprising: The semiconductor switches are connected in series, and the semiconductor switch outputs the voltage dividing point at the connection point between the resistors, and the combination of the plurality of resistors and the semiconductor switch group configuring each D / A converter is A multi-channel D / A conversion device, which is unitized and in which the unitized resistor rows and the semiconductor switch groups are alternately arranged in an array.
チであることを特徴とする請求項１に記載の多チャンネ
ルＤ／Ａ変換装置。2. The multi-channel D / A conversion device according to claim 1, wherein the semiconductor switch is a CMOS switch.
ィプレーショントランジスタを使用したことを特徴とす
る請求項２に記載の多チャンネルＤ／Ａ変換装置。3. The multi-channel D / A conversion device according to claim 2, wherein a depletion transistor is used for selecting between channels of the X-side address.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200674A JP2917689B2 (en) | 1992-07-03 | 1992-07-03 | Multi-channel D / A converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200674A JP2917689B2 (en) | 1992-07-03 | 1992-07-03 | Multi-channel D / A converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621332A true JPH0621332A (en) | 1994-01-28 |
| JP2917689B2 JP2917689B2 (en) | 1999-07-12 |
Family
ID=16428358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4200674A Expired - Lifetime JP2917689B2 (en) | 1992-07-03 | 1992-07-03 | Multi-channel D / A converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917689B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006035711A1 (en) * | 2004-09-29 | 2006-04-06 | Rohm Co., Ltd | D/a conversion circuit, display panel drive circuit, and display |
| JP2016134739A (en) * | 2015-01-19 | 2016-07-25 | セイコーエプソン株式会社 | D/a conversion circuit, oscillator, electronic apparatus and mobile object |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03235423A (en) * | 1990-02-09 | 1991-10-21 | Nec Corp | D/a conversion device |
-
1992
- 1992-07-03 JP JP4200674A patent/JP2917689B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03235423A (en) * | 1990-02-09 | 1991-10-21 | Nec Corp | D/a conversion device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006035711A1 (en) * | 2004-09-29 | 2006-04-06 | Rohm Co., Ltd | D/a conversion circuit, display panel drive circuit, and display |
| JPWO2006035711A1 (en) * | 2004-09-29 | 2008-05-15 | ローム株式会社 | D / A conversion circuit, display panel drive circuit, and display device |
| KR100862111B1 (en) * | 2004-09-29 | 2008-10-09 | 로무 가부시키가이샤 | D/a conversion circuit, display panel drive circuit, and display |
| US7482963B2 (en) | 2004-09-29 | 2009-01-27 | Rohm Co., Ltd. | D/A conversion circuit, display panel drive circuit, and display |
| JP4538003B2 (en) * | 2004-09-29 | 2010-09-08 | ローム株式会社 | D / A conversion circuit, display panel drive circuit, and display device |
| JP2016134739A (en) * | 2015-01-19 | 2016-07-25 | セイコーエプソン株式会社 | D/a conversion circuit, oscillator, electronic apparatus and mobile object |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2917689B2 (en) | 1999-07-12 |
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