JPH06208626A - Graphic processor - Google Patents

Graphic processor

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Publication number
JPH06208626A
JPH06208626A JP5226892A JP22689293A JPH06208626A JP H06208626 A JPH06208626 A JP H06208626A JP 5226892 A JP5226892 A JP 5226892A JP 22689293 A JP22689293 A JP 22689293A JP H06208626 A JPH06208626 A JP H06208626A
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JP
Japan
Prior art keywords
processing device
address
graphic processing
register
command
Prior art date
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Pending
Application number
JP5226892A
Other languages
Japanese (ja)
Inventor
Akihiro Katsura
晃洋 桂
Shigeru Matsuo
松尾　　茂
Jun Sato
潤 佐藤
Takashi Sone
崇 曽根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP5226892A priority Critical patent/JPH06208626A/en
Publication of JPH06208626A publication Critical patent/JPH06208626A/en
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Abstract

PURPOSE:To accelerate speed for processing plotting to a system memory by performing access while using second address and data buses connected to a frame buffer. CONSTITUTION:When a command is received from a central processing unit (CPU), the command is set to a command register 1014, and a microprogram corresponding to the command is read from a first microprogram ROM 1011. A first microinstruction decoder 1012 controls a logical address arithmetic part 1013 by performing decoding. On the other hand, one part of a microinstruction is turned to an address for reading a second microprogram ROM 1016. The read microprogram is decoded by a second micro-instruction decoder 1037 and controls a physical address arithmetic part 1019 for calculating the memory address of the frame buffer corresponding to the logical address and a color data arithmetic part 1020 for calculating graphic data.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は文字や図形を表示，印字
等するグラフィック処理装置に係り、特にフレームバッ
ファ上だけでなくシステムメモリ（メインメモリ）上に
も高速に描画処理を実行し得るグラフィック処理装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a graphic processing device for displaying and printing characters and graphics, and more particularly to a graphic processing device capable of executing high-speed drawing processing not only on a frame buffer but also on a system memory (main memory). Regarding a processing device.

【０００２】[0002]

【従来の技術】ラスタスキャン方式でＣＲＴに文字や図
形を表示する方法として表示装置の各画素に対応する情
報を記憶するメモリ（ビットマップメモリ）を持つ方式
（ビットマップ方式と呼ぶ）がある。また、このビット
マップメモリを持つ方式はプリンタへの出力を制御する
場合にも用いられている。従来、このビットマップメモ
リに文字や図形データを発生する処理を主としてリフト
ウエアで行っていたが、扱うデータ量が多いため低速で
あるという問題があった。一方、特にグラフィック図形
発生を高速に行う分野では専用のハードウエアを用いる
方法も一部用いられているが高価になるのが難点であ
る。2. Description of the Related Art As a method of displaying characters and graphics on a CRT by a raster scan method, there is a method (called a bitmap method) having a memory (bitmap memory) for storing information corresponding to each pixel of a display device. Further, the method having the bitmap memory is also used when controlling the output to the printer. Conventionally, the process of generating character or graphic data in the bitmap memory has been mainly performed by lift wear, but there is a problem that it is slow due to the large amount of data handled. On the other hand, especially in the field of generating graphic figures at high speed, some methods using dedicated hardware are also used, but it is difficult to be expensive.

【０００３】これに対し、文字や図形データの発生機能
をＬＳＩに内蔵することが行われるようになってきてお
り、例えば公知の文献としては、「御法川和夫ほか『座
標で描画位置を指定でき、塗りつぶしやコピーなど豊富
なコマンドを持つＣＲＴコントローラ』日経エレクトロ
ニクス１９８４年５月２１日号，pp.２２１〜２５４」で
ある。このＬＳＩを用いれば比較的低いコストでグラフ
ィック処理を大幅に高速化できる。On the other hand, a function of generating character and graphic data has been built into an LSI. For example, as a known document, "Kazuo Mihokawa et al." Drawing position can be specified by coordinates, CRT controller with abundant commands such as fill and copy ”Nikkei Electronics May 21, 1984, pp.221-254”. By using this LSI, graphic processing can be significantly speeded up at a relatively low cost.

【０００４】[0004]

【発明が解決しようとする課題】前述の文献によると、
フレーム・バッファに対しては高速に描画実行できる
が、ＣＰＵに接続されたシステムメモリへの描画実行は
行えない。例えば、他の出力手段、例えばプリンタの制
御回路はシステムバスに接続される場合が多く、この場
合プリント出力用のバッファはシステムメモリ上に確保
される。しかるに、図形データをプリント出力しようと
した場合、前述のＣＲＴコントローラでは描画実行でき
ないため、ソフトウエアで描画実行しているのが現状で
ある。このため、ＣＲＴ画面に表示する図形データの描
画は高速であるが、プリント出力する図形データの描画
が低速であるという問題があった。According to the above-mentioned document,
Drawing can be executed at high speed for the frame buffer, but drawing cannot be executed for the system memory connected to the CPU. For example, other output means, such as a printer control circuit, is often connected to the system bus, and in this case, a print output buffer is secured in the system memory. However, when it is attempted to print out the graphic data, the above-mentioned CRT controller cannot execute the drawing, and therefore the drawing is currently executed by software. Therefore, the drawing of the graphic data displayed on the CRT screen is fast, but the drawing of the graphic data to be printed out is slow.

【０００５】一方、処理性能を向上する手段としてカラ
ープレーン単位にフレーム・バッファを分割し複数のグ
ラフィック・プロセッサを用いて並列処理することが考
えられる。前述の文献のＣＲＴコントローラの方式では
同一の基本情報（例えば文字のフォント・データ）を複
数のプレーンにコピー処理を行うためには、その基本情
報は各プレーンに対応するフレーム・バッファ上にあら
かじめ記憶しておく必要がある。すなわち、同一の情報
を複数メモリ上に配置するためメモリ効率が悪いという
問題があった。On the other hand, as a means for improving the processing performance, it is possible to divide a frame buffer in units of color planes and perform parallel processing using a plurality of graphic processors. In order to copy the same basic information (for example, character font data) to a plurality of planes in the CRT controller method of the above-mentioned document, the basic information is stored in advance in the frame buffer corresponding to each plane. You need to do it. That is, there is a problem that the memory efficiency is poor because the same information is arranged in a plurality of memories.

【０００６】以上のように、従来技術では、システムメ
モリ上への描画が低速になるのに加え、フレーム・バッ
ファをカラープレーン単位に分割して複数のプロセッサ
で並列処理する場合に文字フォントのような同一の基本
情報を複数持たねばならないという問題がある。As described above, in the prior art, the drawing on the system memory becomes slow, and when the frame buffer is divided into color plane units and processed in parallel by a plurality of processors, a character font like There is a problem that it is necessary to have a plurality of the same basic information.

【０００７】本発明の目的は、グラフィック・プロセッ
サからシステム・メモリへのアクセスを可能ならしめ
て、システムメモリに対する描画処理を高速するととも
に、複数プロセッサで並列処理する場合には文字フォン
トのような共通に利用する基本情報はシステムメモリ上
に配置して共用し得るようにすることである。An object of the present invention is to enable access to the system memory from a graphic processor to speed up the drawing process to the system memory, and to perform common processing such as a character font when parallel processing is performed by a plurality of processors. The basic information to be used is to be placed in the system memory so that it can be shared.

【０００８】[0008]

【課題を解決するための手段】上記目的を達成するため
の本発明の特徴は、主プロセッサ（ＣＰＵ）に接続され
た第１のデータバスから転送されるコマンドを解釈し
て、フレームバッファに接続された第２のアドレスバス
及びデータバスを用いてアクセス(例えば、描画)を行う
もので、主プロセッサ及びメインメモリに接続された第
１のアドレスバス及び第１のデータバスと、フレームバ
ッファに接続された第２のアドレスバスと第２のデータ
バスとの間の接続またはしゃ断を制御し得るバス接続制
御手段を設けたことにある。A feature of the present invention for achieving the above object is to interpret a command transferred from a first data bus connected to a main processor (CPU) and connect it to a frame buffer. Access (for example, drawing) is performed using the specified second address bus and data bus, and the first address bus and the first data bus connected to the main processor and the main memory and the frame buffer are connected. The bus connection control means is provided for controlling connection or disconnection between the second address bus and the second data bus.

【０００９】[0009]

【作用】グラフィック・プロセッサからシステムメモリ
上への描画を可能ならしめるため、フレーム・バッファ
に接続された第２のアドレスバスに送出されたアドレス
を、バス接続制御手段と第１のアドレスバスを経由して
システムメモリに転送すると同時に、第１のデータバス
と第２のデータバスを接続してシステムメモリに対する
データの読み書きを実行する。In order to enable drawing on the system memory from the graphic processor, the address sent to the second address bus connected to the frame buffer is passed through the bus connection control means and the first address bus. Then, at the same time as transferring to the system memory, the first data bus and the second data bus are connected to read / write data from / to the system memory.

【００１０】また、カラープレーン単位にグラフィック
・プロセッサとフレーム・バッファを複数設けるシステ
ムでは、いずれかのグラフィック・プロセッサから供給
されるアドレスによってシステムメモリ上の基本情報を
読出し、読出したデータを複数のプロセッサに同時に取
り込むようにバス接続制御手段を制御する。Further, in a system in which a plurality of graphic processors and frame buffers are provided for each color plane, basic information on the system memory is read by an address supplied from one of the graphic processors, and the read data is read by a plurality of processors. The bus connection control means is controlled so as to be simultaneously taken into

【００１１】[0011]

【実施例】以下図面に基づいて本発明の好適な実施例を
詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will be described in detail below with reference to the drawings.

【００１２】図１は本発明を実施したグラフィック表示
装置の全体構成概要の一例を示す。第２のプロセッサ手
段となる図形処理装置（ＧＤＰ）１０，第１のプロセッ
サ手段となる中央処理装置（ＣＰＵ）１１，第１の記憶
手段となるメインメモリ１２，直接メモリアクセスコン
トローラ（ＤＭＡＣ）１３，第２の記憶手段となるフレ
ームバッファ１４，並直列変換回路１５，出力手段とな
る表示装置（ＣＲＴ）１６，アドレスデコーダ１７，バ
ス接続制御手段となるバススイッチ２０、から成る。
尚、中央処理装置１１に接続されたシステムバスには、
図示しないが、他の表示装置や印刷装置等の他の入出力
手段を接続してメインメモリ１２の画素情報を用いて表
示，印刷等の他の入出力をすることが可能である。FIG. 1 shows an example of the overall structure of a graphic display device embodying the present invention. A graphic processing unit (GDP) 10 serving as a second processor unit, a central processing unit (CPU) 11 serving as a first processor unit, a main memory 12 serving as a first storage unit, a direct memory access controller (DMAC) 13, It comprises a frame buffer 14 serving as a second storage means, a parallel-serial conversion circuit 15, a display device (CRT) 16 serving as an output means, an address decoder 17, and a bus switch 20 serving as a bus connection control means.
The system bus connected to the central processing unit 11
Although not shown, other input / output means such as another display device or printing device can be connected to perform other input / output such as display or printing using the pixel information of the main memory 12.

【００１３】中央処理装置１１はメインメモリ１２に記
憶されたプログラムまたは、図示しない他の外部装置か
ら転送されるプログラムを実行処理しシステム全体を管
理制御する。直接メモリアクセスコントローラ１３は、
メインメモリ１２と図形処理装置１０とフレームバッフ
ァ１４あるいは他の入出力装置（図示しない）との間の
直接メモリアクセスを制御する。図形処理装置１０は中
央処理装置１１あるいはメインメモリ１２から転送され
るコマンドとパラメータ情報を中央処理装置１１に接続
されたデータバスより受け取り、あらかじめ定められた
処理手順に従って、フレームバッファ１４あるいはメイ
ンメモリ１２をフレームバッファ１４に接続されたアド
レス／データバスよりアクセスし文字や図形データを発
生する。図形処理装置１０はコマンド，パラメータ情報
をフレームバッファ１４からも読み出すことができる。
また図形処理装置１０は、表示装置１６を制御する同期
タイミング信号の発生及び所定のタイミングに同期して
フレームバッファ１４から順次表示すべき情報を読み出
すための制御も司っている。また、図形処理装置１０
は、中央処理装置１１あるいは直接メモリアクセスコン
トローラ１３とフレームバッファとの間の直接メモリア
クセスを制御するためのバススイッチ２０を制御する信
号の発生及び図形処理装置１０がメインメモリ１２をア
クセスし文字や図形を発生するための制御信号の発生を
行う。アドレスデコーダ１７は中央処理装置１１に接続
されたアドレスバスのアドレスをデコードし、バススイ
ッチ２０にフレームバッファバス要求信号を発生する。
バススイッチ２０は、フレームバッファ１４のアドレス
を、図形処理装置１０あるいは中央処理装置１１に接続
されたアドレスバスのいずれから供給するかを切り換え
る。あるいはバススイッチ２０は、メインメモリ１２の
アドレスを中央処理装置１１に接続されたアドレスバス
あるいは図形処理装置１０のアドレスのいずれから供給
するかをも切り換える。すなわち、バススイッチ２０は
双方向スイッチとしての機能を有し、図形処理装置１０
からの制御信号により制御される。The central processing unit 11 executes a program stored in the main memory 12 or a program transferred from another external device (not shown) to manage and control the entire system. The direct memory access controller 13 is
It controls direct memory access between the main memory 12, the graphics processing device 10 and the frame buffer 14 or other input / output device (not shown). The graphic processing apparatus 10 receives the command and parameter information transferred from the central processing unit 11 or the main memory 12 from a data bus connected to the central processing unit 11, and according to a predetermined processing procedure, the frame buffer 14 or the main memory 12 Is accessed from the address / data bus connected to the frame buffer 14 to generate character and graphic data. The graphic processing apparatus 10 can also read the command and parameter information from the frame buffer 14.
The graphic processing device 10 also controls the generation of a synchronization timing signal for controlling the display device 16 and the reading of information to be sequentially displayed from the frame buffer 14 in synchronization with a predetermined timing. Further, the graphic processing device 10
Generates a signal for controlling the bus switch 20 for controlling direct memory access between the central processing unit 11 or the direct memory access controller 13 and the frame buffer, and the graphic processing unit 10 accesses the main memory 12 to generate characters and A control signal for generating a figure is generated. The address decoder 17 decodes the address of the address bus connected to the central processing unit 11 and generates a frame buffer bus request signal to the bus switch 20.
The bus switch 20 switches whether the address of the frame buffer 14 is supplied from the address bus connected to the graphics processing unit 10 or the central processing unit 11. Alternatively, the bus switch 20 also switches whether the address of the main memory 12 is supplied from the address bus connected to the central processing unit 11 or the address of the graphics processing unit 10. That is, the bus switch 20 has a function as a bidirectional switch, and the graphic processing device 10
It is controlled by a control signal from.

【００１４】図２，図３，図４にその他の構成例を示
す。これらの構成はＣＲＴ，液晶デイスプレイ，ＥＬデ
イスプレイ,プラズマデイスプレイ,ＥＣＤデイスプレイ
等の表示装置のほか感熱プリンタ，液晶プリンタ，ＬＥ
Ｄプリンタ，レーザ・ビーム・プリンタなどの印刷装置
にも適用できるもので、その場合には表示装置１６に相
当する部分が印刷装置となる。2, 3 and 4 show other examples of the configuration. These configurations include display devices such as CRTs, liquid crystal displays, EL displays, plasma displays, ECD displays, as well as thermal printers, liquid crystal printers, LEs.
It can also be applied to a printing device such as a D printer or a laser beam printer, in which case the portion corresponding to the display device 16 is the printing device.

【００１５】図２は中央処理装置１１に接続されたバス
とフレームバッファ１４に接続されたバスを分離したグ
ラフィック表示装置の構成である。FIG. 2 shows the configuration of a graphic display device in which the bus connected to the central processing unit 11 and the bus connected to the frame buffer 14 are separated.

【００１６】図形処理装置（ＧＤＰ）１０，中央処理装
置（ＣＰＵ）１１，メインメモリ１２，直接メモリアク
セスコントローラ（ＤＭＡＣ）１３，フレームバッファ
１４，並直列変換回路１５，表示装置（ＣＲＴ）１６、
から成る。Graphic processing unit (GDP) 10, central processing unit (CPU) 11, main memory 12, direct memory access controller (DMAC) 13, frame buffer 14, parallel-serial conversion circuit 15, display device (CRT) 16,
Consists of.

【００１７】この構成は小型装置向きの簡潔な構成であ
る。This structure is a simple structure suitable for a small device.

【００１８】図３は、フレームバッファ１４のアドレス
を図形処理装置１０あるいは中央処理装置１１に接続さ
れたアドレスバスのいずれから供給するかを切り換える
バススイッチ２１を有するグラフィック表示装置の構成
例である。FIG. 3 is a structural example of a graphic display device having a bus switch 21 for switching whether the address of the frame buffer 14 is supplied from the address bus connected to the graphic processor 10 or the central processing unit 11.

【００１９】図形処理装置（ＧＤＰ）１０，中央処理装
置（ＣＰＵ）１１，メインメモリ１２，直接メモリアク
セスコントローラ（ＤＭＡＣ）１３，フレームバッファ
１４，並直列変換回路１５，表示装置（ＣＲＴ）１６，
アドレスデコーダ１７，バススイッチ２１から成る。Graphic processing unit (GDP) 10, central processing unit (CPU) 11, main memory 12, direct memory access controller (DMAC) 13, frame buffer 14, parallel-serial conversion circuit 15, display device (CRT) 16,
It comprises an address decoder 17 and a bus switch 21.

【００２０】図１あるいは図３の構成例では、中央処理
装置１１のアドレス領域の１部に割り付け、アドレスデ
コーダ１７によるデコードによりフレームバッファ１４
のバス権の要求信号を発生し、図形処理装置１０を介さ
ないで中央処理装置１１あるいは直接メモリアクセスコ
ントローラ１３とフレームバッファ１４との間でデータ
転送を行う。この結果、中央処理装置１１から任意にフ
レームバッファ１４をアクセスできるという効果があ
る。In the configuration example of FIG. 1 or 3, the frame buffer 14 is allocated by a part of the address area of the central processing unit 11 and decoded by the address decoder 17.
A bus right request signal is generated, and data is transferred between the central processing unit 11 or the direct memory access controller 13 and the frame buffer 14 without passing through the graphic processing unit 10. As a result, there is an effect that the central processing unit 11 can arbitrarily access the frame buffer 14.

【００２１】図４は、メインメモリ１２のアドレスを中
央処理装置１１に接続されたアドレスバスあるいは図形
処理装置１０のアドレスのいずれから供給するかを切り
換えるバススイッチ２２を有するグラフィック表示装置
の構成例である。FIG. 4 shows an example of the configuration of a graphic display device having a bus switch 22 for switching whether the address of the main memory 12 is supplied from the address bus connected to the central processing unit 11 or the address of the graphic processing device 10. is there.

【００２２】図形処理装置（ＧＤＰ）１０，中央処理装
置（ＣＰＵ）１１，メインメモリ１２，直接メモリアク
セスコントローラ（ＤＭＡＣ）１３，フレームバッファ
１４，並直列変換回路１５，表示装置（ＣＲＴ）１６，
バススイッチ２２から成る。Graphic processing unit (GDP) 10, central processing unit (CPU) 11, main memory 12, direct memory access controller (DMAC) 13, frame buffer 14, parallel-serial conversion circuit 15, display device (CRT) 16,
It consists of a bus switch 22.

【００２３】図１あるいは図４の構成例では、文字フォ
ントをメインメモリ１２の領域に配置して、図形処理装
置１０はビットマップ文字カラー展開処理を行うことが
できる。また、２値情報あるいは多値情報で構成される
パターン情報をメインメモリ１２の領域に配置して、図
形処理装置１０はパターン展開処理を実行する。あるい
は、メインメモリ１２とフレームバッファ１４との間で
ビットマップのコピーを行うことができる。これは、メ
モリ幅あるいは１画素あたりのビット構成数が異なるビ
ットマップ間においてもコピー処理を行うことができ
る。In the configuration example of FIG. 1 or 4, the character font is arranged in the area of the main memory 12, and the graphic processing apparatus 10 can perform the bit map character color expansion processing. Further, the pattern information composed of binary information or multi-valued information is arranged in the area of the main memory 12, and the graphic processing device 10 executes the pattern development processing. Alternatively, the bitmap can be copied between the main memory 12 and the frame buffer 14. This makes it possible to perform copy processing even between bitmaps having different memory widths or the number of bit configurations per pixel.

【００２４】以下に中央処理装置１１がフレームバッフ
ァ１４を図形処理装置１０を介さないで直接アクセスす
る場合の制御例の詳細を説明する。ただし、フレームバ
ッファ１４を直接アクセスできるのは、中央処理装置１
１だけではなく、中央処理装置１１のアドレスおよびデ
ータバスに接続されている、直接メモリアクセスコント
ローラ１３等、データ転送機能を有する半導体装置全部
に本方式は適用できる。The control example in the case where the central processing unit 11 directly accesses the frame buffer 14 without passing through the graphic processing unit 10 will be described below in detail. However, the central processing unit 1 can directly access the frame buffer 14.
The present method can be applied to all semiconductor devices having a data transfer function such as the direct memory access controller 13 connected to the address and data buses of the central processing unit 11 as well as 1.

【００２５】図５に、中央処理装置１１がバススイッチ
２０あるいはバススイッチ２１を介してフレームバッフ
ァ１４をアクセスする場合のシーケンスを示す。アドレ
スデコーダ１７は、中央処理装置１１に接続されている
アドレスバスのアドレスをデコードし、バススイッチ２
０あるいはバススイッチ２１にフレームバッファ１４の
バス権を要求する信号をアサートする。バススイッチ２
０あるいはバススイッチ２１はバス権の要求信号を受け
て図形処理装置１０に対して停止信号ＨＡＬＴをアサー
トする。図形処理装置１０は、フレームバッファ１４に
対して、描画，表示，リフレッシュ制御およびアトリビ
ュート出力を実行するが、ＨＡＬＴ入力に対する優先度
をあらかじめ独立に設定でき、ＨＡＬＴに対して停止し
ない期間を示すＢＵＳＹ信号を外部にアサートする。Ｂ
ＵＳＹ期間外ＨＡＬＴ入力に対し図形処理装置１０は内
部動作を停止し、アドレスバスおよびデータバスはトラ
イステートにする。バススイッチ２０あるいはバススイ
ッチ２１はＢＵＳＹ期間外システムバスとフレームバッ
ファバスを接続し、中央処理装置１１はフレームバッフ
ァ１４をアクセスすることができる。アクセスを実行す
ると、バススイッチ２０あるいはバススイッチ２１はＡ
ＣＫ信号を中央処理装置に入力し、一連の動作は完結す
る。FIG. 5 shows a sequence when the central processing unit 11 accesses the frame buffer 14 via the bus switch 20 or the bus switch 21. The address decoder 17 decodes the address of the address bus connected to the central processing unit 11, and the bus switch 2
0 or a signal requesting the bus right of the frame buffer 14 to the bus switch 21 is asserted. Bus switch 2
0 or the bus switch 21 receives the bus right request signal and asserts the stop signal HALT to the graphic processor 10. The graphic processing device 10 executes drawing, display, refresh control, and attribute output to the frame buffer 14, but the priority for the HALT input can be set independently in advance, and the BUSY signal indicating the period in which the HALT is not stopped is displayed. Is asserted externally. B
The graphic processor 10 stops its internal operation in response to the HALT input outside the USY period, and sets the address bus and the data bus to the tristate. The bus switch 20 or the bus switch 21 connects the system bus outside the BUSY period and the frame buffer bus, and the central processing unit 11 can access the frame buffer 14. When the access is executed, the bus switch 20 or the bus switch 21 becomes A
The CK signal is input to the central processing unit, and the series of operations is completed.

【００２６】以上は図形処理装置１０が一個の場合の動
作であるが、図形処理装置１０が複数個あるいは機能の
異なる他の図形処理装置を同一フレームバッファバスに
接続した場合に対し、図形処理装置は描画要求信号ＤＲ
ＲＥＱを出力し、バスアービトレーションを可能にして
いる。The above is the operation when there is one graphics processing apparatus 10. However, in contrast to the case where a plurality of graphics processing apparatuses 10 or other graphics processing apparatuses having different functions are connected to the same frame buffer bus, Is the drawing request signal DR
Outputs REQ to enable bus arbitration.

【００２７】図６に、図形処理装置１０がバススイッチ
２０あるいはバススイッチ２２を介してメインメモリ１
２をアクセスする場合のシーケンスの一例を示す。In FIG. 6, the graphic processor 10 is connected to the main memory 1 via the bus switch 20 or the bus switch 22.
An example of a sequence when accessing 2 is shown.

【００２８】図形処理装置１０に対して、あらかじめコ
マンドＭＭＡ(Main Memory AccessMode）をセットして
おくと図形処理装置１０の有するアドレス空間の上位２
５６Ｍバイト（全体で５１２Ｍバイト）のアドレスをメ
インメモリ１２空間として割り付けることができる。こ
の場合、図形処理装置１０はシステムバス要求信号ＢＲ
ＥＱをアサートする。バス要求信号を受けたバススイッ
チ２０あるいはバススイッチ２２は、中央処理装置１１
（ここではモトローラ社のＣＰＵを仮定）に対しＢＲ信
号をアサートする。同時に、図形処理装置１０に対して
はＨＡＬＴを入力し、描画プロセッサを停止させてお
く。バススイッチ２０あるいはバススイッチ２２は、中
央処理装置１１からＢＧ信号を受け付けると、システム
バスが開放されるのを確認し、中央処理装置１１に対し
てＢＧＡＣＫをアサートする。同時に、図形処理装置１
０に対してＨＡＬＴをネゲートし、システムバスのアク
セスを許可する。図形処理装置１０は描画期間に入ると
ＨＯＬＤ信号を出力し、システムバスへのアクセス実行
期間を示す。バススイッチ２０あるいはバススイッチ２
２はＨＯＬＤ期間メインメモリ１２に対するアクセスを
実行する。If a command MMA (Main Memory AccessMode) is set in advance in the graphic processing device 10, the upper two addresses in the address space of the graphic processing device 10 are set.
An address of 56 Mbytes (512 Mbytes in total) can be assigned as the main memory 12 space. In this case, the graphics processing device 10 uses the system bus request signal BR
Assert EQ. The bus switch 20 or the bus switch 22 which receives the bus request signal is connected to the central processing unit 11
The BR signal is asserted for (assuming a Motorola CPU here). At the same time, HALT is input to the graphic processing device 10 to stop the drawing processor. Upon receiving the BG signal from the central processing unit 11, the bus switch 20 or the bus switch 22 confirms that the system bus is released, and asserts BGACK to the central processing unit 11. At the same time, the graphic processing device 1
HALT is negated to 0 and system bus access is permitted. The figure processing device 10 outputs a HOLD signal in the drawing period to indicate an access execution period to the system bus. Bus switch 20 or bus switch 2
2 executes access to the main memory 12 during the HOLD period.

【００２９】メインメモリ１２に対して１サイクルで描
画が終了しない場合、バススイッチ２０あるいはバスス
イッチ２２は図形処理装置に対してＲＥＴＲＹ信号をア
サートし、再度描画を実行させることができる。When the drawing for the main memory 12 is not completed in one cycle, the bus switch 20 or the bus switch 22 can assert the RETRY signal to the graphic processing device to execute the drawing again.

【００３０】図７は複数個の図形処理装置１０を用いて
構成したグラフィック表示装置の一例を示す。ｎ個（ｎ
≧２）の図形処理装置１０−１，１０−２，……１０−
ｎ，中央処理装置１１，メインメモリ１２，直接メモリ
アクセスコントローラ１３，ｎ個に分割されたフレーム
バッファ１４−１，１４−２，……１４−ｎ，ｎ個の並
直列変換回路１５−１，１５−２，……１５−ｎ，表示
装置ＣＲＴ（図示しない）、ｎ個のバススイッチ２０−
１，２０−２，……２０−ｎからなる。FIG. 7 shows an example of a graphic display device constructed by using a plurality of graphic processing devices 10. n (n
≧ 2) Graphic processing device 10-1, 10-2, ... 10-
n, central processing unit 11, main memory 12, direct memory access controller 13, frame buffers 14-1, 14-2, ... 14-n, n parallel-serial conversion circuits 15-1, 15-2, ... 15-n, display device CRT (not shown), n bus switches 20-
1, 20-2, ... 20-n.

【００３１】図７の実施例は、１画素のデータが複数ビ
ットで表現される場合（多色や多階調）に、フレームバ
ッファ１４をカラープレーン単位に分割し、複数の図形
処理装置１０を配置して並列処理を可能ならしめるもの
である。各図形処理装置１０−１,１０−２,……１０−
ｎはバススイッチ２０−１,２０−２,……２０−ｎの効
果によって、メインメモリ１２をアクセスすることがで
きる。従って文字フォントのような共通に用いる基本情
報はメインメモリ１２上に置くことができ、メモリ効率
を向上できる。さらに、文字フォントを各フレームバッ
ファ１４−１，１４−２，……１４−ｎに展開するよう
な共通の処理を行う場合には、ＥＸＥＣ信号を用いてコ
マンド処理の同期をとることができ、メインメモリ１２
から読出したデータを各図形処理装置１０−１，１０−
２，……１０−ｎで同時に取込むことができる。この結
果、同一データの読出しが１回で済み、処理効率を向上
できる。The embodiment shown in FIG. 7 divides the frame buffer 14 into color plane units when the data of one pixel is represented by a plurality of bits (multicolor or multi-gradation), and a plurality of graphic processing devices 10 are provided. It is arranged to enable parallel processing. Each graphic processing device 10-1, 10-2, ... 10-
n can access the main memory 12 by the effect of the bus switches 20-1, 20-2, ... 20-n. Therefore, commonly used basic information such as a character font can be placed in the main memory 12, and the memory efficiency can be improved. Furthermore, when performing common processing such as expanding a character font in each frame buffer 14-1, 14-2, ... 14-n, command processing can be synchronized by using the EXEC signal. Main memory 12
The data read from the graphic processing devices 10-1, 10-
2, ... 10-n can be taken in simultaneously. As a result, the same data need only be read once, and the processing efficiency can be improved.

【００３２】次に図形処理装置（ＧＤＰ）の内部構成に
ついて詳しく説明する。Next, the internal structure of the graphic processing device (GDP) will be described in detail.

【００３３】図８は図形処理装置１０の内部構成を示
し、描画プロセッサ１０１，表示プロセッサ１０２，タ
イミングプロセッサ１０３，ＣＰＵインタフェース１０
６，割込み制御回路１０５,ＤＭＡ制御回路１０４,ディ
スプレイインタフェース１０８、及びバス制御回路１０
７から成る。描画プロセッサ１０１は、線や面等の図形
発生やＣＰＵと表示用メモリ間のデータ転送等を制御す
るもので、描画アドレスを出力し表示用メモリの読み書
きを行う。表示プロセッサ１０２はラスタ走査に従って
順次表示される表示用メモリの表示アドレスを出力す
る。タイミングプロセッサ１０３は、ＣＲＴの同期信号
や表示タイミングや表示と描画の切り替え信号等の各種
タイミング信号を発生する。ＣＰＵインタフェース１０
６は、ＣＰＵデータバスと図形処理装置１０間の同期化
等中央処理装置（ＣＰＵ）１１とのインタフェースを司
る。割込み制御回路１０５はＣＰＵに対する割込み要求
信号（ＩＲＱ)を発生する。直接メモリアクセス(以下Ｄ
ＭＡと呼び）制御回路１０４はＤＭＡコントローラ（以
下ＤＭＡＣと呼ぶ）１３に対する制御信号のやりとりを
制御する。ディスプレイインタフェース１０８は、表示
と描画のアドレス切り替え制御等表示用メモリ及びディ
スプレイ装置とのインタフェースを司る。バス制御回路
１０７は、フレームバッファ用のバスのアクセス権を制
御するもので、外部から要求される信号に対しバスの使
用を許可するかどうかを制御する。この図形処理装置１
０では、描画，表示，タイミングの３プロセッサが機能
分散し並列動作することにより、処理効率を向上してい
る。FIG. 8 shows the internal structure of the graphic processing apparatus 10, including a drawing processor 101, a display processor 102, a timing processor 103, and a CPU interface 10.
6, interrupt control circuit 105, DMA control circuit 104, display interface 108, and bus control circuit 10
It consists of 7. The drawing processor 101 controls the generation of figures such as lines and planes and the data transfer between the CPU and the display memory, and outputs the drawing address and reads / writes the display memory. The display processor 102 outputs the display address of the display memory which is sequentially displayed according to the raster scanning. The timing processor 103 generates various timing signals such as a CRT synchronization signal, display timing, and a display / drawing switching signal. CPU interface 10
Reference numeral 6 controls an interface with a central processing unit (CPU) 11 such as synchronization between the CPU data bus and the graphics processing unit 10. The interrupt control circuit 105 generates an interrupt request signal (IRQ) for the CPU. Direct memory access (hereinafter D
A control circuit 104, which is referred to as MA, controls the exchange of control signals with a DMA controller (hereinafter referred to as DMAC) 13. The display interface 108 controls an interface between a display memory and a display device for display / drawing address switching control. The bus control circuit 107 controls the access right to the bus for the frame buffer, and controls whether to permit the use of the bus for a signal requested from the outside. This graphic processing device 1
At 0, the processing efficiency is improved by the functions of the three processors for drawing, displaying, and timing being distributed and operating in parallel.

【００３４】次に、図形処理装置１０の各入出力端子の
機能について詳細に説明する。Next, the function of each input / output terminal of the graphic processing apparatus 10 will be described in detail.

【００３５】(1）双方向性データバス（Ｄ０〜Ｄ１５：
入出力） システムバスと図形処理装置１０間のデータ転送に使用
する入出力信号である。この端子はスリーステートバッ
ファになっており、中央処理装置１１側から図形処理装
置１０の内部レジスタをリードするとき以外はハイイン
ピーダンス状態になっている。(1) Bidirectional data bus (D0 to D15:
Input / output) These are input / output signals used for data transfer between the system bus and the graphics processing device 10. This terminal is a three-state buffer, and is in a high impedance state except when the internal register of the graphic processor 10 is read from the central processor 11 side.

【００３６】(2）リセット（ＲＥＳ：入力） 外部から図形処理装置１０の内部状態をリセットするた
めの入力信号である。この端子に“Low” レベル信号が
入力されると、内部の状態がリセットされ、表示，描画
動作が停止する。(2) Reset (RES: Input) This is an input signal for externally resetting the internal state of the graphic processing apparatus 10. When a "Low" level signal is input to this pin, the internal state is reset and the display and drawing operations stop.

【００３７】(3）リード／ライト（Ｒ／Ｗ：入力） 中央処理装置１１側のシステムバスと図形処理装置１０
間のデータ転送の方向を制御する入力信号である。“Hi
gh”レベルのときリード（図形処理装置１０から中央処
理装置１１側へのデータ転送)、“Low”レベルのときラ
イト（中央処理装置１１側から図形処理装置１０へのデ
ータ転送、となる。ただしＤＭＡ転送モードのときは
“High”レベルでメインメモリ側から図形処理装置１０
への転送、“Low” レベルのときＧＤＰ１０からメイン
メモリ１２側への転送となる。(3) Read / Write (R / W: Input) System Bus on the Central Processing Unit 11 Side and Graphic Processing Unit 10
It is an input signal that controls the direction of data transfer between. "Hi
At the gh "level, read (data transfer from the graphic processing apparatus 10 to the central processing unit 11 side) and at the" Low "level, write (data transfer from the central processing apparatus 11 side to the graphic processing apparatus 10). In the DMA transfer mode, at the "High" level, the graphic processing device 10
To the main memory 12 side when the level is "Low".

【００３８】(4）チップセレクト（ＣＳ：入力） 中央処理装置１１が図形処理装置１０に対してアクセス
する場合の選択入力である。すなわち、ＣＳに“Low”
レベルを入力したときのみ、図形処理装置１０の内部レ
ジスタに対しリード／ライトを実行できる。(4) Chip Select (CS: Input) This is a selection input when the central processing unit 11 accesses the graphic processing unit 10. That is, CS is “Low”
Only when the level is input, read / write can be executed with respect to the internal register of the graphic processing device 10.

【００３９】(5）レジスタセレクト（ＲＳ１〜２：入
力） 図形処理装置１０の内部レジスタを選択する入力信号で
ある。ＲＳ１，ＲＳ２が共に“Low” のときは、書込み
時はアドレスレジスタが、読出し時はステータスレジス
タが選択される。ＲＳ１が“Low"，ＲＳ２が“High”の
ときはＦＩＦＯが選択され、ＲＳ１＝“High”，ＲＳ２
＝“Low” のときはアドレスレジスタの指定する制御レ
ジスタが選択される。(5) Register Select (RS1-2: Input) This is an input signal for selecting an internal register of the graphic processing device 10. When both RS1 and RS2 are "Low", the address register is selected when writing and the status register is selected when reading. When RS1 is "Low" and RS2 is "High", the FIFO is selected, and RS1 = "High", RS2
When = "Low", the control register specified by the address register is selected.

【００４０】(6）データ転送アクノリッジ（ＤＴＡＣ
Ｋ：出力） データ転送の完了を示す出力信号である。非同期のバス
とインタフェースする場合に、この信号を用いてデータ
転送を制御する。(6) Data transfer acknowledge (DTAC
K: Output) This is an output signal indicating the completion of data transfer. This signal is used to control data transfer when interfacing with an asynchronous bus.

【００４１】(7）割込み要求（ＬＲＱ：出力） 中央処理装置１１に対してコマンド終了，未定義コマン
ド検出等を知らせる割込み要求の出力信号である。この
端子はオープンドレイン出力となっており、他のデバイ
スからの割込み要求出力とワイヤードＯＲをとることが
できる。(7) Interrupt request (LRQ: output) This is an output signal of an interrupt request for notifying the central processing unit 11 of command end, detection of an undefined command, and the like. This terminal has an open drain output and can be wired-ORed with an interrupt request output from another device.

【００４２】(8）ＤＭＡ転送要求（ＤＲＥＱ：出力） ＤＭＡ転送モードでデータ転送を行うとき、ＤＭＡコン
トローラ１３に対してデータ転送要求を行うための出力
信号である。ＤＭＡ転送の方式としては、サイクルスチ
ールとバーストモードの２通りが選択できる。(8) DMA transfer request (DREQ: output) This is an output signal for making a data transfer request to the DMA controller 13 when data transfer is performed in the DMA transfer mode. Two types of DMA transfer can be selected: cycle steal and burst mode.

【００４３】(9）ＤＭＡ転送アクノリッジ（ＤＡＣＫ：
入力） ＤＲＥＱ信号に対するＤＭＡコントローラ１３からの応
答入力である。この端子に“Low” レベルが入力された
ときにデータのアクセスが行われる。(9) DMA transfer acknowledge (DACK:
Input) This is a response input from the DMA controller 13 to the DREQ signal. Data is accessed when a “Low” level is input to this pin.

【００４４】(10)水平同期／外部水平同期（HSYNC／EXH
SYNC：入出力） この端子が出力に設定されているときは、ＣＲＴディス
プレイ装置１６の水平同期信号を出力する。入力に設定
されているとはＴＶ等の外部装置から水平同期信号を入
力し、内部の水平同期動作はこの入力信号に同期する。(10) Horizontal sync / external horizontal sync (HSYNC / EXH
SYNC: input / output) When this terminal is set to output, the horizontal synchronizing signal of the CRT display device 16 is output. “Set to input” means that a horizontal synchronizing signal is input from an external device such as a TV, and the internal horizontal synchronizing operation is synchronized with this input signal.

【００４５】(11)垂直同期（ＵＳＹＮＣ：出力） ＣＲＴディスプレイ装置１６に垂直同期をかけるための
出力信号である。(11) Vertical synchronization (USSYNC: output) This is an output signal for applying vertical synchronization to the CRT display device 16.

【００４６】(12)垂直外部同期（EXVSYNC：入出力） 複数個の図形処理装置１０−１，１０−２，……１０−
ｎの並列動作、または他の外部機器との同期動作を行う
ための入出力信号である。マスタモードの場合はこの端
子は出力となり、スレーブモードのときは入力となる。
ノンインタレース時には、ＶＳＹＮＣと同一信号，イン
タレースモードでは奇数フィールドのみのＶＳＹＮＣを
分離した信号を用いて同期動作を実行する。(12) Vertical external synchronization (EXVSYNC: input / output) A plurality of graphic processing devices 10-1, 10-2, ... 10-
It is an input / output signal for performing n parallel operations or a synchronous operation with another external device. This pin is an output in master mode and an input in slave mode.
In the non-interlace mode, the same signal as VSYNC is used, and in the interlace mode, the sync signal is executed by using a signal obtained by separating VSYNC of only odd fields.

【００４７】(13)表示タイミング１／２（ＤＩＳＰ１，
ＤＩＳＰ２：出力） 画面の表示タイミングを示す出力信号である。ＤＩＳＰ
１はベース画面として設定された各図面の表示期間のＯ
Ｒをとつた信号出力である。ＤＩＳＰ２はスーパインポ
ーズ画面の表示期間を示す信号を出力する。(13) Display timing 1/2 (DISP1,
DISP2: Output) This is an output signal indicating the display timing of the screen. DISP
1 is O of the display period of each drawing set as the base screen
This is a signal output of R. The DISP 2 outputs a signal indicating the display period of the superimpose screen.

【００４８】(14)カーソル表示（ＣＵＤ：出力） ＣＲＴディスプレイ装置１６の画面にカーソルを表示す
るための出力信号である。カーソル定義レジスタを制御
することにより、グラフィック・カーソルまたはクロス
ヘアカーソルのいずれかを選択できる。(14) Cursor display (CUD: output) This is an output signal for displaying a cursor on the screen of the CRT display device 16. You can select either a graphic cursor or a crosshair cursor by controlling the cursor definition register.

【００４９】(15)メモリデータ（ＭＤ０〜３１：入出
力） 図形処理装置１０とフレームバッファ１４との間のデー
タ転送を行う３２ビットの入出力端子である。また、表
示サイクル期間中は、アトリビユート信号の出力端子と
なる。(15) Memory data (MD0 to 31: input / output) This is a 32-bit input / output terminal for transferring data between the graphic processing device 10 and the frame buffer 14. Further, it serves as an output terminal of an attribute signal during the display cycle period.

【００５０】(16)メモリアドレス（ＭＡ０〜２７：出
力） フレームバッファ１４のアドレスを出力する端子であ
る。フレームバッファ１４にダイナミックＲＡＭを用い
る場合、水平同期期間中にこの端子にリフレッシュアド
レスを出力することができる。(16) Memory address (MA0 to 27: output) This is a terminal for outputting the address of the frame buffer 14. When a dynamic RAM is used for the frame buffer 14, the refresh address can be output to this terminal during the horizontal synchronization period.

【００５１】(17)メモリアドレス・ストローブ（ＭＡ
Ｓ：出力） ＭＡ０〜２７の出力が有効な期間を示すストローブ信号
である。(17) Memory address strobe (MA
S: Output) This is a strobe signal indicating a period during which the outputs of MA0 to 27 are effective.

【００５２】(18)フレームバッファ・バスステータス(Ｆ
ＢＳ０〜３：出力） フレームバッファ・バスの各メモリサイクルごとの状態
を示す信号出力である。外部ではこの信号をデコードす
ることにより、バスサイクルの種類を知ることができ
る。下表に詳細を示す。(18) Frame buffer / bus status (F
BS0 to 3: Output) This is a signal output showing the state of each memory cycle of the frame buffer bus. The type of bus cycle can be known externally by decoding this signal. Details are shown in the table below.

【００５３】[0053]

【表１】 [Table 1]

【００５４】(19)エグゼキュート（ＥＸＥＣ：入出力） ｎ個の図形処理装置１０−１，１０−２，……１０−ｎ
をカラープレーン単位で複数個用いる場合、コマンド単
位で描画動作の同期を行うための入出力信号である。こ
の端子はオープンドレインになっており、各図形処理装
置１０−１，１０−２，……１０−ｎごとの信号をワイ
ヤードＯＲ接続する。図形処理装置１０−１，１０−
２，……１０−ｎはコマンド実行中はこの端子を“Lo
w” にしコマンドを終了すると“High”にする。従って
ワイヤードＯＲ接続されたこの端子は、すべての図形処
理装置１０−１，１０−２，……１０−ｎがコマンドを
終了したときに“High”になる。図形処理装置１０−
１，１０−２，……１０−ｎはこの端子が“Low” の期
間中は次のコマンド実行に移れないが“High”を検出し
た直後に次のコマンド実行に移ることができる。(19) Execution (EXEC: input / output) n figure processing devices 10-1, 10-2, ... 10-n
When a plurality of color planes are used, this is an input / output signal for synchronizing the drawing operation in command units. This terminal is an open drain, and signals of each figure processing device 10-1, 10-2, ... 10-n are connected by wired OR. Graphic processing apparatus 10-1, 10-
2, ... 10-n keeps this terminal "Lo" during command execution.
When it is set to "w", it is set to "High" when the command is completed. Therefore, this terminal which is wired-OR connected is set to "High" when all the graphic processing devices 10-1, 10-2, ... 10-n have completed the command. "Figure processing apparatus 10-
1, 10-2, ... 10-n cannot move to the next command execution while this terminal is "Low", but can move to the next command execution immediately after detecting "High".

【００５５】(20)クロック１，２（ＣＬＫ１，２：入
力） 図形処理装置１０の内部動作の基準となるクロック信号
を入力する。クロック信号ＣＬＫ２はクロック信号ＣＬ
Ｋ１に対して９０゜位相を遅られた信号を入力する。(20) Clocks 1 and 2 (CLK1 and 2): A clock signal which is a reference for the internal operation of the graphic processing apparatus 10 is input. The clock signal CLK2 is the clock signal CL
A signal whose phase is delayed by 90 ° with respect to K1 is input.

【００５６】(21)２クロック（２ＣＬＫ：出力） クロック信号ＣＬＫ１を２分周したクロック信号を出力
する。(21) Two clocks (2CLK: output) A clock signal obtained by dividing the clock signal CLK1 by 2 is output.

【００５７】(22)メモリサイクル（ＭＣＹＣ：出力） フレームバッファ１４のメモリアクセス・タイミングを
示す信号出力で、この信号は２ＣＬＫを２分周したクロ
ックである。(22) Memory cycle (MCYC: output) This is a signal output indicating the memory access timing of the frame buffer 14, and this signal is a clock obtained by dividing 2CLK by two.

【００５８】(23)バスリクエステ（ＢＲＥＱ：出力） 図形処理装置１０がシステムメモリ１２をアクセスする
際のバス使用権の要求信号である。(23) Bus request (BREQ: output) This is a request signal for a bus use right when the graphic processing device 10 accesses the system memory 12.

【００５９】(24)ホールド（ＨＯＬＤ：出力） 図形処理装置１０がシステムバスに対しバス要求を出力
し、バスマスタになった後、そのバスを専有している期
間中この端子に“High”を出力する。(24) Hold (HOLD: Output) After the graphic processing device 10 outputs a bus request to the system bus and becomes a bus master, "High" is output to this terminal during the period in which the bus is occupied. To do.

【００６０】(25)リトライ（ＲＥＴＲＹ：入力） 描画アクセスの再実行を指令する入力端子である。図形
処理装置１０がシステムメモリ１２をアクセスする場
合、システムメモリ１２のサイクルタイムが図形処理装
置１０のメモリサイクルタイムより長い場合、この端子
に“High”を入力することにより、次の描画サイクルで
同一のメモリアクセスを再実行することができる。(25) Retry (RETRY: Input) This is an input terminal for instructing re-execution of drawing access. When the graphic processing device 10 accesses the system memory 12 and the cycle time of the system memory 12 is longer than the memory cycle time of the graphic processing device 10, by inputting "High" to this terminal, the same is achieved in the next drawing cycle. Memory access can be re-executed.

【００６１】(26)ビジー（ＢＵＳＹ：出力） 図形処理装置１０がフレームバッファ１４を解放できな
いメモリサイクル期間を示す。リフレッシュアドレスの
出力期間中や表示優先モードでの表示メモリサイクル期
間中で“High”レベルが出力される。(26) Busy (BUSY: Output) Indicates a memory cycle period in which the graphics processing device 10 cannot release the frame buffer 14. The "High" level is output during the output period of the refresh address or during the display memory cycle in the display priority mode.

【００６２】(27)ホールト（ＨＡＬＴ：入力） 図形処理装置１０のフレームバッファアクセスを禁止さ
せるための入力信号である。ＢＵＳＹが“Low” のと
き、ホールトが受け付けられ図形処理装置１０はメモリ
アクセスを実行しない。信号ＢＵＳＹが“High”のとき
はこの信号入力は無視される。従って、この信号によっ
て表示優先モードでは描画メモリサイクルを、描画優先
モードでは描画と表示の両メモリサイクルを禁止するこ
とができる。また、図形処理装置１０がシステムメモリ
１２をアクセスする場合には、信号ＢＲＥＱ出力後、外
部回路でこの端子に“High”を入力し、その後システム
バスの使用許可信号に応じて信号ＨＡＬＴに“Low” を
入力することによりバスの使用許可を知らせる。(27) HALT (input) This is an input signal for prohibiting the frame buffer access of the graphic processor 10. When BUSY is "Low", the halt is accepted and the graphics processing device 10 does not execute the memory access. When the signal BUSY is "High", this signal input is ignored. Therefore, this signal can inhibit the drawing memory cycle in the display priority mode and both the drawing and display memory cycles in the drawing priority mode. When the graphic processing device 10 accesses the system memory 12, after the signal BREQ is output, "High" is input to this terminal by an external circuit, and then the signal HALT is set to "Low" in response to the system bus use permission signal. Enter "" to notify the bus permission.

【００６３】(28)ドローリクエスト（ＤＲＲＥＱ：出
力） フレームバッファ１４に対する描画要求信号である。複
数の図形処理装置１０がフレームバッファ１４を共有す
る場合、この信号を外部のバス調停回路で判定してバス
の使用権を割付ける。(28) Draw Request (DRREQ: Output) This is a drawing request signal for the frame buffer 14. When a plurality of graphic processing devices 10 share the frame buffer 14, the external bus arbitration circuit determines this signal and assigns the right to use the bus.

【００６４】図９は、図形処理装置１０の中の描画プロ
セッサ１０１の内部構成を示したものである。描画プロ
セッサ１０１は、コマンドやパラメータを中央処理装置
１１等から受け取ったり、データ転送を行うためのFIFO
1015，コマンドをセットするコマンドレジスタ１０１
４，論理アドレス演算部１０１３とそれを制御する第１
のマイクロプログラムROM1011 及び第１のマイクロ命令
デコーダ１０１２，物理アドレス演算部１０１９とカラ
ーデータ演算部１０２０を制御する第２のマイクロプロ
グラムROM1016 及び第２のマイクロ命令デコーダ１０１
７，線種情報やペル情報などを格納する内部RAM1018 で
構成される。FIG. 9 shows the internal structure of the drawing processor 101 in the graphic processing apparatus 10. The drawing processor 101 is a FIFO for receiving commands and parameters from the central processing unit 11 and for transferring data.
1015, command register 101 for setting commands
4, logical address operation unit 1013 and the first to control it
Microprogram ROM 1011, first microinstruction decoder 1012, second microprogram ROM 1016 and second microinstruction decoder 101 for controlling physical address operation unit 1019 and color data operation unit 1020
7. Consists of internal RAM 1018 that stores line type information and pel information.

【００６５】中央処理装置（ＣＰＵ）１１からコマンド
を受け取ると、コマンドはコマンドレジスタ１０１５へ
セットされ、それに対応したマイクロプログラムが第１
のマイクロプログラムROM1011 から読み出される。第１
のマイクロ命令デコーダ1012はそれをデコードし論理ア
ドレス演算部１０１３を制御する。一方、マイクロ命令
の一部は、第２のマイクロプログラムROM1016 を読み出
すためのアドレスとなる。読み出されたマイクロプログ
ラムは、第２のマイクロ命令デコーダ１０１７によって
デコードされ論理アドレスに対応したフレームバッファ
１４のメモリアドレスを算出するための物理アドレス演
算部１０１９と、図形データを演算するカラーデータ演
算部１０２０を制御する。また、内部RAM1018 は、内部
ＲＡＭ独自のアドレッシングと、フレームバッファ空間
の一部としてアクセスできるフレームバッファアドレッ
シングを持つ。内部ＲＡＭは、フレームバッファより高
速にアクセスできる特徴があるため、頻繁にアクセスす
る情報を格納するのに適している。それらの情報として
は、線分を描画する場合の線種を指定する線種情報，線
分の太さを指定するペル情報，面描画を行う場合の模様
を指定するパターン情報、内部の情報を一時退避するス
タック等が上げられる。本実施例では、線種情報とペル
情報は内部の独自アドレッシングで管理し、パターン情
報とスタックはフレームバッファアドレッシングで管理
する。それは、内部RAM1018 をアクセスする場合、独自
のアドレッシングの方がフレームバッファアドレッシン
グとしてアクセスするより高速にアクセスできるからで
ある。一方、パターン情報やスタックは、容量を限定す
ることができないため、内部RAM1018 に設定できない事
態には、フレームバッファへの領域の拡張ができること
を目的とし、フレームバッファアドレッシングで管理す
る。When a command is received from the central processing unit (CPU) 11, the command is set in the command register 1015, and the corresponding microprogram is first
It is read from the microprogram ROM1011 of. First
The micro-instruction decoder 1012 of (1) decodes it and controls the logical address operation unit 1013. On the other hand, a part of the micro instruction becomes an address for reading the second micro program ROM 1016. The read microprogram is decoded by the second microinstruction decoder 1017 and a physical address calculation unit 1019 for calculating the memory address of the frame buffer 14 corresponding to the logical address, and a color data calculation unit for calculating graphic data. Control 1020. The internal RAM 1018 has addressing unique to the internal RAM and frame buffer addressing that can be accessed as part of the frame buffer space. Since the internal RAM has a characteristic that it can be accessed faster than the frame buffer, it is suitable for storing frequently accessed information. The information includes line type information that specifies the line type when drawing a line segment, pel information that specifies the thickness of the line segment, pattern information that specifies the pattern when drawing a surface, and internal information. The stack etc. to be temporarily saved can be raised. In this embodiment, line type information and pel information are managed by internal unique addressing, and pattern information and stack are managed by frame buffer addressing. This is because when the internal RAM 1018 is accessed, the unique addressing can be performed at a higher speed than the frame buffer addressing. On the other hand, since the pattern information and the stack cannot be limited in capacity, they are managed by frame buffer addressing for the purpose of expanding the area to the frame buffer when they cannot be set in the internal RAM 1018.

【００６６】しかし、本実施例以外の内部RAM1018 の使
用法として、内部ＲＡＭ独自のアドレッシングのみを持
ち、パターンやスタックをより高速にアクセスする方法
や、フレームバッファアドレッシングのみを持ち、線種
やペル情報の容量拡張を可能にする方法も考えられる。However, as the usage of the internal RAM 1018 other than this embodiment, only the addressing unique to the internal RAM is provided to access the pattern or stack at a higher speed, or only the frame buffer addressing is used, and the line type and the pel information are used. It is also possible to consider a method of enabling the capacity expansion of the.

【００６７】次に、内部RAM1018 のフレームバッファア
ドレッシングについて説明する。Next, the frame buffer addressing of the internal RAM 1018 will be described.

【００６８】図１０は図形処理装置（ＧＤＰ）１０内の
描画プロセッサ１０１のフレームバッファ１４へのイン
タフェースに関連する部分およびバス制御回路１０７の
ブロック図を示したものである。バス制御回路１０７
は、中央処理装置１１のシステムバスに接続されるフレ
ームバッファ１４へのアクセスのための制御信号、図形
処理装置１０からシステムメモリ１２へのアクセスのた
めの制御信号を発生させる。FIG. 10 is a block diagram of a portion related to the interface of the drawing processor 101 in the graphics processing unit (GDP) 10 to the frame buffer 14 and the bus control circuit 107. Bus control circuit 107
Generates a control signal for accessing the frame buffer 14 connected to the system bus of the central processing unit 11 and a control signal for accessing the system memory 12 from the graphics processing unit 10.

【００６９】内部RAM1018 をフレームバッファアドレッ
シングでアクセスする場合には、まず、内部ＲＡＭアド
レスレジスタ（ＩＲＡＲ）２００６に、フレームバッフ
ァ１４上の配置する先頭アドレスを格納しておく。該レ
ジスタ２００６は３２ビットのうち、下位１２ビットは
設定しない。描画プロセッサ１０１はフレームバッファ
１４をアクセスする時に、そのアドレスをビット単位で
メモリアドレスレジスタ（ＭＡＲ）２００４にセットす
る。この時、該レジスタ２００４と上記レジスタの内容
を一致検出器（ＩＲＣＭＰ）２００７で比較する。該比
較器２００７は、３２ビットのうち下位１２ビットは比
較しない。従って該比較器２００７が一致信号を出力し
ていれば、上記メモリアドレスレジスタ２００４に設定
してあるアドレスは、内部RAM1018 をアクセスするアド
レスである。そこで、上記一致信号をもつて、内部RAM1
018 をアクセスするために内部ＲＡＭ独自のアドレッシ
ングのためのアドレス情報の代りに、上記メモリアドレ
スレジスタ２００４のアドレス値に下位１２ビットによ
り内部RAM1018 をアクセスする。一方、フレームバッフ
ァ１４のアクセスを行わないように、ドローリクエスト
発生器２０１３に対し、アクセスを禁止するように指示
する。When the internal RAM 1018 is accessed by frame buffer addressing, first, the internal RAM address register (IRAR) 2006 stores the start address to be arranged on the frame buffer 14. The register 2006 does not set the lower 12 bits of the 32 bits. When accessing the frame buffer 14, the drawing processor 101 sets the address in the memory address register (MAR) 2004 bit by bit. At this time, the coincidence detector (IRCMP) 2007 compares the contents of the register 2004 and the contents of the above register. The comparator 2007 does not compare the lower 12 bits of the 32 bits. Therefore, if the comparator 2007 outputs the coincidence signal, the address set in the memory address register 2004 is an address for accessing the internal RAM 1018. Therefore, the internal RAM1
In order to access 018, instead of the address information for addressing unique to the internal RAM, the internal RAM 1018 is accessed by the lower 12 bits of the address value of the memory address register 2004. On the other hand, the draw request generator 2013 is instructed to prohibit the access so that the frame buffer 14 is not accessed.

【００７０】図１１は、中央処理装置（ＣＰＵ）１１か
らアクセスできる図形処理装置（ＧＤＰ）１０内部の制
御レジスタ、ＲＡＭの一覧を示す。これらの内部レジス
タのアクセス方法には、次の２つの場合がある。FIG. 11 shows a list of control registers and RAMs inside the graphic processing unit (GDP) 10 that can be accessed from the central processing unit (CPU) 11. There are the following two methods for accessing these internal registers.

【００７１】(1）中央処理装置（ＣＰＵ）１１から直接
アクセスできるレジスタ 図１２は、中央処理装置１１から直接アクセスできるレ
ジスタ，ＲＡＭの詳細構成をまとめたものである。アド
レスレジスタは、ＲＳ１，ＲＳ２，ＣＳ，Ｒ／Ｗが共に
“Low” の条件が書き込むことができる。アドレス／ラ
イトＦＩＦＯカウンタレジスタは、ＲＳ１，ＲＳ２，Ｃ
Ｓが共に“Low” でＲ／Ｗが“High”の条件でアドレス
レジスタとライトＦＩＦＯカウンタを読み出すことがで
きる。ステータスレジスタは、ＲＳ１が“Low"，ＲＳ２
が“High”，ＣＳが“Low”,Ｒ／Ｗが“High”の時に読
み出すことができる。ステータスレジスタクリアレジス
タは、ＲＳ１が“Low”，ＲＳ２が“High”，ＣＳが“L
ow”，Ｒ／Ｗが“Low” の時に書き込むことができる。
ＦＩＦＯは、ＲＳ１が“High”，ＲＳ１が“Low”,ＣＳ
が“Low” でアクセスできる。それ以外のレジスタは、
アドレスレジスタでレジスタ番号を指定した後、ＲＳ
１，ＲＳ２が共に“High”，ＣＳが“Low” の条件でア
クセスすることができる。(1) Registers that can be directly accessed from the central processing unit (CPU) 11 FIG. 12 shows a detailed configuration of registers and RAM that can be directly accessed from the central processing unit 11. In the address register, the condition that RS1, RS2, CS and R / W are all "Low" can be written. The address / write FIFO counter registers are RS1, RS2, C
The address register and the write FIFO counter can be read under the condition that both S are "Low" and R / W is "High". In the status register, RS1 is "Low", RS2
Can be read when CS is "High", CS is "Low", and R / W is "High". In the status register clear register, RS1 is "Low", RS2 is "High", CS is "L".
It can be written when ow ”and R / W are“ Low ”.
In the FIFO, RS1 is “High”, RS1 is “Low”, CS
Can be accessed by “Low”. The other registers are
After specifying the register number in the address register, RS
Access can be made under the condition that both 1 and RS2 are "High" and CS is "Low".

【００７２】(2）ＦＩＦＯ経由でアクセスできるレジス
タ 描画を制御するレジスタ、ＲＡＭは、ＦＩＦＯ（First
In First Out）経由でアクセスする。(2) Registers accessible via FIFO Registers for controlling drawing, RAM are FIFO (First
In First Out).

【００７３】ライトＦＩＦＯは３２ワード、リードＦＩ
ＦＯは８ワードある。内部では、１つのコマンドを処理
するごとに次のコマンドがコマンドレジスタに転送され
る。図１３は、描画パラメータレジスタの詳細構成を示
す。Write FIFO is 32 words, read FI
FO has 8 words. Internally, each time one command is processed, the next command is transferred to the command register. FIG. 13 shows the detailed configuration of the drawing parameter register.

【００７４】次に図１２に基づき、各レジスタの機能を
説明する。Next, the function of each register will be described with reference to FIG.

【００７５】(1）アドレスレジスタ(ＡＲ：Address Reg
ister） アドレスレジスタ（ＡＲ）は、図形処理装置（ＧＤＰ）
１０内部のコントロールレジスタのアドレス（＄０００
〜＄１ＦＦ）を指定するためのレジスタである。コント
ロールレジスタにライトまたはリードを行う時、まずＡ
Ｒに該当する制御レジスタのアドレスを書き込む必要が
ある。また、このレジスタのＩＮＣビットを０にすると
アドレスレジスタの更新は行われないが、１にすると制
御レジスタをアクセスする毎に、アドレスレジスタを＋
２ずつ更新していく。これにより、制御レジスタを連続
してアクセスする場合にはアドレスレジスタのセットを
最初に行うだけで良い。(1) Address register (AR: Address Reg
address register (AR) is a graphics processing unit (GDP)
10 Internal control register address ($ 000
~ $ 1FF). When writing or reading to the control register, first, A
It is necessary to write the address of the control register corresponding to R. Also, if the INC bit of this register is set to 0, the address register is not updated, but if set to 1, the address register is set to + every time the control register is accessed.
I will update it by 2. Thus, when the control register is accessed continuously, the address register need only be set first.

【００７６】(2）アドレス／ライトＦＩＦＯカウンタレ
ジスタ（ＡＷＦＣＲ：Address／WriteFIFO Counter Reg
ister) このレジスタは、アドレスレジスタと、ライトＦＩＦＯ
空き語数の内容を読み出すレジスタである。中央処理装
置１１は、このレジスタにより、アドレスレジスタの設
定値を知ることができると共に、ライトＦＩＦＯの空き
語数を知ることで、ライトＦＩＦＯヘその語数分のコマ
ンドやパラメータを連続して転送することでができる。(2) Address / Write FIFO Counter Reg (AWFCR)
This register is an address register and a write FIFO.
This is a register for reading the contents of the number of empty words. With this register, the central processing unit 11 can know the setting value of the address register and know the number of empty words in the write FIFO, so that the commands and parameters for the number of words can be continuously transferred to the write FIFO. You can

【００７７】(3）ステータスレジスタ(ＳＲ：Status Re
gister） ステータスレジスタ（ＳＲ）は、図形処理装置１０の内
部状態を示すレジスタである。各ビットの意味は次の通
りである。(3) Status register (SR: Status Re
gister) The status register (SR) is a register indicating the internal state of the graphic processing device 10. The meaning of each bit is as follows.

【００７８】○アップデート（ＵＤＴ：Update） タイミング及び表示制御レジスタの書き換え許可期間を
示す。○ Update (UDT: Update) Indicates the rewriting permission period of the timing and display control register.

【００７９】○コマンドＤＭＡコンプリート（ＣＤＣ：
Command DMA Complete） コマンドＤＭＡモードに於いて、コマンドＤＭＡを終了
させるコマンドであるＤＥＮＤコマンドを実行した場合
にセットされるビットである。Command DMA complete (CDC:
Command DMA Complete) This bit is set when the DEND command, which is a command for ending the command DMA, is executed in the command DMA mode.

【００８０】○ＤＭＡエラー（ＤＥＲ：ＤＭＡ Error） コマンドＤＭＡモードに於いて、ＧＥＴ，ＲＤコンドを
実行した場合にセットされ、コマンドＤＭＡモードを続
行できないことを示す。DMA error (DER: DMA Error) This is set when GET and RD cond are executed in the command DMA mode, and indicates that the command DMA mode cannot be continued.

【００８１】○メモリプロテクションバイオレーション
（ＭＰＶ：Memory ProtectionViolation） ＰＡＩＮＴコマンドで、フレームバッファのスタック領
域をアクセスする場合、スタック領域を越えてアクセス
したことを示す。Memory Protection Violation (MPV: Memory ProtectionViolation) When a stack area of the frame buffer is accessed with the POINT command, it indicates that the access has exceeded the stack area.

【００８２】○ストップ（ＳＴＰ：Stop) ＳＴＯＰコマンドを実行したことを示す。○ Stop (STP: Stop) Indicates that the STOP command has been executed.

【００８３】○コマンドエラー（ＣＥＲ：Command Erro
r) 未定義コマンドを実行したか、２値情報で示される座標
空間とカラー情報で示される座標空間の間でＺＯＯＭコ
マンドかＲＯＴコマンドを実行したことを示す。Command error (CER: Command Erro
r) Indicates that an undefined command has been executed, or that a ZOOM command or ROT command has been executed between the coordinate space indicated by binary information and the coordinate space indicated by color information.

【００８４】○エリア検出（ＡＲＤ：Area Detect) 描画領域テストモードの指定に従ってエリアが検出され
たことを示す。Area detection (ARD) Indicates that an area has been detected according to the designation of the drawing area test mode.

【００８５】○コマンド終了（ＣＥＤ：Command End) コマンド実行の終了かコマンドが実行されていないこと
を示す。CED (Command End) Indicates that the command has been completed or the command has not been executed.

【００８６】○リードＦＩＦＯフル（ＲＥＦ：Ｒｅａｄ
ＦＩＦＯ Ｆｏｌｌ） リードＦＩＦＯに８ワード（１６バイト）のデータが入
っており、これ以上のデータリードコマンドの実行が不
可能であることを示す。○ Read FIFO full (REF: Read
FIFO Fill) Indicates that the read FIFO contains 8 words (16 bytes) of data, and further data read commands cannot be executed.

【００８７】リードＦＩＦＯのデータをリードすると、
ＲＦＦはクリアされる。When the data in the read FIFO is read,
RFF is cleared.

【００８８】○リードＦＩＦＯレディ（ＲＥＦ：Ｒｅａ
ｄ ＦＩＦＯ Ｒｅａｄｙ） リードＦＩＦＯにデータが準備されたことを示す。リー
ドＦＩＦＯデータを全てリードすると、ＲＦＲはクリア
される。Read FIFO ready (REF: Rea)
d FIFO Ready) Indicates that data has been prepared in the read FIFO. When all the read FIFO data are read, RFR is cleared.

【００８９】○ライトＦＩＦＯレディ（ＷＦＲ：Write
FIFO Ready) ライトＦＩＦＯへのライトが可能であることを示す。ラ
イトＦＩＦＯに３２ワード（６４バイト）のデータがラ
イトされるとＷＦＲはクリアされる。Write FIFO ready (WFR: Write
FIFO Ready) Write Indicates that writing to the FIFO is possible. When 32 words (64 bytes) of data are written in the write FIFO, WFR is cleared.

【００９０】○ライトＦＩＦＯエンプティ（ＷＦＥ：Wr
ite FIFO Empty；bit０) ライトＦＩＦＯが空であることを示す。Write FIFO Empty (WFE: Wr
ite FIFO Empty; bit 0) Indicates that the write FIFO is empty.

【００９１】ライトＦＩＦＯにデータをライトするとＷ
ＦＥはクリアされる。When data is written to the write FIFO, W
FE is cleared.

【００９２】(3）ステータスレジスタクリアレジスタ
（ＳＲＣＲ：Status Register ClearRegister) ステータスレジスタクリアレジスタ（ＳＲＣＲ）は、ス
テータスレジスタの各ビットをクリアするレジスタであ
る。ステータスレジスタのクリアを行うビットに対応し
たビットに１をセットすることで、ステータスレジスタ
の各ビットはリセットされる。ただし、ステータスレジ
スタのＲＦＦ，ＲＦＲ，ＷＦＲ，ＷＦＥビットはこのレ
ジスタではリセットは行えない。(3) Status Register Clear Register (SRCR) The status register clear register (SRCR) is a register for clearing each bit of the status register. Each bit of the status register is reset by setting 1 to the bit corresponding to the bit for clearing the status register. However, the RFF, RFR, WFR and WFE bits of the status register cannot be reset by this register.

【００９３】(4）ＦＩＦＯエントリ（ＦＥ：FIFO Entr
y) ＦＩＦＯエントリ（ＦＥ）は、図形処理装置（ＧＤＰ）
１０にコマンド／パラメータのライト，図形処理装置１
０よりデータのリードを行うためのレジスタである。図
形処理装置（ＧＤＰ）１０はそれぞれ１６バイトのリー
ドＦＩＦＯ，６４バイトのライトＦＩＦＯを内蔵してお
り、リードを行うとリードＦＩＦＯが、ライトを行うと
ライトＦＩＦＯが選択される。コマンド／パラメータ
を、ライトＦＩＦＯにライトすることによりコマンドは
順次実行され、リードコマンド実行後リードデータは順
次リードＦＩＦＯに準備される。(4) FIFO entry (FE: FIFO Entr)
y) A FIFO entry (FE) is a graphics processing unit (GDP)
Write command / parameter to 10 and graphic processing device 1
This is a register for reading data from 0. The graphic processing device (GDP) 10 has a built-in 16-byte read FIFO and a built-in 64-byte write FIFO, respectively. When a read is performed, the read FIFO is selected, and when a write is performed, the write FIFO is selected. The commands are sequentially executed by writing the commands / parameters to the write FIFO, and the read data after the read command execution is sequentially prepared in the read FIFO.

【００９４】(5）コマンド制御レジスタ（ＣＣＲ：Comm
and Control Register) コマンド制御レジスタ（ＣＣＲ）は、コマンド処理を制
御するレジスタで、各ビットの意味は次の通りである。(5) Command control register (CCR: Comm
and Control Register) The command control register (CCR) is a register for controlling command processing, and the meaning of each bit is as follows.

【００９５】○アボート（ＡＢＴ：ABorT）○ Abort (ABT: ABorT)

【００９６】[0096]

【表２】 [Table 2]

【００９７】○ポーズ（ＰＳＥ：PauSE）○ Pause (PSE: PauSE)

【００９８】[0098]

【表３】 [Table 3]

【００９９】○データ ＤＭＡ モード（ＤＤＭ：Date
Dma Mode)Data DMA mode (DDM: Date
Dma Mode)

【０１００】[0100]

【表４】 [Table 4]

【０１０１】○コマンド ＤＭＡ モード（ＣＤＭ：Ｃ
ｏｍｍａｎｄ ＤＭＡ Ｍｏｄｅ）○ Command DMA mode (CDM: C
command DMA Mode)

【０１０２】[0102]

【表５】 [Table 5]

【０１０３】○ＤＭＡ 転送要求制御（ＤＲＣ；ＤＭＡ
Ｒｅｑｕｅｓｔ Ｃｏｎｔｒｏｌ）DMA transfer request control (DRC; DMA
(Request Control)

【０１０４】[0104]

【表６】 [Table 6]

【０１０５】○グラフィックビットモード（ＧＢＭ：Ｇ
ｒａｐｈｉｃ Ｂｉｔ Ｍｏｄｅ） グラフィックビットモード（ＧＢＭ）は、図形処理装置
（ＧＤＰ）１０で取り扱う画素データのビット構成を設
定するビットである。ビット構成は、６種類が選択で
き、システムにあったカラー（階調）構成を容易に実現
することができる。Graphic bit mode (GBM: G
graphic Bit Mode The graphic bit mode (GBM) is a bit for setting the bit configuration of pixel data handled by the graphic processing device (GDP) 10. Six types of bit configurations can be selected, and a color (gradation) configuration suitable for the system can be easily realized.

【０１０６】○エリアモード（ＡＲＥＡ：Ａｒｅａ Ｄ
ｅｔｅｅｔ Ｍｏｄｅ） 描画領域を管理するモードで、図１４に示すモードを有
する。Area mode (AREA: Area D
Eetet Mode) A mode for managing the drawing area, which has a mode shown in FIG.

【０１０７】○コンティニューモード（ＣＮＴ：Comtin
ue Mode)○ Continue mode (CNT: Comtin
ue Mode)

【０１０８】[0108]

【表７】 [Table 7]

【０１０９】○メインメモリアクセスモード（ＭＭＡ：
Ｍａｉｎ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｍｏｄｅ）Main memory access mode (MMA:
Main Memory Access Mode)

【０１１０】[0110]

【表８】 [Table 8]

【０１１１】○データ構成変換（ＤＣＴ：Ｄａｔａ Ｃ
ｏｎｆｉｇｕｌａｔｉｏｎ Ｔｒａｎｓｆｏｒｍ） 中央処理装置１１と図形処理装置１０間のデータ転送時
におけるデータ構成の変換を指定するビットである。こ
の設定を選択することにより、各種の中央処理装置１１
と図形処理装置１０は接続することができる。図１５に
その変換の種類を示す。Data structure conversion (DCT: Data C)
Configuration Transform) This bit designates conversion of the data configuration during data transfer between the central processing unit 11 and the graphic processing unit 10. By selecting this setting, various central processing units 11
And the graphic processing device 10 can be connected. FIG. 15 shows the types of conversion.

【０１１２】○小数部設定（ＦＲＳ：Fraction Set) カレントポインタの固定小数点の位置を設定するビット
である。小数点の位置は次の４通りを設定することがで
き、図形の描画精度を簡単に選択できる。Fraction Set (FRS: Fraction Set) This bit sets the position of the fixed point of the current pointer. The position of the decimal point can be set in the following four ways, and the drawing accuracy of the figure can be easily selected.

【０１１３】[0113]

【表９】 [Table 9]

【０１１４】○ライトオンリーモード（ＷＴＭ：Write
Only Mode） １語中に複数画素を有するシステムにおいて、１画素単
に書き換えを行う時、リード・モディファイ・ライト動
作を行わずにライト動作のみで１画素単位の書き換えを
行うことを可能とするモードを指定するビットである。
これにより、１メモリサイクルで１画素の更新が可能に
なり、描画速度の向上が図れる。Write Only Mode (WTM: Write
Only Mode) In a system having a plurality of pixels in one word, when simply rewriting one pixel, a mode that enables rewriting in units of one pixel only by a write operation without performing a read / modify / write operation It is a bit to specify.
As a result, one pixel can be updated in one memory cycle, and the drawing speed can be improved.

【０１１５】[0115]

【表１０】 [Table 10]

【０１１６】○メモリデータサイズ（ＭＤＳ：Memory D
ata Size) フレームバッファ１４のデータバス幅を設定するビット
である。フレームバッファ１４のアドレス空間の一部を
メインメモリ１２に割り当てた時のフレームバッファ１
４側とメインメモリ１２側とが独立して設定できること
で、システム構成の多様化に対応できる。Memory data size (MDS: Memory D
ata Size) This bit sets the data bus width of the frame buffer 14. Frame buffer 1 when part of the address space of frame buffer 14 is allocated to main memory 12
Since the 4 side and the main memory 12 side can be set independently, it is possible to cope with the diversification of the system configuration.

【０１１７】[0117]

【表１１】 [Table 11]

【０１１８】○タイミング制御レジスタ これらのレジスタは、同期信号，カーソル表示制御信
号，画面制御信号の出力条件を定義するレジスタ群であ
る。Timing Control Registers These registers are a group of registers that define the output conditions of the sync signal, the cursor display control signal, and the screen control signal.

【０１１９】○表示制御レジスタ これらのレジスタは、表示を行うためのメモリアドレス
出力を制御するレジスタ群である。Display Control Registers These registers are a group of registers that control output of memory addresses for displaying.

【０１２０】次に、図１３に基づき、描画パラメータレ
ジスタの機能を説明する。Next, the function of the drawing parameter register will be described with reference to FIG.

【０１２１】○カラー０レジスタ(ＣＬ０：Color Regis
ter ０） パターン，線種，フォントデータ等の２値情報をカラー
データに変換する時に使用するレジスタで、２値データ
の“０”に対応するカラーデータを設定する。 ○カラー１レジスタ(ＣＬ１：Color Register １） カラー０レジスタと同様に２値情報をカラーデータに変
換する時に使用するレジスタで、２値データの“１”に
対応するカラーデータを設定する。○ Color 0 register (CL0: Color Regis
ter 0) A register used when converting binary information such as patterns, line types, font data, etc. to color data, and sets the color data corresponding to “0” of the binary data. ○ Color 1 register (CL1: Color Register 1) Like the color 0 register, this register is used when converting binary information to color data and sets the color data corresponding to “1” of the binary data.

【０１２２】○色比較レジスタ（ＣＣＭＰ：Color Comp
arison Register） 描画演算の評価色を定義する。後述する色比較モードを
選択することで、このレジスタで指定される特定色を描
画禁止色や変更可能色とすることができる。Color comparison register (CCMP: Color Comp
arison Register) Defines the evaluation color for drawing operations. By selecting a color comparison mode, which will be described later, the specific color designated by this register can be set as the drawing prohibited color or the changeable color.

【０１２３】○エッジカラーレジスタ（ＥＤＧ：Edge C
olor Register） ＰＡＩＮＴコンドで領域を限定するための境界色を定義
する。このレジスタに指定した色を境界色とする場合
と、このレジスタに指定した色以外の色を境界色として
判定する場合がある。Edge color register (EDG: Edge C)
olor Register) Defines the boundary color to limit the area with the POINT cond. In some cases, the color specified in this register is used as the boundary color, and in other cases, colors other than those specified in this register are determined as the boundary color.

【０１２４】○リードマスクレジスタ（ＲＭＡＳＫ：Re
ad Mask Register） カラーデータから特定のカラープレーンのデータのみを
選択し、２値化する場合のカラープレーンを指定するレ
ジスタである。Read mask register (RMASK: Re
ad Mask Register) This is a register that specifies only the data of a specific color plane from the color data and specifies the color plane when binarizing.

【０１２５】○ライトマスクレジスタ（ＷＭＡＳＫ：Wr
ite Mask Register） 描画を行う場合、書き換えを行わないカラープレーンを
指定するレジスタである。書き換えを行わないプレーン
は複数プレーンを指定することができる。前述のリード
マスクレジスタと組み合わせて使用することにより、プ
レーン間のコピーを行うことができる。Write mask register (WMASK: Wr
ite Mask Register) A register that specifies the color plane that is not rewritten when drawing. Multiple planes can be specified for the plane that is not rewritten. Copying between planes can be performed by using it in combination with the read mask register described above.

【０１２６】○パターン制御レジスタ（ＰＴＮＣ：Patt
en Control Register） ＰＡＩＮＴコマンドや、フィルコマンドの塗りつぶしパ
ターンを格納するエリアを定義するレジスタである。フ
レームバッファ上に設定することができるので、領域の
大きさを自由に設定できる。このレジスタは、次に示す
レジスタ群で構成される。Pattern control register (PTNC: Patt)
en Control Register) This is a register that defines an area for storing the paint pattern of the POINT command and the fill command. Since it can be set on the frame buffer, the size of the area can be set freely. This register is composed of the following register group.

【０１２７】(ｉ）パターンポインタ（ＰＰＸ，ＰＰ
Ｙ） パターン領域の参照点を示す。パターン領域は、描画座
標系に対し独自のパターン座標系を有する。(I) Pattern pointer (PPX, PP
Y) The reference point of the pattern area is shown. The pattern area has its own pattern coordinate system with respect to the drawing coordinate system.

【０１２８】(ii）パターンスタート位置（ＰＳＸ，Ｐ
ＳＹ） パターン領域の開始点座標を、パターン座標系で表わ
す。(Ii) Pattern start position (PSX, P
SY) The coordinates of the start point of the pattern area are represented by the pattern coordinate system.

【０１２９】(iii)パターンエンド位置（ＰＥＸ，ＰＥ
Ｙ） パターン領域の終了点を、パターン座標系で表わす。(Iii) Pattern end position (PEX, PE
Y) The end point of the pattern area is represented by the pattern coordinate system.

【０１３０】(iv）パターン拡大カウンタ（ＰＺＣＸ，
ＰＺＣＹ） パターン参照時の拡大倍率の計数値を示す。この計数値
は、描画に伴って、０≦ＰＺＣＸ≦ＰＺＸ，０≦ＰＺＣ
Ｙ≦ＰＺＹの範囲でカウントされ拡大係数に達するとパ
ターンポインタが移動する。(Iv) Pattern enlargement counter (PZCX,
PZCY) Indicates the count value of the enlargement magnification when referring to the pattern. This count value is 0 ≦ PZCX ≦ PZX, 0 ≦ PZC in accordance with drawing.
The pattern pointer moves when it is counted in the range of Y ≦ PZY and reaches the expansion coefficient.

【０１３１】(ｖ）パターン拡大係数（ＰＺＸ，ＰＺ
Ｙ） パターン参照時の拡大係数を定義する。０〜１５の指定
に応じて１〜１６倍の拡大倍率になる。(V) Pattern expansion coefficient (PZX, PZ
Y) Define the expansion coefficient when referring to the pattern. Depending on the designation of 0 to 15, the magnification is 1 to 16 times.

【０１３２】○領域定義レジスタ（ＡＲＤ：Area Defin
ition Register) 描画領域を定義する。前述のエリアモードに従って領域
管理を行う。Area definition register (ARD: Area Defin)
ition Register) Defines the drawing area. Area management is performed according to the area mode described above.

【０１３３】○描画モードレジスタ（ＤＭＲ：Drawing
Mode Register) 描画演算を行うための演算モード，色比較モード，カラ
ーモード，ペル描画モードを指定する。○ Drawing mode register (DMR: Drawing
Mode Register) Specify the calculation mode, color comparison mode, color mode, and pel drawing mode for drawing calculation.

【０１３４】図１６〜図２０に描画モードレジスタの構
成を示す。ＤＭ０はＭＣＯＰＹコマンド以外の描画で参
照されるレジスタで、ＤＭ１は、ＭＣＯＰＹコマンドに
おいて、転送元データとパターンデータ間の演算を定義
するレジスタである。その演算結果と転送先データとの
演算はＤＭ０を参照する。この２つのレジスタで、ＭＣ
ＯＰＹコマンドにおいて２５６通りの論理演算を定義す
ることができる。16 to 20 show the structure of the drawing mode register. DM0 is a register referred to in drawing other than the MCOPY command, and DM1 is a register that defines an operation between transfer source data and pattern data in the MCOPY command. DM0 is referred to for the calculation of the calculation result and the transfer destination data. MC with these two registers
256 types of logical operations can be defined in the OPY command.

【０１３５】ＣＭＷ０とＣＭＷ１は、２つの描画座標系
のメモリ幅を定義するレジスタである。図２１には図形
処理装置１０が、２つの座標系を管理することで、画面
サイズの異なる座標系間のデータ転送を行うことができ
ることを可能にしていることを示す。これにより、マル
チウインドウを管理するシステムで、ウインドウ間のデ
ータ転送を簡単に行える。CMW0 and CMW1 are registers that define the memory widths of the two drawing coordinate systems. FIG. 21 shows that the graphic processing device 10 manages two coordinate systems to enable data transfer between coordinate systems having different screen sizes. This allows a system for managing multi-windows to easily transfer data between windows.

【０１３６】○パターン属性（ＰＤＲ：Pattern Defini
tion Register） パターン領域のメモリ幅を定義するレジスタである。最
上位ビットが０の時は、パターン領域はカラーデータ、
１の時は２値データとして扱われる。Pattern attribute (PDR: Pattern Defini)
tion Register) A register that defines the memory width of the pattern area. When the most significant bit is 0, the pattern area is color data,
When it is 1, it is treated as binary data.

【０１３７】○パターンメモリアドレスレジスタ（ＰＴ
ＮＡ：Pattern Memory AddressRegister） 前述のパターンポインタ（ＰＰＸ，ＰＰＹ）に対するフ
レームバッファのメモリアドレスを管理するレジスタで
ある。Pattern memory address register (PT
NA: Pattern Memory Address Register) This is a register that manages the memory address of the frame buffer for the above-mentioned pattern pointer (PPX, PPY).

【０１３８】○ペルメモリアドレスレジスタ（ＰＬＡ：
Pel Memory Address Register） 図形処理装置１０は、線描画を行う場合、１画素に対応
する形状を定義するペル領域を持つことができる。この
ペル機能を用いて、太線での線描画を容易に行える。図
２２にペル領域の定義を示す。ペル原点に対応するアド
レスをこのレジスタに設定する。Pell memory address register (PLA:
Pel Memory Address Register) The graphic processing device 10 can have a pel area that defines a shape corresponding to one pixel when performing line drawing. By using this pel function, thick line drawing can be easily performed. FIG. 22 shows the definition of the pel area. The address corresponding to the pel origin is set in this register.

【０１３９】○ペル制御レジスタ（ＰＬＣ：Pel Contro
l Register） ペル領域の大きさを定義するレジスタである。○ Pel control register (PLC)
l Register) This is a register that defines the size of the pel area.

【０１４０】図２２のペル原点は、描画座標上のカレン
トポインタに対応する点で、カレントポインタを中心と
してＰＬＸ１，ＰＬＸ２，ＰＬＹ１，ＰＬＹ２が大きさ
を定義し、この範囲内で１画素の形状を定義する。この
データの１ビットがフレームバッファ１４の１画素に対
応する。０の部分は無視され、１の部分は、後述する線
種情報に基づき描画される。つまり、１画素を描画する
ために選択された線種情報１ビットをペルの“１”の部
分に対応させて描画する。図２３に、ペルと線種の関係
を示す。ペルの形状，大きさに無関係にカレントポイン
タは１画素単位で移動を行うため、形状によっては複数
の重ね書きを行う。The pel origin in FIG. 22 corresponds to the current pointer on the drawing coordinates. PLX1, PLX2, PLY1, and PLY2 define the size around the current pointer, and the shape of one pixel is defined within this range. Define. One bit of this data corresponds to one pixel of the frame buffer 14. The 0 portion is ignored, and the 1 portion is drawn based on the line type information described later. That is, 1 bit of line type information selected for drawing one pixel is drawn corresponding to the "1" portion of the pel. FIG. 23 shows the relationship between pels and line types. Since the current pointer moves in units of one pixel regardless of the shape and size of the pel, multiple overwriting is performed depending on the shape.

【０１４１】○線種制御レジスタ（ＬＳＣ：Line Style
Control Register） 線描画を行う場合の線種情報領域を定義するレジスタで
ある。線種を変更することにより、点線等を定義するこ
とができる。Line type control register (LSC: Line Style
Control Register) This register defines the line type information area for line drawing. By changing the line type, it is possible to define a dotted line or the like.

【０１４２】(ｉ）線種ポインタ（ＬＳＰ） 線種の参照点を示すポインタで、カレントポインタに対
応して移動する。 (ii）線種開始点（ＬＳＳ） 線種の開始点を示す。(I) Line type pointer (LSP) This is a pointer indicating the reference point of the line type and moves corresponding to the current pointer. (ii) Line type start point (LSS) Indicates the line type start point.

【０１４３】(iii)線種終了点（ＬＳＥ） 線種の終了点を示す。(Iii) Line type end point (LSE) Indicates the line type end point.

【０１４４】(iv）線種拡大カウンタ（ＬＳＺＣ） 線種参照時の拡大倍率の計数値を示す。この計数値は、
描画に伴って０≦ＬＳＺＣ≦ＬＳＺの範囲でカウントさ
れ、拡大係数に達すると線種ポインタが移動する。(Iv) Line type enlargement counter (LSZC) This shows the count value of the enlargement magnification when referring to the line type. This count is
Along with drawing, counting is performed within the range of 0≤LSZC≤LSZ, and when the expansion coefficient is reached, the line type pointer moves.

【０１４５】(ｖ）線種拡大係数（ＬＳＺ） 線種参照時の拡大係数を定義する。０〜１５の指定に応
じて１〜１６倍の拡大倍率になる。(V) Line Type Expansion Factor (LSZ) The expansion factor for line type reference is defined. Depending on the designation of 0 to 15, the magnification is 1 to 16 times.

【０１４６】○フォント領域定義レジスタ（ＦＡＤＲ：
Font Area Definition Register） ビットマップ文字描画のための文字フォント領域を定義
するレジスタである。文字フォントは、フレームバッフ
ァのアドレス空間上に定義するため、フレームバッファ
上に配置することの他に、前述のコマンド制御レジスタ
（ＣＣＲ）のＭＭＡビットを“１”にしておくことによ
りメインメモリ上にフォントを配置することが可能であ
る。○ Font area definition register (FADR:
Font Area Definition Register) This is a register that defines a character font area for drawing bitmap characters. Since the character font is defined in the address space of the frame buffer, in addition to being placed on the frame buffer, the MMA bit of the command control register (CCR) is set to "1" to make it on the main memory. It is possible to arrange fonts.

【０１４７】(ｉ）フォントベースアドレス（ＦＢＡ
Ｈ，ＦＢＡＬ） フォント領域の基準点のメモリアドレスを定義する。(I) Font base address (FBA
H, FBAL) Defines the memory address of the reference point of the font area.

【０１４８】(ii）フォントビット数（ＦＢＮ） １文字のフォントの総ビット数を定義する。(Ii) Font Bit Number (FBN) The total bit number of the font of one character is defined.

【０１４９】(iii)フォントメモリ幅（ＦＡＭＷ） フォント領域のメモリ幅を定義する。(Iii) Font memory width (FAMW) Defines the memory width of the font area.

【０１５０】(iv）文字間隔（ＤＸ，ＤＹ） 文字の間隔を定義する。(Iv) Character spacing (DX, DY) Character spacing is defined.

【０１５１】(ｖ）文字拡大係数（ＺＸ，ＺＹ） ＣＨＲコマンドで１文字の描画を行う場合の１文字の拡
大／縮小率を定義する。ＤＸ，ＤＹより大きければ拡大
になり小さければ縮小になる。Ｘ方向とＹ方向が独立し
て定義できるので、Ｘ方向は拡大、Ｙ方向は縮小といっ
た文字を描画できる。(V) Character enlargement coefficient (ZX, ZY) This defines the enlargement / reduction ratio of one character when drawing one character with the CHR command. If it is larger than DX or DY, the image is enlarged, and if it is smaller than it, the image is reduced. Since the X direction and the Y direction can be defined independently, characters can be drawn such that the X direction is enlarged and the Y direction is reduced.

【０１５２】(vi）フォント傾斜係数（ＸＸ） ＣＨＲコマンドで１文字の描画を行う場合の文字の傾斜
率を定義する。後述のＣＨＲコマンドの説明を参照のこ
と。(Vi) Font inclination coefficient (XX) The inclination ratio of a character when one character is drawn by the CHR command is defined. See the description of the CHR command below.

【０１５３】○内部ＲＡＭアドレス（ＩＲＡＲ：Intern
al RAM Address Register） 図形処理装置１０は内部に５１２バイトのＲＡＭを有し
ており、このＲＡＭをフレームバッファのアドレス空間
としてアクセスすることができる。内部ＲＡＭアドレス
レジスタには、フレームバッファ上の配置する先頭アド
レスを設定する。内部ＲＡＭは、フレームバッファに比
較して高速にアクセスすることが可能である。従って、
パターン領域が小さい場合には、パターンを内部ＲＡＭ
に配置することで処理速度を向上させることができる。
一方、パターン領域を拡張したい時は、前述のパターン
メモリアドレス（ＰＴＮＡ）を変更するだけで良く、ソ
フトウエアのみで簡単に使い分けができる。図２４は、
フレームバッファ１４，内部RAM1011 、メインメモリ１
２と、フレームバッファアドレス空間の関係を示したも
のである。Internal RAM address (IRAR: Intern
al RAM Address Register) The graphic processing device 10 has a 512-byte RAM inside, and this RAM can be accessed as an address space of a frame buffer. The start address to be arranged on the frame buffer is set in the internal RAM address register. The internal RAM can be accessed faster than the frame buffer. Therefore,
If the pattern area is small, the pattern is stored in the internal RAM.
The processing speed can be improved by arranging the above.
On the other hand, when it is desired to expand the pattern area, it suffices to change the above-mentioned pattern memory address (PTNA), and it is possible to easily use the pattern area only by software. Figure 24 shows
Frame buffer 14, internal RAM 1011, main memory 1
2 shows the relationship between 2 and the frame buffer address space.

【０１５４】○スタック先頭アドレス（ＳＳＡＲ：Stac
k Start Address Register） ＰＡＩＮＴコマンド実行時、処理途中の座標点をフレー
ムバッファにスタックする。このレジスタは、そのスタ
ック領域の先頭アドレスを定義するレジスタである。Stack top address (SSAR: Stac
k Start Address Register) When executing the POINT command, the coordinate points in the middle of processing are stacked in the frame buffer. This register is a register that defines the start address of the stack area.

【０１５５】○スタック領域定義(ＳＡＤＲ：Stack Are
a Definition Register） スタック領域の大きさを定義するレジスタで、２ 単位
に設定可能である。○ Stack area definition (SADR: Stack Are
a Definition Register) This is a register that defines the size of the stack area and can be set in 2 units.

【０１５６】○スタックポインタ（ＳＰ：Stack Pointe
r) スタックを行うアドレスを設定する。○ Stack Pointer (SP)
r) Set the stacking address.

【０１５７】○ドローイングポインタ０（ＤＰ０：Draw
ing Pointer ０) 座標系０の描画メモリアドレスを示すレジスタである。Drawing pointer 0 (DP0: Draw)
ing Pointer 0) A register indicating the drawing memory address of coordinate system 0.

【０１５８】○カレントポインタ０（ＣＰ０Ｘ，ＣＰ０
Ｙ：Current Pointer ０) 座標系０の描画座標を示す。ＤＰ０に対応した座標であ
る。Current pointer 0 (CP0X, CP0
Y: Current Pointer 0) Indicates the drawing coordinate of coordinate system 0. It is a coordinate corresponding to DP0.

【０１５９】○ドローイングポインタ１（ＤＰ１：Draw
ing Pointer １) 座標系１の描画メモリアドレスを示すレジスタである。Drawing pointer 1 (DP1: Draw
ing Pointer 1) A register indicating the drawing memory address of the coordinate system 1.

【０１６０】○カレントポインタ１（ＣＰ１Ｘ，ＣＰ１
Ｙ：Current Pointer １) 座標系１の描画座標を示す。ＤＰ１に対応した座標であ
る。Current pointer 1 (CP1X, CP1
Y: Current Pointer 1) Shows the drawing coordinate of the coordinate system 1. It is a coordinate corresponding to DP1.

【０１６１】○描画開始座標（ＤＳＰ：Drawing Start
Point) ＡＲＣ，ＥＡＲＣコマンドにおいて、描画を開始した円
周上の座標を示す。○ Drawing start coordinates (DSP: Drawing Start)
Point) In the ARC and EARC commands, indicates the coordinates on the circumference where drawing is started.

【０１６２】○描画終了座標（ＤＥＰ：Drawing End Po
int) ＡＲＣ，ＥＡＲＣコマンドにおいて、描画を終了した円
周上の座標を示す。○ Drawing end coordinates (DEP: Drawing End Po)
int) In the ARC and EARC commands, indicates the coordinates on the circumference where drawing has been completed.

【０１６３】次に、図形処理装置（ＧＤＰ）１０のコマ
ンドについて説明する。図２５から図２８まではコマン
ドの一覧を示す。図形処理装置（ＧＤＰ）１０は、たと
えば日経エレクトロニクス１９８４年５月２１日号，ｐ
２２１〜ｐ２５４で言及しているコマンドの一部と、先
に本件出願人が提案した特願昭60−201549号で言及して
いるコマンドの一部と後述するコマンドが実行できる。Next, commands of the graphic processing device (GDP) 10 will be described. 25 to 28 show a list of commands. The graphics processing device (GDP) 10 is disclosed in, for example, Nikkei Electronics May 21, 1984, p.
221 to p254, a part of the commands mentioned in Japanese Patent Application No. 60-201549 previously proposed by the applicant of the present application, and a command described later can be executed.

【０１６４】図２９はＰＬＩＮＥコマンドの動作例を示
す。ＰＬＩＮＥコマンドは、パラメータＸ1，Ｙ1で示さ
れる点と、パラメータＸ2，Ｙ2で示される点とを結ぶ直
線のうち、パラメータＺs，ＺeおよびＺによって示され
る区間を描画する。パラメータＺs，Ｚeは、Ｘ座標また
Ｙ座標の値を制限するものであり、どちらの座標値を制
限するかは、パラメータＺで設定する。Ｚ＝０の場合、
Ｘ座標がＺs からＺeまでの区間が描画され、Ｚ＝１の
場合、Ｙ座標がＺs からＺe までの区間が描画される。
このコマンドを用いることにより、従来の図形処理装置
では描画することがむずかしかった、始点，終点の座標
値が整数でない直線の描画を図形処理装置（ＧＤＰ）１
０で行うことができる。また、描画を行う座標系は、２
つの座標系のうちいずれかを、パラメータＤにより指定
できる。FIG. 29 shows an operation example of the LINE command. The LINE command draws the section indicated by the parameters Z s , Z e and Z among the straight lines connecting the points indicated by the parameters X 1 and Y 1 and the points indicated by the parameters X 2 and Y 2 . The parameters Z s and Z e limit the value of the X coordinate or the Y coordinate, and which coordinate value is limited is set by the parameter Z. When Z = 0,
The section from the X coordinate to Z s to Z e is drawn, and when Z = 1, the section from the Y coordinate to Z s to Z e is drawn.
By using this command, the drawing of a straight line whose coordinate values at the start point and the end point are not integers, which is difficult to draw in the conventional graphic processing apparatus, is performed by the graphic processing apparatus (GDP) 1.
It can be done at zero. The coordinate system for drawing is 2
One of the two coordinate systems can be designated by the parameter D.

【０１６５】図３０はＦＴＲＡＰコマンドの動作例を示
す。ＦＴＲＡＲコマンドは、パラメータＸ1，Ｙ1で示さ
れる点と、パラメータＸ2，Ｙ2で示される点とを結ぶ線
分と、パラメータＸ3，Ｙ3で示される点と、パラメータ
Ｘ4，Ｙ4で示される点とを結ぶ線分と、パラメータＹs
で示される水平線と、パラメータＹe で示される水平線
の合計４本の直線によって囲まれた領域を、パターンＲ
ＡＭに格納されている図形を用い塗りつぶすコマンドで
ある。このコマンドを組み合わせて用いることにより、
任意の多角形群から構成される図形を模様パターンで塗
りつぶすことができる。また、描画を行う座標系は、２
つの座標系のうちいずれかを、パラメータＤにより指定
できる。FIG. 30 shows an operation example of the FTRAP command. The FTRAR command includes a line segment connecting the points indicated by the parameters X 1 and Y 1 and the points indicated by the parameters X 2 and Y 2 , the points indicated by the parameters X 3 and Y 3 , and the parameters X 4 and Y. The line segment connecting the point 4 and the parameter Y s
And the horizontal line indicated by the parameter Y e , a region surrounded by a total of four straight lines is defined by a pattern R
It is a command to fill using the figure stored in AM. By using this command in combination,
A figure composed of an arbitrary polygon group can be filled with a pattern pattern. The coordinate system for drawing is 2
One of the two coordinate systems can be designated by the parameter D.

【０１６６】図３１はＦＡＲＣ−ＬＮコマンドの動作例
を示す。ＦＡＲＣ−ＬＮコマンドは、パラメータＸc，
Ｙcで示された点を中心とし、パラメータｒで指定され
た半径を持ち、パラメータＺone で指定された領域に含
まれる４分の１円弧と、パラメータＸ1，Ｙ1で示される
点と、パラメータＸ2，Ｙ2で示される点とを結ぶ線分
と、パラメータＹs で示される水平線と、パラメータＹ
e で示される水平線の合計４本の線によって囲まれた領
域を、パターンＲＡＭに格納されている図形を用い塗り
つぶすコマンドである。描画を行う座標系は、２つの座
標系のうちいずれかを、パラメータＤにより指定でき
る。FIG. 31 shows an operation example of the FARC-LN command. The FARC-LN command has parameters X c ,
A quarter arc centered on the point indicated by Y c , having a radius specified by the parameter r, and included in the area specified by the parameter Z one , and a point indicated by the parameters X 1 and Y 1. , A line segment connecting the points indicated by the parameters X 2 and Y 2 , a horizontal line indicated by the parameter Y s , and a parameter Y
This is a command for filling the area surrounded by a total of four horizontal lines indicated by e with the figure stored in the pattern RAM. As the coordinate system for drawing, one of the two coordinate systems can be designated by the parameter D.

【０１６７】図３２はFPCRCLコマンドの動作例を示す。
FPCRCLコマンドは、パラメータＸc,Ｙc で示された点を
中心とし、パラメータｒで指定される半径の円の内部の
うち、パラメータＹs で示される水平線とパラメータＹ
e で示される水平線にはさまれた領域を、パターン領域
に格納されている図形を用い塗りつぶすコマンドであ
る。描画を行う座標系は、２つの座標系のうちいずれか
を、パラメータＤにより指定できる。FIG. 32 shows an operation example of the FPCRCL command.
The FPCRCL command is centered on the point indicated by the parameters X c and Y c , and within the circle having the radius designated by the parameter r, the horizontal line indicated by the parameter Y s and the parameter Y
This is a command to fill the area sandwiched by the horizontal lines indicated by e using the figure stored in the pattern area. As the coordinate system for drawing, one of the two coordinate systems can be designated by the parameter D.

【０１６８】図３３はＦＥＡＲＣ−ＬＮコマンドの動作
例を示す。ＦＥＡＲＣ−ＬＮコマンドは、パラメータＸ
c，Ｙcで示された点を中心とし、パラメータＡで指定さ
れたＸ軸半径を持ち、パラメータＢで指定されたＹ軸半
径を持ち、パラメータＺoneで指定された領域に含まれ
る４分の１楕円弧と、パラメータＸ1，Ｙ1で示される点
と、パラメータＸ2 ，Ｙ2 で示される点とを結ぶ線分
と、パラメータＹs で示される水平線と、パラメータＹ
e で示される水平線の合計４本の線によって囲まれた領
域を、パターン領域に格納されている図形を用い塗りつ
ぶすコマンドである。描画を行う座標系は、２つの座標
系のうちいずれかを、パラメータＤにより指定できる。FIG. 33 shows an operation example of the FEARC-LN command. The FEARC-LN command uses the parameter X
Centered at the point indicated by c and Y c , having the X-axis radius specified by the parameter A, having the Y-axis radius specified by the parameter B, and included in the area specified by the parameter Z one No. 1 elliptic arc, a line segment connecting the points indicated by the parameters X 1 and Y 1 and the points indicated by the parameters X 2 and Y 2 , the horizontal line indicated by the parameter Y s , and the parameter Y
This is a command to fill the area surrounded by a total of four horizontal lines indicated by e using the figures stored in the pattern area. As the coordinate system for drawing, one of the two coordinate systems can be designated by the parameter D.

【０１６９】図３４はFPELPSコマンドの動作例を示す。
FPELPSコマンドは、パラメータＸc,Ｙc で示される点を
中心とし、パラメータＡで指定されたＸ軸半径を持ち、
パラメータＢで指定されたＹ軸半径の楕円の内部のう
ち、パラメータＹs で示される水平線とパラメータＹe
で示される水平線にはさまれた領域を、パターン領域に
格納されている図形を用い塗りつぶすコマンドである。
描画を行い座標系は、２つの座標系のうちいずれかを、
パラメータＤにより指定できる。FIG. 34 shows an operation example of the FPELPS command.
The FPELPS command has the X-axis radius specified by the parameter A with the point indicated by the parameters X c and Y c as the center.
Within the ellipse with the Y-axis radius specified by the parameter B, the horizontal line indicated by the parameter Y s and the parameter Y e
This is a command to fill the area sandwiched by the horizontal lines indicated by with the figure stored in the pattern area.
Draw a coordinate system, and select one of the two coordinate systems.
It can be specified by the parameter D.

【０１７０】以上のＦＴＲＡＰ，ＦＡＲＣ−ＬＮ，FPCR
CL，ＦＥＡＲＣ−ＬＮ，FPELPSの５つのコマンドを組み
合わせて用いることにより、任意の線分および円弧およ
び楕円弧から構成される図形を模様パターンで塗りつぶ
ことができる。FTRAP, FARC-LN, FPCR
By using the five commands CL, FEARC-LN, and FPELPS in combination, it is possible to paint a figure composed of an arbitrary line segment, arc, and elliptical arc with a pattern pattern.

【０１７１】図３５は、ＴＥＸＴコマンドの動作例を示
したものである。ＴＥＸＴコマンドは、フレームバッフ
ァ１４内の一部を文字フォント領域としたシステムに於
いて、入力されるコマンドコードに対応した文字フォン
トデータを、フレームバッファ１４の表示領域中のパラ
メータＸ，Ｙの示す位置へ展開するコマンドである。図
形処理装置（ＧＤＰ）１０の内部レジスタである。フォ
ント領域のスタートアドレスを設定するレジスタＦＳＡ
Ｈ，ＦＳＡＬと、フォント領域のメモリ幅を設定するレ
ジスタＦＡＭＷと、展開する実際の文字幅を設定するレ
ジスタＦＳＸ，ＦＳＹと、１文字分の総ビット数を設定
するレジスタＦＢＮと、Ｘ方向の文字間隔を設定するレ
ジスタＤＸと、Ｙ方向の文字間隔を設定するレジスタＤ
Ｙを予め設定しておく。その後、中央処理装置（ＣＰ
Ｕ）１１は、このコマンドと展開すべき座標Ｘ，Ｙに引
き続き展開すべき文字数を設定したパラメータｎに続け
て文字コードＣＮを順次ｎ文字分転送する。そうすると
図形処理装置（ＧＤＰ）１０は、各文字フォントのアド
レスを算出しフォントを展開する。FIG. 35 shows an operation example of the TEXT command. In the TEXT command, in a system in which a part of the frame buffer 14 is used as a character font area, the character font data corresponding to the input command code is displayed at the position indicated by the parameters X and Y in the display area of the frame buffer 14. Is a command that expands to. It is an internal register of the graphics processing device (GDP) 10. Register FSA that sets the start address of the font area
H, FSAL, register FAMW for setting the memory width of the font area, registers FSX, FSY for setting the actual character width to be expanded, register FBN for setting the total number of bits for one character, and characters in the X direction Register DX for setting the space and register D for setting the character space in the Y direction
Y is set in advance. After that, the central processing unit (CP
U) 11 sequentially transfers the character code CN for n characters following this command and the parameter n in which the number of characters to be expanded is set for the coordinates X and Y to be expanded. Then, the graphics processing device (GDP) 10 calculates the address of each character font and develops the font.

【０１７２】また、本コマンドは、コマンドコードの特
定のビットの指定により、文字単位に展開サイズを変更
することもできる。図３６に、その動作例を示す。フレ
ームバッファ１４中に、フォントテーブルと文字単位の
展開サイズを指定したテーブルを設定しておく。該テー
ブルには、各文字のＸ方向の左余白部分のビット数を示
すＦＳＡと、左端部から文字の右端部までのビット数を
示すＦＳＢを持つ。前記文字展開の方法との相違点は、
Ｘ方向の展開サイズを前記パラメータＦＳＸを用いず、 Ｘ方向展開サイズ＝ＦＳＢ−ＦＳＡ とすることである。Further, the expansion size of this command can be changed character by character by designating a specific bit of the command code. FIG. 36 shows an example of the operation. In the frame buffer 14, a font table and a table designating the expansion size in character units are set. The table has an FSA indicating the number of bits in the left margin of each character in the X direction and an FSB indicating the number of bits from the left end to the right end of the character. The difference from the character expansion method is
The expansion size in the X direction does not use the parameter FSX, but the expansion size in the X direction = FSB-FSA.

【０１７３】図３７は、ＴＥＸＴコマンドに於けるカラ
ー展開の一例を示したものである。これは、２値データ
であるフォントデータを多値情報であるカラーデータに
変換する方法を示している。図形処理装置（ＧＤＰ）１
０の内部レジスタであるカラーレジスタ０にはフォント
データの０に対応する色データを、カラーレジスタ１に
はフォントデータの１に対応する色データをそれぞれ設
定する。図形処理装置（ＧＤＰ）１０は、読み込んだフ
ォントデータを順次検索し、それに対応する色データを
フレームバッファ１４に書き込んで行く。FIG. 37 shows an example of color development in the TEXT command. This shows a method of converting font data, which is binary data, into color data, which is multivalued information. Graphic processing unit (GDP) 1
Color data corresponding to 0 of font data is set in the color register 0 which is an internal register of 0, and color data corresponding to 1 of font data is set in the color register 1. The graphic processing device (GDP) 10 sequentially searches the read font data and writes the corresponding color data in the frame buffer 14.

【０１７４】図３８は、ＣＨＲコマンドの動作例を示し
たものである。ＣＨＲコマンドは、フレームバッファ１
４内の一部を文字フォント領域としたシステムに於い
て、入力されるコマンドコードに対応した文字フォント
データを、フレームバッファ１４の表示領域中のパラメ
ータＸ，Ｙの示す位置へ展開するコマンドである。文字
の回転は、パラメータＳＤにより、９０゜単位の回転が
設定できる。図形処理装置(ＧＤＰ)１０の内部レジスタ
である、フォント領域のスタートアドレスを設定するレ
ジスタＦＳＡＨ，ＦＳＡＬと、フォント領域のメモリ幅
を設定するレジスタＦＡＭＷと、展開する実際の文字幅
を設定するレジスタＦＳＸ，ＦＳＹと、１文字分の総ビ
ット数を設定するレジスタＦＢＮと、フレームにバッフ
ァ１４上に展開される実際の文字の大きさをドット数で
設定するレジスタＺＸ，ＺＹと、文字の傾きをドット数
で設定するレジスタＸＸを予め設定しておく。文字が右
傾きか左傾きかの設定はＸＸの符号により行う。その
後、中央処理装置（ＣＰＵ）１１は、このコマンドと展
開すべき座標Ｘ，Ｙに引き続き、展開すべき文字コード
ＣＮを転送する。そうすると図形処理装置(ＧＤＰ)１０
は、各文字フォントのアドレスを算出してフォントを展
開する。またＣＨＲコマンドに於けるカラー展開は、た
とえば、前述のＴＥＸＴコマンドに於けるカラー展開と
同様の方式により行える。FIG. 38 shows an operation example of the CHR command. CHR command is frame buffer 1
In a system in which a part of 4 is a character font area, it is a command for expanding the character font data corresponding to the input command code to the position indicated by the parameters X and Y in the display area of the frame buffer 14. . The rotation of the character can be set in units of 90 ° by the parameter SD. Internal registers of the graphics processing unit (GDP) 10, registers FSAH and FSAL for setting the start address of the font area, a register FAMW for setting the memory width of the font area, and a register FSX for setting the actual character width to be expanded. , FSY, a register FBN for setting the total number of bits for one character, registers ZX, ZY for setting the size of the actual character developed in the buffer 14 in the frame by the number of dots, and the inclination of the character by dot. The register XX set by the number is set in advance. The setting of whether the character is tilted to the right or to the left is made by the code XX. After that, the central processing unit (CPU) 11 transfers the character code CN to be expanded subsequently to this command and the coordinates X and Y to be expanded. Then, the graphics processing device (GDP) 10
Calculates the address of each character font and expands the font. The color development in the CHR command can be performed by the same method as the color development in the TEXT command described above.

【０１７５】図３９はＭＣＯＰＹコマンドの動作例を示
す。ＭＣＯＰＹコマンドは、フレームバッファ１４内に
於いて、パラメータＸs，Ｙsにより示される原点からの
絶対座標位置と、その点からのパラメータＬx，Ｌyによ
り示される相対座標位置とを対角の２点とする座標軸に
平行な矩形領域のデータを、パターン領域に格納されて
いるデータとの間で論理演算を行ったのち、さらに、パ
ラメータＸd，Ｙdにより示される原点からの絶対座標位
置を始点とする座標軸に平行な矩形領域へ、同領域のデ
ータと論理演算を行いながら転送するコマンドである。
図４０は、ＭＣＯＰＹコマンドの転送元領域の走査方向
を示す。転送元領域の走査方向の設定はパラメータＬ
Ｘ，ＬＹの符号およびパラメータＳにより行われる。図
４１は、ＭＣＯＰＹコマンドの転送先領域の走査方向を
示す。転送先領域の走査方向の設定はパラメータＤＳＤ
により行われる。転送先の座標系は、２つの座標系のう
ちいずれかを、パラメータＤにより指定する。また、転
送元の座標系は、転送先と異なる座標系、転送先と同じ
座標系のいずれかを、パラメータＳo により指定する。FIG. 39 shows an operation example of the MCOPY command. In the frame buffer 14, the MCOPY command diagonally divides the absolute coordinate position from the origin indicated by the parameters X s and Y s and the relative coordinate position from the point indicated by the parameters L x and L y . After performing a logical operation on the data in the rectangular area parallel to the coordinate axes to be two points with the data stored in the pattern area, further, the absolute coordinate position from the origin indicated by the parameters X d and Y d. This is a command to transfer to a rectangular area parallel to the coordinate axis starting from the point while performing logical operation with data in the same area.
FIG. 40 shows the scanning direction of the transfer source area of the MCOPY command. Parameter L is used to set the scanning direction of the transfer source area.
It is performed by the signs of X and LY and the parameter S. FIG. 41 shows the scanning direction of the transfer destination area of the MCOPY command. Parameter DSD is used to set the scanning direction of the transfer destination area.
Done by. For the coordinate system of the transfer destination, one of the two coordinate systems is designated by the parameter D. As the coordinate system of the transfer source, one of the coordinate system different from the transfer destination and the same coordinate system as the transfer destination is designated by the parameter S o .

【０１７６】本実施例における図形処理装置１０は以上
説明したような高機能のコマンド体系を処理することが
でき、中央処理装置（ＣＰＵ）１１の処理負担を大幅に
軽減できる。この結果グラフィック表示装置の高性能化
が可能となる。また、この図形処理装置１０をＬＳＩと
して提供することにより、グラフィック処理装置の低コ
スト化も合せて可能になる。The graphic processing apparatus 10 in this embodiment can process the high-function command system as described above, and the processing load on the central processing unit (CPU) 11 can be greatly reduced. As a result, it is possible to improve the performance of the graphic display device. Further, by providing the graphic processing device 10 as an LSI, the cost of the graphic processing device can be reduced.

【０１７７】[0177]

【発明の効果】以上詳細に説明したように、本発明によ
れば、専用の描画機能を有する第２のプロセッサを用い
てメインメモリ上にも高速に描画できるという効果があ
る。As described in detail above, according to the present invention, there is an effect that the second processor having a dedicated drawing function can be used to draw on the main memory at high speed.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例を示すブロック図。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図２】別のシステム構成ブロック図。FIG. 2 is another system configuration block diagram.

【図３】別のシステム構成ブロック図。FIG. 3 is another system configuration block diagram.

【図４】別のシステム構成ブロック図。FIG. 4 is another system configuration block diagram.

【図５】メモリアクセスの動作フロー図。FIG. 5 is an operation flowchart of memory access.

【図６】メモリアクセスの動作フロー図。FIG. 6 is an operation flowchart of memory access.

【図７】本発明の別の実施例を示すブロック図。FIG. 7 is a block diagram showing another embodiment of the present invention.

【図８】図形処理装置の内部構成を示すブロック図。FIG. 8 is a block diagram showing an internal configuration of a graphic processing device.

【図９】図形処理装置の内部構成を示すブロック図。FIG. 9 is a block diagram showing an internal configuration of the graphic processing device.

【図１０】図形処理装置の内部構成を示すブロック図。FIG. 10 is a block diagram showing an internal configuration of the graphic processing device.

【図１１】図形処理装置の内部レジスタの機能の説明
図。FIG. 11 is an explanatory diagram of a function of an internal register of the graphic processing device.

【図１２】図形処理装置の内部レジスタの機能の説明
図。FIG. 12 is an explanatory diagram of a function of an internal register of the graphic processing device.

【図１３】図形処理装置の内部レジスタの機能の説明
図。FIG. 13 is an explanatory diagram of a function of an internal register of the graphic processing device.

【図１４】図形処理装置の内部レジスタの機能の説明
図。FIG. 14 is an explanatory diagram of a function of an internal register of the graphic processing device.

【図１５】図形処理装置の内部レジスタの機能の説明
図。FIG. 15 is an explanatory diagram of a function of an internal register of the graphic processing device.

【図１６】図形処理装置の内部レジスタの機能の説明
図。FIG. 16 is an explanatory diagram of a function of an internal register of the graphic processing device.

【図１７】図形処理装置の内部レジスタの機能の説明
図。FIG. 17 is an explanatory diagram of a function of an internal register of the graphic processing device.

【図１８】図形処理装置の内部レジスタの機能の説明
図。FIG. 18 is an explanatory diagram of a function of an internal register of the graphic processing device.

【図１９】図形処理装置の内部レジスタの機能の説明
図。FIG. 19 is an explanatory diagram of a function of an internal register of the graphic processing device.

【図２０】図形処理装置の内部レジスタの機能の説明
図。FIG. 20 is an explanatory diagram of a function of an internal register of the graphic processing device.

【図２１】図形処理装置の内部レジスタの機能の説明
図。FIG. 21 is an explanatory diagram of a function of an internal register of the graphic processing device.

【図２２】図形処理装置の内部レジスタの機能の説明
図。FIG. 22 is an explanatory diagram of a function of an internal register of the graphic processing device.

【図２３】図形処理装置の内部レジスタの機能の説明
図。FIG. 23 is an explanatory diagram of a function of an internal register of the graphic processing device.

【図２４】図形処理装置の内部レジスタの機能の説明
図。FIG. 24 is an explanatory diagram of a function of an internal register of the graphic processing device.

【図２５】図形処理装置のコマンド機能の説明図。FIG. 25 is an explanatory diagram of a command function of the graphic processing device.

【図２６】図形処理装置のコマンド機能の説明図。FIG. 26 is an explanatory diagram of a command function of the graphic processing device.

【図２７】図形処理装置のコマンド機能の説明図。FIG. 27 is an explanatory diagram of a command function of the graphic processing device.

【図２８】図形処理装置のコマンド機能の説明図。FIG. 28 is an explanatory diagram of a command function of the graphic processing device.

【図２９】図形処理装置のコマンド機能の説明図。FIG. 29 is an explanatory diagram of a command function of the graphic processing device.

【図３０】図形処理装置のコマンド機能の説明図。FIG. 30 is an explanatory diagram of a command function of the graphic processing device.

【図３１】図形処理装置のコマンド機能の説明図。FIG. 31 is an explanatory diagram of a command function of the graphic processing device.

【図３２】図形処理装置のコマンド機能の説明図。FIG. 32 is an explanatory diagram of a command function of the graphic processing device.

【図３３】図形処理装置のコマンド機能の説明図。FIG. 33 is an explanatory diagram of a command function of the graphic processing device.

【図３４】図形処理装置のコマンド機能の説明図。FIG. 34 is an explanatory diagram of a command function of the graphic processing device.

【図３５】図形処理装置のコマンド機能の説明図。FIG. 35 is an explanatory diagram of a command function of the graphic processing device.

【図３６】図形処理装置のコマンド機能の説明図。FIG. 36 is an explanatory diagram of a command function of the graphic processing device.

【図３７】図形処理装置のコマンド機能の説明図。FIG. 37 is an explanatory diagram of a command function of the graphic processing device.

【図３８】図形処理装置のコマンド機能の説明図。FIG. 38 is an explanatory diagram of a command function of the graphic processing device.

【図３９】図形処理装置のコマンド機能の説明図。FIG. 39 is an explanatory diagram of a command function of the graphic processing device.

【図４０】図形処理装置のコマンド機能の説明図。FIG. 40 is an explanatory diagram of a command function of the graphic processing device.

【図４１】図形処理装置のコマンド機能の説明図。FIG. 41 is an explanatory diagram of a command function of the graphic processing device.

【符号の説明】[Explanation of symbols]

１０…図形処理装置、１１…中央処理装置、１２…メイ
ンメモリ、１４…フレームバッファ、１６…表示装置、
２０…バススイッチ。10 ... Graphic processing device, 11 ... Central processing device, 12 ... Main memory, 14 ... Frame buffer, 16 ... Display device,
20 ... Bus switch.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 曽根 崇 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Takashi Sone 1450, Kamimizuhonmachi, Kodaira-shi, Tokyo Inside the Musashi Factory, Hitachi, Ltd.

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】画素データに対応するアドレスを発生し、
画素データを保持する記憶手段をアクセスするグラフィ
ック処理装置であって、 上記グラフィック処理装置は複数の画素データからなる
パターン情報を保持する補助記憶手段を有し、 線を表す複数の画素データに対応する基準アドレスを算
出し、上記基準アドレスを基準とする第２のアドレスを
算出し、上記第２のアドレスに上記補助記憶手段に保持
されたパターン情報を書き込むことを特徴とするグラフ
ィック処理装置。1. An address corresponding to pixel data is generated,
A graphic processing device for accessing storage means for holding pixel data, wherein the graphic processing device has auxiliary storage means for holding pattern information composed of a plurality of pixel data, and corresponds to a plurality of pixel data representing a line. A graphic processing device, wherein a reference address is calculated, a second address based on the reference address is calculated, and the pattern information held in the auxiliary storage means is written to the second address. 【請求項２】画素データに対応するアドレスを発生し、
画素データを保持する記憶手段をアクセスするグラフィ
ック処理装置であって、 上記グラフィック処理装置は２つのＸ−Ｙ座標パラメー
タによって直線を表し、上記直線の描画開始画素データ
のアドレスと描画終了画素データのアドレスによって定
まる領域で描画処理を行うことを特徴とするグラフィッ
ク処理装置。2. An address corresponding to pixel data is generated,
A graphic processing device for accessing a storage means for holding pixel data, wherein the graphic processing device represents a straight line by two XY coordinate parameters, and the address of the drawing start pixel data and the address of the drawing end pixel data of the straight line. A graphic processing device characterized by performing drawing processing in an area determined by. 【請求項３】画素データに対応するアドレスを発生し、
画素データを保持する記憶手段をアクセスするグラフィ
ック処理装置であって、 上記グラフィック処理装置は４つのＸ−Ｙ座標パラメー
タによって２本の直線と２つのＹ座標パラメータによっ
て２本のＸ軸に平行な直線を表し、上記４本の直線で囲
まれる領域に描画処理を行うことを特徴とするグラフィ
ック処理装置。3. An address corresponding to pixel data is generated,
A graphic processing device for accessing storage means for holding pixel data, wherein the graphic processing device comprises two straight lines parallel to four X-Y coordinate parameters and two straight lines parallel to the X-axis depending on two Y coordinate parameters. And a graphic processing device that performs drawing processing in a region surrounded by the four straight lines. 【請求項４】画素データに対応するアドレスを発生し、
画素データを保持する記憶手段をアクセスするグラフィ
ック処理装置であって、 上記グラフィック処理装置は中心座標と半径に基づく右
半円弧または左半円弧と、２つのＸ−Ｙ座標パラメータ
によって１本の直線と、２つのＹ座標パラメータによっ
てＸ軸に平行な２本の直線を表し、上記円弧と３本の直
線によって囲まれた領域に描画を行うことを特徴とする
グラフィック処理装置。4. An address corresponding to pixel data is generated,
A graphic processing device for accessing a storage means for holding pixel data, wherein the graphic processing device comprises a right half arc or a left half arc based on a center coordinate and a radius, and one straight line according to two XY coordinate parameters. A graphic processing device, wherein two straight lines parallel to the X axis are represented by two Y coordinate parameters, and drawing is performed in a region surrounded by the arc and the three straight lines. 【請求項５】画素データに対応するアドレスを発生し、
画素データを保持し、文字のフォントパターンと上記各
文字ごとの水平参照開始位置と水平参照終了位置に関す
る情報とを保持する記憶手段をアクセスするグラフィッ
ク処理装置であって、 上記グラフィック処理装置は、上記指定された文字のフ
ォントパターンの上記水平参照開始位置に関する情報と
上記水平参照終了位置に関する情報で囲まれる領域に描
画処理をすることを特徴とするグラフィック処理装置。5. An address corresponding to pixel data is generated,
What is claimed is: 1. A graphic processing device that holds pixel data, and that accesses a storage unit that holds a font pattern of a character and information about a horizontal reference start position and a horizontal reference end position for each character, the graphic processing device comprising: A graphic processing device, wherein a drawing process is performed in an area surrounded by information about the horizontal reference start position and information about the horizontal reference end position of a font pattern of a designated character.
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