JPH06205270A - Image pickup device provided with automatic focus device - Google Patents

Abstract

PURPOSE:To suppress production of an edge for a horizontal blanking period and a false signal at an end of lock stop by setting a content of a delay register to a specific value for a time from the end of the horizontal blanking period till the start of an integration time. CONSTITUTION:AND gates 12a, 12b are provided to a pre-stage of delay registers 11b, 11c and a reset signal is inverted by an inverting circuit 13 when a reset signal is at an H level, the input of an output of an adder 15a to the delay register 11b is blocked by the AND gate 12a tentatively and similarly the input of an output of the delay register 11b to the delay register 11c is blocked by the AND gate 12b tentatively. Thus, the input to the delay registers 11b, 11c is made zero for a very small period when a reset signal keeps an H level and the effect of a false signal onto an output of a digital HPF 8 is almost avoided.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、所定期間の映像信号中
の輝度信号の高域成分レベルが最大となる位置にレンズ
を移動させる、所謂山登りオートフォーカス装置を備え
る撮像装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image pickup apparatus provided with a so-called hill-climbing autofocus device for moving a lens to a position where a high frequency component level of a luminance signal in a video signal for a predetermined period is maximum.

【０００２】[0002]

【従来の技術】ビデオカメラ等の撮像装置の山登りオー
トフォーカス方法としては、特開平３−２６８５８５号
公報（Ｈ０４Ｎ５／２３２）に開示があるように、映像
信号中の輝度信号の高域成分をアナログのＨＰＦ（ハイ
パスフィルタ）にて抽出し、この高域成分を各フィール
ド分、順次ディジタル積分してフィールド毎の焦点評価
値とし、こうして１フィールド毎に順次出力される焦点
評価値が最大となるレンズ位置にレンズを移行させるも
ので、オートフォーカス用の特別のセンサーが不要にな
る等の利点により、従来から賞用されてきた。2. Description of the Related Art As a hill-climbing autofocusing method for an image pickup device such as a video camera, as disclosed in Japanese Patent Laid-Open No. 3-268585 (H04N5 / 232), a high frequency component of a luminance signal in a video signal is analogized. HPF (high-pass filter), and the high-frequency components are sequentially digitally integrated for each field to obtain a focus evaluation value for each field. Thus, the focus evaluation value sequentially output for each field is the maximum lens. It moves the lens to the position, and it has been used for a long time because it has the advantage of not requiring a special sensor for autofocus.

【０００３】ところで、近年のディジタルＶＴＲ等、信
号処理回路のディジタル化が進行するに伴い、オートフ
ォーカス回路もディジタル化が要求されており、前記従
来のオートフォーカス回路でもアナログのＨＰＦを、デ
ィジタルフィルタに置換する必要が生じ、この置換に際
して、特にその特性や回路規模の点から、ＩＩＲ（無限
インパルス応答）型フィルタが適していると言える。By the way, with the recent progress of digitization of signal processing circuits such as digital VTRs, the autofocus circuit is also required to be digitized. In the conventional autofocus circuit, an analog HPF is used as a digital filter. It is necessary to replace the filter, and it can be said that an IIR (infinite impulse response) type filter is suitable for this replacement, particularly in terms of its characteristics and circuit scale.

【０００４】[0004]

【発明が解決しようとする課題】ところで、映像信号の
水平期間（フィールド期間）には、水平帰線のための水
平ブランキング期間が存在している。このため、例え
ば、図５の（ａ）に示すように、画面全体が真っ白で、
本来高域成分が零になるべき映像信号でも、図５の
（ｂ）に示すように、水平ブランキング期間の前後で映
像信号にエッジが存在し、このエッジによる高域成分が
ＨＰＦから出力される。このような現象はリンギングと
呼ばれる。By the way, in the horizontal period (field period) of the video signal, there is a horizontal blanking period for horizontal retrace. Therefore, for example, as shown in FIG. 5A, the entire screen is pure white,
Even in a video signal where the high frequency component is supposed to be zero, an edge exists in the video signal before and after the horizontal blanking period as shown in FIG. 5B, and the high frequency component due to this edge is output from the HPF. It Such a phenomenon is called ringing.

【０００５】特に、ディジタルＨＰＦがＩＩＲフィルタ
を含む場合、ＨＰＦ出力は振動しながら減衰していく
が、ＨＰＦの時定数が大きいと、ＨＰＦ出力が十分減衰
しないうちに積分期間に入ってしまい、偽信号となって
焦点評価値に混入し、フォーカス動作に悪影響を及ぼ
す。In particular, when the digital HPF includes an IIR filter, the HPF output is attenuated while oscillating. However, if the HPF time constant is large, the HPF output enters the integration period before it is sufficiently attenuated, resulting in a false It becomes a signal and is mixed in the focus evaluation value, which adversely affects the focus operation.

【０００６】また、回路をディジタル化した場合、消費
電力を削減するために、回路動作が必要なときにだけ回
路を動作させるためのクロックを供給し、それ以外の場
合には、クロックを停止させる手法が通常採られる。When the circuit is digitized, in order to reduce power consumption, a clock for operating the circuit is supplied only when the circuit needs to be operated. In other cases, the clock is stopped. The method is usually adopted.

【０００７】従って、オートフォーカス回路に於ても、
積分期間以外ではＨＰＦ出力は不要であるため、図６に
示すようなクロック停止期間を設けることが考えられ
る。このクロック停止期間中は、ディジタルフィルタの
遅延レジスタの内容は変化せず、クロック停止直前の映
像信号レベルと、クロック停止解除直後の映像信号のレ
ベルに差があると、図６の（ａ）で破線Ｖで示されるよ
うなエッジが存在することと実質的に同等の状況が生
じ、（ｂ）に示すようにＨＰＦからは、このエッジに対
する高域成分が出力されることになる。このＨＰＦ出力
が充分に減衰しないうちに積分期間に入ると、これが偽
信号となって、前述と同様に焦点評価値に混入し合焦動
作に誤動作が生じる。Therefore, even in the autofocus circuit,
Since the HPF output is unnecessary during periods other than the integration period, it may be possible to provide a clock stop period as shown in FIG. During this clock stop period, the contents of the delay register of the digital filter do not change and there is a difference between the video signal level immediately before the clock stop and the video signal level immediately after the clock stop is released. A situation substantially equivalent to the existence of an edge as indicated by the broken line V occurs, and the HPF outputs a high frequency component for this edge as shown in (b). If the HPF output enters the integration period before it is sufficiently attenuated, it becomes a false signal and is mixed in the focus evaluation value as in the above case, and the focusing operation malfunctions.

【０００８】[0008]

【課題を解決するための手段】本発明は、遅延レジスタ
を有し撮像映像信号の輝度信号の高域成分を抽出するデ
ィジタル・ハイパスフィルタと、この高域成分を水平ブ
ランキング期間を含まない所定積分期間にわたって積分
し、１フィールド周期で順次出力する積分手段と、この
積分出力が最大となるようにレンズの撮像素子に対する
相対位置を制御する制御手段と、水平ブランキング期間
の終了時点から積分期間の開始時点までの間に、遅延レ
ジスタの内容を特定値に設定する特定値設定手段を有す
ることを特徴とする。According to the present invention, a digital high-pass filter having a delay register for extracting a high frequency component of a luminance signal of an image pickup video signal, and a predetermined high frequency component not including a horizontal blanking period. Integrating means for performing integration over the integration period and sequentially outputting in one field cycle, control means for controlling the relative position of the lens with respect to the image pickup element so as to maximize the integrated output, and integration period from the end of the horizontal blanking period. It is characterized in that it has a specific value setting means for setting the content of the delay register to a specific value until the start time.

【０００９】また、別の手段として、遅延レジスタを有
し撮像映像信号の輝度信号の高域成分を抽出するディジ
タル・ハイパスフィルタと、水平ブランキング期間を含
む所定の停止期間の間、ディジタル・ハイパスフィルタ
の動作を停止する停止手段と、前記停止期間を含まない
所定の積分期間の間、ディジタル・ハイパスフィルタに
より抽出された高域成分を積分し、１フィールド周期で
順次出力する積分手段と、この積分出力が最大となるよ
うにレンズの撮像素子に対する相対位置を制御する制御
手段と、停止期間の終了時点から積分期間の開始時点ま
での間に、遅延レジスタの内容を特定値に設定する特定
値設定手段を有することを特徴とする。As another means, a digital high-pass filter having a delay register for extracting a high frequency component of a luminance signal of an image pickup video signal and a digital high-pass filter during a predetermined stop period including a horizontal blanking period are provided. Stop means for stopping the operation of the filter, and integrating means for integrating the high-frequency components extracted by the digital high-pass filter during a predetermined integration period not including the stop period and sequentially outputting the high-frequency components in one field period, Control means for controlling the relative position of the lens with respect to the image pickup device so that the integrated output becomes maximum, and a specific value for setting the content of the delay register to a specific value between the end time of the stop period and the start time of the integration period. It is characterized by having setting means.

【００１０】更に、特定値設定手段により遅延レジスタ
に設定される特定値は、ゼロであることを特徴とする。Further, the specific value set in the delay register by the specific value setting means is zero.

【００１１】[0011]

【作用】本発明は、上述のように構成したので、水平ブ
ランキング期間のエッジやクロック停止終了時点で発生
する偽信号の発生を抑えて、焦点評価値に偽信号が混入
するのを防ぐことができる。Since the present invention is configured as described above, it is possible to suppress the generation of the false signal generated at the edge of the horizontal blanking period or at the end of the clock stop and prevent the false signal from being mixed in the focus evaluation value. You can

【００１２】[0012]

【実施例】以下、図面に従い本発明の実施例について説
明する。まず、図２を用いて第１実施例装置の山登りオ
ートフォーカスについて説明する。Embodiments of the present invention will be described below with reference to the drawings. First, hill-climbing autofocus of the first embodiment will be described with reference to FIG.

【００１３】図２は第１実施例の全体の回路ブロック図
であり、レンズ１により結像した画像は、撮像素子を含
む撮像回路２によって、映像信号が形成され、この映像
信号の輝度信号が評価値発生回路３に入力される。FIG. 2 is an overall circuit block diagram of the first embodiment. An image formed by the lens 1 is formed into a video signal by an image pickup circuit 2 including an image pickup element, and a luminance signal of this video signal is generated. It is input to the evaluation value generation circuit 3.

【００１４】評価値発生回路３は、Ａ／Ｄ変換器７、デ
ィジタルＨＰＦ８、ディジタル積分器９、同期分離回路
４、積分期間設定回路５及びタイマー５０の一連の回路
から構成される。The evaluation value generation circuit 3 comprises a series of circuits including an A / D converter 7, a digital HPF 8, a digital integrator 9, a sync separation circuit 4, an integration period setting circuit 5 and a timer 50.

【００１５】輝度信号はＡ／Ｄ変換器７にてディジタル
値に変換され、この出力が後段のディジタルＨＰＦ８に
入力される。同時に輝度信号は、同期分離回路４にも供
給され、ここで垂直ブランキング信号（ＶＤ）及び水平
ブランキング信号（ＨＤ）が分離される。The brightness signal is converted into a digital value by the A / D converter 7, and this output is input to the digital HPF 8 in the subsequent stage. At the same time, the luminance signal is also supplied to the sync separation circuit 4, where the vertical blanking signal (VD) and the horizontal blanking signal (HD) are separated.

【００１６】ディジタル化された輝度信号は、ディジタ
ル・ハイパスフィルタ（ディジタルＨＰＦ）８にて、高
域成分（６００ＫＨＺ以上）のみが取り出され、後段の
ディジタル積分器９に入力される。このディジタル積分
器９は具体的には、図３に示すように、後段のメモリ回
路２１の記憶データと入力されるＨＰＦ８出力を加算す
る加算器１０と、この加算器の周期的な加算動作毎に得
られる加算データにて保持内容が順次更新されるメモリ
回路２１により構成され、メモリ回路２１は垂直ブラン
キング期間にリセットされ、このリセット直前の保持デ
ータが該当フィールドの焦点評価値として出力される。
尚、加算器１０での加算動作は、積分期間中にのみ実行
され、加算周期はＡ／Ｄ変換器７のデータサンプリング
周期に一致する。A digital high-pass filter (digital HPF) 8 extracts only high-frequency components (600 KHZ or more) from the digitized luminance signal, and inputs them to a digital integrator 9 in the subsequent stage. Specifically, the digital integrator 9 includes, as shown in FIG. 3, an adder 10 for adding the stored data of the memory circuit 21 in the subsequent stage to the input HPF8 output, and a periodic addition operation of the adder. The memory circuit 21 is configured so that the stored content is sequentially updated with the added data obtained in step S1. The memory circuit 21 is reset in the vertical blanking period, and the stored data immediately before the reset is output as the focus evaluation value of the corresponding field. .
The addition operation in the adder 10 is executed only during the integration period, and the addition cycle matches the data sampling cycle of the A / D converter 7.

【００１７】こうして１フィールド毎に得られる１フィ
ールド分の焦点評価値は、山登り制御回路３０に供給さ
れる。この山登り制御回路３０は、最大値メモリ３１、
比較回路３２、３６、レンズ位置メモリ３４、モータ制
御回路３５より構成され、モータ制御回路３５は初期状
態としてフォーカスモータ４０を焦点評価値が増加する
方向に回転させてレンズ１を一方向に移動させ、このレ
ンズ移動時に最大値メモリ３１にはそれまでの焦点評価
値の最大値が最大評価値として記憶され、比較回路３２
はこの最大評価値と最新の焦点評価値を比較して、最新
焦点評価値が最大評価値より大きい場合に制御信号Ｓ１
を最大値メモリ３１及びレンズ位置メモリ３４に供給す
る。最大値メモリ３１はこの制御信号Ｓ１を受けると、
最新の焦点評価値にて最大評価値を更新する。The focus evaluation value for one field thus obtained for each field is supplied to the hill climbing control circuit 30. This hill climbing control circuit 30 has a maximum value memory 31,
Comparing circuits 32 and 36, a lens position memory 34, and a motor control circuit 35, the motor control circuit 35 rotates the focus motor 40 in the direction in which the focus evaluation value increases to move the lens 1 in one direction as an initial state. During the movement of the lens, the maximum value memory 31 stores the maximum value of the focus evaluation values up to that point as the maximum evaluation value.
Compares the maximum evaluation value with the latest focus evaluation value, and when the latest focus evaluation value is larger than the maximum evaluation value, the control signal S1
Is supplied to the maximum value memory 31 and the lens position memory 34. When the maximum value memory 31 receives this control signal S1,
The maximum evaluation value is updated with the latest focus evaluation value.

【００１８】一方、レンズ位置メモリ３４は最大評価値
が得られる時のレンズ位置を記憶するためのもので、具
体的には、レンズ１を光軸方向に進退させるフォーカス
モータ４０の回転量を正転時に加算し、逆転時に減算す
ることによりレンズ位置を検知する位置検知回路３３か
らのレンズ位置情報を入力し、制御信号Ｓ１が入力され
たときに、この時点でのレンズ位置を記憶する。On the other hand, the lens position memory 34 is for storing the lens position when the maximum evaluation value is obtained. Specifically, the rotation amount of the focus motor 40 for moving the lens 1 back and forth in the optical axis direction is positive. The lens position information is input from the position detection circuit 33 that detects the lens position by adding during rotation and subtracting during reverse rotation, and when the control signal S1 is input, the lens position at this point is stored.

【００１９】また、比較回路３２は、最新の焦点評価値
がピークを越えて、減少傾向になった場合に、最大評価
値から最新の焦点評価値が閾値Ｍだけ落ち込んだことも
検知し、この落ち込みが認められた時に、制御信号Ｓ２
をモータ制御回路３５に供給する。モータ制御回路３５
はこの制御信号Ｓ２を受けると、フォーカスモータ４０
を逆転させて比較回路３６の比較結果を監視する。Further, the comparison circuit 32 detects that the latest focus evaluation value has dropped from the maximum evaluation value by the threshold value M when the latest focus evaluation value exceeds the peak and tends to decrease. When the depression is recognized, the control signal S2
Is supplied to the motor control circuit 35. Motor control circuit 35
Receives the control signal S2, the focus motor 40
Is reversed and the comparison result of the comparison circuit 36 is monitored.

【００２０】比較回路３６は現在のモータ位置情報とレ
ンズ位置メモリ３４に記憶されている最大評価値が得ら
れたレンズ位置を比較し、レンズ１が位置メモリ３４に
記憶されるレンズ位置に戻ったときに制御信号Ｓ３を比
較結果としてモータ制御回路３５に出力し、モータ制御
回路３５はこの制御信号Ｓ３が入力されると、フォーカ
スモータ４０を停止させる。これらの一連の回路動作に
より、図４のようにレンズ位置は焦点評価値の頂点が生
じる位置に最終的に停止されることになり、これが合焦
点となる。The comparison circuit 36 compares the current motor position information with the lens position for which the maximum evaluation value stored in the lens position memory 34 is obtained, and the lens 1 returns to the lens position stored in the position memory 34. At this time, the control signal S3 is output to the motor control circuit 35 as a comparison result, and when the control signal S3 is input, the motor control circuit 35 stops the focus motor 40. By these series of circuit operations, the lens position is finally stopped at the position where the apex of the focus evaluation value occurs, as shown in FIG. 4, and this becomes the in-focus point.

【００２１】次に、図１を参照にして、前述のディジタ
ルＨＰＦ８の構成及び動作をより詳細に説明する。ディ
ジタルＨＰＦ８は、Ａ／Ｄ変換器７の出力、即ちディジ
タル輝度信号が入力される遅延レジスタ１１ａとこの遅
延レジスタ１１ａの出力からこの遅延レジスタ１１ａへ
の入力を減算する減算器１４により構成されるＦＩＲフ
ィルタ（有限インパルス応答型フィルタ）と、このＦＩ
Ｒフィルタ出力と後段の加算器１５ｂ出力を加算する加
算器１５ａと、この加算器１５ａ出力が一方の入力とな
るＡＮＤゲート１２ａと、このＡＮＤゲート１２ａ出力
が入力される遅延レジスタ１１ｂ、この遅延レジスタ１
１ｂ出力が一方の入力となるＡＮＤゲート１２ｂ、ＡＮ
Ｄゲート１２ｂ出力が入力される遅延レジスタ１１ｃ、
この遅延レジスタ１１ｃ出力から遅延レジスタ１１ｂ出
力を減算する減算器１６、遅延レジスタ１１ｂ出力を利
得ａ１で増幅するアンプ５１、遅延レジスタ１１ｃ出力
を利得ａ２で増幅するアンプ５２、アンプ５１、５２出
力を加算し、この加算出力を加算器１５ａに出力する加
算器１５ｂからなり、これら３個の遅延レジスタと各加
算器及び減算器によって、数１に示すような伝達関数Ｈ
（Ｚ）のＨＰＦが構成される。Next, with reference to FIG. 1, the configuration and operation of the above digital HPF 8 will be described in more detail. The digital HPF 8 is a FIR configured by a delay register 11a to which the output of the A / D converter 7, that is, a digital luminance signal is input, and a subtracter 14 which subtracts the input to the delay register 11a from the output of the delay register 11a. Filter (finite impulse response type filter) and this FI
An adder 15a for adding the output of the R filter and the output of the adder 15b in the subsequent stage, an AND gate 12a having the output of the adder 15a as one input, a delay register 11b to which the output of the AND gate 12a is input, and this delay register 1
AND gate 12b, 1b of which 1b output is one input
The delay register 11c to which the output of the D gate 12b is input,
A subtracter 16 for subtracting the output of the delay register 11b from the output of the delay register 11c, an amplifier 51 for amplifying the output of the delay register 11b with a gain a1, an amplifier 52 for amplifying the output of the delay register 11c with a gain a2, and the outputs of amplifiers 51 and 52 are added. The adder 15b outputs the added output to the adder 15a, and the transfer function H as shown in Formula 1 is obtained by the three delay registers, the adders and the subtractors.
The HPF of (Z) is constructed.

【００２２】このうち、遅延レジスタ１１ａと減算器１
４、遅延レジスタ１１ｃと減算器１６が夫々ＦＩＲフィ
ルタを構成している。また、遅延レジスタ１５ａから遅
延レジスタ１１ｃに至る鎖線で囲まれた部分でＩＩＲフ
ィルタ（無限インパルス応答型フィルタ）が構成されて
いる。Of these, the delay register 11a and the subtractor 1
4. The delay register 11c and the subtractor 16 respectively form an FIR filter. An IIR filter (infinite impulse response type filter) is constituted by a portion surrounded by a chain line from the delay register 15a to the delay register 11c.

【００２３】[0023]

【数１】 [Equation 1]

【００２４】また、リセット信号が反転回路１３を経
て、ＡＮＤゲート１２ａ、１２ｂの夫々の１つの入力と
なっている。このリセット信号は水平ブランキング期間
の終了後の所定時間Ｔ２後に入力され、これは同期分離
回路４から得られた水平ブランキング信号（ＨＤ）を入
力とし、この同期信号の終端エッジから時間Ｔ２を計時
するタイマー回路２３から発せられる。尚、この時間Ｔ
２によるリセット信号の発生タイミングは、図５から明
らかなように積分期間の開始点よりも前になるように、
また図６から明らかなようにクロック停止期間の終了点
よりも後になるように設定されている。Further, the reset signal passes through the inverting circuit 13 and becomes one input to each of the AND gates 12a and 12b. This reset signal is input after a predetermined time T2 after the end of the horizontal blanking period, which receives the horizontal blanking signal (HD) obtained from the sync separation circuit 4, and the time T2 from the terminal edge of this sync signal. It is issued from a timer circuit 23 that keeps time. This time T
As is clear from FIG. 5, the timing of generation of the reset signal by 2 is before the start point of the integration period.
Further, as is clear from FIG. 6, it is set to be after the end point of the clock stop period.

【００２５】ところで、一般にＦＩＲフィルタへ変動の
ない一定レベルの入力信号が、ＦＩＲフィルタを構成す
る遅延レジスタでの遅延時間の合計に相当する時間だけ
供給され続けると、その出力信号は一定値に収束する。
特にＦＩＲフィルタにＨＰＦの機能を行わせる場合に
は、その出力は零に収束する。従って、本実施例の様に
遅延レジスタ１１ａと、減算器１４によって構成され、
ＨＰＦの機能を果たすＦＩＲフィルタに一定レベルの輝
度信号が、遅延レジスタ１１ａでの遅延時間分供給され
続けると、その出力信号は零に収束する。この遅延時間
はディジタルＨＰＦ５を駆動するクロックの１周期に相
当する極めて短い時間であるため、特に問題にはならな
い。By the way, in general, when an input signal of a constant level without fluctuation is continuously supplied to the FIR filter for a time corresponding to the total delay time in the delay registers constituting the FIR filter, the output signal thereof converges to a constant value. To do.
In particular, when the FIR filter is made to perform the function of HPF, its output converges to zero. Therefore, as in the present embodiment, the delay register 11a and the subtractor 14 are used.
When a constant level luminance signal is continuously supplied to the FIR filter which functions as the HPF for the delay time in the delay register 11a, the output signal thereof converges to zero. Since this delay time is an extremely short time corresponding to one cycle of the clock that drives the digital HPF 5, there is no particular problem.

【００２６】一方、同じくＨＰＦの機能を果たすＩＩＲ
フィルタ１７は、前段のＦＩＲフィルタにより入力が零
に収束されても、その構成上、ＦＩＲフィルタが収束す
るような短時間では、その出力が零に収束しない。そこ
で、積分開始タイミングの直前で、強制的に遅延レジス
タ１１ｂ、１１ｃの入力を強制的に零にすれば、その出
力を速やかに零に収束させて、ディジタルＨＰＦ５の出
力を零に収束させ、従来例に示した偽信号の発生を抑え
ることができる。On the other hand, the IIR which also functions as an HPF
Even if the input of the filter 17 is converged to zero by the FIR filter of the previous stage, the output of the filter 17 does not converge to zero in such a short time that the FIR filter converges. Therefore, just before the integration start timing, if the inputs of the delay registers 11b and 11c are forcibly set to zero, the output thereof is quickly converged to zero, and the output of the digital HPF 5 is converged to zero. The generation of the false signal shown in the example can be suppressed.

【００２７】そこで、本実施例では、遅延レジスタ１１
ｂ及び１１ｃの前段にＡＮＤゲート１２ａ、１２ｂを設
け、リセット信号がＨレベルの時にこのリセット信号が
反転回路１３で反転されて、一時的にＡＮＤゲート１２
ａが加算器１５ａ出力の遅延レジスタ１１ｂへの入力を
阻止し、同様に一時的にＡＮＤゲート１２ｂが遅延レジ
スタ１１ｂ出力の遅延レジスタ１１ｃへの入力を阻止す
る。従って、リセット信号がＨレベルを維持する僅かな
期間に遅延レジスタ１１ｂ、１１ｃの入力は零となり、
ディジタルＨＰＦ８の出力に偽信号の影響はほとんど回
避される。Therefore, in this embodiment, the delay register 11 is used.
AND gates 12a and 12b are provided in front of b and 11c, and when the reset signal is at the H level, the reset signal is inverted by the inverting circuit 13, and the AND gate 12 is temporarily turned on.
a blocks the output of the adder 15a to the delay register 11b, and similarly the AND gate 12b temporarily blocks the output of the delay register 11b to the delay register 11c. Therefore, the input of the delay registers 11b and 11c becomes zero during the slight period when the reset signal maintains the H level,
The influence of spurious signals on the output of the digital HPF 8 is almost avoided.

【００２８】例えば、図５のように水平ブランキングの
直後に映像信号が高レベルとなることにより（ｂ）のよ
うにＨＰＦ出力に偽信号が生じる可能性があるときに、
（ｃ）のリセット信号を付与することにより、（ｄ）に
示すようにＨＰＦ８出力に、積分期間中に偽信号が存在
することが抑えられる。For example, as shown in FIG. 5, when the video signal becomes high level immediately after horizontal blanking, a false signal may occur in the HPF output as shown in (b).
By providing the reset signal of (c), it is possible to suppress the presence of a false signal in the HPF8 output during the integration period as shown in (d).

【００２９】また、図６のようにクロック停止終了に伴
い偽信号が生じるときにも、積分期間前の（ｃ）のリセ
ット信号の付与によりＨＰＦ８出力には（ｄ）に示す様
に偽信号は存在しない。尚、この図６において、積分期
間中にＨＰＦ８出力が存在するが、これは被写体自体の
模様により映像信号が黒レベルから白レベルに急激に立
ち上がることにより高域成分が生じていることに起因
し、これは本来、焦点評価値として寄与すべき情報であ
る。Further, as shown in FIG. 6, even when a false signal is generated due to the end of clock stop, a false signal is generated in the HPF8 output as shown in (d) by applying the reset signal of (c) before the integration period. not exist. In FIG. 6, the HPF8 output is present during the integration period. This is because the high frequency component is generated due to the image signal abruptly rising from the black level to the white level due to the pattern of the subject itself. , This is information that should originally contribute as a focus evaluation value.

【００３０】尚、積分器９での積分期間は、撮像画面の
中央に設定された長方形のフォーカスエリアの範囲内で
の映像信号の高域成分を抽出する為に、このフォーカス
エリア内に対応する期間に設定され、画面の上端や下端
近傍のように、フォーカスエリアが存在しない走査ライ
ンでは積分期間は零に設定されて実質的に積分は為され
ず、フォーカスエリアが存在する走査ラインでは積分期
間は所定期間に設定される。このライン毎の積分期間の
設定は同期分離回路４からの垂直及び水平ブランキング
信号に基づいて決定される。The integration period of the integrator 9 corresponds to the high frequency component of the video signal within the rectangular focus area set at the center of the image pickup screen, in order to extract the high frequency component. Is set to the period, and the integration period is set to zero in a scan line where the focus area does not exist, such as near the top or bottom of the screen, and integration is not performed substantially, and the integration period does not occur in the scan line where the focus area exists. Is set to a predetermined period. The setting of the integration period for each line is determined based on the vertical and horizontal blanking signals from the sync separation circuit 4.

【００３１】以上のように、第１実施例は、遅延レジス
タ１１ｂ、１１ｃにリセット信号に応じて強制的に零を
設定することにより、ＩＩＲフィルタ１７をリセットし
て、積分期間前にフィルタ出力を零に収束させようとす
るものである。As described above, in the first embodiment, the IIR filter 17 is reset by forcibly setting zero in the delay registers 11b and 11c according to the reset signal, and the filter output is output before the integration period. It tries to converge to zero.

【００３２】次に図７を参照にして本発明の第２実施例
について説明する。図７は第２実施例によるオートフォ
ーカス装置の全体構成を示すブロック図である。この図
７に示された第２実施例は、以下の点で、図２に示され
た第１実施例によるオートフォーカス装置と異なってお
り、共通部分については説明を省略する。図７の装置で
は、焦点評価値発生回路１０３は、停止信号発生装置１
１８、インバータ１１９、ＡＮＤゲート１２０、及びリ
セット信号発生回路１２１を備える。Next, a second embodiment of the present invention will be described with reference to FIG. FIG. 7 is a block diagram showing the overall configuration of the autofocus device according to the second embodiment. The second embodiment shown in FIG. 7 is different from the autofocus device according to the first embodiment shown in FIG. 2 in the following points, and description of common parts will be omitted. In the apparatus of FIG. 7, the focus evaluation value generating circuit 103 includes the stop signal generating apparatus 1
18, an inverter 119, an AND gate 120, and a reset signal generation circuit 121.

【００３３】停止信号発生回路１１８は、同期分離回路
４から供給される水平同期信号ＨＳの立ち上がり及び立
ち下がりに応答して、水平ブランキング期間を含む所定
の停止期間の間、Ｈレベルの停止信号ＳＴを発生する。
リセット信号発生回路１２１は、停止信号発生回路１１
８から供給される停止信号ＳＴが立ち下がると、Ｈレベ
ルのリセット信号ＲＳを発生する。The stop signal generating circuit 118 is responsive to the rising and falling of the horizontal synchronizing signal HS supplied from the sync separating circuit 4 for a predetermined stopping period including the horizontal blanking period to stop the H level signal. Generate ST.
The reset signal generation circuit 121 includes the stop signal generation circuit 11
When the stop signal ST supplied from 8 falls, the H level reset signal RS is generated.

【００３４】図８は、この第２実施例によるオートフォ
ーカス装置の主たる動作を示すタイミングチャートであ
る。FIG. 8 is a timing chart showing the main operation of the autofocus device according to the second embodiment.

【００３５】この第２実施例に従うと、映像信号の中の
水平ブランキング期間による立ち下がり及び立ち上がり
に応答して、停止信号ＳＴが停止信号発生回路１８によ
って生成される。停止信号ＳＴは、水平ブランキング期
間を含む所定の停止期間の間、Ｈレベルになる。即ち、
停止信号ＳＴは、水平ブランキング期間の開始時点より
も少し前の時点で立ち上がり、水平ブランキング期間の
終了時点よりも少し後の時点で立ち下がる。According to the second embodiment, the stop signal ST is generated by the stop signal generation circuit 18 in response to the falling and rising of the video signal due to the horizontal blanking period. The stop signal ST is at the H level during a predetermined stop period including the horizontal blanking period. That is,
The stop signal ST rises just before the start of the horizontal blanking period and falls shortly after the end of the horizontal blanking period.

【００３６】この停止信号ＳＴはインバータ１１９を介
してＡＮＤゲート１２０に与えられる。これによりＡＮ
Ｄゲート１２０は非導通状態となり、クロック信号ＣＬ
がディジタルＨＰＦ８に供給されるのを阻止する。その
ため、このディジタルＨＰＦ８の動作は所定の停止期間
の間、停止される。The stop signal ST is given to the AND gate 120 via the inverter 119. This makes AN
The D gate 120 becomes non-conductive, and the clock signal CL
Are supplied to the digital HPF 8. Therefore, the operation of this digital HPF 8 is stopped for a predetermined stop period.

【００３７】一方、停止信号ＳＴはリセット信号発生回
路１２１にも与えられ、リセット信号発生回路１２１は
この停止信号ＳＴが立ち下がると同時にＨレベルのリセ
ット信号ＲＳを生成する。リセット信号ＲＳは、水平ブ
ランキング期間の終了時点から積分期間の開始時点まで
の間、さらに詳しくは停止期間の終了時点から積分期間
の開始時点までの間に生成される。On the other hand, the stop signal ST is also given to the reset signal generation circuit 121, and the reset signal generation circuit 121 generates the H-level reset signal RS at the same time when the stop signal ST falls. The reset signal RS is generated from the end of the horizontal blanking period to the start of the integration period, and more specifically, from the end of the stop period to the start of the integration period.

【００３８】このリセット信号ＲＳは、前記第１実施例
と同様に、ディジタルＨＰＦ８における反転回路１３を
介してＡＮＤゲート１２ａ及び１２ｂに与えられ、これ
によりディジタルＨＰＦ８はリセットされる。そのた
め、ディジタルＨＰＦ８の動作が開始されるときに生じ
得るリンギングは消滅する。従って、リンギングの一部
が偽信号としてディジタル積分器９によって積分される
ことはないので、正確なオートフォーカス動作が行われ
得る。The reset signal RS is applied to the AND gates 12a and 12b through the inverting circuit 13 in the digital HPF 8 as in the first embodiment, and the digital HPF 8 is reset by this. Therefore, the ringing that may occur when the operation of the digital HPF 8 is started disappears. Therefore, since a part of the ringing is not integrated by the digital integrator 9 as a false signal, an accurate autofocus operation can be performed.

【００３９】また、図８に示すように、積分期間中に被
写体自体の模様などに従って映像信号が黒レベルから白
レベルに急激に立ち上がると、その立ち上がりによる高
域成分がＨＰＦ８によって抽出され、出力される。そし
て、この高域成分のレベルはディジタル積分器９によっ
て積分され、焦点評価値として１フィールド毎に順次山
登り制御回路３０に供給される。Further, as shown in FIG. 8, when the video signal sharply rises from the black level to the white level according to the pattern of the subject itself during the integration period, the high frequency component due to the rise is extracted by the HPF 8 and output. It Then, the level of this high frequency component is integrated by the digital integrator 9 and sequentially supplied to the hill climbing control circuit 30 as a focus evaluation value for each field.

【００４０】また、この第２実施例によれば、このディ
ジタルＨＰＦ８の動作は、積分期間以外の必要のない期
間の間、停止されるので、その消費電力は低減され得
る。特に、停止期間の終了時点でリンギングが生じない
ので、停止期間は長く設定され得る。Further, according to the second embodiment, the operation of the digital HPF 8 is stopped during the unnecessary period other than the integration period, so that the power consumption can be reduced. In particular, since no ringing occurs at the end of the suspension period, the suspension period can be set long.

【００４１】尚、この第２実施例において、停止信号発
生回路１１８、インバ−タ１１９及びＡＮＤゲート１２
０は、水平ブランキング期間を含む所定の停止期間の
間、ディジタルＨＰＦ８の動作を停止する停止手段を構
成する。リセット信号発生回路１２１と、ディジタルＨ
ＰＦ８における反転回路１３並びにＡＮＤゲート１２ａ
及び１２ｂは、停止期間の終了時点から積分期間の開始
時点までの間、ディジタルＨＰＦ８をリセットするリセ
ット手段を構成する。In the second embodiment, the stop signal generating circuit 118, the inverter 119 and the AND gate 12 are also provided.
0 constitutes stop means for stopping the operation of the digital HPF 8 during a predetermined stop period including the horizontal blanking period. Reset signal generation circuit 121 and digital H
Inversion circuit 13 and AND gate 12a in PF8
And 12b constitute reset means for resetting the digital HPF 8 from the end time of the stop period to the start time of the integration period.

【００４２】また図９は、本発明の第３実施例によるオ
ートフォーカス装置におけるディジタルＨＰＦの全体構
成を示すブロック図である。FIG. 9 is a block diagram showing the overall structure of the digital HPF in the autofocus device according to the third embodiment of the present invention.

【００４３】図９において、ディジタルＨＰＦ８０は、
前記ディジタルＨＰＦ８と同様に、２つの遅延レジスタ
１１ｂ及び１１ｃと、２つの増幅器５１及び５２と、２
つの加算器１５ａ及び１５ｂとを備える。In FIG. 9, the digital HPF 80 is
As with the digital HPF 8, two delay registers 11b and 11c, two amplifiers 51 and 52, and 2
Two adders 15a and 15b are provided.

【００４４】このディジタルＨＰＦ８０は更に前記ディ
ジタルＨＰＦ８におけるＡＮＤゲ−ト１２ａ及び１２ｂ
の代わりに、２つの設定レジスタ５４及び５５と、２つ
のセレクタ１１２ａ及び１１２ｂとを備える。The digital HPF 80 further includes AND gates 12a and 12b in the digital HPF 8.
Instead of two, two setting registers 54 and 55 and two selectors 112a and 112b are provided.

【００４５】ここで、遅延レジスタ１１ｂ及び１１ｃ
と、増幅器５１及び５２と、加算器１５ａ及び１５ｂ
と、設定レジスタ５４及び５５と、セレクタ１１２ａ及
び１１２ｂによりＩＩＲフィルタ１１７が構成される。Here, the delay registers 11b and 11c
, Amplifiers 51 and 52, and adders 15a and 15b
An IIR filter 117 is configured by the setting registers 54 and 55, and the selectors 112a and 112b.

【００４６】設定レジスタ５４及び５５は、後述する特
定値Ｒ１及びＲ２を保持する。セレクタ１１２ａは、反
転回路１３を介して与えられるリセット信号ＲＳに応答
して、加算器１５ａからの出力信号か設定レジスタ５４
の特定値Ｒ１かのいずれか一方を選択する。セレクタ１
１２ｂは、反転回路１３を介して与えられるリセット信
号ＲＳに応答して、遅延レジスタ１１ｂからの出力信号
か設定レジスタ５５の特定値Ｒ２のいずれか一方を選択
する。The setting registers 54 and 55 hold specific values R1 and R2 described later. The selector 112a is responsive to the reset signal RS provided through the inverting circuit 13 to output the output signal from the adder 15a or the setting register 54.
Either one of the specific values R1 is selected. Selector 1
12b selects either the output signal from the delay register 11b or the specific value R2 of the setting register 55 in response to the reset signal RS given through the inverting circuit 13.

【００４７】このディジタルＨＰＦ８０は更に増幅器５
０と、２つの加算器１１６及び５３とを備える。This digital HPF 80 further includes an amplifier 5
0 and two adders 116 and 53 are provided.

【００４８】増幅器５０は遅延レジスタ１１ｂからの出
力信号を利得ａ３で増幅する。加算器１１６は遅延レジ
スタ１１ｃからの出力信号と増幅器５０からの出力信号
とを加算する。加算器５３は、加算器１１６からの出力
信号と遅延レジスタ１１ｂへセレクタ１１２ａを介して
与えられるべき加算器１５ａからの出力信号とを加算す
る。The amplifier 50 amplifies the output signal from the delay register 11b with a gain a3. The adder 116 adds the output signal from the delay register 11c and the output signal from the amplifier 50. The adder 53 adds the output signal from the adder 116 and the output signal from the adder 15a to be given to the delay register 11b via the selector 112a.

【００４９】ここで、遅延レジスタ１１ｃ及び加算器１
１６によりＦＩＲフィルタが構成される。また、遅延レ
ジスタ１１ｂ及び加算器５３によりＦＩＲフィルタが構
成される。Here, the delay register 11c and the adder 1
An FIR filter is constituted by 16. Further, the delay register 11b and the adder 53 constitute an FIR filter.

【００５０】但し、このディジタルＨＰＦ８０は、前記
ディジタルＨＰＦ８と異なり、ＩＩＲフィルタ１１７の
前段にＦＩＲフィルタを備えていない。そのため、この
ディジタルＨＰＦ８０に一定レベルのディジタル輝度信
号が与えられたとしても、ＩＩＲフィルタ１１７におけ
る遅延レジスタ１１ｂ及び１１ｃの値は零に収束しな
い。However, unlike the digital HPF 8 described above, the digital HPF 80 does not include an FIR filter before the IIR filter 117. Therefore, even if a constant level digital luminance signal is given to the digital HPF 80, the values of the delay registers 11b and 11c in the IIR filter 117 do not converge to zero.

【００５１】尚、遅延レジスタ１１ｃ及び加算器１１
６、並びに遅延レジスタ１１ｂ及び加算器５３により２
つのＦＩＲフィルタが構成されているので、このディジ
タルＨＰＦ８０に一定レベルのディジタル輝度信号が供
給されると、その出力信号ＹＨは零に収束するはずであ
る。Incidentally, the delay register 11c and the adder 11
6 and 2 by the delay register 11b and the adder 53
Since one FIR filter is constructed, when a digital luminance signal of a constant level is supplied to this digital HPF 80, its output signal YH should converge to zero.

【００５２】ここで、このディジタルＨＰＦ８０に一定
レベルのディジタル輝度信号が与えられたとき、遅延レ
ジスタ１１ｂ及び１１ｃの値が収束すべき特定値につい
て例を挙げて説明する。Here, a specific value to which the values of the delay registers 11b and 11c should converge when a digital luminance signal of a constant level is given to the digital HPF 80 will be described by way of example.

【００５３】加算器１５ａの入力信号、つまりＡ／Ｄ変
換器４から供給されるディジタル輝度信号をＸ（ｉ）と
し、この加算器１５ａの出力信号Ｚ（ｉ）とする。加算
器５３の出力信号、つまりこのディジタルＨＰＦ８０か
ら出力される輝度信号の高域成分信号ＹＨをＹ（ｉ）と
する。The input signal of the adder 15a, that is, the digital luminance signal supplied from the A / D converter 4 is X (i), and the output signal Z (i) of the adder 15a. The output signal of the adder 53, that is, the high frequency component signal YH of the luminance signal output from the digital HPF 80 is defined as Y (i).

【００５４】この場合、遅延レジスタ１１ｂの出力信号
はＺ（ｉ−１）と表され、遅延レジスタ１１ｃの出力信
号はＺ（ｉ−２）と表される。これにより数２の式が成
立する。In this case, the output signal of the delay register 11b is represented by Z (i-1), and the output signal of the delay register 11c is represented by Z (i-2). As a result, the equation of Formula 2 is established.

【００５５】[0055]

【数２】 [Equation 2]

【００５６】ところで、図８に示すように、積分期間の
開始時点が映像信号の有効期間の開始時点よりも前の場
合は、ディジタルＨＰＦ８０への入力信号Ｘ（ｉ）は、
ディジタルＨＰＦ８０へのクロック信号の停止期間中に
予め決められたセットアップ値になっている。By the way, as shown in FIG. 8, when the start time of the integration period is before the start time of the effective period of the video signal, the input signal X (i) to the digital HPF 80 is:
It has a predetermined setup value during the stop period of the clock signal to the digital HPF 80.

【００５７】例えば、増幅器５１、５２及び５０の利得
ａ１、ａ２及びａ３を夫々１．５、−０．６２５及び−
２．０とし、さらに加算器１５ａの入力信号Ｘ（ｉ）を
セットアップ値Ｃ（ｉ＝０〜∞）とすれば、数２により
数３の式が成立する。For example, the gains a1, a2 and a3 of the amplifiers 51, 52 and 50 are 1.5, -0.625 and-, respectively.
When the input signal X (i) of the adder 15a is set to the setup value C (i = 0 to ∞), the equation 2 is satisfied by the equation 2.

【００５８】[0058]

【数３】 [Equation 3]

【００５９】この数３より明らかなように、一定レベル
のセットアップ値Ｃが与えられると、遅延レジスタ１１
ｂ及び１１ｃの値はセットアップ値Ｃの８倍の値に収束
する。As is clear from the equation (3), when the setup value C of a constant level is given, the delay register 11
The values of b and 11c converge to eight times the setup value C.

【００６０】従って、予め設定レジスタ５４及び５５の
中に前記値８Ｃが特定値として設定され、リセット信号
発生回路１２１からのリセット信号ＲＳに応答してセレ
クタ１１２ａ及び１１２ｂによって設定レジスタ５４及
び５５が選択されると、遅延レジスタ１１ｂ及び１１ｃ
の中に特定値８Ｃが設定される。これにより、ＩＩＲフ
ィルタ１１７の状態は一定レベルの入力信号Ｘ（ｉ）が
与えられ、かつその出力信号Ｚ（ｉ−２）が収束した時
と同じになる。Therefore, the value 8C is preset as a specific value in the setting registers 54 and 55, and the setting registers 54 and 55 are selected by the selectors 112a and 112b in response to the reset signal RS from the reset signal generating circuit 121. Then, the delay registers 11b and 11c
A specific value 8C is set in. As a result, the state of the IIR filter 117 becomes the same as when the input signal X (i) of a constant level is given and the output signal Z (i-2) thereof converges.

【００６１】換言すれば、このＩＩＲフィルタ１１７へ
一定レベルの入力信号Ｘ（ｉ）が供給されたときに、Ｉ
ＩＲフィルタ１１７がその収束時に生成すべきＺ（ｉ−
２）が、特定値８Ｃとして水平ブランキング期間の終了
時点から積分期間の開始時点までの間に遅延レジスタ１
１ｂ及び１１ｃの中に設定されることにより、このディ
ジタルＨＰＦ８０はリセットされることになる。In other words, when the IIR filter 117 is supplied with the input signal X (i) of a constant level,
The IR filter 117 should generate Z (i-
2) is a specific value 8C, which is a delay register 1 between the end of the horizontal blanking period and the start of the integration period.
By being set in 1b and 11c, this digital HPF 80 will be reset.

【００６２】従って、前記第２実施例と同様に停止期間
の終了時点においてリンギングは生じない。そのため、
リンギングの一部が偽信号としてディジタル積分器９に
よって積分されることはないので、正確なオートフォー
カス動作が行われ得る。Therefore, as in the second embodiment, ringing does not occur at the end of the suspension period. for that reason,
Since a part of the ringing is not integrated as a false signal by the digital integrator 9, an accurate autofocus operation can be performed.

【００６３】以上のように、この第３実施例の如く、Ｉ
ＩＲフィルタの前段にＦＩＲフィルタが設けられていな
い場合は、そのＩＩＲフィルタ１１７へ一定レベルの入
力信号が供給されたときに、そのＩＩＲフィルタ１１７
がその収束時に生成すべき出力信号を特定値として、水
平ブランキング期間の終了時点から積分期間の開始時点
までの間に、遅延レジスタ１１ｂ及び１１ｃの中に設定
するように構成してもよい。As described above, as in the third embodiment, I
When the FIR filter is not provided in the preceding stage of the IR filter, when the IIR filter 117 is supplied with an input signal of a constant level, the IIR filter 117
May be set in the delay registers 11b and 11c between the end point of the horizontal blanking period and the start point of the integration period, using the output signal to be generated at the time of convergence as a specific value.

【００６４】また、図１０は、本発明の第４実施例によ
るオートフォーカス装置におけるディジタルＨＰＦの全
体構成を示す図である。FIG. 10 is a diagram showing the overall structure of the digital HPF in the autofocus device according to the fourth embodiment of the present invention.

【００６５】この図１０において、ディジタルＨＰＦ８
１は、前記ディジタルＨＰＦ８０における設定レジスタ
５４及び５５の代わりに、ラッチ回路５７及び増幅器５
６を備える。In FIG. 10, the digital HPF 8
1 is a latch circuit 57 and an amplifier 5 instead of the setting registers 54 and 55 in the digital HPF 80.
6 is provided.

【００６６】ラッチ回路５７はリセット信号ＲＳの立ち
上がりに応答してディジタル輝度信号をラッチし、同時
にその輝度信号を増幅器５６に与える。増幅器５６は、
その与えられた輝度信号を利得ａ４（ここで、利得ａ４
は８とする）で増幅し、セレクタ１１２ａ及び１１２ｂ
を介して遅延レジスタ１１ｂ及び１１ｃに与える。The latch circuit 57 latches the digital luminance signal in response to the rising edge of the reset signal RS and, at the same time, supplies the luminance signal to the amplifier 56. The amplifier 56 is
The given luminance signal is converted to gain a4 (here, gain a4
Is set to 8), and the selectors 112a and 112b are amplified.
To the delay registers 11b and 11c via.

【００６７】前記第３実施例においては、クロック信号
の停止期間中に映像信号は予め決められたセットアップ
値Ｃに設定されるため、遅延レジスタ１１ｂ及び１１ｃ
に設定されるべき特定値は１種類だけである。In the third embodiment, since the video signal is set to the predetermined setup value C during the stop period of the clock signal, the delay registers 11b and 11c are set.
There is only one type of specific value that should be set to.

【００６８】しかしながら、映像信号がセットアップ値
に設定されない場合は、遅延レジスタ１１ｂ及び１１ｃ
に設定されるべき特定値は複数種類になり得る。However, when the video signal is not set to the setup value, the delay registers 11b and 11c are used.
There can be multiple types of specific values to be set for.

【００６９】本第４実施例によれば、リセット信号ＲＳ
に応答してその時のディジタル輝度信号レベルの８倍の
値が常に遅延レジスタ１１ｂ及び１１ｃに設定されるの
で、このディジタルＨＰＦ８１への入力信号が予め決め
られたセットアップ値でない場合であっても、ディジタ
ルＨＰＦ８１を駆動するクロック信号の停止期間の終了
時点においてリンギングが生じることはない。従って、
リンギングの一部が偽信号として積分されることもない
ので、正確なオートフォーカス動作が行われ得る。According to the fourth embodiment, the reset signal RS
In response to this, a value of 8 times the digital luminance signal level at that time is always set in the delay registers 11b and 11c. Therefore, even if the input signal to this digital HPF 81 is not a preset setup value, No ringing occurs at the end of the stop period of the clock signal that drives the HPF 81. Therefore,
Since part of the ringing is not integrated as a false signal, accurate autofocus operation can be performed.

【００７０】尚、前記第１実施例では、入力信号が一定
レベルの場合に、出力信号がＩＩＲフィルタに比べて短
時間に一定レベルに収束するＦＩＲフィルタの遅延レジ
スタ１１ａについては、特定値によるリセットは行って
いないが、ＩＩＲフィルタの遅延レジスタ１１ｂ、１１
ｃをリセットするリセット信号を用いて、ＦＩＲフィル
タの遅延レジスタ１１ａをリセットするようにすれば、
ＦＩＲフィルタでの短時間のリンギングも防止すること
ができることは言うまでもなく、この場合の構成として
は、遅延レジスタ１１ａの前段にＡＮＤゲートを配し
て、このＡＮＤゲートの入力としてディジタル輝度信号
と反転回路１３出力を用いるようにすればよい。In the first embodiment, the delay register 11a of the FIR filter, in which the output signal converges to a constant level in a shorter time than the IIR filter when the input signal has a constant level, is reset by a specific value. , But the delay registers 11b and 11 of the IIR filter
If the delay signal 11a of the FIR filter is reset by using the reset signal that resets c,
Needless to say, it is possible to prevent the ringing in the FIR filter for a short time. In this case, the AND gate is arranged in the preceding stage of the delay register 11a, and the digital luminance signal and the inverting circuit are provided as the inputs of the AND gate. 13 outputs may be used.

【００７１】[0071]

【発明の効果】上述の如く本発明によると、水平期間に
おける所定の積分期間の開始直前の特定のタイミング
で、ディジタルフィルタの遅延レジスタの値を、特定値
に設定することにより、偽信号の発生を抑え、安定した
フォーカス動作が得られる。As described above, according to the present invention, a false signal is generated by setting the value of the delay register of the digital filter to a specific value at a specific timing immediately before the start of a predetermined integration period in the horizontal period. And stable focus operation can be obtained.

【００７２】また、水平ブランキング期間を含む所定の
停止期間の間、ディジタルフィルタの動作を停止させて
いるので、消費電力を低減することができる。さらに停
止期間の終了時点から積分期間の開始時点までの間に、
ディジタルフィルタ内の遅延レジスタの値を特定値に設
定しているので、停止期間のエッジによるリンギングの
一部が偽信号として合焦動作に用いられる映像信号の高
域成分に混入するのを防止でき、正確なオートフォーカ
ス動作を行うことができる。Further, since the operation of the digital filter is stopped during the predetermined stop period including the horizontal blanking period, the power consumption can be reduced. Furthermore, between the end of the suspension period and the start of the integration period,
Since the value of the delay register in the digital filter is set to a specific value, it is possible to prevent part of the ringing due to the edge of the stop period from being mixed as a false signal into the high frequency components of the video signal used for the focusing operation. , Accurate autofocus operation can be performed.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１実施例のディジタルフィルタの構
成を説明する図である。FIG. 1 is a diagram illustrating a configuration of a digital filter according to a first embodiment of the present invention.

【図２】本発明の第１実施例の全体の回路ブロック図で
ある。FIG. 2 is an overall circuit block diagram of a first embodiment of the present invention.

【図３】本発明の第１実施例の要部回路ブロック図であ
る。FIG. 3 is a circuit block diagram of a main part of the first embodiment of the present invention.

【図４】本発明の第１実施例の山登りオートフォーカス
の動作説明図である。FIG. 4 is an operation explanatory diagram of hill-climbing autofocus according to the first embodiment of the present invention.

【図５】本発明の第１実施例による偽信号発生阻止を説
明するタイミングチャートである。FIG. 5 is a timing chart illustrating prevention of false signal generation according to the first embodiment of the present invention.

【図６】本発明の第１実施例による偽信号発生阻止を説
明するタイミングチャートであり、特にＨＰＦのクロッ
ク停止期間が存在する場合に係る。FIG. 6 is a timing chart for explaining the false signal generation prevention according to the first embodiment of the present invention, and particularly relates to the case where the HPF clock stop period exists.

【図７】本発明の第２実施例の全体の回路ブロック図で
ある。FIG. 7 is an overall circuit block diagram of a second embodiment of the present invention.

【図８】本発明の第２実施例のタイミングチャートであ
る。FIG. 8 is a timing chart of the second embodiment of the present invention.

【図９】本発明の第３実施例のディジタルフィルタの構
成を説明する図である。FIG. 9 is a diagram illustrating a configuration of a digital filter according to a third embodiment of the present invention.

【図１０】本発明の第４実施例のディジタルフィルタの
構成を説明する図である。FIG. 10 is a diagram illustrating a configuration of a digital filter according to a fourth embodiment of the present invention.

【符号の説明】[Explanation of symbols]

２ 撮像回路 １１ｂ 遅延レジスタ １１ｃ 遅延レジスタ ８ ディジタルＨＰＦ ８０ ディジタルＨＰＦ ８１ ディジタルＨＰＦ ９ ディジタル積分器 ５ 積分期間設定回路 ３５ モータ制御回路 １２ａ ＡＮＤゲート １２ｂ ＡＮＤゲート １１２ａ セレクタ １１２ｂ セレクタ ５４ 設定レジスタ ５５ 設定レジスタ ５７ ラッチ回路 １１８ 停止信号発生回路 2 Image pickup circuit 11b Delay register 11c Delay register 8 Digital HPF 80 Digital HPF 81 Digital HPF 9 Digital integrator 5 Integration period setting circuit 35 Motor control circuit 12a AND gate 12b AND gate 112a Selector 112b Selector 54 Setting register 55 Setting register 57 Latch circuit 118 Stop signal generation circuit

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 撮像映像信号を出力する撮像素子と、 遅延レジスタを有し、該撮像映像信号の輝度信号の高域
成分を抽出するディジタル・ハイパスフィルタ手段と、 該高域成分を水平ブランキング期間を含まない所定の積
分期間にわたって積分し、１フィールド周期で順次出力
する積分手段と、 該積分手段出力が最大となるようにレンズと前記撮像素
子の両者間の相対位置を制御する制御手段と、 前記水平ブランキング期間の終了時点から前記積分期間
の開始時点までの間に、前記遅延レジスタの内容を特定
値に設定する特定値設定手段を有するオートフォーカス
装置を備える撮像装置。1. A digital high-pass filter unit having an image sensor for outputting a picked-up image signal, a delay register, and extracting a high-frequency component of a luminance signal of the picked-up image signal, and a horizontal blanking of the high-frequency component. Integration means for performing integration over a predetermined integration period not including a period, and sequentially outputting in one field cycle; and control means for controlling the relative position between the lens and the image sensor so that the output of the integration means becomes maximum. An image pickup apparatus comprising an autofocus device having a specific value setting means for setting the content of the delay register to a specific value between the end time of the horizontal blanking period and the start time of the integration period. 【請求項２】 撮像映像信号を出力する撮像素子と、 遅延レジスタを有し、該撮像映像信号の輝度信号の高域
成分を抽出するディジタル・ハイパスフィルタ手段と、 水平ブランキング期間を含む所定の停止期間の間、前記
ディジタル・ハイパスフィルタ手段の動作を停止する停
止手段と、 前記停止期間を含まない所定の積分期間の間、前記ディ
ジタル・ハイパスフィルタ手段によって抽出された前記
高域成分のレベルを積分し、１フィールド周期で順次出
力する積分手段と、 該積分手段出力が最大となるようにレンズと前記撮像素
子の両者間の相対位置を制御する制御手段と、 前記停止期間の終了時点から前記積分期間の開始時点ま
での間に、前記遅延レジスタの内容を特定値に設定する
特定値設定手段を有するオートフォーカス装置を備える
撮像装置。2. An image pickup device for outputting a picked-up image signal, a digital high-pass filter unit having a delay register for extracting a high frequency component of a luminance signal of the picked-up image signal, and a predetermined blanking period including a horizontal blanking period. Stop means for stopping the operation of the digital high-pass filter means during a stop period, and a level of the high-frequency component extracted by the digital high-pass filter means for a predetermined integration period that does not include the stop period. Integrating means for performing integration and sequentially outputting in one field cycle; control means for controlling the relative position between the lens and the image pickup device so that the output of the integrating means is maximized; An autofocus device having a specific value setting means for setting the content of the delay register to a specific value until the start of the integration period is provided. That the image pickup apparatus. 【請求項３】 前記特定値設定手段は、前記特定値とし
て零を設定することを特徴とする請求項１または２記載
のオートフォーカス装置を備える撮像装置。3. The image pickup apparatus having an autofocus device according to claim 1, wherein the specific value setting means sets zero as the specific value.