JPH06204853A - Logic circuit - Google Patents
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- JPH06204853A JPH06204853A JP5000900A JP90093A JPH06204853A JP H06204853 A JPH06204853 A JP H06204853A JP 5000900 A JP5000900 A JP 5000900A JP 90093 A JP90093 A JP 90093A JP H06204853 A JPH06204853 A JP H06204853A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は論理回路に関し、特に温
度補償機能を有する論理回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic circuit, and more particularly to a logic circuit having a temperature compensation function.
【０００２】[0002]
【従来の技術】ＧａＡｓ半導体はＳｉに比べ、電子の移
動度が数倍速く、更に半絶縁性基板を容易に得ることが
できるために、集積化を図る際に回路の寄生容量を低減
でき、高速論理動作が可能との考えから各所で精力的な
研究開発が行われてきている。ＧａＡｓ半導体の基本回
路形式は種々あるが、エンハンスメント型電界効果トラ
ンジスタを用いたＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌ
ｅｄ ＦＥＴ Ｌｏｇｉｃ）回路は構成が簡単で集積化
に適し、また、高い電源電圧を必要としない点で優れて
おり、これを基本回路とした、１００Ｋゲート規模の集
積度を持つゲートアレイも市販されるに至っている。2. Description of the Related Art Since GaAs semiconductor has electron mobility several times faster than Si and a semi-insulating substrate can be easily obtained, the parasitic capacitance of the circuit can be reduced during integration. Energetic research and development have been carried out in various places because of the idea that high-speed logic operation is possible. There are various basic circuit types of GaAs semiconductors, but DCFL (Direct Couple) using enhancement type field effect transistors is used.
The ed FET Logic) circuit has a simple structure and is suitable for integration, and is excellent in that it does not require a high power supply voltage. A gate array having a 100K gate scale integration based on this is also commercially available. Has reached the end.
【０００３】ＧａＡｓＤＣＦＬ回路は、図４に示すよう
に負荷として用いられるディスプレーション型ＦＥＴ１
のドレイン電極が電源端子１００に接続され、ゲート及
びソース電極が出力端子１１に接続され、エンハンスメ
ント型ＦＥＴ２のドレイン電極は出力端子１１に接続さ
れ、ゲート電極は入力端子１０に接続され、ソース電極
は電源端子１０１に接続された構成を有している。い
ま、入力端子１０にソース電極に対して十分高い電圧が
印加された場合、ＦＥＴ２に電流が流れ出力端子１１の
電位は低下する。一方、入力端子１０に低い電圧が印加
された時には、ＦＥＴ２には電流が流れず出力端子の電
位は高電位を維持する。The GaAsDCFL circuit is a display type FET 1 used as a load as shown in FIG.
The drain electrode of is connected to the power supply terminal 100, the gate and source electrodes are connected to the output terminal 11, the drain electrode of the enhancement FET 2 is connected to the output terminal 11, the gate electrode is connected to the input terminal 10, and the source electrode is It is connected to the power supply terminal 101. Now, when a sufficiently high voltage is applied to the input terminal 10 with respect to the source electrode, a current flows through the FET 2 and the potential of the output terminal 11 decreases. On the other hand, when a low voltage is applied to the input terminal 10, no current flows in the FET 2 and the potential of the output terminal maintains a high potential.
【０００４】[0004]
【発明が解決しようとする課題】図４に示したＤＣＦＬ
回路は、ＳｉバイポーラＥＣＦＬ（Ｅｍｉｔｔｅｒ Ｃ
ｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路との互換性を
持たせるために電源端子１００は接地し、電源端子１０
１に−２．０Ｖの電源が用いられてきた。この回路にお
いては、出力端子１１の電位が次段のＭＥＳＦＥＴのシ
ョットキ障壁以上には上昇せず、論理振幅が制限され
る。従って、電源電圧を高くしても論理振幅を増加させ
ることができず、雑音余裕度が小さいことが問題であっ
た。また、この回路では、出力が「Ｈ」の状態でＤＣＦ
Ｌインバータの負荷ＦＥＴ１に電流が流れる。この電流
は負荷駆動には寄与せず、回路の消費電力としては無駄
なものである。消費電力を小さくするためには、電源電
圧を下げることが最も単純で効果的であり、さらに、Ｍ
ＥＳＦＥＴのショットキ障壁高さ以下に電源を設定する
ことで無駄電流をも減らすことが可能であるが、これま
ではシステムの中に新しくＧａＡｓ専用の電源を設定す
る利点はないと考えられてきた。近年、ＥＷＳ（エンジ
ニアリングワークステーション）や超高速コンピュータ
の処理速度向上を目的として、ＬＳＩが高速化されるに
つれ、チップの発熱による温度上昇を如何にして冷却す
るかが大きな問題となってきている。このために、従来
から要求されてきた電源電圧に関する制限も緩和される
傾向にある。The DCFL shown in FIG.
The circuit is a Si bipolar ECFL (Emitter C
The power supply terminal 100 is grounded in order to have compatibility with the open FET logic circuit.
A -2.0V power supply has been used for the first. In this circuit, the potential of the output terminal 11 does not rise above the Schottky barrier of the MESFET in the next stage, and the logical amplitude is limited. Therefore, even if the power supply voltage is increased, the logic amplitude cannot be increased, and the noise margin is small. In addition, in this circuit, the DCF
A current flows through the load FET1 of the L inverter. This current does not contribute to driving the load and is useless as the power consumption of the circuit. To reduce power consumption, the simplest and most effective way is to lower the power supply voltage.
Although it is possible to reduce the waste current by setting the power supply below the Schottky barrier height of the ESFET, it has been considered so far that there is no advantage in setting a new power supply exclusively for GaAs in the system. 2. Description of the Related Art In recent years, as the speed of LSIs has increased, how to cool the temperature rise due to heat generation of chips has become a major problem as the speed of LSIs increases in order to improve the processing speed of EWSs (engineering workstations) and ultra-high speed computers. For this reason, the restrictions on the power supply voltage that have been conventionally required tend to be relaxed.
【０００５】以上述べたようにＤＣＦＬ回路は論理振幅
が小さいために、温度変化を考慮した雑音余裕度を確保
することが困難であるという欠点があり、電源電圧をＭ
ＥＳＦＥＴのショットキ障壁高さ以下に設定した場合に
は、論理振幅がさらに低下することで雑音余裕度の確保
のためにはＬＳＩの使用温度規格を狭めざるを得ないと
いう欠点があった。As described above, since the DCFL circuit has a small logic amplitude, it is difficult to secure a noise margin in consideration of temperature changes.
When the Schottky barrier height of the ESFET is set to be equal to or lower than the Schottky barrier height, there is a drawback that the operating temperature standard of the LSI must be narrowed in order to secure the noise margin because the logic amplitude further decreases.
【０００６】ここで、しきい値温度変動による雑音余裕
度を求めてみる。ＭＥＳＦＥＴのしきい値電圧をＶｔ、
ゲート幅をＷ、相互コンダクタンスパラメータをＫとす
れば、ドレイン電流は近似的に以下のように表わせる。 Ｉds＝ＷＫ｛２（Ｖgs−Ｖｔ）Ｖds−Ｖds2 ｝ （Ｖgs−Ｖｔ＞Ｖds） ＝ＷＫ（Ｖgs−Ｖｔ）2 （Ｖgs−Ｖｔ＜Ｖds） ・・・（１） ＤＣＦＬインバータの論理しきい値は、エンハンスメン
ト型ＭＥＳＦＥＴとディプレーション型ＭＥＳＦＥＴを
流れる電流が等しいことから、 Ｖthc ＝ＶｔE ＋√（ＷD ＫD ／ＷE ＫE ）｜ＶｔD ｜ ・・・（２） で与えられる。ここで、添字は各ＦＥＴを表している。
この論理しきい値は、エンハンスメント型ＦＥＴのしき
い値温度変動の影響を直接受ける。従来のＦＥＴのしき
い値電圧の温度変動は、約１．０ｍＶ程度あり、例えば
ＬＳＩとしての温度規格を２００℃とすると２００ｍＶ
程度の温度余裕度が必要となる。ＤＣＦＬ回路の場合、
論理振幅は電源電圧に比例することから、この変動分を
考慮すると電源電圧は小さくすることができなくなる。Now, the noise margin due to the variation in the threshold temperature will be calculated. The threshold voltage of MESFET is Vt,
If the gate width is W and the transconductance parameter is K, the drain current can be approximately expressed as follows. Ids = WK {2 (Vgs- Vt) Vds-Vds 2} (Vgs-Vt> Vds) = WK (Vgs-Vt) 2 (Vgs-Vt <Vds) ··· (1) DCFL inverter logic threshold , since the current flowing through the enhancement type MESFET and depletion type MESFET are equal, Vthc = Vt E + √ ( W D K D / W E K E) | is given by ··· (2) | Vt D. Here, the subscript represents each FET.
This logic threshold value is directly affected by the threshold temperature fluctuation of the enhancement type FET. The temperature fluctuation of the threshold voltage of the conventional FET is about 1.0 mV, and for example, if the temperature standard of the LSI is 200 ° C., 200 mV.
A certain degree of temperature margin is required. In case of DCFL circuit,
Since the logical amplitude is proportional to the power supply voltage, the power supply voltage cannot be reduced in consideration of this variation.
【０００７】本発明の目的は、ＤＣＦＬ回路の温度マー
ジンを十分に確保でき、また電源電圧をＭＥＳＦＥＴの
ショットキ障壁高さ以下に設定しても雑音余裕度を減ら
すことなく、低消費電力化が可能な論理回路を提供する
ことにある。An object of the present invention is to ensure a sufficient temperature margin of the DCFL circuit, and to reduce power consumption without reducing the noise margin even if the power supply voltage is set below the Schottky barrier height of MESFET. To provide a simple logic circuit.
【０００８】[0008]
【課題を解決するための手段】本発明の論理回路は、ド
レイン電極が第１の電源端子に接続され、ゲート及びソ
ース電極が出力端子に接続された第１のディプレーショ
ン型電界効果トランジスタと、ドレイン電極が前記出力
端子に接続され、ゲート電極が入力端子に接続され、ソ
ース電極が第２の電源端子に接続されたエンハンスメン
ト型電界効果トランジスタとから成るＤＣＦＬ回路と、
前記エンハンスメント型電界効果トランジスタに並列に
接続された電流補正用の第２のディプレーション型電界
効果トランジスタとを有し、前記エンハンスメント型電
界効果トランジスタの電流変化分を、前記第２のディプ
レーション型電界効果トランジスタで補うことを特徴と
する。A logic circuit according to the present invention comprises a first depletion type field effect transistor having a drain electrode connected to a first power supply terminal and gate and source electrodes connected to an output terminal. A DCFL circuit comprising an enhancement-type field effect transistor having a drain electrode connected to the output terminal, a gate electrode connected to an input terminal, and a source electrode connected to a second power supply terminal,
A second depletion type field effect transistor for current correction connected in parallel to the enhancement type field effect transistor, wherein a current change amount of the enhancement type field effect transistor is calculated by the second depletion type electric field It is characterized by being supplemented by an effect transistor.
【０００９】[0009]
【作用】本発明による論理回路においては、環境温度の
変化によるＤＣＦＬ回路駆動ＥＦＥＴの電流変化分をＥ
ＦＥＴに並列に接続した電流補正用ＤＦＥＴで補うこと
で論理しきい値の変化を抑制することが可能となる。In the logic circuit according to the present invention, the amount of change in the current of the DCFL circuit driving EFET due to the change in ambient temperature is E
By supplementing with a current correction DFET connected in parallel with the FET, it becomes possible to suppress the change in the logical threshold value.
【００１０】また本発明の論理回路では、ＤＣＦＬ回路
の出力をゲート入力とし、ドレイン電極を高電位の電源
に接続し、ソース電極を電流補正用ＤＦＥＴのドレイン
電極に接続したＦＥＴを付加している。このＦＥＴはＤ
ＣＦＬ回路の出力がハイレベル時に、電流補正用ＤＦＥ
Ｔに流れる電流を抑制する働きをする。Further, in the logic circuit of the present invention, the output of the DCFL circuit is used as the gate input, the drain electrode is connected to the high-potential power source, and the FET in which the source electrode is connected to the drain electrode of the current correction DFET is added. . This FET is D
When the output of CFL circuit is high level, DFE for current correction
It works to suppress the current flowing through T.
【００１１】また本発明の論理回路では、ＤＣＦＬ回路
負荷ＤＦＥＴのゲート・ソース間電圧を、直列に接続し
たＤＦＥＴで制御することで、環境温度の変化による負
荷ＦＥＴの電流変化を抑制することが可能となる。Further, in the logic circuit of the present invention, the gate-source voltage of the DCFL circuit load DFET is controlled by the DFET connected in series, so that the current change of the load FET due to the change of environmental temperature can be suppressed. Becomes
【００１２】[0012]
【実施例】以下に本発明の実施例を図によって説明す
る。Embodiments of the present invention will be described below with reference to the drawings.
【００１３】図１は本発明による論理回路の第１の実施
例を示した図である。本実施例では、ＤＣＦＬ回路の出
力端子１１に電流補正用ディプレーション型ＦＥＴ３の
ドレイン電極が接続され、ゲート電極は入力端子１０
に、ソース電極が節点２１に接続されている。また、Ｆ
ＥＴ４のドレイン電極は節点２１に、ゲート電極は制御
端子３１に、ソース電極は電源端子１０１に接続されて
おり、その他の構成は、図４に示したＤＣＦＬ論理回路
の構成と同様であり、同一の要素には同一の番号を付し
て示す。FIG. 1 is a diagram showing a first embodiment of a logic circuit according to the present invention. In this embodiment, the drain electrode of the current correction depletion type FET 3 is connected to the output terminal 11 of the DCFL circuit, and the gate electrode is the input terminal 10.
The source electrode is connected to the node 21. Also, F
The drain electrode of ET4 is connected to the node 21, the gate electrode is connected to the control terminal 31, and the source electrode is connected to the power supply terminal 101. Other configurations are the same as those of the DCFL logic circuit shown in FIG. The same numbers are given to the elements of.
【００１４】本実施例による論理回路において、環境温
度が低い場合、ＦＥＴ４の制御端子３１にソース電極に
対して適当に高い電圧を印加し、環境温度が高い場合に
は制御端子に低い電圧を印加するように設定する。各々
の温度に対する動作を、次に説明する。環境温度が低い
場合、ＦＥＴ２のしきい値電圧は正側にシフトする。こ
の時、入力端子１０にソース電極に対して徐々に高い電
圧を印加していくと、ＦＥＴ２に電流が流れ出す入力電
圧は、常温の時に比較して高くなる。一方、電流補正用
ＤＦＥＴ３は、しきい値電圧が負であるためにＦＥＴ２
よりも低い入力電圧から電流が流れている。ＦＥＴ３を
流れる電流は、ＦＥＴ４の制御端子３１の入力電圧を環
境温度に従って変化させることで制御でき、結果的に回
路の論理しきい値を補正回路がない場合に比較して負側
にシフトさせることが可能となる。環境温度が高い場合
には、ＦＥＴ２のしきい値電圧が負側にシフトしている
ために、ＦＥＴ２に流れる電流は常温時に比較してより
低い電圧から流れるようになる。この場合、ＦＥＴ４の
制御端子の電圧を常温時に比較して低く設定し、補正用
ＤＦＥＴの電流を小さくすることで、論理しきい値が負
側に変化することを抑制することが可能となる。また、
ＮＯＲ回路の場合には、駆動ＥＦＥＴの数に合わせて電
流補正用ＤＦＥＴを付加する一方、制御用ＦＥＴ４の数
はインバータの時と同様に１個のままに設計する。この
理由は、本発明の回路では、補正用ＤＦＥＴに常時電流
が流れるために、設計によっては回路のハイレベルが低
下する可能性があるからである。この理由から、本発明
の回路の電源電圧は、ショットキ障壁以上が適してい
る。In the logic circuit according to the present embodiment, when the environmental temperature is low, an appropriately high voltage is applied to the control terminal 31 of the FET 4 with respect to the source electrode, and when the environmental temperature is high, a low voltage is applied to the control terminal. Set to do. The operation for each temperature will be described below. When the environmental temperature is low, the threshold voltage of FET2 shifts to the positive side. At this time, when a gradually higher voltage is applied to the input terminal 10 with respect to the source electrode, the input voltage at which a current flows in the FET 2 becomes higher than that at room temperature. On the other hand, the current correction DFET3 has a negative threshold voltage
Current is flowing from a lower input voltage. The current flowing through the FET3 can be controlled by changing the input voltage of the control terminal 31 of the FET4 in accordance with the ambient temperature, and as a result, the logical threshold value of the circuit is shifted to the negative side as compared with the case without the correction circuit. Is possible. When the environmental temperature is high, the threshold voltage of the FET2 is shifted to the negative side, so that the current flowing through the FET2 starts to flow from a voltage lower than that at room temperature. In this case, the voltage of the control terminal of the FET 4 is set to be lower than that at room temperature, and the current of the correction DFET is reduced, whereby it is possible to suppress the logic threshold value from changing to the negative side. Also,
In the case of a NOR circuit, DFETs for current correction are added according to the number of drive EFETs, while the number of control FETs 4 is designed to be one as in the case of an inverter. The reason for this is that in the circuit of the present invention, a current always flows through the correction DFET, so the high level of the circuit may drop depending on the design. For this reason, the power supply voltage of the circuit of the present invention is preferably equal to or higher than the Schottky barrier.
【００１５】図２は、本発明の第２の実施例を示す。本
実施例の論理回路は、図２に示したように、ＦＥＴ５の
ドレイン電極が電源端子１００に接続され、ゲート電極
がＤＣＦＬ回路の出力端子１１に接続され、ソース電極
が節点２１に接続された構成を有しており、その他の構
成は図１に示した回路と同一である。この回路は、第１
の実施例と同様の温度補償効果が期待できることに加
え、ＤＣＦＬ回路の出力がハイレベルの場合ＦＥＴ５の
ソース電位すなわち節点２１が高い電位になることで、
電流補正用ＤＦＥＴ３に流れる電流を抑制することが可
能である。従って、第１の実施例で述べたハイレベル低
下の問題を回避することができる。FIG. 2 shows a second embodiment of the present invention. In the logic circuit of this embodiment, as shown in FIG. 2, the drain electrode of the FET 5 is connected to the power supply terminal 100, the gate electrode is connected to the output terminal 11 of the DCFL circuit, and the source electrode is connected to the node 21. The circuit has the same structure and the other structures are the same as those of the circuit shown in FIG. This circuit is
In addition to being able to expect the same temperature compensation effect as in the above embodiment, when the output of the DCFL circuit is at a high level, the source potential of the FET 5, that is, the node 21 becomes a high potential,
It is possible to suppress the current flowing through the current correction DFET 3. Therefore, it is possible to avoid the problem of high level reduction described in the first embodiment.
【００１６】図３は、本発明の第３の実施例を示す。本
実施例の論理回路は、図３に示したようにディプレーシ
ョン型負荷ＦＥＴ１のドレイン電極が電源端子１００に
接続され、ゲート電極が出力端子１１に、ソース電極が
節点２２に接続されている。ディプレーション型ＦＥＴ
６のドレイン電極は節点２２に、ゲート電極は制御端子
３１に、ソース電極は出力端子３１に接続され、エンハ
ンスメント型ＦＥＴ２のドレイン電極は出力端子１１
に、ゲート電極は入力端子１０に、ソース電極は電源端
子１０１に接続されている。環境温度が低い場合には、
制御端子の電位を低く、温度が高い場合には高く設定す
る。低温時には、駆動ＥＦＥＴのしきい値電圧が正側に
シフトするため、回路の論理しきい値は正側にシフトし
ようとするが、ＦＥＴ６により負荷ＦＥＴの電流を小さ
くすることで、しきい値の変化を補正することが可能と
なる。高温時には、逆にしきい値の負側への変化を抑制
するため、ＦＥＴ６により負荷ＦＥＴの電流を増大させ
るように制御電圧を設定する。FIG. 3 shows a third embodiment of the present invention. In the logic circuit of the present embodiment, as shown in FIG. 3, the drain electrode of the depletion type load FET 1 is connected to the power supply terminal 100, the gate electrode is connected to the output terminal 11, and the source electrode is connected to the node 22. Depletion type FET
The drain electrode of 6 is connected to the node 22, the gate electrode is connected to the control terminal 31, the source electrode is connected to the output terminal 31, and the drain electrode of the enhancement type FET 2 is the output terminal 11.
The gate electrode is connected to the input terminal 10 and the source electrode is connected to the power supply terminal 101. If the ambient temperature is low,
The potential of the control terminal is set low and set high when the temperature is high. At low temperature, the threshold voltage of the drive EFET shifts to the positive side, so the logic threshold of the circuit tries to shift to the positive side. However, by reducing the current of the load FET by the FET 6, It is possible to correct the change. On the contrary, when the temperature is high, the control voltage is set by the FET 6 to increase the current of the load FET in order to suppress the change of the threshold value to the negative side.
【００１７】本発明の半導体装置をＤＣＦＬ回路の基本
素子として用いることにより、温度変化に対しても十分
に回路の雑音余裕度を確保することができ、結果として
電源電圧を小さくでき、低消費電力化が可能となる。By using the semiconductor device of the present invention as a basic element of a DCFL circuit, it is possible to sufficiently secure the noise margin of the circuit even with a temperature change, and as a result, it is possible to reduce the power supply voltage and the low power consumption. Can be realized.
【００１８】[0018]
【発明の効果】本発明による論理回路においては、環境
温度の変化によるＤＣＦＬ回路駆動ＥＦＥＴの電流変化
分を並列に接続したＤＦＥＴで補うことで、またはＤＣ
ＦＬ回路負荷ＤＦＥＴのゲート・ソース間電圧を直列に
接続したＤＦＥＴで制御することで環境温度の変化によ
る負荷ＦＥＴの電流変化分を補い、論理しきい値の変化
を抑制することが可能となる。In the logic circuit according to the present invention, the current change of the DCFL circuit driving EFET due to the change of the environmental temperature is compensated by the DFET connected in parallel, or
By controlling the gate-source voltage of the FL circuit load DFET with the DFET connected in series, it is possible to compensate the current change of the load FET due to the change of the environmental temperature and suppress the change of the logical threshold value.
【００１９】本発明の半導体装置をＤＣＦＬ回路の基本
素子として用いることにより、温度変化に対しても十分
に回路の雑音余裕度を確保することができ、結果として
電源電圧を小さくでき、現在のＬＳＩの消費電力を動作
速度を維持したままで、ほぼ１／１０程度に低減するこ
とが可能になり、将来のＥＷＳや超高速コンピュータに
本発明を用いれば飛躍的な性能向上が期待できる。By using the semiconductor device of the present invention as a basic element of a DCFL circuit, it is possible to secure a sufficient noise margin of the circuit even with a temperature change, and as a result, it is possible to reduce the power supply voltage and the current LSI. The power consumption can be reduced to about 1/10 while maintaining the operation speed, and a dramatic improvement in performance can be expected by using the present invention in future EWSs and ultra-high speed computers.
【図１】第１の実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment.
【図２】第２の実施例を示す回路図である。FIG. 2 is a circuit diagram showing a second embodiment.
【図３】第３の実施例を示す回路図である。FIG. 3 is a circuit diagram showing a third embodiment.
【図４】従来例を説明するための回路図である。FIG. 4 is a circuit diagram for explaining a conventional example.
１，３，５，６ ディプレーション型ＦＥＴ ２，４ エンハンスメント型ＭＥＳＦＥＴ １０ 入力端子 １１ 出力端子 １００，１０１ 電源端子 ２１，２２ 節点 ３１ 制御端子 1,3,5,6 Depletion type FET 2,4 Enhancement type MESFET 10 Input terminal 11 Output terminal 100,101 Power supply terminal 21,22 Node 31 Control terminal
Claims (6)
れ、ゲート及びソース電極が出力端子に接続された第１
のディプレーション型電界効果トランジスタと、ドレイ
ン電極が前記出力端子に接続され、ゲート電極が入力端
子に接続され、ソース電極が第２の電源端子に接続され
たエンハンスメント型電界効果トランジスタとから成る
ＤＣＦＬ回路と、 前記エンハンスメント型電界効果トランジスタに並列に
接続された電流補正用の第２のディプレーション型電界
効果トランジスタとを有し、 前記エンハンスメント型電界効果トランジスタの電流変
化分を、前記第２のディプレーション型電界効果トラン
ジスタで補うことを特徴とする論理回路。1. A first electrode in which a drain electrode is connected to a first power supply terminal and gate and source electrodes are connected to an output terminal.
DCFL circuit comprising a depletion type field effect transistor, and a drain electrode connected to the output terminal, a gate electrode connected to an input terminal, and a source electrode connected to a second power supply terminal. And a second depletion-type field effect transistor for current correction, which is connected in parallel to the enhancement-type field effect transistor, and a current change amount of the enhancement-type field effect transistor is calculated by the second depletion. Type logic circuit characterized by being supplemented with a field effect transistor.
し、前記ＤＣＦＬ回路の出力がハイレベル時に、前記電
流補正用の第２のディプレーション型電界効果トランジ
スタに流れる電流を抑制する働きをする電界効果トラン
ジスタを、さらに有することを特徴とする請求項１記載
の論理回路。2. A field effect which functions as a gate input for the output of the DCFL circuit and serves to suppress the current flowing through the second depletion type field effect transistor for current correction when the output of the DCFL circuit is at a high level. The logic circuit according to claim 1, further comprising a transistor.
れ、ゲート及びソース電極が出力端子に接続された第１
のディプレーション型電界効果トランジスタと、ドレイ
ン電極が前記出力端子に接続され、ゲート電極が入力端
子に接続され、ソース電極が第２の電源端子に接続され
たエンハンスメント型電界効果トランジスタとから成る
ＤＣＦＬ回路を有する論理回路において、 前記第１のディプレーション型電界効果トランジスタの
ゲート・ソース間に直列に接続され、ゲート・ソース間
電圧を制御する第２のディプレーション型電界効果トラ
ンジスタをさらに有することを特徴とする論理回路。3. A first drain electrode connected to a first power supply terminal and gate and source electrodes connected to an output terminal.
DCFL circuit comprising a depletion type field effect transistor, and a drain electrode connected to the output terminal, a gate electrode connected to an input terminal, and a source electrode connected to a second power supply terminal. In the logic circuit having the second depletion type field effect transistor, the second depletion type field effect transistor is connected in series between the gate and the source of the first depletion type field effect transistor and controls the gate-source voltage. And a logic circuit.
れ、ゲート及びソース電極が出力端子に接続された第１
のディプレーション型電界効果トランジスタと、ドレイ
ン電極が前記出力端子に接続され、ゲート電極が入力端
子に接続され、ソース電極が第２の電源端子に接続され
たエンハンスメント型電界効果トランジスタとから成る
インバータ回路と、 ドレイン電極が前記出力端子に接続され、ゲート電極が
前記入力端子に接続され、ソース電極が第１の節点に接
続された第２のディプレーション型電界効果トランジス
タと、 ドレイン電極が前記第１の節点に接続され、ゲート電極
が制御端子に接続され、ソース電極が第３の電源端子に
接続された電界効果トランジスタとを有することを特徴
とする論理回路。4. A first drain electrode connected to a first power supply terminal and gate and source electrodes connected to an output terminal.
Circuit comprising a depletion-type field-effect transistor and a drain electrode connected to the output terminal, a gate electrode connected to an input terminal, and a source electrode connected to a second power-source terminal A second depletion type field effect transistor having a drain electrode connected to the output terminal, a gate electrode connected to the input terminal, and a source electrode connected to a first node; And a gate electrode connected to a control terminal and a source electrode connected to a third power supply terminal.
れ、ゲート及びソース電極が出力端子に接続された第１
のディプレーション型電界効果トランジスタと、ドレイ
ン電極が前記出力端子に接続され、ゲート電極が入力端
子に接続され、ソース電極が第２の電源端子に接続され
たエンハンスメント型電界効果トランジスタとから成る
インバータ回路と、 ドレイン電極が第３の電源端子に接続され、ゲート電極
が前記出力端子に接続され、ソース電極が第１の節点に
接続された第１の電界効果トランジスタと、 ドレイン電極が前記出力端子に接続され、ゲート電極が
前記入力端子に接続され、ソース電極が前記第１の節点
に接続された第２のディプレーション型電界効果トラン
ジスタと、 ドレイン電極が前記第１の節点に接続され、ゲート電極
が制御端子に接続され、ソース電極が第４の電源端子に
接続された第２の電界効果トランジスタとを有すること
を特徴とする論理回路。5. A first drain electrode connected to a first power supply terminal and gate and source electrodes connected to an output terminal.
Circuit comprising a depletion-type field-effect transistor and a drain electrode connected to the output terminal, a gate electrode connected to an input terminal, and a source electrode connected to a second power-source terminal A first field effect transistor having a drain electrode connected to a third power supply terminal, a gate electrode connected to the output terminal, and a source electrode connected to the first node; and a drain electrode connected to the output terminal. A second depletion field effect transistor having a gate electrode connected to the input terminal and a source electrode connected to the first node; and a drain electrode connected to the first node and a gate electrode Is connected to the control terminal, and the source electrode is connected to the fourth power supply terminal. Logic circuit according to claim and.
れ、ゲート電極が出力端子に接続され、ソース電極が第
１の節点に接続された第１のディプレーション型電界効
果トランジスタと、 ドレイン電極が前記節点に接続され、ゲート電極が制御
端子に接続され、ソース電極が前記出力端子に接続され
た第２のディプレーション型電界効果トランジスタと、 ドレイン電極が前記出力端子に接続され、ゲート電極が
入力端子に接続され、ソース電極が第２の電源端子に接
続されたエンハンスメント型電界効果トランジスタとを
有することを特徴とする論理回路。6. A first depletion-type field effect transistor having a drain electrode connected to a first power supply terminal, a gate electrode connected to an output terminal, and a source electrode connected to a first node, and a drain electrode. Is connected to the node, a gate electrode is connected to a control terminal, a source electrode is connected to the output terminal, and a second depletion-type field effect transistor is connected to the output terminal, and a drain electrode is connected to the output terminal. An enhancement-type field-effect transistor connected to an input terminal and having a source electrode connected to a second power supply terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000900A JPH06204853A (en) | 1993-01-07 | 1993-01-07 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000900A JPH06204853A (en) | 1993-01-07 | 1993-01-07 | Logic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204853A true JPH06204853A (en) | 1994-07-22 |
Family
ID=11486564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5000900A Pending JPH06204853A (en) | 1993-01-07 | 1993-01-07 | Logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204853A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT392982B (en) * | 1989-04-24 | 1991-07-25 | Boehler Gmbh | MARTENSITABLE STEEL |
| JPH08204542A (en) * | 1995-01-30 | 1996-08-09 | Nec Corp | Logic circuit |
| US5696453A (en) * | 1994-12-21 | 1997-12-09 | Nec Corporation | GaAs logic circuit with temperature compensation circuitry |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772429A (en) * | 1980-10-22 | 1982-05-06 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS5948142B2 (en) * | 1979-06-12 | 1984-11-24 | デイナミ−ト・ノ−ベル・アクチエンゲゼルシヤフト | A method for recovering and reusing the oxidation catalyst in Wuitsten's DMT process |
-
1993
- 1993-01-07 JP JP5000900A patent/JPH06204853A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5948142B2 (en) * | 1979-06-12 | 1984-11-24 | デイナミ−ト・ノ−ベル・アクチエンゲゼルシヤフト | A method for recovering and reusing the oxidation catalyst in Wuitsten's DMT process |
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