JPH0620468A - Refresh request generating circuit, memory control circuit and memory device with this circuit - Google Patents
Refresh request generating circuit, memory control circuit and memory device with this circuitInfo
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- JPH0620468A JPH0620468A JP4176331A JP17633192A JPH0620468A JP H0620468 A JPH0620468 A JP H0620468A JP 4176331 A JP4176331 A JP 4176331A JP 17633192 A JP17633192 A JP 17633192A JP H0620468 A JPH0620468 A JP H0620468A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はメモリ装置に関し、特に
リフレッシュが必要な揮発性メモリを有するメモリ装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory device, and more particularly to a memory device having a volatile memory that needs refreshing.
【０００２】[0002]
【従来の技術】メモリ装置に、記憶保持のためにリフレ
ッシュが必要な揮発性メモリを有するメモリ装置があ
る。このようなメモリ装置は、情報処理システムの主記
憶装置や補助記憶装置として用いられる。メモリ装置
は、メモリに対してデータの書き込みや読み出しやリフ
レッシュの動作を制御するメモリ制御回路を備えてい
る。また、メモリ制御回路は、リフレッシュ要求信号を
発生するためのリフレッシュ要求発生回路を備えてい
る。2. Description of the Related Art There is a memory device having a volatile memory which needs to be refreshed in order to retain a memory. Such a memory device is used as a main storage device or an auxiliary storage device of the information processing system. The memory device includes a memory control circuit that controls data writing, reading, and refresh operations with respect to the memory. The memory control circuit also includes a refresh request generation circuit for generating a refresh request signal.
【０００３】図６に従来のリフレッシュ要求発生回路の
構成を示す。リフレッシュ要求発生回路は、カウンタ１
´と、最低順位リフレッシュ要求発生部２´と、最高順
位リフレッシュ要求発生部３´と、制御部４´と備えて
いる。FIG. 6 shows the configuration of a conventional refresh request generation circuit. The refresh request generation circuit includes a counter 1
', A lowest order refresh request generating section 2', a highest order refresh request generating section 3 ', and a control section 4'.
【０００４】カウンタ１´はタイミング信号により１ず
つカウント値がカウントアップするカウンタで、カウン
ト値は最低順位リフレッシュ要求発生部２´と最高順位
リフレッシュ要求発生部３´とに供給される。The counter 1'is a counter whose count value is incremented by 1 by a timing signal, and the count value is supplied to the lowest order refresh request generating section 2'and the highest order refresh request generating section 3 '.
【０００５】最低順位リフレッシュ要求発生部２´に
は、第１の特定の値ｍが割り当てられている。カウント
値が第１の特定の値ｍになったとき、最低順位リフレッ
シュ要求発生部２は、他のメモリアクセスに比較して優
先順位が最も低い最低順位リフレッシュ要求信号RQL を
出力する。A first specific value m is assigned to the lowest order refresh request generating section 2 '. When the count value reaches the first specific value m, the lowest priority refresh request generator 2 outputs the lowest priority refresh request signal RQL having the lowest priority compared to other memory accesses.
【０００６】最高順位リフレッシュ要求発生部３´に
は、第１の特定の値ｍより大きい第２の特定の値ｎが割
り当てられている。カウント値が第２の特定の値ｎにな
ったとき、最高順位リフレッシュ要求発生部３´は、他
のメモリアクセスに比較して優先順位が最も高い最高順
位リフレッシュ要求信号RQH を出力する。A second specific value n, which is larger than the first specific value m, is assigned to the highest priority refresh request generating section 3 '. When the count value reaches the second specific value n, the highest priority refresh request generator 3'outputs the highest priority refresh request signal RQH having the highest priority compared to other memory accesses.
【０００７】最低順位リフレッシュ要求信号RQL と最高
順位リフレッシュ要求信号RQH とは外部のメモリアクセ
ス要求調停回路に供給される。メモリアクセス要求調停
回路は、リフレッシュが実行されたことを示す応答信号
RACKを当該リフレッシュ要求発生回路に返す。この応答
信号RACKは制御部４´に供給される。The lowest order refresh request signal RQL and the highest order refresh request signal RQH are supplied to an external memory access request arbitration circuit. The memory access request arbitration circuit sends a response signal indicating that the refresh has been executed.
RACK is returned to the refresh request generation circuit. This response signal RACK is supplied to the control unit 4 '.
【０００８】この応答信号RACKに応答して、制御部４´
はカウンタ１´と最低順位リフレッシュ要求発生部２´
と最高順位リフレッシュ要求発生部３´とをクリアす
る。In response to this response signal RACK, the control unit 4 '
Is the counter 1'and the lowest priority refresh request generator 2 '
And the highest priority refresh request generation unit 3'are cleared.
【０００９】図７に、図６に示したリフレッシュ要求発
生回路の動作のタイミング図を示す。図７において、
（ａ）は最低順位リフレッシュ要求信号RQL によりリフ
レッシュが実行される場合のタイミングを示し、（ｂ）
は最高順位リフレッシュ要求信号RQH によりリフレッシ
ュが実行される場合のタイミングを示す。FIG. 7 shows a timing chart of the operation of the refresh request generating circuit shown in FIG. In FIG.
(A) shows the timing when the refresh is executed by the lowest order refresh request signal RQL, and (b)
Indicates the timing when refresh is executed by the highest priority refresh request signal RQH.
【００１０】図７（ａ）に示されるように、最低順位リ
フレッシュ要求信号RQL によりリフレッシュが実行され
た場合、カウンタ１´のカウント値が第１の特定の値ｍ
になったときに、最低順位リフレッシュ要求発生部２´
は最低順位リフレッシュ要求信号RQL を出力し、この最
低順位リフレッシュ要求信号RQL に応答してメモリアク
セス要求調停回路は応答信号RACKを制御部４´へ返送す
る。この応答信号RACKを受け取ると、制御部４´はカウ
ンタ１´と最低順位リフレッシュ要求発生部２´とをク
リアする。したがって、この場合、リフレッシュ間隔T2
で、最低順位リフレッシュ要求信号RQL によりリフレッ
シュが実行される。As shown in FIG. 7A, when the refresh is executed by the lowest refresh request signal RQL, the count value of the counter 1'is the first specific value m.
2 ', the lowest priority refresh request generation unit 2'
Outputs the lowest-order refresh request signal RQL, and in response to this lowest-order refresh request signal RQL, the memory access request arbitration circuit returns a response signal RACK to the control unit 4 '. Upon receiving this response signal RACK, the control unit 4'clears the counter 1'and the lowest order refresh request generation unit 2 '. Therefore, in this case, the refresh interval T2
Then, the refresh is executed by the lowest priority refresh request signal RQL.
【００１１】一方、図７（ｂ）に示されるように、最高
順位リフレッシュ要求信号RQH によりリフレッシュが実
行された場合、カウンタ１´のカウント値が第１の特定
の値ｍになったときに、最低順位リフレッシュ要求発生
部２´は最低順位リフレッシュ要求信号RQL を出力し、
カウンタ１´のカウント値が第２の特定の値ｎになった
ときに、最高順位リフレッシュ要求発生部３´は最高順
位リフレッシュ要求信号RQH を出力し、この最高順位リ
フレッシュ要求信号RQH に応答してモリアクセス要求調
停回路は応答信号RACKを制御部４´へ返送する。応答信
号RACKを受け取ると、制御部４´はカウンタ１´と最低
順位リフレッシュ要求発生部２´と最高順位リフレッシ
ュ要求発生部３´とをクリアする。したがって、この場
合、リフレッシュ間隔T3で、最高順位リフレッシュ要求
信号RQH によりリフレシュが実行される。On the other hand, as shown in FIG. 7B, when the refresh is executed by the highest priority refresh request signal RQH, when the count value of the counter 1'becomes the first specific value m, The lowest order refresh request generation unit 2 ′ outputs the lowest order refresh request signal RQL,
When the count value of the counter 1 ′ reaches the second specific value n, the highest order refresh request generation unit 3 ′ outputs the highest order refresh request signal RQH, and in response to the highest order refresh request signal RQH. The memory access request arbitration circuit returns the response signal RACK to the control unit 4 '. Upon receiving the response signal RACK, the control unit 4'clears the counter 1 ', the lowest order refresh request generating unit 2'and the highest order refresh request generating unit 3'. Therefore, in this case, the refresh is executed at the refresh interval T3 by the highest priority refresh request signal RQH.
【００１２】図８に、図６に示したリフレッシュ要求発
生回路を備えたメモリ装置のメモリのリフレッシュサイ
クルのタイミングを示す。図８において、TRはリフレッ
シュサイクルを示し、T2は図７（ａ）における最低順位
リフレッシュ要求信号RQL によりリフレッシュが実行さ
れる場合のリフレッシュ間隔を示し、T3は図７（ｂ）に
おける最高順位リフレッシュ要求信号RQH によりリフレ
ッシュが実行される場合のリフレッシュ間隔を示す。FIG. 8 shows the timing of the refresh cycle of the memory of the memory device having the refresh request generating circuit shown in FIG. In FIG. 8, TR represents a refresh cycle, T2 represents a refresh interval when refresh is executed by the lowest order refresh request signal RQL in FIG. 7 (a), and T3 represents a highest order refresh request in FIG. 7 (b). Indicates the refresh interval when refresh is executed by signal RQH.
【００１３】ここで、第２の特定の値ｎは、最高順位リ
フレッシュ要求信号RQH のみによりリフレッシュ間隔T3
でリフレッシュが実行され続ける場合でも、リフレッシ
ュサイクルTRの間に規定回数以上のリフレッシュを実行
し、メモリのデータを保持するように設定される。Here, the second specific value n is set to the refresh interval T3 only by the highest priority refresh request signal RQH.
Even when the refresh is continued to be executed, the refresh is performed a specified number of times or more during the refresh cycle TR and the data in the memory is retained.
【００１４】リフレッシュ間隔T2はリフレッシュ間隔T3
より短いため、これらのリフレッシュ実行の繰り返しに
よるリフレッシュ動作は、通常、図８に示すように、リ
フレッシュ間隔が不定のために、リフレッシュサイクル
TRの間に規定回数を越えた不要なリフレッシュがたくさ
ん実行される。The refresh interval T2 is the refresh interval T3.
Since the refresh operation is repeated for a shorter period of time, the refresh operation is normally performed because the refresh interval is indefinite as shown in FIG.
During TR, many unnecessary refreshes that exceed the specified number are executed.
【００１５】[0015]
【発明が解決しようとする課題】上述したように、従来
のリフレッシュ要求発生回路を備えたメモリ装置では、
リフレッシュサイクルTRの間に規定回数を越えた不要な
リフレッシュがたくさん実行される。このために、他の
メモリアクセス要求信号がリフレッシュ要求信号と競合
を起こし、待たされる待ち時間が長くなり、データ転送
速度が低下し、消費電力が大きくなるという問題点があ
った。As described above, in the memory device including the conventional refresh request generating circuit,
During the refresh cycle TR, a large number of unnecessary refreshes exceeding the specified number are executed. Therefore, there is a problem in that another memory access request signal conflicts with the refresh request signal, the waiting time to be waited becomes long, the data transfer rate is lowered, and the power consumption is increased.
【００１６】そこで本発明の技術的課題は、上述した問
題点を解消して、他のメモリアクセス要求信号がリフレ
ッシュ要求信号と競合を起こして待たされる待ち時間を
短くし、データ転送速度を上げ、消費電力を小さくでき
る、リフレッシュ要求発生回路を備えたメモリ装置を提
供することにある。In view of the above, the technical problem of the present invention is to solve the above-mentioned problems, shorten the waiting time waiting for other memory access request signals to compete with the refresh request signal, and increase the data transfer rate. An object of the present invention is to provide a memory device including a refresh request generation circuit that can reduce power consumption.
【００１７】[0017]
【課題を解決するための手段】本発明によれば、タイミ
ング信号に同期して、外部のメモリアクセス要求調停回
路から供給される、メモリのリフレッシュが実行された
ことを示す応答信号に基づいて、メモリアクセス要求調
停回路に対してリフレッシュ要求信号を発生するリフレ
ッシュ要求発生回路に於いて、タイミング信号により１
ずつカウント値を増加し、一定の周期を計測するカウン
タと；カウント値が第１の特定の値であるときに、メモ
リアクセス要求調停回路に対して、リフレッシュ要求信
号として、他のメモリアクセスに比較して優先順位が最
も低いメモリのリフレッシュ要求を表す最低順位リフレ
ッシュ要求信号を発生する最低順位リフレッシュ要求発
生部と；カウント値が第１の特定の値より大きい第２の
特定の値であるときに、リフレッシュ終了信号を受けて
いなければ、メモリアクセス要求調停回路に対して、リ
フレッシュ要求信号として、他のメモリアクセスに比較
して優先順位が最も高いメモリのリフレッシュ要求を表
す最高順位リクエスト要求信号を発生する最高順位リフ
レッシュ要求発生部と；応答信号に応答して、最低順位
リフレッシュ要求発生部と最高順位リフレッシュ要求発
生部とをクリアすると共に、セット信号を出力する制御
部と；セット信号によってセットされてリフレッシュ終
了信号を出力すると共に、カウント値が第２の特定の値
より大きい第３の特定の値の時にリセットされるリフレ
ッシュ終了フラグレジスタとを有することを特徴とする
リフレッシュ要求発生回路が得られる。According to the present invention, in synchronization with a timing signal, based on a response signal supplied from an external memory access request arbitration circuit and indicating that the memory has been refreshed, In the refresh request generation circuit that generates the refresh request signal to the memory access request arbitration circuit, 1 is generated by the timing signal.
A counter that increments the count value each time and measures a constant cycle; and compares the count value with the other memory access as a refresh request signal to the memory access request arbitration circuit when the count value is the first specific value. And a lowest-order refresh request generator that generates a lowest-order refresh request signal representing a refresh request for the memory having the lowest priority; and when the count value is a second specific value larger than the first specific value. If the refresh end signal has not been received, the memory access request arbitration circuit generates the highest priority request request signal representing the refresh request of the memory having the highest priority as compared with other memory access, as the refresh request signal. The highest priority refresh request generation unit that responds to the response signal and the lowest priority refresh request A control unit that clears the raw part and the highest priority refresh request generation part and outputs a set signal; outputs a refresh end signal set by the set signal, and has a count value larger than a second specific value. A refresh request generation circuit is obtained which has a refresh end flag register which is reset when a specific value of 3 is reached.
【００１８】また、本発明によれば、上記リフレッシュ
要求発生回路と；メモリ制御信号を外部のメモリに対し
て発生するメモリ制御信号発生回路と；リフレッシュ要
求発生回路で発生したリフレッシュ要求信号と外部回路
からのメモリアクセス要求信号とを調停をして、メモリ
制御信号発生回路にメモリ制御信号を発生させるように
制御すると共に、リフレッシュ要求発生回路および外部
回路に対して、それぞれ、リフレッシュ要求信号および
メモリアクセス要求信号が実行されたことを示す応答信
号を発生するメモリアクセス要求調停回路とを有するこ
とを特徴とするメモリ制御回路が得られる。According to the present invention, the refresh request generating circuit; a memory control signal generating circuit for generating a memory control signal to an external memory; a refresh request signal generated by the refresh request generating circuit and an external circuit. And a memory access request signal from the memory control signal generating circuit to control the memory control signal generating circuit to generate the memory control signal, and to the refresh request generating circuit and the external circuit, respectively. A memory control circuit having a memory access request arbitration circuit for generating a response signal indicating that the request signal has been executed is obtained.
【００１９】更に、本発明によれば、上位装置とのイン
タフェースを制御する入出力制御回路と；データを記憶
すると共に記憶したデータを出力する、リフレッシュ動
作が必要なメモリと；入出力制御回路とメモリとの間の
データ転送を制御するデータ制御回路と；入出力制御回
路とデータ制御回路とを制御すると共に、メモリアクセ
ス要求信号を出力する全体制御回路と；メモリアクセス
要求信号を受け取り、全体制御回路へメモリアクセス要
求信号が実行されたことを示す応答信号を出力し、メモ
リを制御する上記メモリ制御回路とを有することを特徴
とするメモリ装置が得られる。Further, according to the present invention, an input / output control circuit for controlling an interface with a host device; a memory for storing data and outputting the stored data, which needs a refresh operation; an input / output control circuit; A data control circuit for controlling data transfer with the memory; an overall control circuit for controlling the input / output control circuit and the data control circuit and outputting a memory access request signal; receiving the memory access request signal for overall control A memory device is provided which has a memory control circuit for outputting a response signal indicating that the memory access request signal has been executed to the circuit and controlling the memory.
【００２０】[0020]
【実施例】以下，本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２１】図１を参照すると、本発明の一実施例によ
るリフレッシュ要求発生回路は、カウンタ１と、最低順
位リフレッシュ要求発生部２と、最高順位リフレッシュ
要求発生部３と、制御部４と、リフレッシュ終了フラグ
レジスタ５とを備えている。Referring to FIG. 1, a refresh request generating circuit according to an embodiment of the present invention includes a counter 1, a lowest order refresh request generating section 2, a highest order refresh request generating section 3, a control section 4, and a refreshing section. The end flag register 5 is provided.
【００２２】図示のリフレッシュ要求発生回路は、タイ
ミング信号に同期して、外部のメモリアクセス要求調停
回路から供給される、メモリのリフレッシュが実行され
たことを示す応答信号に基づいて、メモリアクセス要求
調停回路に対してリフレッシュ要求信号を発生する回路
である。The illustrated refresh request generating circuit arbitrates for a memory access request on the basis of a response signal supplied from an external memory access request arbitration circuit and indicating that the memory has been refreshed, in synchronization with a timing signal. It is a circuit that generates a refresh request signal for the circuit.
【００２３】カウンタ１は、タイミング信号により１ず
つカウント値を増加し、一定の周期を計測する。最低順
位リフレッシュ要求発生部２は、カウント値が第１の特
定の値であるときに、メモリアクセス要求調停回路に対
して、リフレッシュ要求信号として、他のメモリアクセ
スに比較して優先順位が最も低いメモリのリフレッシュ
要求を表す最低順位リフレッシュ要求信号を発生する。
最高順位リフレッシュ要求発生部３は、カウント値が第
１の特定の値より大きい第２の特定の値であるときに、
リフレッシュ終了信号を受けていなければ、メモリアク
セス要求調停回路に対して、リフレッシュ要求信号とし
て、他のメモリアクセスに比較して優先順位が最も高い
メモリのリフレッシュ要求を表す最高順位リクエスト要
求信号を発生する。制御部４は、メモリアクセス要求調
停回路からの応答信号に応答して、最低順位リフレッシ
ュ要求発生部２と最高順位リフレッシュ要求発生部３と
をクリアすると共に、セット信号を出力する。リフレッ
シュ終了フラグレジスタ５は、セット信号によってセッ
トされてリフレッシュ終了信号を出力すると共に、カウ
ント値が第２の特定の値より大きい第３の特定の値の時
にリセットされる。The counter 1 increments the count value by 1 in accordance with the timing signal and measures a constant period. When the count value is the first specific value, the lowest priority refresh request generation unit 2 has the lowest priority as a refresh request signal to the memory access request arbitration circuit as compared with other memory accesses. Generate a lowest order refresh request signal that represents a memory refresh request.
When the count value is the second specific value which is larger than the first specific value,
If the refresh end signal has not been received, the memory access request arbitration circuit generates, as the refresh request signal, the highest priority request request signal representing the refresh request of the memory having the highest priority as compared with other memory accesses. . In response to the response signal from the memory access request arbitration circuit, the control unit 4 clears the lowest order refresh request generation unit 2 and the highest order refresh request generation unit 3 and outputs a set signal. The refresh end flag register 5 is set by the set signal, outputs the refresh end signal, and is reset when the count value is the third specific value larger than the second specific value.
【００２４】図２に、図１に示すリフレッシュ要求発生
回路６を備えたメモリ制御回路を示す。図示のメモリ制
御回路は、図１に示すリフレッシュ要求発生回路６と、
メモリアクセス要求調停回路７と、メモリ制御信号発生
回路８とを有する。FIG. 2 shows a memory control circuit including the refresh request generation circuit 6 shown in FIG. The illustrated memory control circuit includes a refresh request generation circuit 6 shown in FIG.
It has a memory access request arbitration circuit 7 and a memory control signal generation circuit 8.
【００２５】リフレッシュ要求発生回路６は、メモリア
クセス要求調停回路７に対して、最低順位と最高順位の
２種類のメモリのリフレッシュ要求信号、すなわち、最
低順位リフレッシュ要求信号RQL と最高順位リフレッシ
ュ要求信号RQH とを発生する。メモリアクセス要求調停
回路７は、リフレッシュ要求発生回路６で発生した最低
順位リフレッシュ要求信号RQL 及び最高順位リフレッシ
ュ要求信号RQH と、外部の全体制御回路からのメモリア
クセス要求信号RQとを調停して、リフレッシュ要求発生
回路６および外部の全体制御回路へ、それぞれ、リフレ
ッシュ要求信号およびメモリアクセス要求信号が実行さ
れたことを示す応答信号RACKおよびACKを発生し、メモ
リ制御信号発生回路８を制御する。メモリ制御信号発生
回路８は、メモリアクセス要求調停回路７により制御さ
れ、外部のメモリに対してメモリ制御信号を発生する。The refresh request generation circuit 6 instructs the memory access request arbitration circuit 7 to refresh the request signals of two types of memories, that is, the lowest order refresh request signal RQL and the highest order refresh request signal RQH. And generate. The memory access request arbitration circuit 7 arbitrates the lowest order refresh request signal RQL and the highest order refresh request signal RQH generated by the refresh request generation circuit 6 and the memory access request signal RQ from the external general control circuit to perform refresh. Responsive signals RACK and ACK indicating that the refresh request signal and the memory access request signal have been executed are generated to request generation circuit 6 and the external overall control circuit, respectively, and memory control signal generation circuit 8 is controlled. The memory control signal generation circuit 8 is controlled by the memory access request arbitration circuit 7 and generates a memory control signal for an external memory.
【００２６】図３に、図２に示すメモリ制御回路１２を
備えたメモリ装置を示す。図示のメモリ装置は、入出力
制御回路９と、データ制御回路１０と、全体制御回路１
１と、図２に示すメモリ制御回路１２と、メモリ１３と
を有する。FIG. 3 shows a memory device having the memory control circuit 12 shown in FIG. The illustrated memory device includes an input / output control circuit 9, a data control circuit 10, and an overall control circuit 1.
1, a memory control circuit 12 shown in FIG. 2, and a memory 13.
【００２７】入出力制御回路９は、外部の上位装置との
インターフェースを制御する。データ制御回路１０は、
入出力制御回路９とメモリ１３との間のデータ転送を制
御する。全体制御回路１１は、入出力制御回路９と、デ
ータ制御回路１０と、メモリ制御回路１２とを制御す
る。メモリ制御回路１２は、全体制御回路１１からメモ
リアクセス要求信号RQを受け取り、全体制御回路１１へ
メモリアクセス要求信号RQが実行されたこと示す応答信
号ACK を出力し、メモリ１３を制御する。メモリ１３
は、メモリ制御回路１２により制御され、データ制御回
路１０からのデータを記憶し、また記憶したデータをデ
ータ制御回路１０に出力する。メモリ１３はリフレッシ
ュ動作が必要なメモリである。The input / output control circuit 9 controls an interface with an external host device. The data control circuit 10 is
It controls data transfer between the input / output control circuit 9 and the memory 13. The overall control circuit 11 controls the input / output control circuit 9, the data control circuit 10, and the memory control circuit 12. The memory control circuit 12 receives the memory access request signal RQ from the overall control circuit 11, outputs a response signal ACK indicating that the memory access request signal RQ has been executed to the overall control circuit 11, and controls the memory 13. Memory 13
Is controlled by the memory control circuit 12, stores the data from the data control circuit 10, and outputs the stored data to the data control circuit 10. The memory 13 is a memory that requires a refresh operation.
【００２８】図４に、図１に示したリフレッシュ要求発
生回路の動作のタイミング図を示す。図４において、
（ａ）は最低順位リフレッシュ要求信号RQL によりリフ
レッシュが実行される場合のタイミングを示し、（ｂ）
は最高順位リフレッシュ要求信号RQH によりリフレッシ
ュが実行される場合のタイミングを示す。FIG. 4 shows a timing chart of the operation of the refresh request generating circuit shown in FIG. In FIG.
(A) shows the timing when the refresh is executed by the lowest order refresh request signal RQL, and (b)
Indicates the timing when refresh is executed by the highest priority refresh request signal RQH.
【００２９】次に、図１乃至図４を参照して、本発明の
リフレッシュ要求発生回路の動作を説明する。この例で
は、第１乃至第３の特定の値は、それぞれ、“０”，”
ｊ”，および“ｉ”である。Next, the operation of the refresh request generation circuit of the present invention will be described with reference to FIGS. In this example, the first to third specific values are "0" and "," respectively.
j ”and“ i ”.
【００３０】初期化された状態では、カウンタ１のカウ
ンタ値は第１の特定の値“０”である。この時、最低順
位リジュレッシュ要求発生部２はセットされ、最低順位
リフレッシュ要求信号RQL を発生する。一方、最高順位
リフレッシュ要求発生部３はクリアされて最高順位リフ
レッシュ要求信号RQH を発生せず、リフレッシュ終了フ
ラグレジスタ５もクリアされてリフレッシュ終了を発生
してない。カウンタ１は、そのカウント値が第３の特定
の値“ｉ”になるまで、１ずつ増加させていく。In the initialized state, the counter value of the counter 1 is the first specific value "0". At this time, the lowest order refresh request generation unit 2 is set and generates the lowest order refresh request signal RQL. On the other hand, the highest order refresh request generation unit 3 is cleared and does not generate the highest order refresh request signal RQH, and the refresh end flag register 5 is also cleared so that the refresh end is not generated. The counter 1 is incremented by 1 until the count value reaches the third specific value "i".
【００３１】先ず、図４（ａ）を参照して、最低順位リ
フレッシュ要求信号RQL によりリフレッシュが実行され
る場合の動作について説明する。First, with reference to FIG. 4A, the operation when the refresh is executed by the lowest priority refresh request signal RQL will be described.
【００３２】カウンタ１のカウント値が第３の特定の値
“ｉ”よりも小さい第２の値“ｊ”になるまでの間に、
全体制御回路１１からのリフレッシュ以外のメモリアク
セス要求信号RQが途絶え、メモリアクセス要求調停回路
７が最低順位リフレッシュ要求信号RQL を認識するたす
る。このような状況では、メモリアクセス要求調停回路
７はリフレッシュの応答信号RACKを発生し、メモリ制御
信号発生回路８にリフレッシュを実行させるように制御
する。Until the count value of the counter 1 reaches the second value "j" which is smaller than the third specific value "i",
The memory access request signal RQ other than refresh from the overall control circuit 11 is interrupted, and the memory access request arbitration circuit 7 recognizes the lowest order refresh request signal RQL. In such a situation, the memory access request arbitration circuit 7 generates a refresh response signal RACK and controls the memory control signal generation circuit 8 to execute the refresh.
【００３３】メモリ制御信号発生回路８は、メモリ１３
に対してリフレッシュを実行する。これと同時に制御部
４はリフレッシュの応答信号RACKを認識して、最低順位
リフレッシュ要求発生部２をクリアして最低順位リフレ
ッシュ要求信号RQL の発生を抑止し、リフレッシュ終了
フラグレジスタ５をセットして、リフレッシュ終了信号
を発生させる。最高順位リフレッシュ要求発生部３は、
リフレッシュ終了信号が送出されているときには、カウ
ンタ１のカウント値が第２の値“ｊ”になっても、最高
順位リフレッシュ要求信号RQH を発生しない。The memory control signal generation circuit 8 includes a memory 13
Perform a refresh on. At the same time, the control unit 4 recognizes the refresh response signal RACK, clears the lowest order refresh request generation unit 2 to suppress the lowest order refresh request signal RQL, sets the refresh end flag register 5, Generate a refresh end signal. The highest order refresh request generation unit 3
When the refresh end signal is transmitted, the highest priority refresh request signal RQH is not generated even if the count value of the counter 1 reaches the second value "j".
【００３４】カウンタ１のカウント値が第３の特定の値
“ｉ”になると、リフレッシュ要求発生回路６は初期化
され、カウンタ１のカウント値は第１の特定の値“０”
になり、最低順位リフレッシュ要求発生部２はセットさ
れて最低順位リフレッシュ要求信号RQL を発生し、リフ
レッシュ終了フラグレジスタ５はクリアされてリフレッ
シュ終了信号の発生が抑止される。When the count value of the counter 1 reaches the third specific value "i", the refresh request generation circuit 6 is initialized, and the count value of the counter 1 is the first specific value "0".
Then, the lowest order refresh request generator 2 is set to generate the lowest order refresh request signal RQL, the refresh end flag register 5 is cleared, and the generation of the refresh end signal is suppressed.
【００３５】次に、図４（ｂ）を参照して、最高順位リ
フレッシュ要求信号RQH によりリフレッシュが実行され
る場合の動作について説明する。Next, with reference to FIG. 4B, the operation when the refresh is executed by the highest priority refresh request signal RQH will be described.
【００３６】カウンタ１のカウント値が第３の特定の値
“ｉ”よりも小さい第２の特定の値“ｊ”になるまでの
間に、全体制御回路１１からのリフレッシュ以外のメモ
リアクセス要求信号RQが途絶えず、メモリアクセス要求
調停回路７が最低順位リフレッシュ要求信号RQL を認識
しないとする。このような状況では、メモリアクセス要
求調停回路７はリフレッシュの応答信号RACKを発生しな
い。そして、カウンタ１のカウント値が第２の特定の値
“ｊ”に等しくなったとき、最高順位リフレッシュ要求
発生部３はリフレッシュ終了フラグレジスタ５からリフ
レッシュ終了信号が送出されてきていないので、セット
されて最高順位リフレッシュ要求信号RQH を発生する。Until the count value of the counter 1 reaches the second specific value "j" which is smaller than the third specific value "i", the memory access request signal other than the refresh from the general control circuit 11 is issued. It is assumed that the RQ is continuous and the memory access request arbitration circuit 7 does not recognize the lowest order refresh request signal RQL. In such a situation, the memory access request arbitration circuit 7 does not generate the refresh response signal RACK. When the count value of the counter 1 becomes equal to the second specific value "j", the highest-order refresh request generator 3 has not been sent the refresh end signal from the refresh end flag register 5 and is therefore set. Generate the highest priority refresh request signal RQH.
【００３７】メモリアクセス要求調停回路７が最高順位
リフレッシュ要求信号RGH を認識し、リフレッシュの応
答信号RACKを発生し、メモリ制御信号発生回路８にリフ
レッシュを実行させるように制御する。この制御によっ
て、メモリ制御信号発生回路８はメモリ１３に対してリ
フレッシュを実行する。これと同時に、制御部４はリフ
レッシュの応答信号RACKを認識して、最低順位リフレッ
シュ要求発生部２と最高順位リフレッシュ要求発生部３
とをクリアして、最低順位リフレッシュ要求信号RQL と
最高順位リフレッシュ要求信号RGH との発生を抑止す
る。The memory access request arbitration circuit 7 recognizes the highest order refresh request signal RGH, generates the refresh response signal RACK, and controls the memory control signal generation circuit 8 to execute the refresh. By this control, the memory control signal generation circuit 8 refreshes the memory 13. At the same time, the control unit 4 recognizes the refresh response signal RACK, and the lowest priority refresh request generation unit 2 and the highest priority refresh request generation unit 3 are detected.
Are cleared to suppress the generation of the lowest order refresh request signal RQL and the highest order refresh request signal RGH.
【００３８】カウンタ１のカウント値が第３の特定の値
“ｉ”になると、リフレッシュ要求発生回路６は初期化
され、カウンタ１のカウント値は第１の特定の値“０”
になり、最低順位リフレッシュ要求発生部２はセットさ
れて最低順位リフレッシュ要求信号RQL を発生する。When the count value of the counter 1 reaches the third specific value "i", the refresh request generating circuit 6 is initialized, and the count value of the counter 1 is the first specific value "0".
Then, the lowest order refresh request generator 2 is set and generates the lowest order refresh request signal RQL.
【００３９】図５に、本発明のメモリ装置のリフレッシ
ュ動作のタイミング図を示す。図５において、TRはリフ
レッシュサイクルを示し、T1はリフレッシュ間隔を示
す。第３の特定の値“ｉ”は、リフレッシュによりメモ
リ１３のデータを保持するため、リフレッシュサイクル
TRの間にリフレッシュ間隔T1のリフレッシュを規定回数
以上実行するように設定されている。FIG. 5 shows a timing chart of the refresh operation of the memory device of the present invention. In FIG. 5, TR indicates a refresh cycle and T1 indicates a refresh interval. The third specific value "i" holds the data in the memory 13 by refreshing, so that the refresh cycle
The refresh interval T1 is set to be refreshed a specified number of times or more during TR.
【００４０】図５に示すように、本発明のメモリ装置で
は、最低順位リフレッシュ要求信号RQL による最低順位
リフレッシュＬが実行される場合でも、最高順位リフレ
ッシュ要求信号RQH による最高順位リフレッシュＨが実
行される場合でも、リフレッシュ間隔T1は一定である。
したがって、リフレッシュサイクルTRの間に規定回数を
越えた不要なリフレッシュが実行されるのを最小限に抑
えることができる。As shown in FIG. 5, in the memory device of the present invention, even when the lowest order refresh L by the lowest order refresh request signal RQL is executed, the highest order refresh H by the highest order refresh request signal RQH is executed. Even in this case, the refresh interval T1 is constant.
Therefore, it is possible to minimize the number of unnecessary refreshes performed more than the specified number of times during the refresh cycle TR.
【００４１】このようにして、本発明のリフレッシュ要
求発生回路、メモリ制御回路、およびメモリ装置では、
他のメモリアクセス要求信号がリフレッシュ要求信号と
競合を起こして待される待ち時間を短くし、データ転送
速度を上げ、消費電力を小さくできる。Thus, in the refresh request generation circuit, memory control circuit, and memory device of the present invention,
Other memory access request signals can compete with the refresh request signal to shorten the waiting time, increase the data transfer rate, and reduce power consumption.
【００４２】[0042]
【発明の効果】以上の説明で明らかな如く，本発明のリ
フレッシュ要求発生回路、メモリ制御回路、およびメモ
リ装置によれば、他のメモリアクセス要求信号がリフレ
ッシュ要求信号と競合を起こして待される待ち時間を短
くし、データ転送速度を上げ、消費電力を小さくできる
という効果がある。As is apparent from the above description, according to the refresh request generation circuit, the memory control circuit, and the memory device of the present invention, another memory access request signal competes with the refresh request signal and is awaited. There are effects that the waiting time can be shortened, the data transfer speed can be increased, and the power consumption can be reduced.
【図１】本発明の一実施例によるリフレッシュ要求発生
回路を示すブロック図である。FIG. 1 is a block diagram showing a refresh request generation circuit according to an embodiment of the present invention.
【図２】図１に示すリフレッシュ要求発生回路を有する
メモリ制御回路を示すブロック図である。FIG. 2 is a block diagram showing a memory control circuit having the refresh request generation circuit shown in FIG.
【図３】図２に示すメモリ制御回路を有するメモリ装置
を示すブロック図である。FIG. 3 is a block diagram showing a memory device having the memory control circuit shown in FIG.
【図４】図１に示すリフレッシュ要求発生回路の動作を
示すタイミング図である。FIG. 4 is a timing diagram showing an operation of the refresh request generating circuit shown in FIG.
【図５】図３に示すメモリ装置のリフレッシュ動作を示
すタイミング図である。5 is a timing diagram showing a refresh operation of the memory device shown in FIG.
【図６】従来のリフレッシュ要求発生回路を示すブロッ
ク図である。FIG. 6 is a block diagram showing a conventional refresh request generation circuit.
【図７】図６に示すリフレッシュ要求発生回路の動作を
示すタイミング図である。FIG. 7 is a timing diagram showing an operation of the refresh request generating circuit shown in FIG.
【図８】図６に示すリフレッシュ要求発生回路を備えた
メモリ装置のリフレッシュ動作を示すタイミング図であ
る。FIG. 8 is a timing diagram showing a refresh operation of a memory device including the refresh request generating circuit shown in FIG.
１ カウンタ ２ 最低順位リフレッシュ要求発生部 ３ 最高順位リフレッシュ要求発生部 ４ 制御部 ５ リフレッシュ終了フラグレジスタ ６ リフレッシュ要求発生回路 ７ メモリアクセス要求調停回路 ８ メモリ制御信号発生回路 ９ 入出力制御回路 １０ データ制御回路 １１ 全体制御回路 １２ メモリ制御回路 １３ メモリ DESCRIPTION OF SYMBOLS 1 counter 2 lowest order refresh request generating section 3 highest order refresh request generating section 4 control section 5 refresh end flag register 6 refresh request generating circuit 7 memory access request arbitration circuit 8 memory control signal generating circuit 9 input / output control circuit 10 data control circuit 11 overall control circuit 12 memory control circuit 13 memory
Claims (3)
リアクセス要求調停回路から供給される、メモリのリフ
レッシュが実行されたことを示す応答信号に基づいて、
前記メモリアクセス要求調停回路に対してリフレッシュ
要求信号を発生するリフレッシュ要求発生回路に於い
て、 前記タイミング信号により１ずつカウント値を増加し、
一定の周期を計測するカウンタと、 前記カウント値が第１の特定の値であるときに、前記メ
モリアクセス要求調停回路に対して、前記リフレッシュ
要求信号として、他のメモリアクセスに比較して優先順
位が最も低いメモリのリフレッシュ要求を表す最低順位
リフレッシュ要求信号を発生する最低順位リフレッシュ
要求発生部と、 前記カウント値が前記第１の特定の値より大きい第２の
特定の値であるときに、リフレッシュ終了信号を受けて
いなければ、前記メモリアクセス要求調停回路に対し
て、前記リフレッシュ要求信号として、前記他のメモリ
アクセスに比較して優先順位が最も高いメモリのリフレ
ッシュ要求を表す最高順位リクエスト要求信号を発生す
る最高順位リフレッシュ要求発生部と、 前記応答信号に応答して、前記最低順位リフレッシュ要
求発生部と前記最高順位リフレッシュ要求発生部とをク
リアすると共に、セット信号を出力する制御部と、 前記セット信号によってセットされて前記リフレッシュ
終了信号を出力すると共に、前記カウント値が前記第２
の特定の値より大きい第３の特定の値の時にリセットさ
れるリフレッシュ終了フラグレジスタとを有することを
特徴とするリフレッシュ要求発生回路。1. In response to a response signal, which is supplied from an external memory access request arbitration circuit and indicates that the memory has been refreshed, in synchronization with a timing signal,
In a refresh request generation circuit that generates a refresh request signal to the memory access request arbitration circuit, the count value is incremented by 1 by the timing signal,
A counter for measuring a fixed cycle, and when the count value is a first specific value, the memory access request arbitration circuit is given a priority order as the refresh request signal as compared with other memory accesses. And a lowest refresh request generation unit that generates a lowest refresh request signal representing a refresh request of the lowest memory, and refreshing when the count value is a second specific value that is larger than the first specific value. If the end signal has not been received, the highest priority request request signal representing the refresh request of the memory having the highest priority as compared with the other memory access is sent to the memory access request arbitration circuit as the refresh request signal. The highest-ranked refresh request generator that is generated, and the lowest-ranked one in response to the response signal. Is cleared and the refresh request generating unit Best result refresh request generating unit, and a control unit for outputting a set signal, and outputs the refresh end signal is set by the set signal, the count value is the second
And a refresh end flag register that is reset when the third specific value is larger than the specific value of the refresh request generating circuit.
路と、 メモリ制御信号を外部のメモリに対して発生するメモリ
制御信号発生回路と、 前記リフレッシュ要求発生回路で発生した前記リフレッ
シュ要求信号と外部回路からのメモリアクセス要求信号
とを調停をして、前記メモリ制御信号発生回路に前記メ
モリ制御信号を発生させるように制御すると共に、前記
リフレッシュ要求発生回路および前記外部回路に対し
て、それぞれ、前記リフレッシュ要求信号および前記メ
モリアクセス要求信号が実行されたことを示す応答信号
を発生するメモリアクセス要求調停回路とを有すること
を特徴とするメモリ制御回路。2. A refresh request generation circuit according to claim 1, a memory control signal generation circuit for generating a memory control signal to an external memory, the refresh request signal generated by the refresh request generation circuit, and an external circuit. Arbitrating the memory access request signal from the memory control signal generating circuit and controlling the memory control signal generating circuit to generate the memory control signal, and refreshing the refresh request generating circuit and the external circuit, respectively. And a memory access request arbitration circuit for generating a response signal indicating that the request signal and the memory access request signal have been executed.
入出力制御回路と、 データを記憶すると共に記憶したデータを出力する、リ
フレッシュ動作が必要なメモリと、 前記入出力制御回路と前記メモリとの間のデータ転送を
制御するデータ制御回路と、 前記入出力制御回路と前記データ制御回路とを制御する
と共に、前記メモリアクセス要求信号を出力する全体制
御回路と、 前記メモリアクセス要求信号を受け取り、前記全体制御
回路へ該メモリアクセス要求信号が実行されたことを示
す応答信号を出力し、前記メモリを制御する請求項２記
載のメモリ制御回路とを有することを特徴とするメモリ
装置。3. An input / output control circuit for controlling an interface with a higher-level device, a memory for storing data and outputting the stored data, which requires a refresh operation, and between the input / output control circuit and the memory. A data control circuit for controlling the data transfer, a general control circuit for controlling the input / output control circuit and the data control circuit, and outputting the memory access request signal; 3. A memory control circuit according to claim 2, wherein the memory control circuit outputs a response signal indicating that the memory access request signal has been executed to the control circuit to control the memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176331A JPH0620468A (en) | 1992-07-03 | 1992-07-03 | Refresh request generating circuit, memory control circuit and memory device with this circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176331A JPH0620468A (en) | 1992-07-03 | 1992-07-03 | Refresh request generating circuit, memory control circuit and memory device with this circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620468A true JPH0620468A (en) | 1994-01-28 |
Family
ID=16011726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176331A Withdrawn JPH0620468A (en) | 1992-07-03 | 1992-07-03 | Refresh request generating circuit, memory control circuit and memory device with this circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620468A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6353872B1 (en) | 1998-06-04 | 2002-03-05 | Oki Electric Industry Co., Ltd. | Memory interface circuit |
-
1992
- 1992-07-03 JP JP4176331A patent/JPH0620468A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6353872B1 (en) | 1998-06-04 | 2002-03-05 | Oki Electric Industry Co., Ltd. | Memory interface circuit |
| US6510489B2 (en) | 1998-06-04 | 2003-01-21 | Oki Electric Industry Co., Ltd. | Memory interface circuit |
| US6859857B2 (en) | 1998-06-04 | 2005-02-22 | Oki Electric Industry Co., Ltd. | Memory interface circuit |
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