JPH06202954A - Tag comparator and translation look-aside buffer using the comparator - Google Patents
Tag comparator and translation look-aside buffer using the comparatorInfo
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- JPH06202954A JPH06202954A JP4347621A JP34762192A JPH06202954A JP H06202954 A JPH06202954 A JP H06202954A JP 4347621 A JP4347621 A JP 4347621A JP 34762192 A JP34762192 A JP 34762192A JP H06202954 A JPH06202954 A JP H06202954A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、メモリ管理ユニット
（ＭＭＵ）のＴＬＢ（トランスレーション・ルック・ア
サイド・バッファ）に適用されるタグ比較回路及びこれ
を用いたＴＬＢに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a tag comparison circuit applied to a TLB (translation look aside buffer) of a memory management unit (MMU) and a TLB using the tag comparison circuit.
【０００２】[0002]
【従来の技術】論理アドレスから物理アドレスへの変換
をハードウェア構成で高速に行うために、ＯＳ（オペレ
ーティング・システム）によるアドレス変換処理で得ら
れた論理アドレス／物理アドレス対は、ＣＰＵチップ又
は周辺チップに備えられたＴＬＢに保持される。このＴ
ＬＢは、ＭＭＵの主要な構成要素である。2. Description of the Related Art In order to convert a logical address to a physical address at high speed with a hardware configuration, a logical address / physical address pair obtained by an address conversion process by an OS (operating system) is a CPU chip or a peripheral. It is held in the TLB provided on the chip. This T
The LB is the main component of the MMU.
【０００３】図６は、従来のＴＬＢのブロック構成を示
す。FIG. 6 shows a block structure of a conventional TLB.
【０００４】論理アドレスＶＡを保持するレジスタ１０
は、上位側からタグフィールド１１と、テーブル参照ア
ドレスフィールド１２と、ページオフセットフィールド
１３とに分けられる。一方、テーブルレジスタ群２０
は、例えば６４エントリーを有し、各エントリーは、タ
グフィールド２１と、物理ページフィールド２２とに分
けられている。テーブルレジスタ群２０のエントリー
は、フィールド１２に保持されているテーブル参照アド
レスＰをデコーダ３０でデコードすることにより選択さ
れる。タグ比較の際には、この選択により、タグフィー
ルド２１からタグＴＡＧが読み出され、物理ページフィ
ールド２２から物理ページＭが読み出される。A register 10 holding a logical address VA
Are divided into a tag field 11, a table reference address field 12 and a page offset field 13 from the upper side. On the other hand, the table register group 20
Has 64 entries, for example, and each entry is divided into a tag field 21 and a physical page field 22. The entry of the table register group 20 is selected by the decoder 30 decoding the table reference address P held in the field 12. At the time of tag comparison, by this selection, the tag TAG is read from the tag field 21 and the physical page M is read from the physical page field 22.
【０００５】タグ比較回路４０は、タグＴＡＧを、タグ
フィールド１１に保持されたタグＳと比較し、両者が一
致すれば高レベル（ヒット）を出力し、不一致であれば
低レベル（ミス）を出力する。ヒットの場合には、物理
ページＭを上位とし、フィールド１３に保持されたペー
ジオフセットｍを下位とする物理アドレスＲＡが取り出
され、不図示のアドレスバスインターフェースへ供給さ
れる。ミスの場合には、ＯＳに割込みが掛けられ、主記
憶装置上のテーブルが参照されてアドレス変換処理が行
われ、論理論理アドレスＶＡ／物理アドレスＲＡ対がＴ
ＬＢに供給される。そして、論理アドレスＶＡのテーブ
ル参照アドレスＰによりテーブルレジスタ群２０のエン
トリーが選択され、論理アドレスＶＡのタグＳ及び物理
アドレスＲＡの物理ページＭがそれぞれタグフィールド
２１及び物理ページフィールド２２に格納される。The tag comparison circuit 40 compares the tag TAG with the tag S held in the tag field 11 and outputs a high level (hit) if both match and a low level (miss) if they do not match. Output. In the case of a hit, a physical address RA having the physical page M as the upper side and the page offset m held in the field 13 as the lower side is fetched and supplied to an address bus interface (not shown). In the case of a miss, the OS is interrupted, the table in the main memory is referred to, address conversion processing is performed, and the logical logical address VA / physical address RA pair is set to T.
Supplied to the LB. Then, the entry of the table register group 20 is selected by the table reference address P of the logical address VA, and the tag S of the logical address VA and the physical page M of the physical address RA are stored in the tag field 21 and the physical page field 22, respectively.
【０００６】このようなＴＬＢにより、論理アドレスか
ら物理アドレスへの変換が高速に行われる。With such a TLB, conversion from a logical address to a physical address is performed at high speed.
【０００７】通常、ページサイズは４ＫＢ、すなわち、
ページオフセットフィールド１３は１２ビットである。
最近、通常のページサイズの他に、例えば４ＭＢのペー
ジサイズをもつＴＬＢも用いられている。このような大
きなページサイズは、ＯＳのカーネルのように主記憶装
置上に常駐するプログラム等に用いられ、ページイン及
びページアウトが効率よく行われる。Usually, the page size is 4 KB, that is,
The page offset field 13 is 12 bits.
Recently, in addition to the normal page size, TLB having a page size of 4 MB, for example, is also used. Such a large page size is used for a program or the like resident in the main storage device such as the OS kernel, and page-in and page-out are efficiently performed.
【０００８】[0008]
【発明が解決しようとする課題】しかし、従来では、ペ
ージサイズが固定であったため、通常のページサイズの
ＴＬＢと、別個の大きなページサイズのＴＬＢとを備え
なければならず、回路規模が大きくなっていた。However, in the past, since the page size was fixed, it was necessary to provide a TLB having a normal page size and a separate TLB having a large page size, resulting in a large circuit scale. Was there.
【０００９】本発明の目的は、このような問題点に鑑
み、ページサイズを可変にしてＴＬＢの回路規模を縮小
することが可能なタグ比較回路及びこれを用いたＴＬＢ
を提供することにある。In view of the above problems, an object of the present invention is to make a page size variable and to reduce the circuit scale of the TLB, and a TLB using the same.
To provide.
【００１０】[0010]
【課題を解決するための手段及びその作用】図１は、第
１発明に係るタグ比較回路の原理構成を示す。ただし、
図１は、以下のｐ、ｑ、ｒ、ｓがそれぞれ６、５、９、
１２である場合を示す） この第１発明は、論理アドレスＶＡの一部ビットとテー
ブルレジスタ群に保持されているタグＴＡＧとを比較し
て、論理アドレスＶＡから物理アドレスＲＡへの変換が
ＴＬＢで可能であるかどうかを判定するタグ比較回路で
あって、論理アドレスＶＡはその上位側から順にｐビッ
トＶＡ０〜ＶＡ５、ｑビットＶＡ６〜ＶＡ１０、ｒビッ
トＶＡ１１〜ＶＡ１９、ｓビットＶＡ２０〜ＶＡ３１と
分けられ、ｒビットＶＡ１１〜ＶＡ１９はページサイズ
コードＢに基づき更に０≦ｋ≦ｒなる上位側の可変長ｋ
ビットと下位側の可変長ｒ−ｋビットとに分けられ、論
理アドレスＶＡの下位ｒ−ｋ＋ｓビットは、物理アドレ
スＲＡの下位ｒ−ｋ＋ｓビットと等しいページオフセッ
トであり、論理アドレスＶＡのｐビットＶＡ０〜ＶＡ５
の値ＳＨとタグＴＡＧの上位ｐビットＴＡＧ０〜ＴＡＧ
５の値ＴＡＧＨとが等しいかどうかを判定する上位タグ
比較回路４１と、論理アドレスＶＡのｒビットＶＡ１１
〜ＶＡ１９の値ＳＬｍＨとタグＴＡＧの下位ｒビットＴ
ＡＧ１１〜ＴＡＧ１９の値ＴＡＧＬとが、比較有効ビッ
トについて等しいかどうかを判定する下位タグ比較回路
４２と、ページサイズコードＢに基づいて、下位タグ比
較回路４２によるｒビットＶＡ１１〜ＶＡ１９の比較の
うち、上位ｋビットの比較を有効にし、下位ｒ−ｋビッ
トの比較を無効にするスイッチ回路４３とを有し、上位
タグ比較回路４１が等しいと判定し、かつ、下位タグ比
較回路４２が等しいと判定しているときに、論理アドレ
スＶＡから物理アドレスＲＡへの変換がＴＬＢで可能で
あると判定する。FIG. 1 shows the principle configuration of a tag comparison circuit according to the first invention. However,
In FIG. 1, the following p, q, r, and s are 6, 5, 9, and
In the first invention, a part of the bits of the logical address VA is compared with the tag TAG held in the table register group, and the conversion from the logical address VA to the physical address RA is TLB. In the tag comparison circuit for determining whether or not it is possible, the logical address VA is divided into p bits VA0 to VA5, q bits VA6 to VA10, r bits VA11 to VA19, and s bits VA20 to VA31 in order from the upper side. , R bits VA11 to VA19 are further variable length k on the upper side of 0 ≦ k ≦ r based on the page size code B.
The logical address VA is divided into bits and lower variable length r−k bits, and the lower r−k + s bits of the logical address VA are a page offset equal to the lower r−k + s bits of the physical address RA, and the p bit VA0 of the logical address VA. ~ VA5
Value SH and the upper p bits TAG0 to TAG of the tag TAG
5 and the higher tag comparison circuit 41 for judging whether the value TAGH is equal to 5 and the r bit VA11 of the logical address VA.
~ Value SLmH of VA19 and lower r bit T of tag TAG
Among the comparison of r bits VA11 to VA19 by the lower tag comparison circuit 42 based on the page size code B and the lower tag comparison circuit 42 that determines whether or not the values TAGL of AG11 to TAG19 are equal for the comparison valid bit, A switch circuit 43 for validating the comparison of the upper k bits and invalidating the comparison of the lower r−k bits, and determining that the upper tag comparison circuit 41 is equal and determining that the lower tag comparison circuit 42 is equal. During this time, it is determined that the conversion from the logical address VA to the physical address RA is possible by TLB.
【００１１】第２発明のＴＬＢは、例えば図２に示す如
く、上記構成のタグ比較回路４０Ａと、論理アドレスＶ
Ａが格納されるレジスタ１０と、２ｐエントリを有し、
各エントリに、タグＴＡＧと物理ページＭとページサイ
ズコードＢとが対をなして格納されるテーブルレジスタ
群２０Ａと、論理アドレスＶＡのｑビットＶＡ６〜ＶＡ
１０をデコードしてテーブルレジスタ群２０Ａの１エン
トリを選択する第１デコーダ３０と、選択された該エン
トリから出力されるページサイズコードＢをデコードし
てスイッチ回路４３の上記有効／無効を制御する第２デ
コーダ５０とを有し、該タグ比較回路が等しいと判定し
たときに、選択された該エントリから出力される物理ペ
ージＭを上位とし、論理アドレスＶＡの下位ｒ−ｋ＋ｓ
ビットのページオフセットｍを下位とする物理アドレス
ＲＡを出力する。The TLB of the second invention is, for example, as shown in FIG. 2, a tag comparison circuit 40A having the above-mentioned configuration and a logical address V.
It has a register 10 in which A is stored and a 2p entry,
A table register group 20A in which a tag TAG, a physical page M, and a page size code B are stored in pairs in each entry, and q bits VA6 to VA of the logical address VA.
A first decoder 30 which decodes 10 to select one entry of the table register group 20A, and a page size code B which is output from the selected entry and which controls the validity / invalidity of the switch circuit 43. 2 and a decoder 50, and when it is determined that the tag comparison circuits are equal, the physical page M output from the selected entry is set as the upper order and the lower order r−k + s of the logical address VA is set.
The physical address RA having the lower page offset m of bits is output.
【００１２】本発明によれば、タグ比較回路４０Ａによ
る比較ビットがページサイズコードＢに応じて変化し、
論理アドレスＶＡ及び物理アドレスＲＡに共通のページ
オフセット（下位ｒ−ｋ＋ｓビット）のビット数がペー
ジサイズコードＢに応じてｓ〜ｒ＋ｓの範囲で可変であ
るので、複数のページサイズを用いても１つのＴＬＢを
備えればよく、しかも、ページサイズを可変にする構成
が比較的簡単であるので、ＴＬＢの回路規模を全体とし
て従来よりも縮小することができる。According to the present invention, the comparison bit by the tag comparison circuit 40A changes according to the page size code B,
Since the number of bits of the page offset (lower r−k + s bits) common to the logical address VA and the physical address RA is variable within the range of s to r + s according to the page size code B, even if a plurality of page sizes are used, 1 Since only one TLB needs to be provided and the configuration for changing the page size is relatively simple, the circuit scale of the TLB can be reduced as a whole as compared with the conventional one.
【００１３】[0013]
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００１４】図２は、ＴＬＢのブロック構成を示す。FIG. 2 shows a block structure of the TLB.
【００１５】論理アドレスレジスタ１０は、その上位側
から、上位タグフィールド１１Ｈと、テーブル参照アド
レスフィールド１２と、可変長付加フィールド１４と、
下位ページオフセットフィールド１３Ｌとに分けられ
る。これらフィールド１１Ｈ、１２及び１３Ｌにはそれ
ぞれ、論理アドレスＶＡの上位タグＳＨ、テーブル参照
アドレスＰ、下位ページオフセットｍＬが格納される。
一方、テーブルレジスタ群２０Ａは、例えば６４エント
リーを有し、各エントリーは、タグフィールド２１と、
物理ページフィールド２２と、ページサイズコードフィ
ールド２３とに分けられる。これらフィールド２１、２
２及び２３にはそれぞれ、タグＴＡＧ、物理ページＭ及
びページサイズコードＢが格納される。The logical address register 10 has, from the upper side thereof, an upper tag field 11H, a table reference address field 12, a variable length addition field 14, and
It is divided into a lower page offset field 13L. An upper tag SH of the logical address VA, a table reference address P, and a lower page offset mL are stored in these fields 11H, 12 and 13L, respectively.
On the other hand, the table register group 20A has, for example, 64 entries, and each entry includes a tag field 21 and
It is divided into a physical page field 22 and a page size code field 23. These fields 21, 2
A tag TAG, a physical page M, and a page size code B are stored in 2 and 23, respectively.
【００１６】テーブルレジスタ群２０Ａのエントリー
は、フィールド１２のテーブル参照アドレスＰをデコー
ダ３０でデコードすることにより選択され、フィールド
２１、２２及び２３からそれぞれ前記ＴＡＧ、Ｍ及びＢ
が読み出される。このタグＴＡＧは、タグ比較回路４０
Ａの一方の入力端に供給される。タグ比較回路４０Ａの
他方の入力端には、その上位側に、フィールド１１Ｈに
保持された上位タグＳＨが供給され、下位側に、フィー
ルド１４に保持された可変長付加ＳＬｍＨが供給され
る。The entry of the table register group 20A is selected by decoding the table reference address P of the field 12 with the decoder 30, and the tags 21, M and B are selected from the fields 21, 22 and 23, respectively.
Is read. This tag TAG is a tag comparison circuit 40.
It is supplied to one input terminal of A. To the other input end of the tag comparison circuit 40A, the upper tag SH held in the field 11H is supplied to the upper side and the variable length added SLmH held in the field 14 is supplied to the lower side.
【００１７】また、ページサイズコードＢがデコーダ５
０に供給されてデコードされ、デコーダ５０の出力でタ
グ比較回路４０Ａの比較ビット数が後述のように制御さ
れる。タグ比較回路４０Ａは、図１に示す如く、上位タ
グ比較回路４１と、下位タグ比較回路４２と、スイッチ
回路４３とを備えている。Further, the page size code B is the decoder 5
It is supplied to 0 and decoded, and the output of the decoder 50 controls the number of comparison bits of the tag comparison circuit 40A as described later. As shown in FIG. 1, the tag comparison circuit 40A includes an upper tag comparison circuit 41, a lower tag comparison circuit 42, and a switch circuit 43.
【００１８】論理アドレスＶＡのビットを、その上位側
からビットＶＡ０〜ＶＡ３１と表す。本実施例では、上
位タグフィールド１１ＨをビットＶＡ０〜ＶＡ５の６ビ
ットとし、テーブル参照アドレスフィールド１２をＶＡ
６〜ＶＡ１０の５ビットとし、可変長付加フィールド１
４をビットＶＡ１１〜ＶＡ１９の９ビットとし、下位ペ
ージオフセットフィールド１３ＬをＶＡ２０〜ＶＡ３１
の１２ビットとする。これに対し、タグＴＡＧは、上位
タグＴＡＧＨと下位タグＴＡＧＬとからなり、上位タグ
ＴＡＧＨのビットを、その上位側からビットＴＡＧ０〜
ＴＡＧ５と表し、下位タグＴＡＧＬのビットを、その上
位側からＴＡＧ１１〜ＴＡＧ１９と表す。The bits of the logical address VA are expressed as bits VA0 to VA31 from the upper side. In this embodiment, the upper tag field 11H is 6 bits of bits VA0 to VA5, and the table reference address field 12 is VA.
5 bits of 6 to VA, variable length additional field 1
4 is 9 bits of bits VA11 to VA19, and the lower page offset field 13L is VA20 to VA31.
12 bits. On the other hand, the tag TAG is composed of an upper tag TAGH and a lower tag TAGL, and the bits of the upper tag TAGH are bit TAG0 to bit 0 from the upper side.
It is expressed as TAG5, and the bits of the lower tag TAGL are expressed as TAG11 to TAG19 from the upper side.
【００１９】上位タグ比較回路４１は、ビットＶＡ０〜
ＶＡ５をそれぞれビットＴＡＧ０〜ＴＡＧ５と比較し、
下位タグ比較回路４２は、ビットＶＡ１１〜ＶＡ１９を
それぞれＴＡＧ１１〜ＴＡＧ１９と、スイッチ回路４３
で有効にされているビットについて比較する。The upper tag comparison circuit 41 has bits VA0 to VA0.
VA5 is compared with bits TAG0 to TAG5, respectively,
The lower tag comparison circuit 42 sets bits VA11 to VA19 to TAG11 to TAG19 and a switch circuit 43, respectively.
Compare for the bits that are enabled in.
【００２０】可変長付加フィールド１４は、スイッチ回
路４３で有効にされて下位タグ比較回路４２で比較され
る可変長下位タグフィールド１１Ｌと、スイッチ回路４
３で無効にされて下位タグ比較回路４２で比較されない
可変長上位ページオフセットフィールド１３Ｈとに分け
られる。フィールド１１Ｌには下位タグＳＬが格納さ
れ、フィールド１３Ｈには上位ページオフセットｍＨが
格納される。タグフィールド１１は、フィールド１２を
介し互いに離れた上位タグフィールド１１Ｈと下位タグ
フィールド１１Ｌとからなり、これらに保持された上位
タグＳＨと下位タグＳＬとでタグＳが構成される。ま
た、ページオフセットフィールド１３は、上位ページオ
フセットフィールド１３Ｈと下位ページオフセットフィ
ールド１３Ｌとからなり、これらに保持された上位ペー
ジオフセットｍＨと下位ページオフセットｍＬとでペー
ジオフセットｍが構成される。The variable length additional field 14 is validated by the switch circuit 43 and compared with the lower tag comparison circuit 42 by the variable length lower tag field 11L and the switch circuit 4.
3 and the variable length upper page offset field 13H which is invalidated in 3 and is not compared in the lower tag comparison circuit 42. The lower tag SL is stored in the field 11L, and the upper page offset mH is stored in the field 13H. The tag field 11 is composed of an upper tag field 11H and a lower tag field 11L which are separated from each other via a field 12, and the upper tag SH and the lower tag SL held in these fields constitute a tag S. The page offset field 13 is composed of an upper page offset field 13H and a lower page offset field 13L, and the upper page offset mH and the lower page offset mL held in them form a page offset m.
【００２１】ページサイズコードＢは、例えば２ビット
であり、その値と、ページジサイズ及び可変長比較ビッ
トとの関係は、図４に示すようになっている。The page size code B is, for example, 2 bits, and the relationship between the value and the page size and variable length comparison bit is as shown in FIG.
【００２２】すなわち、ページサイズコードＢの値が
‘００’のとき、ページサイズは４ＫＢであり、スイッ
チ回路４３で、ビットＶＡ１１〜ＶＡ１９とビットＴＧ
Ａ１１〜ＴＡＧ１９との比較が有効にされる。ページサ
イズコードＢの値が‘０１’のとき、ページサイズは３
２ＫＢであり、スイッチ回路４３で、ビットＶＡ１１〜
ＶＡ１６とビットＴＧＡ１１〜ＴＡＧ１６との比較が有
効にされる。ページサイズコードＢの値が‘１０’のと
き、ページサイズは２５６ＫＢであり、スイッチ回路４
３で、ビットＶＡ１１〜ＶＡ１３とビットＴＧＡ１１〜
ＴＡＧ１３との比較が有効にされる。また、ページサイ
ズコードＢの値が‘１１’のとき、ページサイズは２Ｍ
Ｂであり、スイッチ回路４３で、下位タグ比較回路４２
による各ビットの比較が全て無効にされる。That is, when the value of the page size code B is "00", the page size is 4 KB, and the switch circuit 43 uses the bits VA11 to VA19 and the bit TG.
The comparison with A11-TAG19 is enabled. When the value of page size code B is '01', the page size is 3
2 KB, the switch circuit 43, the bits VA11 ~
The comparison of VA16 with bits TGA11-TAG16 is enabled. When the value of the page size code B is '10', the page size is 256 KB and the switch circuit 4
3 in bits VA11-VA13 and bits TGA11-
The comparison with TAG 13 is enabled. When the page size code B value is '11', the page size is 2M.
B, the switch circuit 43, the lower tag comparison circuit 42
All comparisons of each bit by are disabled.
【００２３】図３は、タグ比較回路４０Ａの構成例を示
す。FIG. 3 shows a configuration example of the tag comparison circuit 40A.
【００２４】上位タグ比較回路４１は、ビットＶＡｉと
ビットＴＡＧｉとを比較するイクスクルーシブオア回路
Ｅｉ、ｉ＝０〜５を備え、下位タグ比較回路４２は、ビ
ットＶＡｊとビットＴＡＧｊとを比較するイクスクルー
シブオア回路Ｅｊ、ｊ＝１１〜１９を備えている。イク
スクルーシブオア回路Ｅ０〜Ｅ１９は互いに同一構成で
あり、イクスクルーシブオア回路Ｅ０は、トランジスタ
Ｔ１とトランジスタＴ２とが直列接続され、トランジス
タＴ３とトランジスタＴ４とが直列接続され、トランジ
スタＴ１のドレインとトランジスタＴ３のドレインが共
にコモン線Ｃに接続されている。コモン線Ｃは、プルア
ップトランジスタＴ５を介して電源配線ＶＤＤに接続さ
れている。図中、＊は信号レベルの反転を表しており、
トランジスタＴ１、Ｔ２、Ｔ３及びＴ４のゲートにそれ
ぞれ＊ＴＡＧ０、ビットＶＡ０、＊ＶＡ０及びＴＡＧ０
が供給され、プルアップトランジスタＴ５のゲートにク
ロックＣＬＫが供給される。The upper tag comparison circuit 41 includes an exclusive OR circuit Ei, i = 0 to 5 for comparing the bit VAi and the bit TAGi, and the lower tag comparison circuit 42 compares the bit VAj and the bit TAGj. The exclusive OR circuit Ej, j = 11 to 19 is provided. The exclusive OR circuits E0 to E19 have the same configuration as each other. In the exclusive OR circuit E0, the transistor T1 and the transistor T2 are connected in series, the transistor T3 and the transistor T4 are connected in series, and the drain of the transistor T1 is connected. The drains of the transistors T3 are both connected to the common line C. The common line C is connected to the power supply line VDD via the pull-up transistor T5. In the figure, * represents the inversion of the signal level,
* TAG0 and bits VA0, * VA0 and TAG0 are applied to the gates of the transistors T1, T2, T3 and T4, respectively.
And the clock CLK is supplied to the gate of the pull-up transistor T5.
【００２５】スイッチ回路４３は、トランジスタスイッ
チＳＷ１１〜ＳＷ１９を備え、トランジスタスイッチＳ
Ｗｊ（ｊ＝１１〜１９）は、そのドレインがコモン線Ｃ
に接続され、ソースがイクスクルーシブオア回路Ｅｊの
電流入力端に接続されている。したがって、トランジス
タスイッチＳＷｊがオンのときイクスクルーシブオア回
路Ｅｊによる比較が有効となり、トランジスタスイッチ
ＳＷｊがオフのときイクスクルーシブオア回路Ｅｊによ
る比較が無効となる。The switch circuit 43 includes transistor switches SW11 to SW19, and transistor switch S
The drain of Wj (j = 11 to 19) is the common line C.
And the source is connected to the current input terminal of the exclusive OR circuit Ej. Therefore, when the transistor switch SWj is on, the comparison by the exclusive OR circuit Ej is valid, and when the transistor switch SWj is off, the comparison by the exclusive OR circuit Ej is invalid.
【００２６】スイッチ回路４３は、デコーダ５０によ
り、ページサイズコードＢの値が‘００’のときトラン
ジスタスイッチＳＷ１１〜ＳＷ１９が全てオンにされ、
ページサイズコードＢの値が‘０１’のときトランジス
タスイッチＳＷ１１〜ＳＷ１６のみがオンにされ、ペー
ジサイズコードＢの値が‘１０’のときトランジスタス
イッチＳＷ１１〜ＳＷ１３のみがオンにされ、ページサ
イズコードＢの値が‘１１’のときトランジスタスイッ
チＳＷ１１〜ＳＷ１９が全てオフにされる。In the switch circuit 43, the decoder 50 turns on all the transistor switches SW11 to SW19 when the value of the page size code B is "00",
When the value of the page size code B is '01', only the transistor switches SW11 to SW16 are turned on. When the value of the page size code B is '10', only the transistor switches SW11 to SW13 are turned on and the page size code B When the value of is "11", all the transistor switches SW11 to SW19 are turned off.
【００２７】上記構成において、クロックＣＬＫが低レ
ベルのとき、プルアップトランジスタＴ５がオンになっ
てコモン線Ｃがプリチャージされる。このとき、上位タ
グ比較回路４１及び下位タグ比較回路４２は非動作状態
にされている。クロックＣＬＫが高レベルに遷移する
と、プルアップトランジスタＴ５がオフになり、かつ、
上位タグ比較回路４１及び下位タグ比較回路４２が動作
状態にされる。In the above structure, when the clock CLK is at the low level, the pull-up transistor T5 is turned on and the common line C is precharged. At this time, the upper tag comparison circuit 41 and the lower tag comparison circuit 42 are in a non-operating state. When the clock CLK transitions to a high level, the pull-up transistor T5 turns off, and
The upper tag comparison circuit 41 and the lower tag comparison circuit 42 are activated.
【００２８】例えば、ビットＶＡ０が高レベルでビット
ＴＡＧ０が低レベルの場合には、トランジスタＴ１とト
ランジスタＴ２が共にオン、トランジスタＴ３とトラン
ジスタＴ４が共にオフとなり、コモン線Ｃ上の電荷がト
ランジスタＴ１及びＴ２を通ってグランド線側に放電さ
れ、コモン線Ｃが低レベル（ミス）に遷移する。ビット
ＶＡ０とビットＴＡＧ０とが不一致の場合には、コモン
線Ｃ上の電荷はイクスクルーシブオア回路Ｅ０を通って
放電されない。他のイクスクルーシブオア回路Ｅｉ、ｉ
＝２〜１９についても同様である。ただし、下位タグ比
較回路４２については、トランジスタスイッチＳＷｊが
オフになっているときには上述のようにイクスクルーシ
ブオア回路Ｅｊによる比較が無効となり、トランジスタ
スイッチＳＷｊがオンでビットＶＡｊとビットＴＡＧｊ
の値が一致している場合と等しくなる。For example, when the bit VA0 is high level and the bit TAG0 is low level, both the transistors T1 and T2 are turned on, the transistors T3 and T4 are both turned off, and the charge on the common line C is transferred to the transistors T1 and It is discharged to the ground line side through T2, and the common line C transits to a low level (miss). When the bit VA0 and the bit TAG0 do not match, the charge on the common line C is not discharged through the exclusive OR circuit E0. Other exclusive OR circuits Ei, i
The same applies to = 2 to 19. However, in the lower tag comparison circuit 42, when the transistor switch SWj is off, the comparison by the exclusive OR circuit Ej is invalid as described above, and the transistor switch SWj is on and the bit VAj and the bit TAGj.
Equals if the values of match.
【００２９】タグ比較回路４０Ａの出力が高レベル（ヒ
ット）のとき、図２において、デコーダ５０の出力で合
成回路６０が制御されて、物理ページフィールド２２の
物理ページＭとページオフセットフィールド１３のペー
ジオフセットｍとが合成され、物理アドレスＲＡが合成
回路６０から出力される。When the output of the tag comparison circuit 40A is at a high level (hit), the synthesis circuit 60 is controlled by the output of the decoder 50 in FIG. 2, and the physical page M of the physical page field 22 and the page of the page offset field 13 are controlled. The offset m is combined, and the physical address RA is output from the combining circuit 60.
【００３０】タグ比較回路４０Ａの出力が低レベル（ミ
ス）のときのＯＳによるアドレス変換処理の一例を、図
５に示す。FIG. 5 shows an example of address conversion processing by the OS when the output of the tag comparison circuit 40A is at a low level (miss).
【００３１】ＯＳは、セグメントテーブルとページテー
ブルとを主記憶装置上に確保している。セグメントベー
スレジスタＳＢＲの内容でセグメントテーブルの先頭ア
ドレスが指定され、この先頭からＳ番目の内容Ｑにより
ページテーブルのエントリーが指定され、このエントリ
ーからＰ番目の内容Ｍが物理ページを表している。この
物理ページＭの先頭からｍ番目の斜線部が物理アドレス
となる。The OS secures a segment table and a page table in the main storage device. The start address of the segment table is specified by the content of the segment base register SBR, the entry of the page table is specified by the Sth content Q from the beginning, and the Pth content M from this entry represents a physical page. The m-th hatched portion from the beginning of this physical page M is the physical address.
【００３２】ページテーブルには、ページサイズコード
Ｂが物理ページＭと対をなして格納されており、このペ
ージサイズコードＢの値によりページサイズが定まる。
このときのＳ、Ｍ及びＢは、図２において、Ｐで選択さ
れた１０Ａのエントリーに保持される。これにより、次
回このＳ及びＰと等しい論理アドレスＶＡに対するアド
レス変換がＴＬＢにより高速に行われる。The page size code B is stored in the page table in pairs with the physical page M, and the page size is determined by the value of the page size code B.
At this time, S, M and B are held in the entry of 10A selected by P in FIG. As a result, next time, the address conversion for the logical address VA equal to S and P is performed at high speed by the TLB.
【００３３】本実施例では、ページサイズが可変であ
り、複数のページサイズを用いても１つのＴＬＢを備え
ればよく、しかも、ページサイズを可変にする構成が比
較的簡単であるので、ＴＬＢの回路規模を全体として従
来よりも大幅に縮小することができる。In the present embodiment, the page size is variable, and even if a plurality of page sizes are used, it is sufficient to provide one TLB. Moreover, since the configuration for varying the page size is relatively simple, the TLB is used. The circuit scale of can be significantly reduced as compared to the conventional one.
【００３４】なお、上記実施例において、タグフィール
ド２１は、ページサイズコードＢの値に応じて６〜１５
ビットの可変長としても、１５ビットの固定長としても
よい。これに応じて物理ページフィールド２２も可変長
又は固定長とすることができる。In the above embodiment, the tag field 21 is 6 to 15 depending on the value of the page size code B.
A variable length of bits or a fixed length of 15 bits may be used. Accordingly, the physical page field 22 can also have a variable length or a fixed length.
【００３５】また、図５において、セグメントＳとペー
ジＰとをまとめてページとする場合であってもよい。Further, in FIG. 5, the segment S and the page P may be combined into a page.
【００３６】[0036]
【発明の効果】以上説明した如く、本発明に係るタグ比
較回路及びこれを用いたトランスレーション・ルック・
アサイド・バッファによれば、タグ比較回路による比較
ビットがページサイズコードに応じて変化し、論理アド
レス及び物理アドレスに共通のページオフセットのビッ
ト数がページサイズコードに応じて可変であるので、複
数のページサイズを用いても１つのＴＬＢを備えればよ
く、しかも、ページサイズを可変にする構成が比較的簡
単であるので、ＴＬＢの回路規模を全体として従来より
も縮小することができるという優れた効果を奏し、ＣＰ
Ｕチップの回路規模縮小化に寄与するところが大きい。As described above, the tag comparison circuit according to the present invention and the translation look
According to the aside buffer, the comparison bit by the tag comparison circuit changes according to the page size code, and the number of bits of the page offset common to the logical address and the physical address is variable according to the page size code. Even if the page size is used, only one TLB needs to be provided, and since the configuration that makes the page size variable is relatively simple, the circuit scale of the TLB can be reduced as a whole compared to the conventional one. Effective, CP
It greatly contributes to the reduction of the circuit scale of the U chip.
【図１】本発明に係るタグ比較回路の原理構成を示すブ
ロック図である。FIG. 1 is a block diagram showing a principle configuration of a tag comparison circuit according to the present invention.
【図２】本発明の一実施例のＴＬＢのブロック図であ
る。FIG. 2 is a block diagram of a TLB according to an embodiment of the present invention.
【図３】図２のタグ比較回路の構成例を示す図である。FIG. 3 is a diagram showing a configuration example of a tag comparison circuit of FIG.
【図４】ページサイズコードＢの値と可変長のページサ
イズ及び比較ビットとの関係を示す表である。FIG. 4 is a table showing a relationship between a value of a page size code B, a variable length page size, and comparison bits.
【図５】ＯＳによるアドレス変換処理の説明図である。FIG. 5 is an explanatory diagram of an address conversion process by the OS.
【図６】従来のＴＬＢのブロック図である。FIG. 6 is a block diagram of a conventional TLB.
１０ 論理アドレスレジスタ １１ タグフィールド １１Ｈ 上位タグフィールド １１Ｌ 下位タグフィールド １２ テーブル参照アドレスフィールド １３ ページオフセットフィールド １３Ｈ 上位ページオフセットフィールド １３Ｌ 下位ページオフセットフィールド １４ 可変長付加フィールド ２０、２０Ａ テーブルレジスタ群 ２１ タグフィールド ２２ 物理ページフィールド ２３ ページサイズコードフィールド ３０、５０ デコーダ ４０、４０Ａ タグ比較回路 ４１ 上位タグ比較回路 ４２ 下位タグ比較回路 ４３ スイッチ回路 ６０ 合成回路 Ｔ１〜Ｔ５ トランジスタ ＳＷ１１〜１９ トランジスタスイッチ Ｅ０〜Ｅ１９ イクスクルーシブオア回路 ＶＡ 論理アドレス ＲＡ 物理アドレス ＴＡＧ タグ ｍ ページオフセット Ｍ 物理ページ 10 Logical Address Register 11 Tag Field 11H Upper Tag Field 11L Lower Tag Field 12 Table Reference Address Field 13 Page Offset Field 13H Upper Page Offset Field 13L Lower Page Offset Field 14 Variable Length Additional Field 20, 20A Table Register Group 21 Tag Field 22 Physical Page field 23 Page size code field 30, 50 Decoder 40, 40A Tag comparison circuit 41 Upper tag comparison circuit 42 Lower tag comparison circuit 43 Switch circuit 60 Synthesis circuit T1 to T5 transistor SW11 to 19 Transistor switch E0 to E19 Exclusive OR circuit VA logical address RA physical address TAG tag m page offset M physical page
Claims (2)
ーブルレジスタ群（２０Ａ）に保持されているタグ（Ｔ
ＡＧ）とを比較して、該論理アドレスから物理アドレス
（ＲＡ）への変換がＴＬＢで可能であるかどうかを判定
するタグ比較回路であって、該論理アドレスはその上位
側から順にｐビット（ＶＡ０〜ＶＡ５）、ｑビット（Ｖ
Ａ６〜ＶＡ１０）、ｒビット（ＶＡ１１〜ＶＡ１９）、
ｓビット（ＶＡ２０〜ＶＡ３１）と分けられ、該ｒビッ
トはページサイズコード（Ｂ）に基づき更に０≦ｋ≦ｒ
なる上位側の可変長ｋビットと下位側の可変長ｒ−ｋビ
ットとに分けられ、該論理アドレスの下位ｒ−ｋ＋ｓビ
ットは、該物理アドレスの下位ｒ−ｋ＋ｓビットと等し
いページオフセット（ｍ）であり、 該論理アドレスの該ｐビット（ＶＡ０〜ＶＡ５）の値
（ＳＨ）と該タグの上位ｐビット（ＴＡＧ０〜ＴＡＧ
５）の値（ＴＡＧＨ）とが等しいかどうかを判定する上
位タグ比較回路（４１）と、 該論理アドレスの該ｒビット（ＶＡ１１〜ＶＡ１９）の
値（ＳＬｍＬ）と該タグの下位ｒビット（ＴＡＧ１１〜
ＴＡＧ１９）の値（ＴＡＧＬ）とが、比較有効ビットに
ついて等しいかどうかを判定する下位タグ比較回路（４
２）と、 該ページサイズコードに基づいて、該下位タグ比較回路
による該ｒビットの比較のうち、該上位ｋビットの比較
を有効にし、該下位ｒ−ｋビットの比較を無効にするス
イッチ回路（４３）と、 を有し、該上位タグ比較回路が等しいと判定し、かつ、
該下位タグ比較回路が等しいと判定しているときに、該
論理アドレスから該物理アドレスへの変換が該ＴＬＢで
可能であると判定することを特徴とするタグ比較回路。1. A partial bit of a logical address (VA) and a tag (T held in a table register group (20A).
AG) to compare the logical address to the physical address (RA) with the TLB and determine whether the logical address is p bits (in order from the upper side). VA0 to VA5), q bits (V
A6 to VA10), r bits (VA11 to VA19),
It is divided into s bits (VA20 to VA31), and the r bits are further 0 ≦ k ≦ r based on the page size code (B).
Is divided into an upper variable length k bit and a lower variable length r−k bit, and the lower r−k + s bits of the logical address are equal to the lower r−k + s bits of the physical address. And the value (SH) of the p bits (VA0 to VA5) of the logical address and the upper p bits (TAG0 to TAG) of the tag.
5) the upper tag comparison circuit (41) for judging whether the value (TAGH) is equal, the value (SLmL) of the r bits (VA11 to VA19) of the logical address, and the lower r bit (TAG11) of the tag. ~
The lower tag comparison circuit (4) for determining whether the value (TAGL) of the TAG 19) is equal to the comparison valid bit.
2) and a switch circuit for validating the comparison of the upper k bits among the comparisons of the r bits by the lower tag comparison circuit and invalidating the comparison of the lower r−k bits based on the page size code. (43) and, it is determined that the upper tag comparison circuits are equal, and
A tag comparison circuit, characterized in that, when the lower tag comparison circuit determines that they are equal, it determines that conversion from the logical address to the physical address is possible in the TLB.
と、 前記論理アドレス（ＶＡ）が格納されるレジスタ（１
０）と、 ２ｐエントリを有し、各エントリに、前記タグ（ＴＡ
Ｇ）と物理ページ（Ｍ）と前記ページサイズコード
（Ｂ）とが対をなして格納されるテーブルレジスタ群
（２０Ａ）と、 前記論理アドレスの前記ｑビット（ＶＡ６〜ＶＡ１０）
をデコードして該テーブルレジスタ群の１エントリを選
択する第１デコーダ（３０）と、 選択された該エントリから出力される該ページサイズコ
ードをデコードして前記スイッチ回路（４３）の前記有
効／無効を制御する第２デコーダ（５０）と、 を有し、該タグ比較回路が等しいと判定したときに、選
択された該エントリから出力される該物理ページ（Ｍ）
を上位とし、該論理アドレスの下位ｒ−ｋ＋ｓビットの
ページオフセット（ｍ）を下位とする物理アドレス（Ｒ
Ａ）を出力することを特徴とするトランスレーション・
ルック・アサイド・バッファ。2. The tag comparison circuit (40A) according to claim 1.
And a register (1 for storing the logical address (VA)
0) and 2p entries, and each entry has the tag (TA
G), a physical page (M), and the page size code (B) are paired and stored in a table register group (20A), and the q bits (VA6 to VA10) of the logical address.
A first decoder (30) that decodes a table register group to select one entry of the table register group, and decodes the page size code output from the selected entry to enable / disable the switch circuit (43). And a second decoder (50) for controlling, and the physical page (M) output from the selected entry when the tag comparison circuits are determined to be equal.
Is a higher address, and the page offset (m) of the lower r−k + s bits of the logical address is a lower physical address (R
A), which is characterized by outputting
Look aside buffer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4347621A JPH06202954A (en) | 1992-12-28 | 1992-12-28 | Tag comparator and translation look-aside buffer using the comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4347621A JPH06202954A (en) | 1992-12-28 | 1992-12-28 | Tag comparator and translation look-aside buffer using the comparator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06202954A true JPH06202954A (en) | 1994-07-22 |
Family
ID=18391464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4347621A Withdrawn JPH06202954A (en) | 1992-12-28 | 1992-12-28 | Tag comparator and translation look-aside buffer using the comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06202954A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08115261A (en) * | 1994-10-14 | 1996-05-07 | Hitachi Ltd | Address conversion circuit |
| JPH08320830A (en) * | 1994-09-09 | 1996-12-03 | Hitachi Ltd | Data processor |
| US6266755B1 (en) * | 1994-10-14 | 2001-07-24 | Mips Technologies, Inc. | Translation lookaside buffer with virtual address conflict prevention |
| JPWO2008155848A1 (en) * | 2007-06-20 | 2010-08-26 | 富士通株式会社 | Computer, TLB control method, and TLB control program |
| JP2016507096A (en) * | 2013-01-15 | 2016-03-07 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | Duplicate check for translation index buffer (TLB) |
-
1992
- 1992-12-28 JP JP4347621A patent/JPH06202954A/en not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08320830A (en) * | 1994-09-09 | 1996-12-03 | Hitachi Ltd | Data processor |
| JPH08115261A (en) * | 1994-10-14 | 1996-05-07 | Hitachi Ltd | Address conversion circuit |
| US6266755B1 (en) * | 1994-10-14 | 2001-07-24 | Mips Technologies, Inc. | Translation lookaside buffer with virtual address conflict prevention |
| JPWO2008155848A1 (en) * | 2007-06-20 | 2010-08-26 | 富士通株式会社 | Computer, TLB control method, and TLB control program |
| US8190853B2 (en) | 2007-06-20 | 2012-05-29 | Fujitsu Limited | Calculator and TLB control method |
| JP4998554B2 (en) * | 2007-06-20 | 2012-08-15 | 富士通株式会社 | Arithmetic processing apparatus, information processing apparatus, and control method for arithmetic processing apparatus |
| JP2016507096A (en) * | 2013-01-15 | 2016-03-07 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | Duplicate check for translation index buffer (TLB) |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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