JPH06202578A - ドットマトリクス表示装置 - Google Patents
ドットマトリクス表示装置Info
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- JPH06202578A JPH06202578A JP1689993A JP1689993A JPH06202578A JP H06202578 A JPH06202578 A JP H06202578A JP 1689993 A JP1689993 A JP 1689993A JP 1689993 A JP1689993 A JP 1689993A JP H06202578 A JPH06202578 A JP H06202578A
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Abstract
(57)【要約】
【目的】 表示モードの多様化に伴うシステム装置側の
回路変更の必要を無くし、装置間の信号線の増加を押さ
えたドットマトリクス表示装置を提供する。 【構成】 ドットマトリクス表示装置は、ドットマトリ
クス表示部19、20、21とLCD制御回路18を備
える画像表示装置と、該画像表示装置に表示するデータ
を格納する表示メモリ14と画像表示装置を制御する表
示装置制御回路13を備えており、表示メモリ14に表
示データ領域の他に制御データを格納するためのレジス
タデータ領域を設け、LCD制御回路18に制御データ
を格納する1以上のレジスタからなるレジスタ群とレジ
スタ制御部を設け、レジスタ制御部は、表示装置制御回
路13から送信された制御信号に基づき、表示メモリか
ら転送された制御データを格納するレジスタをレジスタ
群から選択し、該選択したレジスタに該制御データを格
納する手段を設けている。
回路変更の必要を無くし、装置間の信号線の増加を押さ
えたドットマトリクス表示装置を提供する。 【構成】 ドットマトリクス表示装置は、ドットマトリ
クス表示部19、20、21とLCD制御回路18を備
える画像表示装置と、該画像表示装置に表示するデータ
を格納する表示メモリ14と画像表示装置を制御する表
示装置制御回路13を備えており、表示メモリ14に表
示データ領域の他に制御データを格納するためのレジス
タデータ領域を設け、LCD制御回路18に制御データ
を格納する1以上のレジスタからなるレジスタ群とレジ
スタ制御部を設け、レジスタ制御部は、表示装置制御回
路13から送信された制御信号に基づき、表示メモリか
ら転送された制御データを格納するレジスタをレジスタ
群から選択し、該選択したレジスタに該制御データを格
納する手段を設けている。
Description
【0001】
【産業上の利用分野】本発明は、文字、図形などを表示
するドットマトリクス表示装置において、特に多様な表
示モードを設定するためのレジスタを持つ、ドットマト
リクス表示装置に関する。
するドットマトリクス表示装置において、特に多様な表
示モードを設定するためのレジスタを持つ、ドットマト
リクス表示装置に関する。
【0002】
【従来の技術】近年の情報処理装置の小型化に伴ない、
平面のドットマトリクス表示装置の利用が急速に増加し
ている。また、より高精細な表示を行うために、表示容
量も増加傾向にある。表示容量の増加に伴なって、従来
装置との表示の互換性を保つために、各種技術が考案さ
れている。例えば、特開昭62−269197号公報に
開示されている表示装置には、水平同期信号を間引くこ
とによる垂直方向の画面縮小、特開平1−234895
号公報には、走査電極を複数本駆動することによる画面
拡大の技術が開示されている。また、特開平1−198
793号公報には、表示装置より表示容量の小さい画像
を、表示画面中央に表示する技術が開示されている。
平面のドットマトリクス表示装置の利用が急速に増加し
ている。また、より高精細な表示を行うために、表示容
量も増加傾向にある。表示容量の増加に伴なって、従来
装置との表示の互換性を保つために、各種技術が考案さ
れている。例えば、特開昭62−269197号公報に
開示されている表示装置には、水平同期信号を間引くこ
とによる垂直方向の画面縮小、特開平1−234895
号公報には、走査電極を複数本駆動することによる画面
拡大の技術が開示されている。また、特開平1−198
793号公報には、表示装置より表示容量の小さい画像
を、表示画面中央に表示する技術が開示されている。
【0003】
【発明が解決しようとする課題】しかしながら、表示モ
ードの多様化に伴い、前記従来技術を組み合わせて使わ
ざるを得ないということが生じる。その場合、システム
装置側、表示装置側双方の回路変更及び回路追加、装置
間の信号線の増加という、小型化に反する問題が生じ
る。また、新規の表示モードを追加する場合でも、同様
な問題が生じる。本発明の目的は、上記の問題点を解決
し、システム装置側の回路変更の必要を無くし、装置間
の信号線の増加を押さえたドットマトリクス表示装置を
提供することにある。
ードの多様化に伴い、前記従来技術を組み合わせて使わ
ざるを得ないということが生じる。その場合、システム
装置側、表示装置側双方の回路変更及び回路追加、装置
間の信号線の増加という、小型化に反する問題が生じ
る。また、新規の表示モードを追加する場合でも、同様
な問題が生じる。本発明の目的は、上記の問題点を解決
し、システム装置側の回路変更の必要を無くし、装置間
の信号線の増加を押さえたドットマトリクス表示装置を
提供することにある。
【0004】
【課題を解決するための手段】ドットマトリクス表示装
置は、ドットマトリクス表示部と表示制御回路を備える
画像表示装置と、該画像表示装置に表示するデータを格
納する表示メモリと前記画像表示装置を制御する表示装
置制御回路を備えており、前記表示メモリに表示データ
領域の他に少なくとも1つの制御データを格納するため
のレジスタデータ領域を設け、前記表示制御回路に前記
制御データを格納する1以上のレジスタからなるレジス
タ群とレジスタ制御部を設け、前記レジスタ制御部は、
前記表示装置制御回路から送信された制御信号に基づ
き、前記表示メモリから転送された制御データを格納す
るレジスタを前記レジスタ群から選択し、該選択したレ
ジスタに該制御データを格納する手段を設けたことを特
徴としている。また、前記表示メモリから出力されたデ
ータを任意の階調データに変換して前記画像表示装置に
転送するデータ変換装置を設け、該データ変換装置は、
前記データが前記制御データである場合にはデータを階
調データに変換することなく前記画像表示装置に転送す
るようにしたことを特徴としている。
置は、ドットマトリクス表示部と表示制御回路を備える
画像表示装置と、該画像表示装置に表示するデータを格
納する表示メモリと前記画像表示装置を制御する表示装
置制御回路を備えており、前記表示メモリに表示データ
領域の他に少なくとも1つの制御データを格納するため
のレジスタデータ領域を設け、前記表示制御回路に前記
制御データを格納する1以上のレジスタからなるレジス
タ群とレジスタ制御部を設け、前記レジスタ制御部は、
前記表示装置制御回路から送信された制御信号に基づ
き、前記表示メモリから転送された制御データを格納す
るレジスタを前記レジスタ群から選択し、該選択したレ
ジスタに該制御データを格納する手段を設けたことを特
徴としている。また、前記表示メモリから出力されたデ
ータを任意の階調データに変換して前記画像表示装置に
転送するデータ変換装置を設け、該データ変換装置は、
前記データが前記制御データである場合にはデータを階
調データに変換することなく前記画像表示装置に転送す
るようにしたことを特徴としている。
【0005】
【作用】上記のような構成とすると、表示モードの変更
に必要な制御データの転送に表示データと同じ信号線を
用いることができるので、信号線を増加する必要はな
く、また、あっても、僅かな増加で済む。また、表示モ
ードの更なる追加があっても、信号線を増加する必要は
なく、この場合、回路の変更は表示装置側のみで済み、
システム装置側での回路変更が生じることはない。
に必要な制御データの転送に表示データと同じ信号線を
用いることができるので、信号線を増加する必要はな
く、また、あっても、僅かな増加で済む。また、表示モ
ードの更なる追加があっても、信号線を増加する必要は
なく、この場合、回路の変更は表示装置側のみで済み、
システム装置側での回路変更が生じることはない。
【0006】
【実施例】以下、図面を用いて説明する。図2に、第1
の実施例におけるシステムの全体構成を示す。10はシ
ステム全体を制御するCPU、11はCPU10が実行
するプログラム及びCPU10が使用するデータを格納
するためのシステムメモリ、12はキーボード、補助記
憶装置等の入出力装置(I/O)、13は画像表示装置
17全体を制御するための表示装置制御回路、14は画
像表示装置17に表示するデータを格納するための表示
メモリ、16はシステムバスであり、これらがシステム
装置側の装置である。これに対して、17は画像表示装
置であり、画像表示装置17内の19は列方向の電極を
駆動するための列電極駆動回路、20は行方向の電極を
駆動するための行電極駆動回路、21は液晶表示パネル
であり、18は、表示制御回路であるLCD制御回路で
ある。表示装置制御回路13は、CPU10により内部
のレジスタに書き込まれたデータに従って、画像表示装
置17全体を制御するシフトクロックS、ラッチクロッ
クH、フレーム信号V等の制御信号、及び表示メモリ1
4の読み出し制御を行うための信号を発生すし、前記
S、H、V等の制御信号を画像表示装置に送信する。ま
た、表示メモリから読み出されたデータDを表示データ
線により画像表示装置17に転送する。表示制御回路で
あるLCD制御回路18は、列電極駆動回路19と、行
電極駆動回路20を制御する。
の実施例におけるシステムの全体構成を示す。10はシ
ステム全体を制御するCPU、11はCPU10が実行
するプログラム及びCPU10が使用するデータを格納
するためのシステムメモリ、12はキーボード、補助記
憶装置等の入出力装置(I/O)、13は画像表示装置
17全体を制御するための表示装置制御回路、14は画
像表示装置17に表示するデータを格納するための表示
メモリ、16はシステムバスであり、これらがシステム
装置側の装置である。これに対して、17は画像表示装
置であり、画像表示装置17内の19は列方向の電極を
駆動するための列電極駆動回路、20は行方向の電極を
駆動するための行電極駆動回路、21は液晶表示パネル
であり、18は、表示制御回路であるLCD制御回路で
ある。表示装置制御回路13は、CPU10により内部
のレジスタに書き込まれたデータに従って、画像表示装
置17全体を制御するシフトクロックS、ラッチクロッ
クH、フレーム信号V等の制御信号、及び表示メモリ1
4の読み出し制御を行うための信号を発生すし、前記
S、H、V等の制御信号を画像表示装置に送信する。ま
た、表示メモリから読み出されたデータDを表示データ
線により画像表示装置17に転送する。表示制御回路で
あるLCD制御回路18は、列電極駆動回路19と、行
電極駆動回路20を制御する。
【0007】図3に表示メモリ14の一般的な構成例を
示す。本実施例では、液晶表示パネル21の表示サイズ
は1120×780ラインとする。表示メモリ14の構
成は、一般的に表示サイズが納まる最小の2のべき乗と
するため、図3の例では2048(2の11乗)ドット
×1024(2の10乗)ライン分の表示メモリ領域1
を持つことになる。このため、表示メモリは存在する
が、表示データが格納されない領域ができることにな
る。
示す。本実施例では、液晶表示パネル21の表示サイズ
は1120×780ラインとする。表示メモリ14の構
成は、一般的に表示サイズが納まる最小の2のべき乗と
するため、図3の例では2048(2の11乗)ドット
×1024(2の10乗)ライン分の表示メモリ領域1
を持つことになる。このため、表示メモリは存在する
が、表示データが格納されない領域ができることにな
る。
【0008】図1に、本実施例における表示メモリ14
の構成例を示す。本実施例では、表示データ領域2の前
方、図では左側に制御データを格納するレジスタデータ
領域3を4ドット分設け、表示データ領域2を右に4ド
ット分シフトした構成とする。このレジスタデータ領域
3の制御データを表示データと同じ信号線を用いて、後
述するLCD制御回路18内のレジスタ群33に書き込
む。ここで、表示メモリ14の構成は、表示サイズが納
まる最小の2のべき乗でなくても、表示サイズより広い
表示メモリ領域があればよいことは明白である。
の構成例を示す。本実施例では、表示データ領域2の前
方、図では左側に制御データを格納するレジスタデータ
領域3を4ドット分設け、表示データ領域2を右に4ド
ット分シフトした構成とする。このレジスタデータ領域
3の制御データを表示データと同じ信号線を用いて、後
述するLCD制御回路18内のレジスタ群33に書き込
む。ここで、表示メモリ14の構成は、表示サイズが納
まる最小の2のべき乗でなくても、表示サイズより広い
表示メモリ領域があればよいことは明白である。
【0009】図4にLCD制御回路18内の、レジスタ
制御部の概略を示す。該レジスタ制御部は転送されてき
た制御データを書き込むレジスタをレジスタ群から選択
し、この選択したレジスタに制御データを書き込む。ま
た、図5に表示メモリから読み出されたデータのうち制
御データをレジスタ群33に転送、書き込みするときの
タイミングチャートを示す。シフトレジスタ30は、ラ
ッチクロックHをシフトクロックSで、本実施例では4
ドット分シフトし、H’を発生させる。シリアル/パラ
レル(以下S/Pと略す)回路31は、その間転送され
ている表示信号Dからのレジスタデータを、シフトクロ
ックSで並列変換する。このS/P回路31からの出力
をレジスタ入力データ110として、ラッチクロック
H’でレジスタ群33中の特定のレジスタ、例えばレジ
スタ330に書き込む。レジスタ群33から特定のレジ
スタ330を選択する信号は、シフトレジスタ32が発
生する。図6にシフトレジスタ32の動作を説明するタ
イミングチャートを示す。シフトレジスタ32は、フレ
ーム信号VをラッチクロックHの立ち下がりでシフトし
ていく。これにより、出力信号100、101、…と順
に“ハイ”の期間が移動していく。このシフトレジスタ
32の出力を、対応したレジスタのクロックイネーブル
端子ENに入力することにより、各レジスタはクロック
イネーブル端子ENが“ハイ”の期間に入力したラッチ
クロックH’のみを有効と見なすので、レジスタ群33
の中から対応したレジスタ330を特定することができ
る。
制御部の概略を示す。該レジスタ制御部は転送されてき
た制御データを書き込むレジスタをレジスタ群から選択
し、この選択したレジスタに制御データを書き込む。ま
た、図5に表示メモリから読み出されたデータのうち制
御データをレジスタ群33に転送、書き込みするときの
タイミングチャートを示す。シフトレジスタ30は、ラ
ッチクロックHをシフトクロックSで、本実施例では4
ドット分シフトし、H’を発生させる。シリアル/パラ
レル(以下S/Pと略す)回路31は、その間転送され
ている表示信号Dからのレジスタデータを、シフトクロ
ックSで並列変換する。このS/P回路31からの出力
をレジスタ入力データ110として、ラッチクロック
H’でレジスタ群33中の特定のレジスタ、例えばレジ
スタ330に書き込む。レジスタ群33から特定のレジ
スタ330を選択する信号は、シフトレジスタ32が発
生する。図6にシフトレジスタ32の動作を説明するタ
イミングチャートを示す。シフトレジスタ32は、フレ
ーム信号VをラッチクロックHの立ち下がりでシフトし
ていく。これにより、出力信号100、101、…と順
に“ハイ”の期間が移動していく。このシフトレジスタ
32の出力を、対応したレジスタのクロックイネーブル
端子ENに入力することにより、各レジスタはクロック
イネーブル端子ENが“ハイ”の期間に入力したラッチ
クロックH’のみを有効と見なすので、レジスタ群33
の中から対応したレジスタ330を特定することができ
る。
【0010】図7にレジスタ330の構成例を示す。こ
こでは例として4ビット構成のレジスタとし、シフトレ
ジスタ32の出力信号100がクロックイネーブル端子
ENに接続されているとする。レジスタ330は、1ビ
ットにつき1個のD−フリップフロップ(以下FFと略
す)50で構成されている。レジスタ入力データ110
は、レジスタ群33中の各レジスタに対し、共通の信号
線で接続されており、またレジスタ出力データ111
は、各レジスタの機能、例えば、表示サイズ、表示位
置、解像度、フレーム周波数、バックライト輝度等に対
応した制御回路に制御データとして出力される。なお、
図4においては、レジスタ入力データ110、レジスタ
出力データ111とも、簡略化して図示してある。レジ
スタ入力データ110は、各D−FF50に対し、共通
に入力されるラッチクロックH’によりラッチされる
が、全てのH’でラッチされるのではなく、クロックイ
ネーブル端子入力信号100が“ハイ”の期間のH’に
よってラッチされる。
こでは例として4ビット構成のレジスタとし、シフトレ
ジスタ32の出力信号100がクロックイネーブル端子
ENに接続されているとする。レジスタ330は、1ビ
ットにつき1個のD−フリップフロップ(以下FFと略
す)50で構成されている。レジスタ入力データ110
は、レジスタ群33中の各レジスタに対し、共通の信号
線で接続されており、またレジスタ出力データ111
は、各レジスタの機能、例えば、表示サイズ、表示位
置、解像度、フレーム周波数、バックライト輝度等に対
応した制御回路に制御データとして出力される。なお、
図4においては、レジスタ入力データ110、レジスタ
出力データ111とも、簡略化して図示してある。レジ
スタ入力データ110は、各D−FF50に対し、共通
に入力されるラッチクロックH’によりラッチされる
が、全てのH’でラッチされるのではなく、クロックイ
ネーブル端子入力信号100が“ハイ”の期間のH’に
よってラッチされる。
【0011】図8にLCD制御回路18内の、表示デー
タ制御部の概略を示す。タイミングチャートは、前述し
た図5、図6を用いる。本実施例において、カウンタ3
5は4進カウンタであり、ラッチクロックHでクリアさ
れ、出力Gは“ロー”になる。出力GはNOT回路42
で反転されて“ハイ”となり、AND回路40に入る。
よってカウンタ出力Gが“ロー”の間は、カウンタ35
のクロック入力端子には、シフトクロックSが入力され
ることになる。また、AND回路41にはカウンタ出力
Gがそのまま入力されているので、シフトレジスタ36
のクロック入力S’は“ロー”のままであり、シフト動
作は行われない。シフトクロックSがAND回路40を
通り、カウンタ35に4パルス分入力されると、カウン
タ出力Gは“ハイ”になる。出力GはNOT回路42で
反転されて“ロー”になり、AND回路40に入る。よ
ってカウンタ出力Gが“ハイ”の間は、カウンタ35の
クロック入力端子には、“ロー”が入力され、それ以上
計数しなくなる。また、AND回路41にはカウンタ出
力Gがそのまま入力されるので、シフトレジスタ36の
クロック入力S’にはシフトクロックSが入力され、シ
フトレジスタ36はシフト動作を行い、表示データDを
シフトしながら順に取り込んでいく。シフトレジスタ3
6の出力は、ラッチ37に入り、ラッチクロックH’で
ラッチされ、ドライバ38を介し、液晶表示パネル21
を駆動する。
タ制御部の概略を示す。タイミングチャートは、前述し
た図5、図6を用いる。本実施例において、カウンタ3
5は4進カウンタであり、ラッチクロックHでクリアさ
れ、出力Gは“ロー”になる。出力GはNOT回路42
で反転されて“ハイ”となり、AND回路40に入る。
よってカウンタ出力Gが“ロー”の間は、カウンタ35
のクロック入力端子には、シフトクロックSが入力され
ることになる。また、AND回路41にはカウンタ出力
Gがそのまま入力されているので、シフトレジスタ36
のクロック入力S’は“ロー”のままであり、シフト動
作は行われない。シフトクロックSがAND回路40を
通り、カウンタ35に4パルス分入力されると、カウン
タ出力Gは“ハイ”になる。出力GはNOT回路42で
反転されて“ロー”になり、AND回路40に入る。よ
ってカウンタ出力Gが“ハイ”の間は、カウンタ35の
クロック入力端子には、“ロー”が入力され、それ以上
計数しなくなる。また、AND回路41にはカウンタ出
力Gがそのまま入力されるので、シフトレジスタ36の
クロック入力S’にはシフトクロックSが入力され、シ
フトレジスタ36はシフト動作を行い、表示データDを
シフトしながら順に取り込んでいく。シフトレジスタ3
6の出力は、ラッチ37に入り、ラッチクロックH’で
ラッチされ、ドライバ38を介し、液晶表示パネル21
を駆動する。
【0012】以上のようなシステム構成とすると、表示
データと制御データの信号線を共用できるため、表示モ
ードが多種多様であっても、制御データに係る信号線の
増加はない。また、さらに表示モードが増加しても、信
号線の増加、及びシステム装置側の回路変更の必要はな
く、画像表示装置側の変更のみで済む。
データと制御データの信号線を共用できるため、表示モ
ードが多種多様であっても、制御データに係る信号線の
増加はない。また、さらに表示モードが増加しても、信
号線の増加、及びシステム装置側の回路変更の必要はな
く、画像表示装置側の変更のみで済む。
【0013】図9に、第2の実施例におけるシステムの
全体構成を示す。第1の実施例では、表示メモリ14に
格納されているデータをそのまま画像表示装置17に転
送したが、本実施例では、表示メモリ14に格納されて
いるデータを任意の階調に変換するデータ変換装置であ
るパレットRAMを有する構成とする。
全体構成を示す。第1の実施例では、表示メモリ14に
格納されているデータをそのまま画像表示装置17に転
送したが、本実施例では、表示メモリ14に格納されて
いるデータを任意の階調に変換するデータ変換装置であ
るパレットRAMを有する構成とする。
【0014】図9において、各構成要素のうち、図2に
示した第1の実施例のシステムと同様の要素は、説明を
省略する。15は表示メモリ14に格納されているデー
タを任意の階調に変換するためのデータを格納するパレ
ットRAM、16はシステムバスである。
示した第1の実施例のシステムと同様の要素は、説明を
省略する。15は表示メモリ14に格納されているデー
タを任意の階調に変換するためのデータを格納するパレ
ットRAM、16はシステムバスである。
【0015】13は画像表示装置17全体を制御するた
めの表示装置制御回路13であり、CPU10により内
部のレジスタに書き込まれたデータに従って、シフトク
ロックS、ラッチクロックH、フレーム信号V等、及び
表示メモリ14の読みだし制御、パレットRAM15の
データ出力制御を行うための信号を発生する。LCD制
御回路18は、列電極駆動回路19と、行電極駆動回路
20を制御すると共に、パレットRAM15に対し、表
示メモリ14からのデータを変換するか、そのまま出力
するかを選択するパレットRAMイネーブル信号Gを発
生する。本実施例における表示メモリ14の構成は、図
1に示した第1の実施例と同じものとする。また、LC
D制御回路18内のレジスタ制御部、レジスタ330の
構成例は、それぞれ第1の実施例の図4、図7と同様で
ある。LCD制御回路及びシフトレジスタ32のタイミ
ングチャートも、それぞれ図5、図6に示した第1の実
施例と同様である。
めの表示装置制御回路13であり、CPU10により内
部のレジスタに書き込まれたデータに従って、シフトク
ロックS、ラッチクロックH、フレーム信号V等、及び
表示メモリ14の読みだし制御、パレットRAM15の
データ出力制御を行うための信号を発生する。LCD制
御回路18は、列電極駆動回路19と、行電極駆動回路
20を制御すると共に、パレットRAM15に対し、表
示メモリ14からのデータを変換するか、そのまま出力
するかを選択するパレットRAMイネーブル信号Gを発
生する。本実施例における表示メモリ14の構成は、図
1に示した第1の実施例と同じものとする。また、LC
D制御回路18内のレジスタ制御部、レジスタ330の
構成例は、それぞれ第1の実施例の図4、図7と同様で
ある。LCD制御回路及びシフトレジスタ32のタイミ
ングチャートも、それぞれ図5、図6に示した第1の実
施例と同様である。
【0016】図10にLCD制御回路18内の、表示デ
ータ制御部の概略を示す。本実施例において、第1の実
施例との違いは、カウンタ35の出力GをパレットRA
Mイネーブル信号として使用することにある。図10に
おいて、カウンタ35の出力Gは、レジスタデータ転送
期間の間“ロー”となり、また表示データ転送期間の間
“ハイ”となっている。このパレットRAM制御信号G
をパレットRAM15に戻し、“ハイ”の間はパレット
RAM15への入力は表示データであるとし、パレット
RAM制御信号Gが“ロー”の間はパレットRAM15
への入力はレジスタデータであるとし、パレットRAM
の変換動作を無効とし、入力データを変換せずに画像表
示装置17に転送する。
ータ制御部の概略を示す。本実施例において、第1の実
施例との違いは、カウンタ35の出力GをパレットRA
Mイネーブル信号として使用することにある。図10に
おいて、カウンタ35の出力Gは、レジスタデータ転送
期間の間“ロー”となり、また表示データ転送期間の間
“ハイ”となっている。このパレットRAM制御信号G
をパレットRAM15に戻し、“ハイ”の間はパレット
RAM15への入力は表示データであるとし、パレット
RAM制御信号Gが“ロー”の間はパレットRAM15
への入力はレジスタデータであるとし、パレットRAM
の変換動作を無効とし、入力データを変換せずに画像表
示装置17に転送する。
【0017】以上のようなパレットRAMを備えるシス
テム構成とすると、表示データと制御データの信号線を
共用でき、これに伴う制御信号線の増加は1本のみで済
む。また、さらに表示モードが増加しても、信号線の増
加、及びシステム装置側の回路変更の必要はない。ま
た、システム装置側のレジスタには、表示メモリの空き
領域を用いているため、ハードウェアの増加もない。
テム構成とすると、表示データと制御データの信号線を
共用でき、これに伴う制御信号線の増加は1本のみで済
む。また、さらに表示モードが増加しても、信号線の増
加、及びシステム装置側の回路変更の必要はない。ま
た、システム装置側のレジスタには、表示メモリの空き
領域を用いているため、ハードウェアの増加もない。
【0018】図11に、第3の実施例におけるシステム
の全体構成を示す。第1および第2の実施例では、レジ
スタデータを転送する期間を表示データ転送期間に挿入
したが、本実施例では、レジスタデータを水平帰線期間
で転送する構成とする。図11において、各構成要素の
うち、図9に示した第2の実施例のシステムと同様の要
素は、説明を省略する。表示装置制御回路13は、第2
の実施例に示した機能のほかに、帰線期間を示すブラン
ク信号Bを発生し、パレットRAM15及びLCD制御
回路18に出力する。LCD制御回路18は、列電極駆
動回路19と行電極駆動回路20を制御するが、パレッ
トRAM15に対しては信号を出力しない。
の全体構成を示す。第1および第2の実施例では、レジ
スタデータを転送する期間を表示データ転送期間に挿入
したが、本実施例では、レジスタデータを水平帰線期間
で転送する構成とする。図11において、各構成要素の
うち、図9に示した第2の実施例のシステムと同様の要
素は、説明を省略する。表示装置制御回路13は、第2
の実施例に示した機能のほかに、帰線期間を示すブラン
ク信号Bを発生し、パレットRAM15及びLCD制御
回路18に出力する。LCD制御回路18は、列電極駆
動回路19と行電極駆動回路20を制御するが、パレッ
トRAM15に対しては信号を出力しない。
【0019】図12に、本実施例における表示メモリ1
4の構成例を示す。本実施例では、表示データ領域2の
後方、図では右側にレジスタデータ領域3を4ドット分
設けた構成とする。このレジスタデータ領域3のデータ
を表示データと同じ信号線を用いて、LCD制御回路1
8内のレジスタ群33に書き込む。
4の構成例を示す。本実施例では、表示データ領域2の
後方、図では右側にレジスタデータ領域3を4ドット分
設けた構成とする。このレジスタデータ領域3のデータ
を表示データと同じ信号線を用いて、LCD制御回路1
8内のレジスタ群33に書き込む。
【0020】図13にLCD制御回路18内のレジスタ
制御部の概略を示す。また、図14にタイミングチャー
トを示す。S/P回路31は、表示信号Dからのデータ
を、表示データ、レジスタデータ無関係に並列変換す
る。このS/P回路31からの出力をレジスタ入力デー
タ110として、ラッチクロックHでレジスタ群33中
の特定のレジスタ、例えば330に書き込む。この際レ
ジスタ330に書き込まれるデータは、ラッチクロック
Hが立ち上がる直前の4ドット分のデータ、すなわちレ
ジスタデータである。
制御部の概略を示す。また、図14にタイミングチャー
トを示す。S/P回路31は、表示信号Dからのデータ
を、表示データ、レジスタデータ無関係に並列変換す
る。このS/P回路31からの出力をレジスタ入力デー
タ110として、ラッチクロックHでレジスタ群33中
の特定のレジスタ、例えば330に書き込む。この際レ
ジスタ330に書き込まれるデータは、ラッチクロック
Hが立ち上がる直前の4ドット分のデータ、すなわちレ
ジスタデータである。
【0021】レジスタ群33から特定のレジスタ330
を選択する信号は、シフトレジスタ32が発生する。図
15にシフトレジスタ32のタイミングチャートを示
す。シフトレジスタ32は、フレーム信号Vをラッチク
ロックHの立ち下がりでシフトしていく。これにより、
出力信号100、101、102、…と順に“ハイ”の
期間が移動していく。このシフトレジスタ32の出力の
うち、101から順に対応したレジスタのクロックイネ
ーブル端子ENに入力することにより、各レジスタはク
ロックイネーブル端子ENが“ハイ”の期間に入力した
ラッチクロックHのみを有効と見なすので、レジスタ群
33の中から対応したレジスタ330を特定することが
できる。ここで、レジスタ330の構成は、第1の実施
例の図7と同様なので省略する。また、図13において
は、レジスタ入力データ110、レジスタ出力データ1
11とも、簡略化して図示してある。
を選択する信号は、シフトレジスタ32が発生する。図
15にシフトレジスタ32のタイミングチャートを示
す。シフトレジスタ32は、フレーム信号Vをラッチク
ロックHの立ち下がりでシフトしていく。これにより、
出力信号100、101、102、…と順に“ハイ”の
期間が移動していく。このシフトレジスタ32の出力の
うち、101から順に対応したレジスタのクロックイネ
ーブル端子ENに入力することにより、各レジスタはク
ロックイネーブル端子ENが“ハイ”の期間に入力した
ラッチクロックHのみを有効と見なすので、レジスタ群
33の中から対応したレジスタ330を特定することが
できる。ここで、レジスタ330の構成は、第1の実施
例の図7と同様なので省略する。また、図13において
は、レジスタ入力データ110、レジスタ出力データ1
11とも、簡略化して図示してある。
【0022】図16に、本実施例におけるLCD制御回
路18内の、表示データ制御部の概略を示す。タイミン
グチャートは前述した図14を用いる。まず、ブランク
信号Bが“ロー”である期間、すなわち水平帰線期間ま
たは図15中の垂直期線期間は、AND回路41によ
り、シフトレジスタ36のクロック入力S’は“ロー”
となり、シフト操作は行われない。ブランク信号Bが
“ハイ”となると、シフトレジスタ36のクロック入力
S’にはシフトクロックSが入力され、シフトレジスタ
36はシフト動作を行い、表示データDをシフトしなが
ら順に取り込んでいく。シフトレジスタ36の出力は、
ラッチ37に入り、ラッチクロックHでラッチされ、ド
ライバ38を介し、液晶表示パネル21を駆動する。
路18内の、表示データ制御部の概略を示す。タイミン
グチャートは前述した図14を用いる。まず、ブランク
信号Bが“ロー”である期間、すなわち水平帰線期間ま
たは図15中の垂直期線期間は、AND回路41によ
り、シフトレジスタ36のクロック入力S’は“ロー”
となり、シフト操作は行われない。ブランク信号Bが
“ハイ”となると、シフトレジスタ36のクロック入力
S’にはシフトクロックSが入力され、シフトレジスタ
36はシフト動作を行い、表示データDをシフトしなが
ら順に取り込んでいく。シフトレジスタ36の出力は、
ラッチ37に入り、ラッチクロックHでラッチされ、ド
ライバ38を介し、液晶表示パネル21を駆動する。
【0023】以上のようなシステム構成とすると、表示
データと制御データの信号線を共用できるため、さらに
表示モードが増加しても、信号線の増加、及びシステム
装置側の変更の必要はない。さらに、データの非表示期
間である水平帰線期間を用いて制御データを転送するた
め、フレーム周波数の低下もない。
データと制御データの信号線を共用できるため、さらに
表示モードが増加しても、信号線の増加、及びシステム
装置側の変更の必要はない。さらに、データの非表示期
間である水平帰線期間を用いて制御データを転送するた
め、フレーム周波数の低下もない。
【0024】図17に第4の実施例における表示メモリ
の構成例を示す。本実施例では、表示データ領域2の上
方、図では上側にレジスタデータ領域3を1ライン分設
け、表示データ領域を下に1ライン分シフトした構成と
する。本実施例におけるシステムの全体構成は、図2に
示した第1の実施例と同様とする。
の構成例を示す。本実施例では、表示データ領域2の上
方、図では上側にレジスタデータ領域3を1ライン分設
け、表示データ領域を下に1ライン分シフトした構成と
する。本実施例におけるシステムの全体構成は、図2に
示した第1の実施例と同様とする。
【0025】図18に本実施例におけるLCD制御回路
18内のレジスタ制御部の概略を示す。また、図19に
タイミングチャートを示す。S/P回路31は、表示信
号Dからのデータを表示データ・レジスタデータ無関係
に並列変換する。このS/P回路31からの出力をレジ
スタ入力データ110として、後述するクロックCでレ
ジスタ群33中の特定のレジスタ、例えば330に書き
込む。
18内のレジスタ制御部の概略を示す。また、図19に
タイミングチャートを示す。S/P回路31は、表示信
号Dからのデータを表示データ・レジスタデータ無関係
に並列変換する。このS/P回路31からの出力をレジ
スタ入力データ110として、後述するクロックCでレ
ジスタ群33中の特定のレジスタ、例えば330に書き
込む。
【0026】レジスタデータをレジスタに書き込むクロ
ックCは、カウンタ60が発生する。カウンタ60は4
進カウンタであり、ラッチクロックHが入力されるごと
にリセットされる。カウンタ60の入力クロックは、フ
レーム信号Vと、シフトクロックSをNOT回路65で
反転した信号とをAND回路64で論理積をとったもの
を使う。すなわち、カウンタ60はフレーム信号Vが
“ハイ”の期間のシフトクロックSの立ち下がりを計数
する。このカウンタ60のキャリー出力は、シフトクロ
ックSの立ち下がりを4回計数するたびに出力されるの
で、これをレジスタ群33にレジスタ入力データ110
を書き込むクロックCとして用いれば、図19に示し
た、第1のレジスタデータ、第2のレジスタデータ、…
と順にレジスタ群33に書き込むことができる。すなわ
ち、フレーム信号Vが“ハイ”の期間にレジスタデータ
が順に表示メモリから読み出され、第1のレジスタデー
タ、第2のレジスタデータ、・・・と、順にレジスタ群
33に書き込まれる。
ックCは、カウンタ60が発生する。カウンタ60は4
進カウンタであり、ラッチクロックHが入力されるごと
にリセットされる。カウンタ60の入力クロックは、フ
レーム信号Vと、シフトクロックSをNOT回路65で
反転した信号とをAND回路64で論理積をとったもの
を使う。すなわち、カウンタ60はフレーム信号Vが
“ハイ”の期間のシフトクロックSの立ち下がりを計数
する。このカウンタ60のキャリー出力は、シフトクロ
ックSの立ち下がりを4回計数するたびに出力されるの
で、これをレジスタ群33にレジスタ入力データ110
を書き込むクロックCとして用いれば、図19に示し
た、第1のレジスタデータ、第2のレジスタデータ、…
と順にレジスタ群33に書き込むことができる。すなわ
ち、フレーム信号Vが“ハイ”の期間にレジスタデータ
が順に表示メモリから読み出され、第1のレジスタデー
タ、第2のレジスタデータ、・・・と、順にレジスタ群
33に書き込まれる。
【0027】レジスタ群33から特定のレジスタ330
を選択する信号は、シフトレジスタ61が発生する。シ
フトレジスタ61は、ラッチクロックHがLoad端子
に入力されるごとに、その後のクロックLの最初の立上
りで出力信号100のみが“ハイ”となるような値を外
部よりロードする。また、シフトレジスタ61の入力ク
ロックは、シフトクロックSをD−FF62および63
で4分周したクロックLを使用する。シフトレジスタ6
1の出力は、クロックLの立上りでシフト、すなわち出
力信号100、101、…と順に“ハイ”の期間が移動
していく。このシフトレジスタの出力を100から順に
対応したレジスタのクロックイネーブル端子ENに入力
することにより、各レジスタはクロックイネーブル端子
EN“ハイ”の期間に入力したクロックCのみを有効と
みなすので、レジスタ群33の中から対応したレジスタ
330を特定することができる。ここで、レジスタ33
0の構成は、第1の実施例の図7と同様なので省略す
る。また、図18においては、レジスタ入力データ11
0、レジスタ出力データ111とも、簡略化して図示し
てある。
を選択する信号は、シフトレジスタ61が発生する。シ
フトレジスタ61は、ラッチクロックHがLoad端子
に入力されるごとに、その後のクロックLの最初の立上
りで出力信号100のみが“ハイ”となるような値を外
部よりロードする。また、シフトレジスタ61の入力ク
ロックは、シフトクロックSをD−FF62および63
で4分周したクロックLを使用する。シフトレジスタ6
1の出力は、クロックLの立上りでシフト、すなわち出
力信号100、101、…と順に“ハイ”の期間が移動
していく。このシフトレジスタの出力を100から順に
対応したレジスタのクロックイネーブル端子ENに入力
することにより、各レジスタはクロックイネーブル端子
EN“ハイ”の期間に入力したクロックCのみを有効と
みなすので、レジスタ群33の中から対応したレジスタ
330を特定することができる。ここで、レジスタ33
0の構成は、第1の実施例の図7と同様なので省略す
る。また、図18においては、レジスタ入力データ11
0、レジスタ出力データ111とも、簡略化して図示し
てある。
【0028】図20に、本実施例におけるLCD制御回
路18内の表示データ制御部の概略を示す。タイミング
チャートは前述した図19を用いる。フレーム信号Vが
“ハイ”の期間、すなわち垂直同期期間は、AND回路
66により、シフトレジスタ36のクロック入力は“ロ
ー”となり、シフトレジスタ36ではシフト動作は行わ
れない。フレーム信号Vが“ロー”となると、シフトレ
ジスタ36のクロック入力にはシフトクロックSが入力
され、シフトレジスタ36はシフト動作を行い、表示デ
ータDをシフトしながら順に取り込んでいく。シフトレ
ジスタ36の出力は、ラッチ37に入り、ラッチクロッ
クHでラッチされ、ドライバ38を介し、液晶表示パネ
ル21を駆動する。
路18内の表示データ制御部の概略を示す。タイミング
チャートは前述した図19を用いる。フレーム信号Vが
“ハイ”の期間、すなわち垂直同期期間は、AND回路
66により、シフトレジスタ36のクロック入力は“ロ
ー”となり、シフトレジスタ36ではシフト動作は行わ
れない。フレーム信号Vが“ロー”となると、シフトレ
ジスタ36のクロック入力にはシフトクロックSが入力
され、シフトレジスタ36はシフト動作を行い、表示デ
ータDをシフトしながら順に取り込んでいく。シフトレ
ジスタ36の出力は、ラッチ37に入り、ラッチクロッ
クHでラッチされ、ドライバ38を介し、液晶表示パネ
ル21を駆動する。
【0029】以上のようなシステム構成とすると、表示
データと制御データの信号線を共用できるため、表示モ
ードが多種多様であっても、信号線の増加はない。ま
た、さらに表示モードが増加しても、信号線の増加、及
びシステム装置側の変更の必要はなく、画像表示装置側
の変更のみで済む。さらに、制御データの転送に垂直同
期信号を使用しているので、フレーム周波数の低下もな
い。
データと制御データの信号線を共用できるため、表示モ
ードが多種多様であっても、信号線の増加はない。ま
た、さらに表示モードが増加しても、信号線の増加、及
びシステム装置側の変更の必要はなく、画像表示装置側
の変更のみで済む。さらに、制御データの転送に垂直同
期信号を使用しているので、フレーム周波数の低下もな
い。
【0030】図21に第5の実施例におけるシステムの
全体構成を示す。第4の実施例では、表示メモリ14に
格納されているデータをそのまま画像表示装置17に転
送したが、本実施例では、表示メモリ14に格納されて
いるデータを任意の階調に変換するパレットRAM15
を有する構成とする。本実施例において、第4の実施例
との違いは、表示装置制御回路13の出力であるフレー
ム信号VをパレットRAM15に入力している点であ
る。パレットRAM15では、フレーム信号Vが“ハ
イ”のときは、表示メモリ14からレジスタデータが転
送されているものとし、入力データを変換せずに画像表
示装置17に転送する。フレーム信号Vが“ロー”のと
きは表示メモリ14から表示データが転送されているも
のとし、入力データを階調データに変換して画像表示装
置17に転送する。LCD制御回路18等その他の部分
については、第4の実施例と同様であるため省略する。
以上のようなシステム構成とすると、パレットRAMを
有するにも関わらず、第4の実施例と同様の効果が得ら
れる。
全体構成を示す。第4の実施例では、表示メモリ14に
格納されているデータをそのまま画像表示装置17に転
送したが、本実施例では、表示メモリ14に格納されて
いるデータを任意の階調に変換するパレットRAM15
を有する構成とする。本実施例において、第4の実施例
との違いは、表示装置制御回路13の出力であるフレー
ム信号VをパレットRAM15に入力している点であ
る。パレットRAM15では、フレーム信号Vが“ハ
イ”のときは、表示メモリ14からレジスタデータが転
送されているものとし、入力データを変換せずに画像表
示装置17に転送する。フレーム信号Vが“ロー”のと
きは表示メモリ14から表示データが転送されているも
のとし、入力データを階調データに変換して画像表示装
置17に転送する。LCD制御回路18等その他の部分
については、第4の実施例と同様であるため省略する。
以上のようなシステム構成とすると、パレットRAMを
有するにも関わらず、第4の実施例と同様の効果が得ら
れる。
【0031】上述した1乃至5の実施例では、レジスタ
データ領域として、表示メモリを4ドット分使用してい
るが、任意のドット数分使用しても構わないことは明白
である。また、レジスタの構成例として、4ビットレジ
スタとしたが、これも任意のビット数としても問題はな
い。さらに、表示データ信号線の数については言及しな
かったが、これも任意の数でよいことは自明である。ま
た、画像表示装置として液晶表示装置を用いたが、プラ
ズマ、ELなどのマトリクスにより表示を行う装置全て
に適用できる。
データ領域として、表示メモリを4ドット分使用してい
るが、任意のドット数分使用しても構わないことは明白
である。また、レジスタの構成例として、4ビットレジ
スタとしたが、これも任意のビット数としても問題はな
い。さらに、表示データ信号線の数については言及しな
かったが、これも任意の数でよいことは自明である。ま
た、画像表示装置として液晶表示装置を用いたが、プラ
ズマ、ELなどのマトリクスにより表示を行う装置全て
に適用できる。
【0032】
【発明の効果】本発明によれば、表示メモリの空き領域
にレジスタを割り当て、表示データ線を使用してレジス
タデータを表示装置のレジスタに転送するようにしたの
で、表示モードの変更・追加があっても、表示装置側の
回路変更のみで済み、システム装置側の回路変更をする
必要がなくなる。また、このために必要な制御信号線の
増加は、多くとも1本だけですむ。さらに、このレジス
タデータの転送に水平帰線期間、垂直同期期間などを使
用することにより、フレーム周波数の低下を防止でき
る。
にレジスタを割り当て、表示データ線を使用してレジス
タデータを表示装置のレジスタに転送するようにしたの
で、表示モードの変更・追加があっても、表示装置側の
回路変更のみで済み、システム装置側の回路変更をする
必要がなくなる。また、このために必要な制御信号線の
増加は、多くとも1本だけですむ。さらに、このレジス
タデータの転送に水平帰線期間、垂直同期期間などを使
用することにより、フレーム周波数の低下を防止でき
る。
【図1】第1および第2の実施例における表示メモリの
構成例を示す図である。
構成例を示す図である。
【図2】第1および第4の実施例におけるシステム構成
を示すブロック図である。
を示すブロック図である。
【図3】一般的な表示メモリの構成例を示す図である。
【図4】第1および第2の実施例におけるLCD制御回
路のレジスタ制御部の構成を示すブロック図である。
路のレジスタ制御部の構成を示すブロック図である。
【図5】第1および第2の実施例におけるデータ転送タ
イミングチャートを示す図である。
イミングチャートを示す図である。
【図6】第1および第2の実施例におけるレジスタ選択
タイミングチャートを示す図である。
タイミングチャートを示す図である。
【図7】LCD制御回路のレジスタ制御部内のレジスタ
群の各レジスタの構成例を示す図である。
群の各レジスタの構成例を示す図である。
【図8】第1の実施例におけるLCD制御回路の表示デ
ータ制御部の構成を示すブロック図である。
ータ制御部の構成を示すブロック図である。
【図9】第2の実施例におけるシステム構成を示すブロ
ック図である。
ック図である。
【図10】第2の実施例におけるLCD制御回路の表示
データ制御部の構成を示すブロック図である。
データ制御部の構成を示すブロック図である。
【図11】第3の実施例におけるシステム構成を示すブ
ロック図である。
ロック図である。
【図12】第3の実施例における表示メモリの構成例を
示す図である。
示す図である。
【図13】第3の実施例におけるLCD制御回路のレジ
スタ制御部の構成を示すブロック図である。
スタ制御部の構成を示すブロック図である。
【図14】第3の実施例におけるデータ転送タイミング
チャートを示す図である。
チャートを示す図である。
【図15】第3の実施例におけるレジスタ選択タイミン
グチャートを示す図である。
グチャートを示す図である。
【図16】第3の実施例におけるLCD制御回路の表示
データ制御部の構成を示すブロック図である。
データ制御部の構成を示すブロック図である。
【図17】第4および第5の実施例における表示メモリ
の構成例を示す図である。
の構成例を示す図である。
【図18】第4および第5の実施例におけるLCD制御
回路のレジスタ制御部の構成を示すブロック図である。
回路のレジスタ制御部の構成を示すブロック図である。
【図19】第4および第5の実施例におけるタイミング
チャートを示す図である。
チャートを示す図である。
【図20】第4および第5の実施例におけるLCD制御
回路の表示データ制御部の構成を示すブロック図であ
る。
回路の表示データ制御部の構成を示すブロック図であ
る。
【図21】第5の実施例におけるシステム構成を示すブ
ロック図である。
ロック図である。
1 表示メモリ領域 2 表示データ領域 3 レジスタデータ領域 10 CPU 11 システムメモリ 12 I/O 13 表示装置制御回路 14 表示メモリ 15 パレットRAM 17 画像表示装置 18 LCD制御回路 19 列電極駆動回路 20 行電極駆動回路 21 液晶表示パネル 30、32、36、61 シフトレジスタ 31 シリアル/パラレル回路 33 レジスタ群 35、60 カウンタ 37 ラッチ 38 ドライバ 110 レジスタ入力データ 111 レジスタ出力データ 330、331 レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土谷 信雄 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 地主 匡宏 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 西岡 清和 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 古橋 勉 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 加藤 伸隆 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 松原 幹夫 愛知県尾張旭市晴丘町池上1番地 株式会 社日立旭エレクトロニクス内
Claims (5)
- 【請求項1】 互いに交差する複数本ずつの列電極及び
行電極で駆動されるドットマトリクス表示部と表示制御
回路を備える画像表示装置と、前記画像表示装置に表示
するデータを格納する表示メモリと前記画像表示装置を
制御する表示装置制御回路を備えるドットマトリクス表
示装置において、 前記表示メモリに表示データ領域の他に少なくとも1つ
の制御データを格納するためのレジスタデータ領域を設
け、 前記表示制御回路に前記制御データを格納する1以上の
レジスタからなるレジスタ群とレジスタ制御部を設け、 前記レジスタ制御部は、前記表示装置制御回路から送信
された制御信号に基づき、前記表示メモリから転送され
た制御データを格納するレジスタを前記レジスタ群から
選択し、該選択したレジスタに該制御データを格納する
手段を備えることを特徴とするドットマトリクス表示装
置。 - 【請求項2】 請求項1記載のドットマトリクス表示装
置において、前記表示メモリから出力されたデータを任
意の階調データに変換して前記画像表示装置に転送する
データ変換装置を設け、該データ変換装置は、前記デー
タが前記制御データである場合にはデータを階調データ
に変換することなく前記画像表示装置に転送するよう構
成したことを特徴とするドットマトリクス表示装置。 - 【請求項3】 請求項1または請求項2記載のドットマ
トリクス表示装置において、前記表示メモリの表示デー
タ領域の前方にレジスタデータ領域を設け、該レジスタ
データ領域内の前記制御データを転送する期間を、前記
表示装置制御回路からの制御信号の内の水平同期信号を
基に定めるようにしたことを特徴とするドットマトリク
ス表示装置。 - 【請求項4】 請求項1または請求項2記載のドットマ
トリクス表示装置において、前記表示メモリの表示デー
タ領域の後方にレジスタデータ領域を設け、該レジスタ
データ領域内の前記制御データを転送する期間として水
平帰線期間を用いるようにしたことを特徴とするドット
マトリクス表示装置。 - 【請求項5】 請求項1または請求項2記載のドットマ
トリクス表示装置において、前記表示メモリの表示デー
タ領域の上方にレジスタデータ領域を設け、該レジスタ
データ領域内の前記制御データを転送する期間として垂
直同期期間を用いるようにしたことを特徴とするドット
マトリクス表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1689993A JPH06202578A (ja) | 1993-01-07 | 1993-01-07 | ドットマトリクス表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1689993A JPH06202578A (ja) | 1993-01-07 | 1993-01-07 | ドットマトリクス表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06202578A true JPH06202578A (ja) | 1994-07-22 |
Family
ID=11928999
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1689993A Pending JPH06202578A (ja) | 1993-01-07 | 1993-01-07 | ドットマトリクス表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06202578A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6727874B2 (en) | 2000-11-20 | 2004-04-27 | Nec Lcd Technologies, Ltd. | Driving circuit and driving method of color liquid crystal display, and color liquid crystal display device |
JP2006227272A (ja) * | 2005-02-17 | 2006-08-31 | Seiko Epson Corp | 基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器 |
JP2006243232A (ja) * | 2005-03-02 | 2006-09-14 | Seiko Epson Corp | 基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器 |
JP2006243231A (ja) * | 2005-03-02 | 2006-09-14 | Seiko Epson Corp | 基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器 |
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