JPH06202148A - Thin-film transistor for liquid crystal display device and its production - Google Patents
Thin-film transistor for liquid crystal display device and its productionInfo
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- JPH06202148A JPH06202148A JP34760292A JP34760292A JPH06202148A JP H06202148 A JPH06202148 A JP H06202148A JP 34760292 A JP34760292 A JP 34760292A JP 34760292 A JP34760292 A JP 34760292A JP H06202148 A JPH06202148 A JP H06202148A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、アクティブマトリック
ス型液晶表示装置に係り、特に、その薄膜トランジスタ
及びその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix type liquid crystal display device, and more particularly to a thin film transistor thereof and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】従来、薄膜トランジスタ（以下、ＴＦＴ
と記す）と表示電極とをマトリックス状に配列した薄膜
トランジスタアレイを用いたアクティブマトリックス型
液晶表示素子（以下、ＴＦＴ−ＬＣＤと記す）が用いら
れている。通常、ＴＦＴアレイは、透明基板上に行方向
と列方向に夫々複数のアドレス配線とデータ配線とが互
いに直角に交差するように配列され、これらのアドレス
配線とデータ配線との交差部に夫々ゲート電極がアドレ
ス配線と、ドレイン電極がデータ配線に接続された薄膜
トランジスタが複数配列され、この薄膜トランジスタの
ソース電極に接続された表示電極がマトリックス状に複
数配列形成されている。2. Description of the Related Art Conventionally, a thin film transistor (hereinafter referred to as a TFT
(Hereinafter referred to as)) and a display electrode are arranged in a matrix, and an active matrix type liquid crystal display element (hereinafter referred to as TFT-LCD) is used. Generally, a TFT array is arranged on a transparent substrate such that a plurality of address wirings and data wirings intersect each other at right angles in a row direction and a column direction, and a gate is provided at each intersection of these address wirings and data wirings. A plurality of thin film transistors whose electrodes are connected to address lines and drain electrodes to data lines are arrayed, and a plurality of display electrodes connected to the source electrodes of the thin film transistors are arrayed in a matrix.
【０００３】このような従来のＴＦＴ−ＬＣＤのＴＦＴ
としては、例えば、特開平３−９５６９号公報に記載さ
れるものが知られており、そのＴＦＴアレイについて、
図４及び図５を参照しながら説明する。なお、図４は図
５のＡ−Ａ線断面を示している。まず、ガラス基板など
の絶縁性を有する透明基板１の上に、Ａｌ、Ａｌ系合
金、Ｔａ、Ｔａ合金、Ｃｒなどからなるゲート電極２を
スパッタ及び所定の加工法で形成する。TFT of such a conventional TFT-LCD
For example, the one described in JP-A-3-9569 is known, and regarding the TFT array thereof,
This will be described with reference to FIGS. 4 and 5. Note that FIG. 4 shows a cross section taken along the line AA of FIG. First, a gate electrode 2 made of Al, Al-based alloy, Ta, Ta alloy, Cr or the like is formed on an insulating transparent substrate 1 such as a glass substrate by sputtering and a predetermined processing method.
【０００４】次いで、必要に応じてゲート電極の表面を
所定の形状に陽極化成することで、第１ゲート絶縁膜３
を形成する。次に、第２ゲート絶縁膜であるＳｉＮ膜
４、半導体層となる不純物がノンドープのｎ- ａ−Ｓｉ
（アモルファスシリコン）膜５、不純物をドープしたｎ
+ ａ−Ｓｉ（アモルファスシリコン）層６を順次プラズ
マＣＶＤにより堆積する。Then, if necessary, the surface of the gate electrode is anodized into a predetermined shape, so that the first gate insulating film 3 is formed.
To form. Next, the SiN film 4, which is the second gate insulating film, and n - a-Si, in which impurities that will be the semiconductor layer are non-doped
(Amorphous silicon) film 5, n doped with impurities
+ a-Si (amorphous silicon) layer 6 is sequentially deposited by plasma CVD.
【０００５】次いで、ｎ+ ａ−Ｓｉ層６及びｎ- ａ−Ｓ
ｉ層５を所定形状に加工することで素子分離する。次
に、ＩＴＯよりなる透明膜をスパッタと加工により、所
定形状の透明な表示電極７を形成する。更に、スパッタ
により、Ｍｏ膜８とＡｌ膜９の２層構造よりなる金属を
堆積させ、所定形状に加工することで、ソース電極の第
１層８ａとソース電極の第２層９ａ及びドレイン電極の
第１層８ｂとドレイン電極の第２層９ｂ、及びデータ配
線の第１層８ｃとデータ配線の第２層９ｃとを形成す
る。ソース電極の第１層８ａはＩＴＯからなる透明な表
示電極７と接続する。Then, the n + a-Si layer 6 and the n - a-S are formed.
Elements are separated by processing the i layer 5 into a predetermined shape. Next, a transparent display electrode 7 having a predetermined shape is formed by sputtering and processing a transparent film made of ITO. Further, a metal having a two-layer structure of the Mo film 8 and the Al film 9 is deposited by sputtering and processed into a predetermined shape, so that the first layer 8a of the source electrode, the second layer 9a of the source electrode and the drain electrode The first layer 8b, the second layer 9b of the drain electrode, the first layer 8c of the data wiring, and the second layer 9c of the data wiring are formed. The first layer 8a of the source electrode is connected to the transparent display electrode 7 made of ITO.
【０００６】このとき、Ａｌ膜９とＭｏ膜８のエッチン
グ加工は、同一のリン酸系エッチング液（リン酸、硝
酸、酢酸、水の混合液）でエッチングできる。また、Ｍ
ｏ膜８はｎ+ ａ−Ｓｉ層６とＡｌ膜９のオーミックバリ
ヤとしての効果があり、Ａｌ膜９は低抵抗であるため主
配線電極となる。このソース、ドレイン電極をマスクと
して、不要なｎ+ ａ−Ｓｉ層６を、ドライエッチングに
より除去することで、薄膜トランジスタのチャネル領域
を形成する。At this time, the Al film 9 and the Mo film 8 can be etched with the same phosphoric acid-based etching solution (a mixed solution of phosphoric acid, nitric acid, acetic acid, and water). Also, M
The o film 8 has an effect as an ohmic barrier between the n + a-Si layer 6 and the Al film 9, and since the Al film 9 has a low resistance, it serves as a main wiring electrode. The channel region of the thin film transistor is formed by removing the unnecessary n + a-Si layer 6 by dry etching using the source and drain electrodes as a mask.
【０００７】最後に、ＳｉＮ膜よりなる表面保護膜１０
をプラズマＣＶＤと加工により所定形状に形成すること
で、液晶ディスプレイ用薄膜トランジスタが完成する。Finally, the surface protective film 10 made of SiN film
Is formed into a predetermined shape by plasma CVD and processing, whereby a thin film transistor for a liquid crystal display is completed.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上記し
た従来の液晶表示装置用薄膜トランジスタでは、２層構
造のソース、ドレイン電極を形成しているＭｏ膜８とＡ
ｌ膜９が同一エッチング液でエッチングできるという長
所があるが、一方、以下の問題がある。 （１）オーミックバリヤである下層のＭｏ膜８のエッチ
ング速度が、Ａｌ膜９の４〜６倍と高速なため、上層の
Ａｌ膜９のエッチング時に、下層のＭｏ膜８がエッチン
グされるため、Ａｌ膜９はオーバハングとなりやすく、
Ａｌ膜９の剥離、めくれなどが発生しやすい。However, in the above-described conventional thin film transistor for liquid crystal display device, the Mo film 8 and the A film forming the source and drain electrodes of the two-layer structure are formed.
Although the 1 film 9 can be etched with the same etching solution, it has the following problems. (1) Since the etching rate of the lower Mo film 8 that is an ohmic barrier is as high as 4 to 6 times that of the Al film 9, the lower Mo film 8 is etched when the upper Al film 9 is etched. The Al film 9 tends to overhang,
The Al film 9 is easily peeled off or turned over.
【０００９】これらが原因となって、後工程でソース、
ドレイン電極の断線がおこり、液晶表示装置としては線
欠陥、点欠陥となる。このオーバハングを防止するため
に、Ｍｏ膜と異種金属Ｗとの合金膜を下層膜とすること
で、エッチングレートを制御してオーバハングを防止す
ることが行われている。Due to these factors, in the later process, the sauce,
The drain electrode is broken, resulting in a line defect or a point defect in the liquid crystal display device. In order to prevent this overhang, an alloy film of a Mo film and a dissimilar metal W is used as a lower layer film to control the etching rate and prevent the overhang.
【００１０】しかし、Ｍｏ膜と異種金属Ｗとの合金膜を
形成する場合には、スパッタ膜質の再現性がないため、
エッチング速度制御が不安定となり、オーバハングにな
りやすい。また、スパッタの合金ターゲット作製による
コストアップなどの問題点がある。 （２）また、スペースを縮小する必要から、ＩＴＯ膜か
らなる透明の表示電極とソース電極との接続は、Ｍｏか
らなる第１層を介して行われるが、表示電極とそのＭｏ
からなる第１層とはスペースを縮小する必要から、小さ
い接触面積しかとれず、十分な電気的接続に難があっ
た。However, when forming an alloy film of a Mo film and a dissimilar metal W, there is no reproducibility of the sputtered film quality.
Etching rate control becomes unstable and overhang tends to occur. Further, there is a problem such as an increase in cost due to the production of an alloy target for sputtering. (2) Further, since it is necessary to reduce the space, the connection between the transparent display electrode made of the ITO film and the source electrode is made via the first layer made of Mo.
Since it is necessary to reduce the space with respect to the first layer made of, a small contact area can be taken, and sufficient electrical connection is difficult.
【００１１】以上述べた原因により液晶ディスプレイの
表示欠陥が発生し、歩留まりを低下させる、しかもコス
トがアップするという問題があった。本発明は、上記問
題点を解決し、オーミックバリア層によるオーバハング
を防止することで線欠陥、点欠陥を防止するとともに、
表示電極との接続の信頼性を高め、しかも簡易工程で、
表示欠陥がなく歩留まりの良い液晶表示装置用薄膜トラ
ンジスタ及びその製造方法を提供するものである。Due to the above-mentioned causes, there has been a problem that a display defect of the liquid crystal display occurs, the yield is lowered, and the cost is increased. The present invention solves the above problems and prevents line defects and point defects by preventing overhang due to the ohmic barrier layer, and
Improves the reliability of connection with the display electrode, and in a simple process,
Provided are a thin film transistor for a liquid crystal display device having no display defect and a high yield, and a manufacturing method thereof.
【００１２】[0012]
【課題を解決するための手段】本発明は、上記目的を達
成するために、互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極の何れか一方に接続された表示電極とがマトリックス
状に複数配列され、前記薄膜トランジスタのゲート電極
に前記アドレス配線が、ソース電極とドレイン電極の他
方にデータ配線が夫々接続された液晶表示装置用薄膜ト
ランジスタにおいて、前記ドレイン電極、ソース電極及
びデータ配線が、半導体層とのオーミックバリヤ層であ
る第１層と、低抵抗材料からなり、主信号配線層である
第２層と、電池反応防止層である第３層との３層構造か
らなることを特徴とする。In order to achieve the above-mentioned object, the present invention provides a thin film transistor and a source electrode of the thin film transistor at each intersection of a plurality of address wirings and a plurality of data wirings arranged to intersect each other. And a plurality of display electrodes connected to one of the drain electrodes are arranged in a matrix, and the address wiring is connected to the gate electrode of the thin film transistor, and the data wiring is connected to the other of the source electrode and the drain electrode. In the device thin film transistor, the drain electrode, the source electrode and the data line are a first layer which is an ohmic barrier layer with the semiconductor layer, a second layer which is a low resistance material and is a main signal wiring layer, and a battery reaction prevention It is characterized by having a three-layer structure including a third layer which is a layer.
【００１３】また、互いに交差させて配置した複数のア
ドレス配線と複数のデータ配線の各交差部に、薄膜トラ
ンジスタと、該薄膜トランジスタのソース電極とドレイ
ン電極の何れか一方に接続された表示電極とがマトリッ
クス状に複数配列され、前記薄膜トランジスタのゲート
電極に前記アドレス配線が、ソース電極とドレイン電極
の他方にデータ配線が夫々接続された液晶表示装置用薄
膜トランジスタの製造方法において、絶縁性透明基板上
に、ゲート電極と、該ゲート電極上に絶縁膜と、該絶縁
膜の前記ゲート電極に対応する上方に不純物がノンドー
プの半導体層と、該ノンドープの半導体層上に電気的に
分離して配置され、不純物がドープされた半導体層と、
該不純物がドープされた半導体層上に一部が積層される
表示電極を形成する第１の工程と、その上にオーミック
バリヤ層である第１層と、低抵抗材料からなる主信号配
線層である第２層と、電池反応防止層である第３層とを
順次積層する第２の工程と、所定形状、所定条件で加工
することにより、前記オーミックバリヤ層からなる第１
層と、主信号配線層である第２層と、電池反応防止層で
ある第３層からなる３層構造よりなるソース電極、ドレ
イン電極及びデータ配線を形成する第３の工程と、前記
ソース電極、ドレイン電極及びデータ配線上に表面保護
膜を形成する第４の工程とを備えたことを特徴とする。In addition, a thin film transistor and a display electrode connected to one of a source electrode and a drain electrode of the thin film transistor are formed in a matrix at each intersection of a plurality of address wirings and a plurality of data wirings arranged to intersect each other. In a method for manufacturing a thin film transistor for a liquid crystal display device in which a plurality of thin film transistors are arranged, the address wiring is connected to the gate electrode of the thin film transistor, and the data wiring is connected to the other of the source electrode and the drain electrode, respectively, on the insulating transparent substrate, the gate is formed. An electrode, an insulating film on the gate electrode, a semiconductor layer in which impurities are non-doped above the insulating film corresponding to the gate electrode, and electrically separated from the non-doped semiconductor layer. A doped semiconductor layer,
A first step of forming a display electrode partially laminated on the semiconductor layer doped with the impurities, a first layer as an ohmic barrier layer thereon, and a main signal wiring layer made of a low resistance material. A second step of sequentially laminating a certain second layer and a third layer which is a battery reaction prevention layer, and a first step of forming the ohmic barrier layer by processing the second layer and the third layer which is a battery reaction preventing layer in a predetermined shape and under predetermined conditions
A third step of forming a source electrode, a drain electrode and a data wiring having a three-layer structure including a layer, a second layer which is a main signal wiring layer, and a third layer which is a battery reaction prevention layer, and the source electrode And a fourth step of forming a surface protective film on the drain electrode and the data wiring.
【００１４】[0014]
【作用】本発明によれば、上記したように、データ配線
をオーミックバリヤ層（Ｃｒ）２９である第１層データ
配線２９ｃと、低抵抗材料からなり、かつ主信号配線層
（Ａｌ又はＡｌ系合金）３０である第２層データ配線３
０ｃと、電池反応防止層（Ｍｏ）３１である第３層デー
タ配線３１ｃとからなる３層構造となし、同様に、複数
の薄膜トランジスタのドレイン電極及びソース電極を、
半導体層とのオーミックバリヤ層（Ｃｒ）２９であるソ
ース電極の第１層２９ａ、ドレイン電極の第１層２９ｂ
と、主信号配線層（Ａｌ又はＡｌ系合金）３０であるソ
ース電極の第２層３０ａ、ドレイン電極の第２層３０ｂ
と、電池反応防止層（Ｍｏ）３１であるソース電極の第
３層３１ａ、ドレイン電極の第３層３１ｂからなる３層
構造とする。According to the present invention, as described above, the data wiring is the first layer data wiring 29c which is the ohmic barrier layer (Cr) 29, and the main signal wiring layer (Al or Al series) made of a low resistance material. Alloy) 30 second layer data wiring 3
0c and a third layer data wiring 31c which is a battery reaction prevention layer (Mo) 31, and has a three-layer structure. Similarly, drain electrodes and source electrodes of a plurality of thin film transistors are
The first layer 29a of the source electrode and the first layer 29b of the drain electrode which are ohmic barrier layers (Cr) 29 with the semiconductor layer.
And a second layer 30a of a source electrode and a second layer 30b of a drain electrode which are main signal wiring layers (Al or Al-based alloy) 30.
And a third layer 31a of the source electrode and the third layer 31b of the drain electrode, which are the battery reaction prevention layer (Mo) 31, have a three-layer structure.
【００１５】したがって、オーミックバリヤ層（Ｃｒ）
である下層と、その上層である主信号配線層（Ａｌ又は
Ａｌ系合金）のエッチングレートが異なり、エッチング
の選択比が大きいため、上層の主信号配線層（Ａｌ又は
Ａｌ系合金）のエッチング時に、下層のオーミックバリ
ヤ層（Ｃｒ）がエッチングされることはなく、第１層目
のサイドエッチが原因となって発生する主信号配線層
（Ａｌ又はＡｌ系合金）のオーバハングは発生しない。Therefore, the ohmic barrier layer (Cr)
Since the etching rate of the lower layer is higher than that of the main signal wiring layer (Al or Al-based alloy) which is the upper layer, and the etching selection ratio is large, when the upper main signal wiring layer (Al or Al-based alloy) is etched, The lower ohmic barrier layer (Cr) is not etched, and the overhang of the main signal wiring layer (Al or Al-based alloy) caused by the side etching of the first layer does not occur.
【００１６】また、オーミックバリヤ層（Ｃｒ）は合金
膜ではないため、スパッタ膜質の再現性が良好であり、
安定なエッチング速度制御を行うことができる。更に、
Ｍｏ膜とＡｌ膜は同一エッチング液で一括エッチングで
き、かつ、Ｍｏ膜がＡｌ膜よりもエッチングレートが４
〜６倍高速なことから、下層のＡｌ膜をエッチング中
に、上層のＭｏ膜がテーパ状に形成され、後工程のＳｉ
Ｎ保護膜のステップカバレージが良好になる。Further, since the ohmic barrier layer (Cr) is not an alloy film, the reproducibility of the sputtered film quality is good,
A stable etching rate control can be performed. Furthermore,
The Mo film and the Al film can be collectively etched with the same etching solution, and the Mo film has an etching rate of 4 than that of the Al film.
Since it is ~ 6 times faster, the upper Mo film is formed in a tapered shape during the etching of the lower Al film, and the Si
The step coverage of the N protective film is improved.
【００１７】また、ＩＴＯからなる表示電極は下層ｎ+
ａ−Ｓｉ層と上層のオーミックバリヤ層（Ｃｒ層）に挟
まれており、表示電極はオーミックバリヤ層（Ｃｒ）と
のオーミックコンタクト性がよく、また十分な接触面積
を得ることができる。よって、表示電極とソース電極間
のオーミックコンタクト性が特に良好になり、接続の信
頼性を高めることができる。The display electrode made of ITO has a lower layer n +
It is sandwiched between the a-Si layer and the upper ohmic barrier layer (Cr layer), and the display electrode has a good ohmic contact property with the ohmic barrier layer (Cr), and a sufficient contact area can be obtained. Therefore, the ohmic contact property between the display electrode and the source electrode becomes particularly good, and the connection reliability can be improved.
【００１８】[0018]
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示す液
晶表示装置用薄膜トランジスタの断面図、図２はその液
晶表示装置の部分平面図、図３はその液晶表示装置用薄
膜トランジスタの製造工程断面図である。なお、図１は
図２のＢ−Ｂ線断面を示している。Embodiments of the present invention will now be described in detail with reference to the drawings. 1 is a sectional view of a thin film transistor for a liquid crystal display device showing an embodiment of the present invention, FIG. 2 is a partial plan view of the liquid crystal display device, and FIG. 3 is a sectional view of a manufacturing process of the thin film transistor for a liquid crystal display device. Note that FIG. 1 shows a cross section taken along the line BB of FIG.
【００１９】図１において、２１はガラス基板などの絶
縁性透明基板であり、この絶縁性透明基板２１上に、ゲ
ート電極２２が形成され、そのゲート電極２２の表面に
所定の形状に陽極化成された第１ゲート絶縁膜２３を有
し、その上に第２ゲート絶縁膜であるＳｉＮ膜２４が堆
積されている。そのＳｉＮ膜２４のゲート電極２２に対
応する上方に、不純物がノンドープの半導体層であるｎ
- ａ−Ｓｉ層２５が形成されており、その上にＳｉＮか
らなるブロッキング層２６が形成されている。更に、半
導体層であるｎ- ａ−Ｓｉ層２５及び前記ブロッキング
層２６上に、ソース電極側の不純物がドープされたｎ+
ａ−Ｓｉオーミック層２７ａ、ドレイン電極側の不純物
がドープされたｎ+ ａ−Ｓｉオーミック層２７ｂが形成
されている。In FIG. 1, reference numeral 21 is an insulating transparent substrate such as a glass substrate. A gate electrode 22 is formed on the insulating transparent substrate 21, and the surface of the gate electrode 22 is anodized into a predetermined shape. Further, the first gate insulating film 23 is provided, and the SiN film 24 which is the second gate insulating film is deposited on the first gate insulating film 23. An impurity is a non-doped semiconductor layer n above the SiN film 24 corresponding to the gate electrode 22.
An a-Si layer 25 is formed, and a blocking layer 26 made of SiN is formed thereon. Furthermore, on the n - a-Si layer 25 and the blocking layer 26, which are semiconductor layers, n + is doped with impurities on the source electrode side.
An a-Si ohmic layer 27a and an n + a-Si ohmic layer 27b doped with impurities on the drain electrode side are formed.
【００２０】ＩＴＯよりなる表示電極２８は、ソース電
極側のｎ+ ａ−Ｓｉオーミック層２７ａに接続するよう
に第２ゲート絶縁膜上に形成される。ソース電極部及び
ドレイン電極部及びデータ配線部には、膜厚１００〜５
００ÅのＣｒよりなるソース電極部の第１層２９ａ、ド
レイン電極部の第１層２９ｂ及び第１層データ配線２９
ｃが、またその上層に主信号配線層（第２層目の金属
層）３０として、膜厚１０００〜５０００ÅのＡｌ層、
またはＴｉ、Ｍｏ、Ｗ、Ｔａ、Ｃｕのうちの少なくとも
１種類の金属とＡｌを含有するＡｌ系合金からなる、ソ
ース電極の第２層３０ａ、ドレイン電極の第２層３０
ｂ、及び第２層データ配線３０ｃが、更にその上に、電
池反応防止層（第３層目の金属層）３１として、膜厚１
００〜５００ÅのＭｏからなる、ソース電極の第３層３
１ａ、ドレイン電極の第３層３１ｂ、第３層データ配線
３１ｃがそれぞれ形成されている。The display electrode 28 made of ITO is formed on the second gate insulating film so as to be connected to the n + a-Si ohmic layer 27a on the source electrode side. The source electrode portion, the drain electrode portion, and the data wiring portion have a film thickness of 100 to 5
The first layer 29a of the source electrode portion, the first layer 29b of the drain electrode portion, and the first layer data line 29 made of Cr of 00Å
c is an Al layer having a film thickness of 1000 to 5000Å as a main signal wiring layer (second metal layer) 30 on the upper layer thereof.
Alternatively, the second layer 30a of the source electrode and the second layer 30 of the drain electrode are made of an Al-based alloy containing Al and at least one kind of metal selected from Ti, Mo, W, Ta, and Cu.
b, and the second-layer data wiring 30c are further formed thereon as a battery reaction prevention layer (third metal layer) 31 with a film thickness of 1
The third layer 3 of the source electrode, which is made of Mo of from 00 to 500Å
1a, a third layer 31b of the drain electrode, and a third layer data wiring 31c are formed respectively.
【００２１】つまり、３層構造よりなるソース電極（２
９ａ，３０ａ，３１ａ）とドレイン電極（２９ｂ，３０
ｂ，３１ｂ）及び第１層データ配線２９ｃ、第２層デー
タ配線３０ｃ、第３層データ配線３１ｃからなるデータ
配線が形成されている。そして、これらの表面にＳｉＮ
膜よりなる表面保護膜３２が形成されている。このよう
にして形成された液晶表示装置の平面が図２に示されて
いる。ここでは、表面保護膜は省略された状態で示され
ている。That is, the source electrode (2
9a, 30a, 31a) and drain electrodes (29b, 30)
b, 31b), the first layer data wiring 29c, the second layer data wiring 30c, and the third layer data wiring 31c are formed. And, on these surfaces SiN
A surface protective film 32 made of a film is formed. The plane of the liquid crystal display device thus formed is shown in FIG. Here, the surface protection film is omitted.
【００２２】以下、本発明の実施例を示す液晶表示装置
用薄膜トランジスタの製造方法について説明する。ま
ず、図３（Ａ）に示すように、ガラス基板などの絶縁性
透明基板２１上にＡｌ、Ａｌ系合金、Ｔａ、Ｔａ合金、
Ｃｒなどからなるゲート電極２２をスパッタ及び所定の
加工法で形成する。A method of manufacturing a thin film transistor for a liquid crystal display device showing an embodiment of the present invention will be described below. First, as shown in FIG. 3 (A), Al, Al-based alloy, Ta, Ta alloy, on an insulating transparent substrate 21 such as a glass substrate,
The gate electrode 22 made of Cr or the like is formed by sputtering and a predetermined processing method.
【００２３】次いで、そのゲート電極２２上に必要に応
じてゲート電極２２の表面を所定の形状に陽極化成する
ことで、第１ゲート絶縁膜２３を形成する。次に、図３
（Ｂ）に示すように、第２ゲート絶縁膜であるＳｉＮ膜
２４、不純物がノンドープの半導体層であるｎ- ａ−Ｓ
ｉ層２５、及びＳｉＮからなるブロッキング層２６を連
続してプラズマＣＶＤにより堆積し、図３（Ｂ）に示す
ように、上層のＳｉＮ膜を所定の形状に加工する。Next, if necessary, the surface of the gate electrode 22 is anodized into a predetermined shape on the gate electrode 22 to form a first gate insulating film 23. Next, FIG.
As shown in (B), the SiN film 24 that is the second gate insulating film, and the n - a-S semiconductor layer that is a non-doped semiconductor layer.
The i layer 25 and the blocking layer 26 made of SiN are continuously deposited by plasma CVD, and the upper SiN film is processed into a predetermined shape as shown in FIG.
【００２４】次に、図３（Ｃ）に示すように、プラズマ
ＣＶＤにより、不純物がドープされた半導体層であるｎ
+ ａ−Ｓｉオーミック層２７を堆積させ、エッチングに
よりｎ- ａ−Ｓｉ層２５及びｎ+ ａ−Ｓｉオーミック層
２７を所定形状に加工形成し、ソース電極側のｎ+ ａ−
Ｓｉオーミック層２７ａとドレイン側のｎ+ ａ−Ｓｉオ
ーミック層２７ｂを分離形成する。その後、そのソース
電極側のｎ+ ａ−Ｓｉオーミック層２７ａに一部が重な
って延在するＩＴＯよりなる透明膜をスパッタと加工に
より、所定形状に表示電極２８を形成する。Next, as shown in FIG. 3C, an n-type semiconductor layer doped with impurities by plasma CVD is used.
+ A-Si ohmic layer 27 is deposited, etched by the n - a-Si layer 25 and the n + a-Si ohmic layer 27 is processed and formed into a predetermined shape, n source electrode side + a-
The Si ohmic layer 27a and the drain side n + a-Si ohmic layer 27b are separately formed. After that, the display electrode 28 is formed in a predetermined shape by sputtering and processing a transparent film made of ITO that partially overlaps the n + a-Si ohmic layer 27a on the source electrode side and extends.
【００２５】その後、図３（Ｄ）に示すように、スパッ
タ、蒸着などにより、膜厚１００〜５００ÅのＣｒより
なるオーミックバリヤ層２９と、主信号配線層（第２層
目の金属層）３０として、膜厚１０００〜５０００Åの
Ａｌ層または、Ｔｉ、Ｍｏ、Ｗ、Ｔａ、Ｃｕのうち
の少なくとも１種類の金属とＡｌを含有するＡｌ系合金
と、電池反応防止層（第３層目の金属層）３１として膜
厚１００〜５００ÅのＭｏとを連続して堆積する。Thereafter, as shown in FIG. 3D, an ohmic barrier layer 29 of Cr having a film thickness of 100 to 500 Å and a main signal wiring layer (second metal layer) 30 are formed by sputtering, vapor deposition or the like. As an Al layer having a film thickness of 1000 to 5000Å or an Al-based alloy containing at least one metal selected from Ti, Mo, W, Ta, and Cu, and a battery reaction prevention layer (a metal of the third layer). As the layer 31, Mo having a film thickness of 100 to 500 Å is continuously deposited.
【００２６】このようにして、ソース電極の第１層２９
ａ及びドレイン電極の第１層２９ｂ、ソース電極の第２
層３０ａ及びドレイン電極の第２層３０ｂ、そして、ソ
ース電極の第３層３１ａ、ドレイン電極の第３層３１
ｂ、更に第１層データ配線２９ｃ、第２層データ配線３
０ｃ、第３層データ配線３１ｃが同時に得られる。次
に、図３（Ｅ）に示すように、３層に積層された金属膜
を所定形状、所定条件で加工することにより、３層構造
よりなるソース電極、ドレイン電極及びデータ配線がそ
れぞれ形成される。Thus, the first layer 29 of the source electrode is formed.
a and the first layer 29b of the drain electrode, the second layer of the source electrode
The layer 30a and the second layer 30b of the drain electrode, and the third layer 31a of the source electrode and the third layer 31 of the drain electrode
b, first layer data wiring 29c, second layer data wiring 3
0c and the third layer data wiring 31c are obtained at the same time. Next, as shown in FIG. 3E, the metal film stacked in three layers is processed in a predetermined shape and under predetermined conditions to form a source electrode, a drain electrode, and a data wiring having a three-layer structure, respectively. It
【００２７】このとき、最上層であるＭｏ膜３１と、そ
の下層であるＡｌ又はＡｌ系合金からなる主信号配線層
３０は、同一のリン酸系エッチング液（リン酸、硝酸、
酢酸、水の混合液）でエッチングできる。最下層である
第１層目のオーミックバリヤ層（Ｃｒ）２９は、酢酸第
２セリウムアンモン系をエッチング液とするウェットエ
ッチング、またはＣｌ2 系ガスを用いたドライエッチン
グにより加工する。At this time, the Mo film 31 which is the uppermost layer and the main signal wiring layer 30 which is the lower layer and which is made of Al or an Al-based alloy have the same phosphoric acid-based etching solution (phosphoric acid, nitric acid,
It can be etched with a mixture of acetic acid and water. The first ohmic barrier layer (Cr) 29, which is the lowermost layer, is processed by wet etching using an etchant solution of cerium-ammonium cerium acetate or dry etching using Cl 2 gas.
【００２８】最後に、ＳｉＮ膜よりなる表面保護膜３２
をプラズマＣＶＤと加工により所定形状に形成すること
で、図１に示すような液晶表示装置用薄膜トランジスタ
が完成する。なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。Finally, the surface protection film 32 made of SiN film
Is formed into a predetermined shape by plasma CVD and processing, whereby a thin film transistor for a liquid crystal display device as shown in FIG. 1 is completed. It should be noted that the present invention is not limited to the above-described embodiments, and various modifications can be made based on the spirit of the present invention, and they are not excluded from the scope of the present invention.
【００２９】[0029]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）データ配線が、オーミックバリヤ層（Ｃｒ）２９
である第１層データ配線２９ｃと、低抵抗材料からな
り、かつ主信号配線層（Ａｌ又はＡｌ系合金）３０であ
る第２層データ配線３０ｃと、電池反応防止層（Ｍｏ）
３１である第３層データ配線３１ｃからなる３層構造で
あり、同様に、複数の薄膜トランジスタのドレイン電極
及びソース電極が、半導体層とのオーミックバリヤ層
（Ｃｒ）２９であるソース電極の第１層２９ａ、ドレイ
ン電極の第１層２９ｂと、主信号配線層（Ａｌ又はＡｌ
系合金）３０であるソース電極の第２層３０ａ、ドレイ
ン電極の第２層３０ｂと、電池反応防止層（Ｍｏ）３１
であるソース電極の第３層３１ａ、ドレイン電極の第３
層３１ｂからなる３層構造としたことにより、オーミッ
クバリヤ層（Ｃｒ）２９である下層と、その上層である
主信号配線層（Ａｌ又はＡｌ系合金）３０のエッチング
レートが異なり、エッチングの選択比が大きいため、上
層の主信号配線層（Ａｌ又はＡｌ系合金）３０のエッチ
ング時に、下層のオーミックバリヤ層（Ｃｒ）２９がエ
ッチングされることはない。As described in detail above, according to the present invention, the following effects can be achieved. (1) Data wiring is ohmic barrier layer (Cr) 29
The first-layer data wiring 29c, which is a low-resistance material, the second-layer data wiring 30c, which is a main signal wiring layer (Al or Al-based alloy) 30, and a battery reaction prevention layer (Mo).
The third layer has a three-layer structure including the third-layer data wiring 31c, and similarly, the drain electrode and the source electrode of the plurality of thin film transistors are the first layer of the source electrode that is the ohmic barrier layer (Cr) 29 with the semiconductor layer. 29a, the first layer 29b of the drain electrode, and the main signal wiring layer (Al or Al
System alloy) 30, the second layer 30a of the source electrode, the second layer 30b of the drain electrode, and the battery reaction prevention layer (Mo) 31
The third layer 31a of the source electrode and the third layer of the drain electrode
By adopting the three-layer structure including the layer 31b, the etching rate of the lower layer which is the ohmic barrier layer (Cr) 29 and the etching rate of the main signal wiring layer (Al or Al-based alloy) 30 which is the upper layer are different, and the etching selection ratio is different. Therefore, when the upper main signal wiring layer (Al or Al-based alloy) 30 is etched, the lower ohmic barrier layer (Cr) 29 is not etched.
【００３０】また、オーミックバリヤ層（Ｃｒ）２９は
合金膜ではないため、スパッタ膜質の再現性が良好であ
り、安定なエッチング速度制御を行うことができる。し
たがって、第１層目のサイドエッチが原因となって発生
する主信号配線層（Ａｌ又はＡｌ系合金）３０のオーバ
ハングは発生しない。よって、主信号配線層（Ａｌ又は
Ａｌ系合金）３０の剥離、めくれなどの問題、そして、
これらが原因となる後工程でのソース、ドレイン電極の
断線を防止することができる。Further, since the ohmic barrier layer (Cr) 29 is not an alloy film, the reproducibility of the sputtered film quality is good, and stable etching rate control can be performed. Therefore, the overhang of the main signal wiring layer (Al or Al-based alloy) 30 caused by the side etching of the first layer does not occur. Therefore, problems such as peeling and turning of the main signal wiring layer (Al or Al-based alloy) 30 are caused, and
It is possible to prevent disconnection of the source and drain electrodes in a later process which causes these.
【００３１】（２）Ｍｏ膜３１とＡｌ膜３０は同一エッ
チング液で一括エッチングでき、かつ、Ｍｏ膜３１がＡ
ｌ膜３０よりもエッチングレートが４〜６倍高速なこと
から、下層のＡｌ膜３０をエッチング中に、上層のＭｏ
膜３１がテーパ状に形成される。これにより、後工程の
ＳｉＮ保護膜のステップカバレージが良好になる。(2) The Mo film 31 and the Al film 30 can be collectively etched with the same etching solution, and the Mo film 31 is A
The etching rate is 4 to 6 times faster than that of the Al film 30.
The film 31 is tapered. This improves the step coverage of the SiN protective film in the subsequent process.
【００３２】（３）ＩＴＯからなる表示電極２８の一部
は下層のｎ+ ａ−Ｓｉオーミック層２７とオーミックバ
リヤ層（Ｃｒ）２９であるソース電極の第１層２９ａに
挟まれて、十分な接触面積を得ることができ、しかも、
オーミックバリヤ層のＣｒとｎ+ ａ−Ｓｉとのオーミッ
クコンタクト性は良い。したがって、表示電極とデータ
配線とのオーミックコンタクト性が特に良好になり、接
続の信頼性を高めることができる。その場合、最上層に
は電池反応防止層としてのＭｏ膜３１が形成されている
ので、アルカリ現像液を用いた現像工程中による現像液
の浸透は阻止され、電池反応は発生し難く、ＩＴＯから
なる表示電極のパターン欠陥をなくすことができる。(3) A part of the display electrode 28 made of ITO is sandwiched between the lower n + a-Si ohmic layer 27 and the first layer 29a of the source electrode, which is the ohmic barrier layer (Cr) 29, and is sufficiently formed. The contact area can be obtained, and
The ohmic contact between Cr and n + a-Si in the ohmic barrier layer is good. Therefore, the ohmic contact between the display electrode and the data wiring becomes particularly good, and the reliability of connection can be improved. In that case, since the Mo film 31 as the battery reaction preventing layer is formed on the uppermost layer, the permeation of the developing solution during the developing process using the alkaline developing solution is prevented, and the battery reaction is less likely to occur. It is possible to eliminate the pattern defect of the display electrode.
【００３３】（４）また、一括でソース、ドレイン、デ
ータ線の各電極を形成できるため、工程の簡略化とな
り、コスト低減となる別の効果も奏することができる。
以上、詳細に述べたように、液晶表示装置としては線欠
陥、点欠陥も発生せず、表示品質の向上を図るととも
に、工程の簡略化を図ることができる。(4) Further, since the source, drain, and data line electrodes can be formed collectively, the process can be simplified and another effect of cost reduction can be obtained.
As described above in detail, as a liquid crystal display device, neither line defects nor point defects occur, so that display quality can be improved and the process can be simplified.
【図１】本発明の実施例を示す液晶表示装置用薄膜トラ
ンジスタの断面図である。FIG. 1 is a cross-sectional view of a thin film transistor for a liquid crystal display device showing an embodiment of the present invention.
【図２】本発明の実施例を示す液晶表示装置の部分平面
図である。FIG. 2 is a partial plan view of a liquid crystal display device showing an embodiment of the present invention.
【図３】本発明の実施例を示す液晶表示装置用薄膜トラ
ンジスタの製造工程断面図である。FIG. 3 is a cross-sectional view of a manufacturing process of a thin film transistor for a liquid crystal display device showing an example of the present invention.
【図４】従来の液晶表示装置用薄膜トランジスタの断面
図である。FIG. 4 is a cross-sectional view of a conventional thin film transistor for a liquid crystal display device.
【図５】従来の液晶表示装置の部分平面図である。FIG. 5 is a partial plan view of a conventional liquid crystal display device.
２１ 絶縁性透明基板 ２２ ゲート電極 ２３ 第１ゲート絶縁膜 ２４ ＳｉＮ膜 ２５ ｎ- ａ−Ｓｉ層 ２６ ブロッキング層 ２７ ｎ+ ａ−Ｓｉオーミック層 ２７ａ ソース電極側のｎ+ ａ−Ｓｉオーミック層 ２７ｂ ドレイン電極側のｎ+ ａ−Ｓｉオーミック層 ２８ 表示電極（ＩＴＯ） ２９ オーミックバリヤ層（Ｃｒ） ２９ａ ソース電極の第１層 ２９ｂ ドレイン電極の第１層 ２９ｃ 第１層データ配線 ３０ 主信号配線層（第２層目の金属層：Ａｌ又はＡ
ｌ系合金） ３０ａ ソース電極の第２層 ３０ｂ ドレイン電極の第２層 ３０ｃ 第２層データ配線 ３１ 電池反応防止層（第３層目の金属層：Ｍｏ） ３１ａ ソース電極の第３層 ３１ｂ ドレイン電極の第３層 ３１ｃ 第３層データ配線 ３２ 表面保護膜21 Insulating Transparent Substrate 22 Gate Electrode 23 First Gate Insulating Film 24 SiN Film 25 n - a-Si Layer 26 Blocking Layer 27 n + a-Si Ohmic Layer 27a Source Electrode Side n + a-Si Ohmic Layer 27b Drain Electrode Side n + a-Si ohmic layer 28 display electrode (ITO) 29 ohmic barrier layer (Cr) 29a first layer of source electrode 29b first layer of drain electrode 29c first layer data wiring 30 main signal wiring layer (second Second metal layer: Al or A
1-based alloy) 30a Second layer of source electrode 30b Second layer of drain electrode 30c Second layer data wiring 31 Battery reaction prevention layer (third layer metal layer: Mo) 31a Third layer of source electrode 31b Drain electrode Third layer 31c Third layer data wiring 32 Surface protection film
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大野 一郎 東京都八王子市石川町2951−５ カシオ計 算機株式会社八王子研究所内 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Inventor Ichiro Ohno 2951-5 Ishikawacho, Hachioji City, Tokyo Casio Computer Co., Ltd. Hachioji Research Center
Claims (7)
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極の何れか一方に接続された表示電極とがマトリックス
状に複数配列され、前記薄膜トランジスタのゲート電極
に前記アドレス配線が、ソース電極とドレイン電極の他
方にデータ配線が夫々接続された液晶表示装置用薄膜ト
ランジスタにおいて、 前記ドレイン電極、ソース電極及びデータ配線が、半導
体層とのオーミックバリヤ層である第１層と、低抵抗材
料からなり、主信号配線層である第２層と、電池反応防
止層である第３層との３層構造からなることを特徴とす
る液晶表示装置用薄膜トランジスタ。1. A matrix is provided with a thin film transistor and a display electrode connected to one of a source electrode and a drain electrode of the thin film transistor at each intersection of a plurality of address lines and a plurality of data lines arranged to intersect each other. In a thin film transistor for a liquid crystal display device in which a plurality of gate electrodes of the thin film transistor are arranged, the address wiring is connected to the other of the source electrode and the drain electrode, the drain electrode, the source electrode and the data wiring are It has a three-layer structure of a first layer which is an ohmic barrier layer with a semiconductor layer, a second layer which is made of a low resistance material and which is a main signal wiring layer, and a third layer which is a battery reaction preventing layer. And a thin film transistor for a liquid crystal display device.
とを特徴とする請求項１記載の液晶表示装置用薄膜トラ
ンジスタ。2. The thin film transistor for a liquid crystal display device according to claim 1, wherein the semiconductor layer is n + a-Si.
る請求項１記載の液晶表示装置用薄膜トランジスタ。3. The thin film transistor for a liquid crystal display device according to claim 1, wherein the first layer is Cr.
ｏ、Ｗ、Ｃｒ、Ｔａ、Ｃｕのうちの少なくとも１種類の
金属とＡｌからなるＡｌ系合金であることを特徴とする
請求項１記載の液晶表示装置用薄膜トランジスタ。4. The second layer comprises Al, Ti, M
The thin film transistor for a liquid crystal display device according to claim 1, wherein the thin film transistor is an Al-based alloy made of Al and at least one kind of metal selected from o, W, Cr, Ta, and Cu.
る請求項１記載の液晶表示装置用薄膜トランジスタ。5. The thin film transistor for a liquid crystal display device according to claim 1, wherein the third layer is Mo.
続部が、薄膜トランジスタのソース電極又はドレイン電
極を構成する下層から順に表示電極／金属層からなる第
１層／金属層からなる第２層／金属層からなる第３層と
で構成されていることを特徴とする請求項１記載の液晶
表示装置用薄膜トランジスタ。6. A connection portion between the display electrode and the thin film transistor, in order from a lower layer forming a source electrode or a drain electrode of the thin film transistor, a display electrode / a first layer composed of a metal layer / a second layer composed of a metal layer / a metal layer. The thin film transistor for a liquid crystal display device according to claim 1, wherein the thin film transistor is formed of a third layer including:
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極の何れか一方に接続された表示電極とがマトリックス
状に複数配列され、前記薄膜トランジスタのゲート電極
に前記アドレス配線が、ソース電極とドレイン電極の他
方にデータ配線が夫々接続された液晶表示装置用薄膜ト
ランジスタの製造方法において、（ａ）絶縁性透明基板
上に、ゲート電極と、該ゲート電極上に絶縁膜と、該絶
縁膜の前記ゲート電極に対応する上方に不純物がノンド
ープの半導体層と、該ノンドープの半導体層上に電気的
に分離して配置され、不純物がドープされた半導体層
と、該不純物がドープされた半導体層に一部が積層され
る表示電極を順次形成する第１の工程と、（ｂ）その上
にオーミックバリヤ層である第１層と、低抵抗材料から
なる主信号配線層である第２層と、電池反応防止層であ
る第３層とを順次積層する第２の工程と、（ｃ）所定形
状、所定条件で加工することにより、前記オーミックバ
リヤ層からなる第１層と、主信号配線層である第２層
と、電池反応防止層である第３層からなる３層構造より
なるソース電極、ドレイン電極及びデータ配線を形成す
る第３の工程と、（ｄ）前記ソース電極、ドレイン電極
及びデータ配線上に表面保護膜を形成する第４の工程と
を備えたことを特徴とする液晶表示装置用薄膜トランジ
スタの製造方法。7. A matrix of a thin film transistor and a display electrode connected to one of a source electrode and a drain electrode of the thin film transistor at each intersection of a plurality of address lines and a plurality of data lines arranged to intersect each other. In a method for manufacturing a thin film transistor for a liquid crystal display device, wherein the plurality of thin film transistors are arranged in a line, the address wiring is connected to the gate electrode of the thin film transistor, and the data wiring is connected to the other of the source electrode and the drain electrode, (a) on an insulating transparent substrate A gate electrode, an insulating film on the gate electrode, a non-doped semiconductor layer above the insulating film corresponding to the gate electrode, and an electrically separated layer on the non-doped semiconductor layer. , A semiconductor layer doped with impurities and a display electrode partially stacked on the semiconductor layer doped with impurities are sequentially formed And (b) a first layer that is an ohmic barrier layer, a second layer that is a main signal wiring layer made of a low resistance material, and a third layer that is a battery reaction prevention layer on top of that. A second step of sequentially laminating, and (c) a first layer composed of the ohmic barrier layer, a second layer which is a main signal wiring layer, and a battery reaction prevention layer by being processed in a predetermined shape and under predetermined conditions. A third step of forming a source electrode, a drain electrode, and a data wiring having a three-layer structure including a certain third layer, and (d) a fourth step of forming a surface protective film on the source electrode, the drain electrode, and the data wiring. The method for manufacturing a thin film transistor for a liquid crystal display device, comprising:
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34760292A JPH06202148A (en) | 1992-12-28 | 1992-12-28 | Thin-film transistor for liquid crystal display device and its production |
| US08/168,644 US5539551A (en) | 1992-12-28 | 1993-12-16 | LCD TFT drain and source electrodes having ohmic barrier, primary conductor, and liquid impermeable layers and method of making |
| NL9302256A NL194380C (en) | 1992-12-28 | 1993-12-24 | Thin film transistor for liquid crystal display device and method for fabricating it. |
| KR1019930030057A KR0138081B1 (en) | 1992-12-28 | 1993-12-27 | Manufacturing method of thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34760292A JPH06202148A (en) | 1992-12-28 | 1992-12-28 | Thin-film transistor for liquid crystal display device and its production |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06202148A true JPH06202148A (en) | 1994-07-22 |
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| JP34760292A Pending JPH06202148A (en) | 1992-12-28 | 1992-12-28 | Thin-film transistor for liquid crystal display device and its production |
Country Status (1)
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|---|---|
| JP (1) | JPH06202148A (en) |
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-
1992
- 1992-12-28 JP JP34760292A patent/JPH06202148A/en active Pending
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