JPH0619904B2 - デジタル信号の波形処理方式 - Google Patents
デジタル信号の波形処理方式Info
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- JPH0619904B2 JPH0619904B2 JP58088719A JP8871983A JPH0619904B2 JP H0619904 B2 JPH0619904 B2 JP H0619904B2 JP 58088719 A JP58088719 A JP 58088719A JP 8871983 A JP8871983 A JP 8871983A JP H0619904 B2 JPH0619904 B2 JP H0619904B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
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- Signal Processing (AREA)
- Multimedia (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 （発明の対象） 本発明はデジタル信号の波形処理方式に関し、特にＰＣ
Ｍプロセッサ（デジタル信号処理装置）の再生信号の改
善を行なうデータ取り込み回路に関する。
Ｍプロセッサ（デジタル信号処理装置）の再生信号の改
善を行なうデータ取り込み回路に関する。
（発明の目的） 本発明はＶＴＲの長時間モードにおいても安定にデータ
取り込みが可能なデータ取り込み回路を用いることによ
り、デジタル伝送路の特性のばらつきによる再生ＰＣＭ
信号のアイパターンの劣化を自動的に補正し、正確なデ
ータ取り込みが可能で、テープランニングコストの優れ
た、信頼性、安定性の極めて高いＰＣＭプロセッサのデ
ジタル信号の波形処理方式を提供することを目的とす
る。
取り込みが可能なデータ取り込み回路を用いることによ
り、デジタル伝送路の特性のばらつきによる再生ＰＣＭ
信号のアイパターンの劣化を自動的に補正し、正確なデ
ータ取り込みが可能で、テープランニングコストの優れ
た、信頼性、安定性の極めて高いＰＣＭプロセッサのデ
ジタル信号の波形処理方式を提供することを目的とす
る。
（従来例の内容とその欠点） 音声信号の新しい高忠実度録音・再生を行なうために、
１／２インチテープを使用した家庭用ビデオテープレコ
ーダ（以下ＶＴＲと記す）に接続して音声信号の記録・
再生を行なうＰＣＭプロセッサが登場してからすでに数
年の歳月が流れている。これらのＰＣＭプロセッサが設
計された時の家庭用ＶＴＲは標準時間モードであった
が、近年高密度記録・再生技術の進歩及びテープの改良
等の従来革新により、現在の家庭用ＶＴＲは標準時間モ
ードに比べて、テープの走行スピードを遅くした長時間
モードによる記録・再生対応型が主流となっている。上
述のような状況のため、記録・再生特性の良好な標準時
間モードで使用されるように設計されたＰＣＭプロセッ
サが家庭用ＶＴＲの長時間モードで使用されることがあ
る。しかし、長時間モードによる記録・再生特性は標準
時間モードに比べて、あまり、良好でないため、ノイズ
の発生やミューティングの作動により、問題を生じる場
合がある。
１／２インチテープを使用した家庭用ビデオテープレコ
ーダ（以下ＶＴＲと記す）に接続して音声信号の記録・
再生を行なうＰＣＭプロセッサが登場してからすでに数
年の歳月が流れている。これらのＰＣＭプロセッサが設
計された時の家庭用ＶＴＲは標準時間モードであった
が、近年高密度記録・再生技術の進歩及びテープの改良
等の従来革新により、現在の家庭用ＶＴＲは標準時間モ
ードに比べて、テープの走行スピードを遅くした長時間
モードによる記録・再生対応型が主流となっている。上
述のような状況のため、記録・再生特性の良好な標準時
間モードで使用されるように設計されたＰＣＭプロセッ
サが家庭用ＶＴＲの長時間モードで使用されることがあ
る。しかし、長時間モードによる記録・再生特性は標準
時間モードに比べて、あまり、良好でないため、ノイズ
の発生やミューティングの作動により、問題を生じる場
合がある。
家庭用ＶＴＲを用いて音声信号の記録・再生を行なうＰ
ＣＭプロセッサについてはＥＩＡＪ（日本電子機会工業
会）のテクニカルファイル（ＳＴＣ-007,008）に詳細な
内容が記載されており、現在市販されているＰＣＭプロ
セッサは、いずれもＥＩＡＪテクニカルファイルに記載
された記録フォーマット（以下、ＥＩＡＪフォーマット
と記すこともある）に準拠して設計されている。また、
ＥＩＡＪフォーマットに準拠したＰＣＭプロセッサの概
要については多くの資料が公開されている。従って、こ
こではＶＴＲの再生信号からデジタル信号を抽出するた
めのデータ取り込み回路を中心にして説明する。
ＣＭプロセッサについてはＥＩＡＪ（日本電子機会工業
会）のテクニカルファイル（ＳＴＣ-007,008）に詳細な
内容が記載されており、現在市販されているＰＣＭプロ
セッサは、いずれもＥＩＡＪテクニカルファイルに記載
された記録フォーマット（以下、ＥＩＡＪフォーマット
と記すこともある）に準拠して設計されている。また、
ＥＩＡＪフォーマットに準拠したＰＣＭプロセッサの概
要については多くの資料が公開されている。従って、こ
こではＶＴＲの再生信号からデジタル信号を抽出するた
めのデータ取り込み回路を中心にして説明する。
第１図はＥＩＡＪテクニカルファイルに記載された記録
フォーマットに準拠したＰＣＭ信号の波形を示した図、
第２図はＶＴＲより再生されたＰＣＭ信号の波形の一例
を示す図、第３図は第２図に示したＶＴＲの再生信号か
らデータを抽出するデータ取り込み回路の一例を示す
図、第４図は第３図に示したデータ取り込み回路に入力
されるＶＴＲの再生信号の一例を示す図、第５図は第３
図に示したデータ取り込み回路の動作を説明するための
図である。
フォーマットに準拠したＰＣＭ信号の波形を示した図、
第２図はＶＴＲより再生されたＰＣＭ信号の波形の一例
を示す図、第３図は第２図に示したＶＴＲの再生信号か
らデータを抽出するデータ取り込み回路の一例を示す
図、第４図は第３図に示したデータ取り込み回路に入力
されるＶＴＲの再生信号の一例を示す図、第５図は第３
図に示したデータ取り込み回路の動作を説明するための
図である。
第１図に示すようにＰＣＭ信号は、水平同期信号、1010
のデータ同期信号、データ信号、白基準信号から構成さ
れている。第１図に示したＰＣＭ信号をＶＴＲでテープ
に記録し再生すると、その再生信号の波形は第１図に示
したような波形にならず、ＶＴＲ及びテープの性能によ
って様々な波形を示す。その再生信号の波形の一例が第
２図に示したような波形で、特にデータ同期信号付近を
拡大してデータ同期信号とデータ信号のみを示してあ
る。第２図に示したような波形をアイパターンと呼んで
いる。第２図に示した波形は、比較的良好な伝送特性で
のアイパターンを示しており、ＶＴＲの標準時間モード
で記録し再生した場合に得られる。
のデータ同期信号、データ信号、白基準信号から構成さ
れている。第１図に示したＰＣＭ信号をＶＴＲでテープ
に記録し再生すると、その再生信号の波形は第１図に示
したような波形にならず、ＶＴＲ及びテープの性能によ
って様々な波形を示す。その再生信号の波形の一例が第
２図に示したような波形で、特にデータ同期信号付近を
拡大してデータ同期信号とデータ信号のみを示してあ
る。第２図に示したような波形をアイパターンと呼んで
いる。第２図に示した波形は、比較的良好な伝送特性で
のアイパターンを示しており、ＶＴＲの標準時間モード
で記録し再生した場合に得られる。
次に、第３図に示したデータ取り込み回路について説明
する。第３図において、１は入力端子、２，３は演算増
幅器、４はインバータ、５，６，７，８はラッチ回路、
９は分周回路、10はＡＮＤ回路、11は出力端子、12はイ
ンバータ、13は出力端子、14はクロックパルス入力端
子、ＶＲ１，ＶＲ２は可変抵抗器である。
する。第３図において、１は入力端子、２，３は演算増
幅器、４はインバータ、５，６，７，８はラッチ回路、
９は分周回路、10はＡＮＤ回路、11は出力端子、12はイ
ンバータ、13は出力端子、14はクロックパルス入力端
子、ＶＲ１，ＶＲ２は可変抵抗器である。
入力端子１は演算増幅器２，３の非反転入力端子に接続
されており、演算増幅器２の反転入力端子は可変抵抗器
ＶＲ１の摺動端子に接続されており、出力端子は一方
が、インバータ４を介した後ラッチ回路５，６のクロッ
ク端子（第３図中に＞で示し、他のラッチ回路も同様に
示してある。）に接続され他方がラッチ回路７のＤ端子
に接続されている。演算増幅器３の反転入力端子は可変
抵抗器ＶＲ２の摺動端子に接続されており、出力端子は
ラッチ回路５，６，８のそれぞれのクリヤー端子である
ＣＬＲ端子に接続されている。ラッチ回路５のＤ端子は
電源端子に接続されており、Ｑ端子はラッチ回路６のＤ
端子に接続されている。ラッチ回路６のＱ端子はラッチ
回路８のＤ端子に接続されると共に、分周回路９のＣＬ
Ｒ端子に接続されている。ラッチ回路８のＱ端子はラッ
チ回路７のＣＬＲ端子に接続されると共に、ＡＮＤ回路
10の入力端子に接続されている。ラッチ回路７のＱ端子
は出力端子11に接続している。分周回路９の出力端子は
一方がインバータ12を介してラッチ回路８のクロック端
子に接続し、他方がＡＨＤ回路10の入力端子に接続して
いる。ＡＮＤ回路10の出力端子はラッチ回路７のクロッ
ク端子に接続すると共に、出力端子13に接続している。
クロックパルス入力端子14は分周回路９のクロック端子
（第３図中＞で示してある。）に接続している。
されており、演算増幅器２の反転入力端子は可変抵抗器
ＶＲ１の摺動端子に接続されており、出力端子は一方
が、インバータ４を介した後ラッチ回路５，６のクロッ
ク端子（第３図中に＞で示し、他のラッチ回路も同様に
示してある。）に接続され他方がラッチ回路７のＤ端子
に接続されている。演算増幅器３の反転入力端子は可変
抵抗器ＶＲ２の摺動端子に接続されており、出力端子は
ラッチ回路５，６，８のそれぞれのクリヤー端子である
ＣＬＲ端子に接続されている。ラッチ回路５のＤ端子は
電源端子に接続されており、Ｑ端子はラッチ回路６のＤ
端子に接続されている。ラッチ回路６のＱ端子はラッチ
回路８のＤ端子に接続されると共に、分周回路９のＣＬ
Ｒ端子に接続されている。ラッチ回路８のＱ端子はラッ
チ回路７のＣＬＲ端子に接続されると共に、ＡＮＤ回路
10の入力端子に接続されている。ラッチ回路７のＱ端子
は出力端子11に接続している。分周回路９の出力端子は
一方がインバータ12を介してラッチ回路８のクロック端
子に接続し、他方がＡＨＤ回路10の入力端子に接続して
いる。ＡＮＤ回路10の出力端子はラッチ回路７のクロッ
ク端子に接続すると共に、出力端子13に接続している。
クロックパルス入力端子14は分周回路９のクロック端子
（第３図中＞で示してある。）に接続している。
第３図において、入力端子１に第４図に示すようなＶＴ
Ｒより再生されたＰＣＭ信号（以下再生ＰＣＭ信号と記
すこともある）が印加されると、演算増幅器２，３のそ
れぞれの非反転入力端子に前記再生信号が入力され、そ
れぞれの反転入力端子に可変抵抗器ＶＲ１，ＶＲ２によ
り分圧された比較用基準電圧が入力されている。これら
の比較用基準電圧は、第４図に示したＥ１及びＥ２なる
値で、特にＥ１は波形のクロスしたポイント（アイパタ
ーンのセンターの位置）が最良である。以上のように、
入力値が設定された演算増幅器２の出力端子からは第５
図（Ａ）に示すような波形が出力され、演算増幅器３の
周力端子からは、第５図（Ｂ）に示すような波形が出力
される。第５図（Ａ）は第１図におけるデータ同期信号
及びデータ信号に相当し、第５図（Ｂ）は水平同期信号
に相当する。
Ｒより再生されたＰＣＭ信号（以下再生ＰＣＭ信号と記
すこともある）が印加されると、演算増幅器２，３のそ
れぞれの非反転入力端子に前記再生信号が入力され、そ
れぞれの反転入力端子に可変抵抗器ＶＲ１，ＶＲ２によ
り分圧された比較用基準電圧が入力されている。これら
の比較用基準電圧は、第４図に示したＥ１及びＥ２なる
値で、特にＥ１は波形のクロスしたポイント（アイパタ
ーンのセンターの位置）が最良である。以上のように、
入力値が設定された演算増幅器２の出力端子からは第５
図（Ａ）に示すような波形が出力され、演算増幅器３の
周力端子からは、第５図（Ｂ）に示すような波形が出力
される。第５図（Ａ）は第１図におけるデータ同期信号
及びデータ信号に相当し、第５図（Ｂ）は水平同期信号
に相当する。
ここで、第５図（Ａ）に示した波形は演算増幅器２によ
り単に２値の信号に変換されただけで、比較基準電圧Ｅ
１の値により１，０のデューティが変動したり、ＶＴＲ
のジッター等により、時間軸も変動するため、このまま
の信号波形では以降のデジタル信号処理を行なうことが
困難である。更に、第５図（Ａ）に示した波形にはデー
タ信号以外の信号例えばデータ同期信号や白基準信号も
含まれているので、データのみを第５図（Ａ）に示した
波形から抽出することも必要となる。
り単に２値の信号に変換されただけで、比較基準電圧Ｅ
１の値により１，０のデューティが変動したり、ＶＴＲ
のジッター等により、時間軸も変動するため、このまま
の信号波形では以降のデジタル信号処理を行なうことが
困難である。更に、第５図（Ａ）に示した波形にはデー
タ信号以外の信号例えばデータ同期信号や白基準信号も
含まれているので、データのみを第５図（Ａ）に示した
波形から抽出することも必要となる。
そこで、時間軸を安定させるために必要となるサンプリ
ング回路に加えられるサンプリングパルスであるストロ
ーブパルス及び正確にデータのみを抽出する方法につい
て説明する。
ング回路に加えられるサンプリングパルスであるストロ
ーブパルス及び正確にデータのみを抽出する方法につい
て説明する。
時間軸の安定化はクロックパルスに同期して入力信号状
態が出力されるラッチ回路によって簡単に実現される。
従って、ラッチ回路を駆動するためのクロックパルスの
発生方法が重要となるので、クロックパルスの発生方法
について説明する。第３図においてラッチ回路７が上述
したラッチ回路に相当し、ラッチ回路７はＡＮＤ回路10
の出力であるストローブパルスによって駆動されてい
る。このストローブパルスの周波数はＰＣＭ信号の伝送
ビットレートにより決定される。ＥＩＡＪフォーマット
での伝送ビットレートは約 2.64 ＭＨｚであり、また、
上述したように、演算増幅器２の出力信号は比較用基準
電圧Ｅ１によりパルス０，１のデューティーが変化す
る。例えば第４図において、Ｅ１が点線で示したレベル
より高ければ、演算増幅器２の出力波形はパルス１が細
くパルス０が太くなる。従って、演算増幅器２の出力信
号を正確にラッチするには周波数だけでなく、位相（ラ
ッチタイミング）も重要になってくる。以上のような必
要条件を備えたストローブパルスを出力するには一般に
ＣＬＲ（クリヤー）端子を有する分周回路を用いる。つ
まり、ビット伝送レート周波数をｆとしたとき、Ｎｆ
（Ｎは正の整数）なる周波数のクロックパルスをＣＲＬ
（クリヤー）端子を有する分周回路に入力し、分周回路
の分周比を１／Ｎにすることにより、周波数ｆのクロッ
クパルスを生成し、更に、位相は分周回路のクリヤー動
作を解除するタイミングを制御することにより調整され
る。Ｎの値を大きくとればそれだけ細かい精度での位相
調節が可能であるが駆動パルスの周波数も高くなるの
で、一般にＮの値は４〜８程度の整数値が採用されてい
る。第３図において、分周回路９はＣＬＲ（クリヤー）
端子を有する分周回路で、クロックパルス入力端子14よ
り、周波数Ｎｆのクロックパルスが分周回路９のクロッ
クパルス入力端子に供給されている。分周回路９の出力
パルスはＡＮＤ回路10を介してラッチ回路７のクロック
端子に入力されている。
態が出力されるラッチ回路によって簡単に実現される。
従って、ラッチ回路を駆動するためのクロックパルスの
発生方法が重要となるので、クロックパルスの発生方法
について説明する。第３図においてラッチ回路７が上述
したラッチ回路に相当し、ラッチ回路７はＡＮＤ回路10
の出力であるストローブパルスによって駆動されてい
る。このストローブパルスの周波数はＰＣＭ信号の伝送
ビットレートにより決定される。ＥＩＡＪフォーマット
での伝送ビットレートは約 2.64 ＭＨｚであり、また、
上述したように、演算増幅器２の出力信号は比較用基準
電圧Ｅ１によりパルス０，１のデューティーが変化す
る。例えば第４図において、Ｅ１が点線で示したレベル
より高ければ、演算増幅器２の出力波形はパルス１が細
くパルス０が太くなる。従って、演算増幅器２の出力信
号を正確にラッチするには周波数だけでなく、位相（ラ
ッチタイミング）も重要になってくる。以上のような必
要条件を備えたストローブパルスを出力するには一般に
ＣＬＲ（クリヤー）端子を有する分周回路を用いる。つ
まり、ビット伝送レート周波数をｆとしたとき、Ｎｆ
（Ｎは正の整数）なる周波数のクロックパルスをＣＲＬ
（クリヤー）端子を有する分周回路に入力し、分周回路
の分周比を１／Ｎにすることにより、周波数ｆのクロッ
クパルスを生成し、更に、位相は分周回路のクリヤー動
作を解除するタイミングを制御することにより調整され
る。Ｎの値を大きくとればそれだけ細かい精度での位相
調節が可能であるが駆動パルスの周波数も高くなるの
で、一般にＮの値は４〜８程度の整数値が採用されてい
る。第３図において、分周回路９はＣＬＲ（クリヤー）
端子を有する分周回路で、クロックパルス入力端子14よ
り、周波数Ｎｆのクロックパルスが分周回路９のクロッ
クパルス入力端子に供給されている。分周回路９の出力
パルスはＡＮＤ回路10を介してラッチ回路７のクロック
端子に入力されている。
次に分周回路９のクリヤー端子に印加されている位相調
節用の信号について説明する。ラッチ回路５，６，８の
それぞれのＣＬＲ端子には直接演算増幅器３の出力が印
加されている。通常は演算増幅器３とラッチ回路５，
６，８のＣＬＲ端子との間には同期信号保護回路が介装
されていることが多い。しかし、ＰＣＭ信号のデータ取
り込み回路の動作原理を理解する上では重要ではないの
で、第３図中に示すことを省略すると共に、その説明を
省略する。第５図（Ｃ）（Ｄ）はラッチ回路５，６のＱ
端子の出力波形を示し、第５図（Ｅ）はクロックパルス
入力端子14に入力されるクロックパルスのタイミングチ
ャート、第５図（Ｆ）は分周回路９の出力信号波形、第
５図（Ｇ）はラッチ回路８のＱ端子の出力波形である。
演算増幅器３の出力端子の出力信号によって、ラッチ回
路５，６，８は演算増幅器２の出力信号の最初の立下り
エッジにて、Ｑ端子の出力が反転し、第５図（Ｃ）に示
すようにラッチ回路５のＱ端子の出力は０より１に変
る。更に、演算増幅器２の出力信号の第２番目の立下り
エッジにて第５図（Ｄ）に示すようにラッチ回路６のＱ
端子の出力が反転し、ラッチ回路６のＱ端子の出力は１
となり、クリヤー状態であった分周回路９がクリヤー解
除となり分周動作を開始し、第５図（Ｆ）に示すような
クロックパルスを発生する。つまり、ストローブパルス
の位相調整は1010のデータ同期信号の第２番目の１の立
ち下がりに同期した信号によって行なわれる。このよう
に分周回路９の出力信号は周波数及び位相が共に調整さ
れたクロックパルスになっているが、最初のクロックパ
ルスは1010のデータ同期信号の第２番目の０をストロー
ブすることになり不都合が生じる。従って分周回路９の
出力信号の最初のクロックパルスを除去するために、Ａ
ＮＤ回路10が設けてある。ＡＮＤ回路10の２つの入力の
うちの一方には分周回路９の出力信号が供給され、他方
にはラッチ回路８のＱ端子出力信号が供給されている。
ラッチ回路８のクロック端子にはインバータ12の出力信
号すなわち、分周回路９の出力信号の反転信号が供給さ
れている。また、ラッチ回路８は第５図（Ｇ）に示した
ように分周回路９の出力信号の最初のパルスの立下りに
同期して、反転動作を行なう。ラッチ回路８のＱ端子の
出力信号によって、ＡＮＤ回路10の出力は、第５図
（Ｈ）のようになり、ラッチ回路７のストローブパルス
となっている。上述のようにして、第４図に示したよう
なアナログ信号状態であった入力端子１に入力された信
号は第３図に示した回路によって、第３図に示した回路
以降の各種デジタル処理を可能にする２値のデジタル信
号に変換され第５図（Ｈ）に示したようなＰＣＭデータ
部分が出力端子13から出力される。
節用の信号について説明する。ラッチ回路５，６，８の
それぞれのＣＬＲ端子には直接演算増幅器３の出力が印
加されている。通常は演算増幅器３とラッチ回路５，
６，８のＣＬＲ端子との間には同期信号保護回路が介装
されていることが多い。しかし、ＰＣＭ信号のデータ取
り込み回路の動作原理を理解する上では重要ではないの
で、第３図中に示すことを省略すると共に、その説明を
省略する。第５図（Ｃ）（Ｄ）はラッチ回路５，６のＱ
端子の出力波形を示し、第５図（Ｅ）はクロックパルス
入力端子14に入力されるクロックパルスのタイミングチ
ャート、第５図（Ｆ）は分周回路９の出力信号波形、第
５図（Ｇ）はラッチ回路８のＱ端子の出力波形である。
演算増幅器３の出力端子の出力信号によって、ラッチ回
路５，６，８は演算増幅器２の出力信号の最初の立下り
エッジにて、Ｑ端子の出力が反転し、第５図（Ｃ）に示
すようにラッチ回路５のＱ端子の出力は０より１に変
る。更に、演算増幅器２の出力信号の第２番目の立下り
エッジにて第５図（Ｄ）に示すようにラッチ回路６のＱ
端子の出力が反転し、ラッチ回路６のＱ端子の出力は１
となり、クリヤー状態であった分周回路９がクリヤー解
除となり分周動作を開始し、第５図（Ｆ）に示すような
クロックパルスを発生する。つまり、ストローブパルス
の位相調整は1010のデータ同期信号の第２番目の１の立
ち下がりに同期した信号によって行なわれる。このよう
に分周回路９の出力信号は周波数及び位相が共に調整さ
れたクロックパルスになっているが、最初のクロックパ
ルスは1010のデータ同期信号の第２番目の０をストロー
ブすることになり不都合が生じる。従って分周回路９の
出力信号の最初のクロックパルスを除去するために、Ａ
ＮＤ回路10が設けてある。ＡＮＤ回路10の２つの入力の
うちの一方には分周回路９の出力信号が供給され、他方
にはラッチ回路８のＱ端子出力信号が供給されている。
ラッチ回路８のクロック端子にはインバータ12の出力信
号すなわち、分周回路９の出力信号の反転信号が供給さ
れている。また、ラッチ回路８は第５図（Ｇ）に示した
ように分周回路９の出力信号の最初のパルスの立下りに
同期して、反転動作を行なう。ラッチ回路８のＱ端子の
出力信号によって、ＡＮＤ回路10の出力は、第５図
（Ｈ）のようになり、ラッチ回路７のストローブパルス
となっている。上述のようにして、第４図に示したよう
なアナログ信号状態であった入力端子１に入力された信
号は第３図に示した回路によって、第３図に示した回路
以降の各種デジタル処理を可能にする２値のデジタル信
号に変換され第５図（Ｈ）に示したようなＰＣＭデータ
部分が出力端子13から出力される。
上述したようなデータ取り込み回路はＰＣＭプロセッサ
の安定度及び信頼性に大きく関与する部分であるため、
実際のＰＣＭプロセッサの回路においては、第３図に示
した以来の回路要素が含まれている。例えば、演算増幅
器２，３の反転入力端子に入力される比較用基準電圧
は、可変抵抗器ＶＲ１，ＶＲ２より供給されているが、
これを自動的に最適値に設定する回路や、入力信号のレ
ベル変動を補正するためにＡＧＣ回路を入力端子１の前
段に挿入する手段等がとられている。
の安定度及び信頼性に大きく関与する部分であるため、
実際のＰＣＭプロセッサの回路においては、第３図に示
した以来の回路要素が含まれている。例えば、演算増幅
器２，３の反転入力端子に入力される比較用基準電圧
は、可変抵抗器ＶＲ１，ＶＲ２より供給されているが、
これを自動的に最適値に設定する回路や、入力信号のレ
ベル変動を補正するためにＡＧＣ回路を入力端子１の前
段に挿入する手段等がとられている。
また、上述したデータ取り込み回路の動作説明では入力
信号として第４図に示したような良好なアイパターンを
有する信号を入力信号として扱ってきた。しかし、実際
には使用するＶＴＲにより様々な信号波形及びアイパタ
ーンを呈する。標準時間モードでＶＴＲを使用した場合
には第４図に示したような比較的良好な再生信号波形及
びアイパターンが得られるが、長時間モードでＶＴＲを
使用した場合には、一般に再生信号はＳ／Ｎ比の劣化及
び高域成分の低下が生じる。第６図はＶＴＲを長時間モ
ードで使用した場合の再生ＰＣＭ信号波形の一例であ
る。第６図に示すように、上述した再生信号波形のアイ
パターンは劣化している。特に、データ同期信号1010に
相当する部分の波形はデータ信号のアイパーンのセンタ
ーレベルＥ１に対して、低めのレベルになる傾向があ
る。このため、第３図に示したデータ取り込み回路に第
６図に示したような再生信号波形を入力信号として入力
すると、1010のデータ同期信号の最初の１の検出の際に
検出ミスが発生し、結果的に誤ったデータを出力するこ
とになる。更に、良好なアイパターンが得られないこと
により、わずかな外乱（例えばクロストーク、ジッタ）
によってもデータ誤りを生ずることになる。
信号として第４図に示したような良好なアイパターンを
有する信号を入力信号として扱ってきた。しかし、実際
には使用するＶＴＲにより様々な信号波形及びアイパタ
ーンを呈する。標準時間モードでＶＴＲを使用した場合
には第４図に示したような比較的良好な再生信号波形及
びアイパターンが得られるが、長時間モードでＶＴＲを
使用した場合には、一般に再生信号はＳ／Ｎ比の劣化及
び高域成分の低下が生じる。第６図はＶＴＲを長時間モ
ードで使用した場合の再生ＰＣＭ信号波形の一例であ
る。第６図に示すように、上述した再生信号波形のアイ
パターンは劣化している。特に、データ同期信号1010に
相当する部分の波形はデータ信号のアイパーンのセンタ
ーレベルＥ１に対して、低めのレベルになる傾向があ
る。このため、第３図に示したデータ取り込み回路に第
６図に示したような再生信号波形を入力信号として入力
すると、1010のデータ同期信号の最初の１の検出の際に
検出ミスが発生し、結果的に誤ったデータを出力するこ
とになる。更に、良好なアイパターンが得られないこと
により、わずかな外乱（例えばクロストーク、ジッタ）
によってもデータ誤りを生ずることになる。
従って、上述した従来方式によるデータ取り込み回路で
構成されたＰＣＭプロセッサは、ＶＴＲの長時間モード
に対応する際にデータの誤りが多過ぎるため良好な再生
音声を得ることができないという欠点を有していた。
構成されたＰＣＭプロセッサは、ＶＴＲの長時間モード
に対応する際にデータの誤りが多過ぎるため良好な再生
音声を得ることができないという欠点を有していた。
（問題点を解決するための手段） 本発明は、上述の問題点を解消するために、１０１０の
パターンのデータ同期信号とデータ信号とを有するデジ
タル信号を所定のフォーマットにより記録・再生装置に
記録・再生を行うデジタル信号処理装置において、前記
データ同期信号の信号レベルのレベル差を検出し、この
レベル差を制御信号として利得制御回路により前記デー
タ信号の高域成分を補正して周波数特性を制御すること
を特徴とするデジタル信号の波形処理方式を提供するも
のである。
パターンのデータ同期信号とデータ信号とを有するデジ
タル信号を所定のフォーマットにより記録・再生装置に
記録・再生を行うデジタル信号処理装置において、前記
データ同期信号の信号レベルのレベル差を検出し、この
レベル差を制御信号として利得制御回路により前記デー
タ信号の高域成分を補正して周波数特性を制御すること
を特徴とするデジタル信号の波形処理方式を提供するも
のである。
（発明の実施例） 以下に、本発明になるデジタル信号の波形処理方式の実
施例を第６図乃至第11図を参照して説明する。第６図は
ＶＴＲを長時間モードで使用した場合の再生ＰＣＭ信号
波形の一例を示す図、第７図は高域成分の補正の方法を
説明するための図、第８図（Ａ）（Ｂ）は再生ＰＣＭ信
号のデータ周期信号の部分を拡大した波形を示す図、第
９図は本発明になるデータ取り込み回路の一実施例を示
すブロック図、第10図は第９図に示したデータ取り込み
回路の利得制御回路の一例を示す回路図、第11図（Ａ）
〜（Ｊ）は第９図に示したデータ取り込み回路を説明す
るための図である。
施例を第６図乃至第11図を参照して説明する。第６図は
ＶＴＲを長時間モードで使用した場合の再生ＰＣＭ信号
波形の一例を示す図、第７図は高域成分の補正の方法を
説明するための図、第８図（Ａ）（Ｂ）は再生ＰＣＭ信
号のデータ周期信号の部分を拡大した波形を示す図、第
９図は本発明になるデータ取り込み回路の一実施例を示
すブロック図、第10図は第９図に示したデータ取り込み
回路の利得制御回路の一例を示す回路図、第11図（Ａ）
〜（Ｊ）は第９図に示したデータ取り込み回路を説明す
るための図である。
最初に再生信号のアイパターンの改良について説明す
る。デジタル信号伝送において、一般に、信号のアイパ
ターンが劣化する原因として考えられるのは、伝送路の
周波数特性、群遅延特性の不良、歪率、Ｓ／Ｎ比の劣化
等であり、前述したＶＴＲの長時間モードで記録し再生
した場合の再生ＰＣＭ信号波形の一例を示す図である第
６図においてアイパターンが劣化しているのはデータが
101010…の時及び１又は０のデータが単発的に現れたと
きに信号レベルが減少するためである。即ちアイパター
ン劣化の原因は高域成分の減衰が主な原因である。した
がってＶＴＲ再生信号の高域成分を補正してやればアイ
パターンを改善することができる。ここで、高域成分と
はビット伝送周波数をｆとした時ｆ／２前後の周波数成
分を示しており、従って、例えば、第７図に示したよう
に周波数ｆ／２近傍を中心として周波数特性を変化させ
ればアイパターンが改善される。
る。デジタル信号伝送において、一般に、信号のアイパ
ターンが劣化する原因として考えられるのは、伝送路の
周波数特性、群遅延特性の不良、歪率、Ｓ／Ｎ比の劣化
等であり、前述したＶＴＲの長時間モードで記録し再生
した場合の再生ＰＣＭ信号波形の一例を示す図である第
６図においてアイパターンが劣化しているのはデータが
101010…の時及び１又は０のデータが単発的に現れたと
きに信号レベルが減少するためである。即ちアイパター
ン劣化の原因は高域成分の減衰が主な原因である。した
がってＶＴＲ再生信号の高域成分を補正してやればアイ
パターンを改善することができる。ここで、高域成分と
はビット伝送周波数をｆとした時ｆ／２前後の周波数成
分を示しており、従って、例えば、第７図に示したよう
に周波数ｆ／２近傍を中心として周波数特性を変化させ
ればアイパターンが改善される。
次に、周波数特性の変化量について考えてみると、これ
は、各種ＶＴＲの特性のばらつきによって、それぞれの
周波数特性の変化量が異なることは明白である。つま
り、第６図に示したような信号に対して、最適アイパタ
ーンが得られるように高域成分を補正した状態のまま
で、第４図に示した良好なアイパターンの信号を入力し
たとすれば、良好なアイパターンの高域成分を補正し過
ぎて良好なアイパターンを劣化させてしまう。従って、
上述したことより、ＰＣＭプロセッサに接続するＶＴＲ
を変えた時はもちろん、同一のＶＴＲでも長時間モード
と標準時間モードとの場合では周波数特性の補正量をそ
れぞれ別の値で設定する必要があることがわかり、ま
た、再生ＰＣＭ信号の状態によって高域成分の利得調整
を自動的に行なうことが必要であり、高域成分の利得調
整を自動的に行なうために、再生ＰＣＭ信号の1010のデ
ータ同期信号の信号波形の状態より制御信号を得ること
が考えられる。第８図（Ａ）（Ｂ）は、再生ＰＣＭ信号
のうち、特に、データ同期信号付近を拡大して示した図
で、第８図（Ａ）は、良好な伝送特性の場合、第８図
（Ｂ）は高域成分が減衰している場合である。第８図
（Ａ）に示すような伝送特性が良好な場合は、1010のデ
ータ同期信号の第１番目の１のピークレベルＥａと第２
番目の１のピークレベルＥｂとはほとんど等しい。更
に、データ同期信号中の第１番目の０のピークレベルＥ
ｃと第２番目の１のピークレベルＥｂとのピークレベル
の差 Ｅｂ−Ｅｃ も所定の値（ 0.3［Ｖ］）となっている。この所定の値
とは第１図で示したようなＰＣＭ記録時の信号波形にお
けるデータ同期信号及びデータ部分の信号レベルで、Ｅ
ＩＡＪフォーマットにおいては 0.3［Ｖ］となっている
ものである。
は、各種ＶＴＲの特性のばらつきによって、それぞれの
周波数特性の変化量が異なることは明白である。つま
り、第６図に示したような信号に対して、最適アイパタ
ーンが得られるように高域成分を補正した状態のまま
で、第４図に示した良好なアイパターンの信号を入力し
たとすれば、良好なアイパターンの高域成分を補正し過
ぎて良好なアイパターンを劣化させてしまう。従って、
上述したことより、ＰＣＭプロセッサに接続するＶＴＲ
を変えた時はもちろん、同一のＶＴＲでも長時間モード
と標準時間モードとの場合では周波数特性の補正量をそ
れぞれ別の値で設定する必要があることがわかり、ま
た、再生ＰＣＭ信号の状態によって高域成分の利得調整
を自動的に行なうことが必要であり、高域成分の利得調
整を自動的に行なうために、再生ＰＣＭ信号の1010のデ
ータ同期信号の信号波形の状態より制御信号を得ること
が考えられる。第８図（Ａ）（Ｂ）は、再生ＰＣＭ信号
のうち、特に、データ同期信号付近を拡大して示した図
で、第８図（Ａ）は、良好な伝送特性の場合、第８図
（Ｂ）は高域成分が減衰している場合である。第８図
（Ａ）に示すような伝送特性が良好な場合は、1010のデ
ータ同期信号の第１番目の１のピークレベルＥａと第２
番目の１のピークレベルＥｂとはほとんど等しい。更
に、データ同期信号中の第１番目の０のピークレベルＥ
ｃと第２番目の１のピークレベルＥｂとのピークレベル
の差 Ｅｂ−Ｅｃ も所定の値（ 0.3［Ｖ］）となっている。この所定の値
とは第１図で示したようなＰＣＭ記録時の信号波形にお
けるデータ同期信号及びデータ部分の信号レベルで、Ｅ
ＩＡＪフォーマットにおいては 0.3［Ｖ］となっている
ものである。
一方、第８図（Ｂ）に示したように、高域成分が不足し
ている場合は1010のデータ同期信号の第１番目の１のピ
ークレベルＥａ′は第２番目の１のピークレベルＥｂ′
よりも低くなる傾向にあり、更に第１番目の０のピーク
レベルをＥｃ′としたとき、 Ｅｂ′−Ｅｃ′ は所定の値よりも小さくなっている。これらの現像を利
用して高域成分の利得制御用の制御信号を得ている。な
お、制御信号を生成するには次に示す３つの方法が考え
られる。
ている場合は1010のデータ同期信号の第１番目の１のピ
ークレベルＥａ′は第２番目の１のピークレベルＥｂ′
よりも低くなる傾向にあり、更に第１番目の０のピーク
レベルをＥｃ′としたとき、 Ｅｂ′−Ｅｃ′ は所定の値よりも小さくなっている。これらの現像を利
用して高域成分の利得制御用の制御信号を得ている。な
お、制御信号を生成するには次に示す３つの方法が考え
られる。
Ｅｂ′−Ｅａ′ Ｅｂ′−Ｅｃ′ の方法を同時に用いる。
次に、上述した制御信号を用いて、高域成分の利得制御
を行なう方法を第９図を参照して行なう。第９図におい
て、第３図と同一の構成要素には同一の符号を付してそ
の説明を省略する。１′は入力端子、５′，６′はラッ
チ回路、15はＡＧＣ回路、16は利得制御回路、17は遅延
回路、18,19,20はサンプルホールド回路、21は加減算回
路、22，23はラッチ回路、24,25,26はＡＮＤ回路であ
る。
を行なう方法を第９図を参照して行なう。第９図におい
て、第３図と同一の構成要素には同一の符号を付してそ
の説明を省略する。１′は入力端子、５′，６′はラッ
チ回路、15はＡＧＣ回路、16は利得制御回路、17は遅延
回路、18,19,20はサンプルホールド回路、21は加減算回
路、22，23はラッチ回路、24,25,26はＡＮＤ回路であ
る。
入力端子１′はＡＧＣ回路15及び利得制御回路16を介し
た後、一方が演算増幅器２及び３の非反転入力端子に接
続すると共に、他方は遅延回路17を介して、サンプルホ
ールド回路18，19，20に接続している。サンプルホール
ド回路18，19，20は加減算回路21に接続されており、加
減算回路21は利得制御回路16に接続されており、利得制
御回路16、遅延回路17、サンプルホールド回路18，19，
20、加減算回路２１によりフィールドバックループを形
成している。演算増幅器２の出力端子は第３図に示した
データ取り込み回路と同様にインバータ４を介した後に
ラッチ回路５，６にＱ端子の反転出力端子である端子
を設けたラッチ回路５′，６′のクロック端子（第９図
中＞で示しており、他のラッチ回路も同様に示してあ
る。）に接続しており、また、演算増幅器２の出力端子
はラッチ回路22，23のクロック端子に接続されている。
演算増幅器３の出力端子はラッチ回路５′，６′，22，
23のＣＬＲ端子に接続している。ラッチ回路22のＤ端子
は電源端子に接続しており、Ｑ端子はラッチ回路23のＤ
端子に接続すると共に、ＡＮＤ回路24の入力端子に接続
している。ラッチ回路５′の端子はＡＮＤ回路24の入
力端子に接続しており、ＡＮＤ回路24の出力端子はサン
プルホールド回路18に接続している。ラッチ回路５′は
第３図に示したデータ取り込み回路と同様にラッチ回路
６′のＤ端子に接続すると共に、ＡＮＤ回路25の入力端
子に接続している。ラッチ回路23の端子はＡＮＤ回路
25の入力端子に接続し、ＡＮＤ回路25の出力端子はサン
プルホールド回路19に接続している。ラッチ回路23のＱ
端子はＡＮＤ回路26の入力端子に接続し、ラッチ回路
６′の端子はＡＮＤ回路26の入力端子に接続し、ＡＮ
Ｄ回路26の出力端子はサンプルホールド回路20に接続し
ている。
た後、一方が演算増幅器２及び３の非反転入力端子に接
続すると共に、他方は遅延回路17を介して、サンプルホ
ールド回路18，19，20に接続している。サンプルホール
ド回路18，19，20は加減算回路21に接続されており、加
減算回路21は利得制御回路16に接続されており、利得制
御回路16、遅延回路17、サンプルホールド回路18，19，
20、加減算回路２１によりフィールドバックループを形
成している。演算増幅器２の出力端子は第３図に示した
データ取り込み回路と同様にインバータ４を介した後に
ラッチ回路５，６にＱ端子の反転出力端子である端子
を設けたラッチ回路５′，６′のクロック端子（第９図
中＞で示しており、他のラッチ回路も同様に示してあ
る。）に接続しており、また、演算増幅器２の出力端子
はラッチ回路22，23のクロック端子に接続されている。
演算増幅器３の出力端子はラッチ回路５′，６′，22，
23のＣＬＲ端子に接続している。ラッチ回路22のＤ端子
は電源端子に接続しており、Ｑ端子はラッチ回路23のＤ
端子に接続すると共に、ＡＮＤ回路24の入力端子に接続
している。ラッチ回路５′の端子はＡＮＤ回路24の入
力端子に接続しており、ＡＮＤ回路24の出力端子はサン
プルホールド回路18に接続している。ラッチ回路５′は
第３図に示したデータ取り込み回路と同様にラッチ回路
６′のＤ端子に接続すると共に、ＡＮＤ回路25の入力端
子に接続している。ラッチ回路23の端子はＡＮＤ回路
25の入力端子に接続し、ＡＮＤ回路25の出力端子はサン
プルホールド回路19に接続している。ラッチ回路23のＱ
端子はＡＮＤ回路26の入力端子に接続し、ラッチ回路
６′の端子はＡＮＤ回路26の入力端子に接続し、ＡＮ
Ｄ回路26の出力端子はサンプルホールド回路20に接続し
ている。
ＶＴＲからの再生ＰＣＭ信号は入力端子１′に入力さ
れ、ＡＧＣ回路15に送られるＶＴＲの再生ＰＣＭ信号の
レベルの変動はわずかであるので、ＡＧＣ回路15は省略
しても問題はない。前記再生信号は利得制御回路16に入
力される。利得制御回路16は後述する加減算回路21の出
力信号を制御信号とし、入力信号の高域成分の利得を変
化させる回路で、例えば、第10図に示すような回路であ
る。
れ、ＡＧＣ回路15に送られるＶＴＲの再生ＰＣＭ信号の
レベルの変動はわずかであるので、ＡＧＣ回路15は省略
しても問題はない。前記再生信号は利得制御回路16に入
力される。利得制御回路16は後述する加減算回路21の出
力信号を制御信号とし、入力信号の高域成分の利得を変
化させる回路で、例えば、第10図に示すような回路であ
る。
第10図において、27は演算増幅器、28はＦＥＴ、Ｒ１〜
Ｒ５は抵抗器、Ｃ１〜Ｃ２はコンデンサである。ＡＧＣ
回路15からのＶＴＲの再生信ＰＣＭ号が入力される入力
端子は、抵抗器Ｒ１を介して演算増幅器27の非反転入力
端子に接続されており、演算増幅器２７の非反転入力端
子には他端が接地された抵抗器Ｒ２の一端が接続されて
いる。演算増幅器27の出力端子は遅延回路16に接続する
と共に、抵抗器Ｒ３及びコンデンサＣ１からなる並列回
路を介した後、他端が接地された抵抗器Ｒ４の一端及び
演算増幅器27の反転入力端子に接続している。加減算回
路21の出力端子は、ＦＥＴ28のゲートに接続し、ＦＥＴ
28のドレインは抵抗器Ｒ５、コンデンサＣ２からなる直
列回路を介して、演算増幅器27の反転入力端子に接続
し、ＦＥＴ28のソースは接地されている。第10図に示し
た抵抗器Ｒ１，Ｒ２は利得制御回路16全体の利得を調整
するために挿入されている。利得制御回路16で高域成分
の利得を制御するにはＦＥＴ28の可変抵抗特性を利用し
て行なう。つまり抵抗器Ｒ３，Ｒ４を等しく、更に抵抗
器Ｒ１，Ｒ２を等しくすれば低域での利得は１となり、
高域成分はコンデンサＣ２により補正され、その補正量
は抵抗器Ｒ５とＦＥＴ28のドレイン〜ソース間の抵抗値
により決定される。しかし、これだけでは高域成分の利
得は第７図中に破線で示したように不必要な高域成分も
補正されてしまい、Ｓ／Ｎ比が悪化するので、帰還抵抗
である抵抗器Ｒ３に適当な値のコンデンサＣ１を並列に
接続した方がより良い結果となる。以上のようにして、
第10図に示した利得制御回路16は抵抗器及びコンデンサ
で高域成分の利得を制御することができたが、これ以外
にも群遅延特性良好なトランスバーサルフィルタを用い
る方法等考えられる。
Ｒ５は抵抗器、Ｃ１〜Ｃ２はコンデンサである。ＡＧＣ
回路15からのＶＴＲの再生信ＰＣＭ号が入力される入力
端子は、抵抗器Ｒ１を介して演算増幅器27の非反転入力
端子に接続されており、演算増幅器２７の非反転入力端
子には他端が接地された抵抗器Ｒ２の一端が接続されて
いる。演算増幅器27の出力端子は遅延回路16に接続する
と共に、抵抗器Ｒ３及びコンデンサＣ１からなる並列回
路を介した後、他端が接地された抵抗器Ｒ４の一端及び
演算増幅器27の反転入力端子に接続している。加減算回
路21の出力端子は、ＦＥＴ28のゲートに接続し、ＦＥＴ
28のドレインは抵抗器Ｒ５、コンデンサＣ２からなる直
列回路を介して、演算増幅器27の反転入力端子に接続
し、ＦＥＴ28のソースは接地されている。第10図に示し
た抵抗器Ｒ１，Ｒ２は利得制御回路16全体の利得を調整
するために挿入されている。利得制御回路16で高域成分
の利得を制御するにはＦＥＴ28の可変抵抗特性を利用し
て行なう。つまり抵抗器Ｒ３，Ｒ４を等しく、更に抵抗
器Ｒ１，Ｒ２を等しくすれば低域での利得は１となり、
高域成分はコンデンサＣ２により補正され、その補正量
は抵抗器Ｒ５とＦＥＴ28のドレイン〜ソース間の抵抗値
により決定される。しかし、これだけでは高域成分の利
得は第７図中に破線で示したように不必要な高域成分も
補正されてしまい、Ｓ／Ｎ比が悪化するので、帰還抵抗
である抵抗器Ｒ３に適当な値のコンデンサＣ１を並列に
接続した方がより良い結果となる。以上のようにして、
第10図に示した利得制御回路16は抵抗器及びコンデンサ
で高域成分の利得を制御することができたが、これ以外
にも群遅延特性良好なトランスバーサルフィルタを用い
る方法等考えられる。
次に利得制御回路16の制御を行なうための制御信号につ
いて第11図を参照しながら説明する。第11（Ａ）はＡＧ
Ｃ回路15の出力信号の波形を示す図、第11図（Ｂ）は利
得制御回路16の出力信号の波形を示す図、第11図（Ｃ）
（Ｄ）（Ｅ）（Ｆ）はラッチ回路５′，６′，22，23の
Ｑ端子の出力信号波形を示す図、第11図（Ｇ）（Ｈ）
（Ｉ）はＡＮＤ回路24，25，26の出力信号の波形を示す
図、第11図（Ｊ）は遅延回路17出力信号の波形を示す図
である。制御信号は、前述した1010のデータ制御信号の
ピークレベルＥａ′，Ｅｂ′，Ｅｃ′より生成される。
ピークレベルＥａ′，Ｅｂ′，Ｅｃ′の検出はサンプル
ホールド回路18，19，20により行なわれている。サンプ
ルホールドパルスは第11図（Ｇ）（Ｈ）（Ｉ）に示した
タイミング関係を有する信号で、これらの信号はラッチ
回路５′，６′，22，23の出力及びＡＮＤ回路24，25，
26により生成される。第11図（Ｃ）（Ｄ）（Ｅ）（Ｆ）
はラツチ回路５′，６′，22，23のＱ端子の出力のタイ
ミング関係を示しており、端子の出力はＱ端子の出力
の極性反転出力である。すなわち、サンプルホールドパ
ルスであるＡＮＤ回路24，25，26のそれぞれの出力信号
は1010のデータ同期信号の第１番目の１、第１番目の
０、第２番目の１にそれぞれ相当しており、他の回路に
よっても生成可能であるが第９図に示した回路は従来の
回路に若干の回路要素を追加するだけで、実現すること
が可能である。
いて第11図を参照しながら説明する。第11（Ａ）はＡＧ
Ｃ回路15の出力信号の波形を示す図、第11図（Ｂ）は利
得制御回路16の出力信号の波形を示す図、第11図（Ｃ）
（Ｄ）（Ｅ）（Ｆ）はラッチ回路５′，６′，22，23の
Ｑ端子の出力信号波形を示す図、第11図（Ｇ）（Ｈ）
（Ｉ）はＡＮＤ回路24，25，26の出力信号の波形を示す
図、第11図（Ｊ）は遅延回路17出力信号の波形を示す図
である。制御信号は、前述した1010のデータ制御信号の
ピークレベルＥａ′，Ｅｂ′，Ｅｃ′より生成される。
ピークレベルＥａ′，Ｅｂ′，Ｅｃ′の検出はサンプル
ホールド回路18，19，20により行なわれている。サンプ
ルホールドパルスは第11図（Ｇ）（Ｈ）（Ｉ）に示した
タイミング関係を有する信号で、これらの信号はラッチ
回路５′，６′，22，23の出力及びＡＮＤ回路24，25，
26により生成される。第11図（Ｃ）（Ｄ）（Ｅ）（Ｆ）
はラツチ回路５′，６′，22，23のＱ端子の出力のタイ
ミング関係を示しており、端子の出力はＱ端子の出力
の極性反転出力である。すなわち、サンプルホールドパ
ルスであるＡＮＤ回路24，25，26のそれぞれの出力信号
は1010のデータ同期信号の第１番目の１、第１番目の
０、第２番目の１にそれぞれ相当しており、他の回路に
よっても生成可能であるが第９図に示した回路は従来の
回路に若干の回路要素を追加するだけで、実現すること
が可能である。
ところで、上述した実施例においては、1010のデータ同
期信号のピークレベルＥａ′，Ｅｂ′，Ｅｃ′を検出す
るにあたり、ピーク値ホールド回路ではなくサンプルホ
ールド回路18，19，20を用いている。この理由はピーク
レベル検出に許される検出時間が短いため、サンプルホ
ールド回路の方がピーク値ホールド回路より回路構成が
簡略化できるからである。しかし、サンプルホールド回
路を用いたことにより、サンプルホールドパルス信号で
あるＡＮＤ回路24，25，26のそれぞれの出力信号のタイ
ミングではピーク値を検出するこができないので、第11
図（Ｂ）に示した利得制御回路16の出力信号を遅延回路
17によって、遅延させることが必要であり、その遅延量
はサンプルホールドパルスの立下がりエッジにおいて、
データ同期信号のピーク値となるような値が選ばれる。
第11（Ｊ）は遅延したＰＣＭ信号の波形である。
期信号のピークレベルＥａ′，Ｅｂ′，Ｅｃ′を検出す
るにあたり、ピーク値ホールド回路ではなくサンプルホ
ールド回路18，19，20を用いている。この理由はピーク
レベル検出に許される検出時間が短いため、サンプルホ
ールド回路の方がピーク値ホールド回路より回路構成が
簡略化できるからである。しかし、サンプルホールド回
路を用いたことにより、サンプルホールドパルス信号で
あるＡＮＤ回路24，25，26のそれぞれの出力信号のタイ
ミングではピーク値を検出するこができないので、第11
図（Ｂ）に示した利得制御回路16の出力信号を遅延回路
17によって、遅延させることが必要であり、その遅延量
はサンプルホールドパルスの立下がりエッジにおいて、
データ同期信号のピーク値となるような値が選ばれる。
第11（Ｊ）は遅延したＰＣＭ信号の波形である。
上述のようにして、サンプルホールド回路18，19，20に
おいて、データ同期信号のピークレベルＥａ′，Ｅ
ｂ′，Ｅｃ′が検出され、加減算回路21に送られる。加
減算回路21は演算増幅器による直流信号（実際は若干の
レベル変動を伴っている）の加減算を行なう回路で、上
述した Ｅｂ′−Ｅａ′ Ｅｂ′−Ｅｃ′ 等の生成を行なうと共に、利得制御回路16に用いられて
いるＦＥＴ28の特性にあった利得制御、レベルシフト等
も行なっている。ところで第９図に示した回路において
は、データ同期信号のピークレベル検出信号として利得
制御回路16の出力信号を用いており、その検出結果よ
り、生成した制御信号を利得制御回路16にフィードバッ
クしている。すなわち高域成分の利得制御はフィードバ
ックループを形成していることになる。これとは別に遅
延回路17の入力信号として、ＡＧＣ回路15の出力を用い
るフィードフォワード方式も可能であるが、上記実施例
のフィードバック方式の方が制御回路に用いるＦＥＴの
特性のばらつきを吸収でき、より正確な利得制御を行な
うことが可能である。このようにフィードバックループ
が形成されるので、利得制御回路の出力信号は第11図
（Ｂ）に示したように、第１１図（Ａ）に示したＡＧＣ
回路16の出力と比較してアイパターンが改善される。
おいて、データ同期信号のピークレベルＥａ′，Ｅ
ｂ′，Ｅｃ′が検出され、加減算回路21に送られる。加
減算回路21は演算増幅器による直流信号（実際は若干の
レベル変動を伴っている）の加減算を行なう回路で、上
述した Ｅｂ′−Ｅａ′ Ｅｂ′−Ｅｃ′ 等の生成を行なうと共に、利得制御回路16に用いられて
いるＦＥＴ28の特性にあった利得制御、レベルシフト等
も行なっている。ところで第９図に示した回路において
は、データ同期信号のピークレベル検出信号として利得
制御回路16の出力信号を用いており、その検出結果よ
り、生成した制御信号を利得制御回路16にフィードバッ
クしている。すなわち高域成分の利得制御はフィードバ
ックループを形成していることになる。これとは別に遅
延回路17の入力信号として、ＡＧＣ回路15の出力を用い
るフィードフォワード方式も可能であるが、上記実施例
のフィードバック方式の方が制御回路に用いるＦＥＴの
特性のばらつきを吸収でき、より正確な利得制御を行な
うことが可能である。このようにフィードバックループ
が形成されるので、利得制御回路の出力信号は第11図
（Ｂ）に示したように、第１１図（Ａ）に示したＡＧＣ
回路16の出力と比較してアイパターンが改善される。
ここで前述した高域成分の利得制御を行なう制御信号の
生成に関するの３つの方法について詳しく説明す
る。
生成に関するの３つの方法について詳しく説明す
る。
においては、算出したＥｂ′−Ｅａ′が０より大きい
とき、すなわちＥｂ′がＥａ′より大きいときは高域成
分の利得を上げて、Ｅａ′がＥｂ′より大きくなるよう
にする。多くの場合この方法でアイパターンは改善され
るが、ごく一部の場合においては、高域成分を補正して
もＥａ′がＥｂ′より大きくならない場合がある。この
ような時にはフィードバック方式よりもフィードフォワ
ード方式の方が有効となる。
とき、すなわちＥｂ′がＥａ′より大きいときは高域成
分の利得を上げて、Ｅａ′がＥｂ′より大きくなるよう
にする。多くの場合この方法でアイパターンは改善され
るが、ごく一部の場合においては、高域成分を補正して
もＥａ′がＥｂ′より大きくならない場合がある。この
ような時にはフィードバック方式よりもフィードフォワ
ード方式の方が有効となる。
においては、算出したＥｂ′−Ｅｃ′が所定値（ 0.3
［Ｖ］）よりさい場合は、高域成分の利得を上げるよう
なフィードバックループの構成をとるとより効果的であ
る。
［Ｖ］）よりさい場合は、高域成分の利得を上げるよう
なフィードバックループの構成をとるとより効果的であ
る。
においては、フィードバックループ、フィードフォワ
ードのどちらの構成に対しても有効であるが、と比
較して若干部品点数が増加する。
ードのどちらの構成に対しても有効であるが、と比
較して若干部品点数が増加する。
なおにおいては、第９図中に示したサンプルホール
ド回路及びＡＮＤ回路の一部を省略することができる。
上述したことより、ＶＴＲの長時間モードに対応するＰ
ＣＭプロセッサは不安定で、問題の多かったが上述のデ
ータ取り込み回路を用いることにより、極めて安定なデ
ータ取り込みが可能になり、また、従来のＰＣＭプロセ
ッサに用いられていたＬＳＩ等を流用してデータ取り込
み回路を構成することも可能である。
ド回路及びＡＮＤ回路の一部を省略することができる。
上述したことより、ＶＴＲの長時間モードに対応するＰ
ＣＭプロセッサは不安定で、問題の多かったが上述のデ
ータ取り込み回路を用いることにより、極めて安定なデ
ータ取り込みが可能になり、また、従来のＰＣＭプロセ
ッサに用いられていたＬＳＩ等を流用してデータ取り込
み回路を構成することも可能である。
（発明の効果） 本発明は上述の如き構成であるので、テープランニング
コストが優れているＶＴＲの長時間モードにおいても、
デジタル伝送路の特性のばらつきによる再生ＰＣＭ信号
のアイパターンの劣化を自動的に補正し、安定に正確な
データ取り込みが可能で、信頼性、安定性が極めて高い
という利点を有する。
コストが優れているＶＴＲの長時間モードにおいても、
デジタル伝送路の特性のばらつきによる再生ＰＣＭ信号
のアイパターンの劣化を自動的に補正し、安定に正確な
データ取り込みが可能で、信頼性、安定性が極めて高い
という利点を有する。
第１図はＥＩＡＪテクニカルファイルに記載されたフォ
ーマットに準拠したＰＣＭ信号の波形を示した図、第２
図はＶＴＲより再生されたＰＣＭ信号の波形の一例を示
す図、第３図は第２図に示したＶＴＲの再生信号からデ
ータを抽出するデータ取り込み回路の一例を示す図、第
４図は第３図に示したデータ取り込み回路に入力される
ＶＴＲの再生信号の一例を示す図、第５図は第３図に示
したデータ取り込み回路の動作を説明するための図、第
６図乃至第11図は本発明の実施例を説明するためのもの
で、第６図はＶＴＲを長時間モードで使用した場合の再
生ＰＣＭ信号波形の一例を示す図、第７図は高域成分の
補正の方法を説明するための図、第８図（Ａ）（Ｂ）は
再生ＰＣＭ信号のデータ同期信号の部分を拡大した波形
を示す図、第９図は本発明になるデータ取り込み回路の
一実施例を示すブロック図、第10図は第９図に示したデ
ータ取り込み回路の利得制御回路の一例を示す回路図、
第11図（Ａ）〜（Ｊ）は第９図に示したデータ取り込み
回路を説明するための図である。 １，１′……入力端子、２，３……演算増幅器、 ４……インバータ、 ５，５′，６，６′，７，８，……ラッチ回路、 ９……分周回路、10……ＡＮＤ回路、 11……出力端子、12……インバータ、 13……出力端子、14……クロックパルス入力端子、 15……ＡＧＣ回路、16……利得制御回路、 17……遅延回路、 18,19,20……サンプルホールド回路、 21……加減算回路、22,23……ラッチ回路、 24,25,26……ＡＮＤ回路、27……演算増幅器、 28……ＦＥＴ、ＶＲ１，ＶＲ２……可変抵抗器、 Ｒ１〜Ｒ５……抵抗器、 Ｃ１〜Ｃ２……コンデンサ。
ーマットに準拠したＰＣＭ信号の波形を示した図、第２
図はＶＴＲより再生されたＰＣＭ信号の波形の一例を示
す図、第３図は第２図に示したＶＴＲの再生信号からデ
ータを抽出するデータ取り込み回路の一例を示す図、第
４図は第３図に示したデータ取り込み回路に入力される
ＶＴＲの再生信号の一例を示す図、第５図は第３図に示
したデータ取り込み回路の動作を説明するための図、第
６図乃至第11図は本発明の実施例を説明するためのもの
で、第６図はＶＴＲを長時間モードで使用した場合の再
生ＰＣＭ信号波形の一例を示す図、第７図は高域成分の
補正の方法を説明するための図、第８図（Ａ）（Ｂ）は
再生ＰＣＭ信号のデータ同期信号の部分を拡大した波形
を示す図、第９図は本発明になるデータ取り込み回路の
一実施例を示すブロック図、第10図は第９図に示したデ
ータ取り込み回路の利得制御回路の一例を示す回路図、
第11図（Ａ）〜（Ｊ）は第９図に示したデータ取り込み
回路を説明するための図である。 １，１′……入力端子、２，３……演算増幅器、 ４……インバータ、 ５，５′，６，６′，７，８，……ラッチ回路、 ９……分周回路、10……ＡＮＤ回路、 11……出力端子、12……インバータ、 13……出力端子、14……クロックパルス入力端子、 15……ＡＧＣ回路、16……利得制御回路、 17……遅延回路、 18,19,20……サンプルホールド回路、 21……加減算回路、22,23……ラッチ回路、 24,25,26……ＡＮＤ回路、27……演算増幅器、 28……ＦＥＴ、ＶＲ１，ＶＲ２……可変抵抗器、 Ｒ１〜Ｒ５……抵抗器、 Ｃ１〜Ｃ２……コンデンサ。
Claims (4)
- 【請求項１】１０１０のパターンのデータ同期信号とデ
ータ信号とを有するデジタル信号を所定のフォーマット
により記録・再生装置に記録・再生を行うデジタル信号
処理装置において、前記データ同期信号の信号レベルの
レベル差を検出し、このレベル差を制御信号として利得
制御回路により前記データ信号の高域成分を補正して周
波数特性を制御することを特徴とするデジタル信号の波
形処理方式。 - 【請求項２】前記データ同期信号の第１番目の１の信号
のレベルと第２番目の１の信号レベルとのレベル差を検
出し、これを制御信号とする特許請求の範囲第１項記載
のデジタル信号の波形処理方式。 - 【請求項３】前記データ同期信号の第２番目の１の信号
のレベルと第１番目の０の信号レベルとのレベル差を検
出し、これを制御信号とする特許請求の範囲第１項記載
のデジタル信号の波形処理方式。 - 【請求項４】前記データ同期信号の第１番目の１の信号
のレベルと第２番目の１の信号レベルとのレベル差を検
出し、前記データ同期信号の第２番目の１の信号のレベ
ルと第１番目の０の信号レベルとのレベル差を検出し、
これらを制御信号とする特許請求の範囲第１項記載のデ
ジタル信号の波形処理方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58088719A JPH0619904B2 (ja) | 1983-05-20 | 1983-05-20 | デジタル信号の波形処理方式 |
| GB08412737A GB2140657B (en) | 1983-05-20 | 1984-05-18 | Improving waveform of pcm signal eye pattern |
| US06/612,014 US4637036A (en) | 1983-05-20 | 1984-05-18 | Circuit arrangement for a data acquisition circuit of a PCM processor and a method for improving waveform of PCM signal eye pattern |
| DE19843418863 DE3418863A1 (de) | 1983-05-20 | 1984-05-21 | Schaltungsanordnung fuer eine datenerfassungsschaltung eines impulscodemodulation-prozessors und verfahren zum verbessern der kurvenform des augendiagramms eines impulscodemodulation-signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58088719A JPH0619904B2 (ja) | 1983-05-20 | 1983-05-20 | デジタル信号の波形処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59215014A JPS59215014A (ja) | 1984-12-04 |
| JPH0619904B2 true JPH0619904B2 (ja) | 1994-03-16 |
Family
ID=13950707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58088719A Expired - Lifetime JPH0619904B2 (ja) | 1983-05-20 | 1983-05-20 | デジタル信号の波形処理方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4637036A (ja) |
| JP (1) | JPH0619904B2 (ja) |
| DE (1) | DE3418863A1 (ja) |
| GB (1) | GB2140657B (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4675863A (en) | 1985-03-20 | 1987-06-23 | International Mobile Machines Corp. | Subscriber RF telephone system for providing multiple speech and/or data signals simultaneously over either a single or a plurality of RF channels |
| JPS63108566A (ja) * | 1986-10-27 | 1988-05-13 | Victor Co Of Japan Ltd | デイジタルミユ−テイング回路 |
| CA1290083C (en) * | 1987-06-10 | 1991-10-01 | Grass Valley Group, Inc. (The) | Analog "blue" signal detector |
| US5155050A (en) * | 1987-06-26 | 1992-10-13 | Texas Instruments Incorporated | Method of fabrication of a monolithic microwave transmitter/receiver |
| US5036525A (en) * | 1987-10-14 | 1991-07-30 | National Semiconductor Corp. | Adaptive equalizer |
| US7106819B1 (en) * | 1987-11-20 | 2006-09-12 | Interdigital Technology Corporation | Plural subscriber system utilizing synchronized timeslots on a single frequency |
| US4935927A (en) * | 1987-11-20 | 1990-06-19 | International Mobile Machines Corporation | Base station emulator |
| US5930297A (en) * | 1989-11-20 | 1999-07-27 | Interdigital Technology Corporation | Base station emulator |
| US5495508A (en) * | 1987-11-20 | 1996-02-27 | Interdigital Technology Corporation | Base station emulator |
| DE3903165A1 (de) * | 1989-02-03 | 1990-08-09 | Thomson Brandt Gmbh | Magnetbandgeraet zur digitalen aufzeichnung und wiedergabe von audio- bzw. videosignalen |
| JPH02239474A (ja) * | 1989-02-03 | 1990-09-21 | Deutsche Thomson Brandt Gmbh | オーデイオまたはビデオ信号のデイジタル記録および再生用の装置 |
| US5023892A (en) * | 1990-04-06 | 1991-06-11 | Printer Systems Corporation | System for detecting and correcting signal distortion |
| US5341405A (en) * | 1991-06-11 | 1994-08-23 | Digital Equipment Corporation | Data recovery apparatus and methods |
| US5412691A (en) * | 1991-06-28 | 1995-05-02 | Digital Equipment Corporation | Method and apparatus for equalization for transmission over a band-limited channel |
| US5255287A (en) * | 1991-06-28 | 1993-10-19 | Digital Equipment Corporation | Transceiver apparatus and methods |
| US5349380A (en) * | 1991-10-15 | 1994-09-20 | Hughes Aircraft Company | Resettable clamp-sample-and-hold signal processing circuit for imaging sensors |
| US5408473A (en) * | 1992-03-03 | 1995-04-18 | Digital Equipment Corporation | Method and apparatus for transmission of communication signals over two parallel channels |
| GB2307626B (en) * | 1995-11-24 | 2000-06-07 | Nokia Mobile Phones Ltd | A signal receiver |
| US6377076B1 (en) | 2000-02-15 | 2002-04-23 | Sun Microsystems, Inc. | Circuitry to support a power/area efficient method for high-frequency pre-emphasis for chip to chip signaling |
| US6392443B1 (en) | 2000-02-15 | 2002-05-21 | Sun Microsystems, Inc. | Power/area efficient method for high-frequency pre-emphasis for chip to chip signaling |
| US6265920B1 (en) * | 2000-06-07 | 2001-07-24 | Sun Microsystems, Inc. | Power/area efficient method for high-frequency pre-emphasis for intra-chip signaling |
| US6771712B2 (en) | 2001-07-27 | 2004-08-03 | The Pulsar Network, Inc. | System for extracting a clock signal and a digital data signal from a modulated carrier signal in a receiver |
| WO2005088890A1 (en) * | 2004-03-15 | 2005-09-22 | Igor Anatolievich Abrosimov | Eye tracking and expansion using oversampled signals |
| US8023558B2 (en) * | 2004-09-27 | 2011-09-20 | Tektronix, Inc. | Method and apparatus for measuring the input frequency response of a digital receiver |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3660821A (en) * | 1970-06-17 | 1972-05-02 | Burroughs Corp | Disc file agc circuit |
| JPS5143367B2 (ja) * | 1972-07-07 | 1976-11-20 | ||
| US3832577A (en) * | 1973-06-22 | 1974-08-27 | Ibm | Threshold extraction circuitry for noisy electric waveforms |
| US4241455A (en) * | 1977-12-29 | 1980-12-23 | Sperry Corporation | Data receiving and processing circuit |
| JPS6343624Y2 (ja) * | 1978-12-19 | 1988-11-14 | ||
| NL7902093A (nl) * | 1979-03-16 | 1980-09-18 | Koninkl Philips Electronics Nv | Zelfinstellend filter met een vertragingsschakeling. |
| JPS6341651Y2 (ja) * | 1979-08-15 | 1988-11-01 | ||
| US4245345A (en) * | 1979-09-14 | 1981-01-13 | Bell Telephone Laboratories, Incorporated | Timing acquisition in voiceband data sets |
| US4285061A (en) * | 1979-09-14 | 1981-08-18 | Bell Telephone Laboratories, Incorporated | Equalizer sample loading in voiceband data sets |
| US4365338A (en) * | 1980-06-27 | 1982-12-21 | Harris Corporation | Technique for high rate digital transmission over a dynamic dispersive channel |
| GB2113051A (en) * | 1981-12-04 | 1983-07-27 | Philips Electronic Associated | Data pulse waveform shaper |
| JPS58121838A (ja) * | 1981-12-28 | 1983-07-20 | Fujitsu Ltd | 自動等化器 |
-
1983
- 1983-05-20 JP JP58088719A patent/JPH0619904B2/ja not_active Expired - Lifetime
-
1984
- 1984-05-18 GB GB08412737A patent/GB2140657B/en not_active Expired
- 1984-05-18 US US06/612,014 patent/US4637036A/en not_active Expired - Fee Related
- 1984-05-21 DE DE19843418863 patent/DE3418863A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3418863A1 (de) | 1984-11-22 |
| GB2140657B (en) | 1986-12-03 |
| GB8412737D0 (en) | 1984-06-27 |
| JPS59215014A (ja) | 1984-12-04 |
| US4637036A (en) | 1987-01-13 |
| DE3418863C2 (ja) | 1988-06-01 |
| GB2140657A (en) | 1984-11-28 |
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