JPH06197259A - Image pickup device - Google Patents

Abstract

PURPOSE:To provide a compact and high density image pickup device which can secure special effects with use of a field memory. CONSTITUTION:The signals ON/OFF and MODE which selected a normal mode and a special effect mode in a timing signal generating circuit 42 are added to a decoder 115. Then the output value VSET and HSET of the decoder 115 are loaded on an H counter 108 which counts the reference clocks MCLK and then are loaded on a V counter 109 which counts the decoding value VEN 2 of the counter 108. Thus the timings of signals SYNC, BF and BLK are changed in response to each mode.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は撮像装置、特に、ディジ
タル信号処理を行うようにした撮像装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image pickup device, and more particularly to an image pickup device adapted to perform digital signal processing.

【０００２】[0002]

【従来の技術】従来より、ＣＣＤ等の撮像素子からの撮
像信号をＡ／Ｄ変換してディジタル信号と成し、このデ
ィジタル信号を映像信号処理回路に加えてディジタル処
理するようにしたビデオカメラ等の撮像装置が提案され
ている。映像信号処理回路では、撮像信号をＡ／Ｄ変換
した信号に対してフィルタリング、色分離、ガンマ補
正、マトリクス等の信号処理をディジタル的に行い、処
理された映像信号をＡ／Ｄ変換して出力するようにして
いる。また、テレビ画面をディジタル的にメモリするフ
ィールドメモリなどを組み合わせて、スチル（静止）、
画面の拡大などの特殊効果を得ることのできる撮像装置
も提案されている。2. Description of the Related Art Conventionally, a video camera or the like has been used in which an image pickup signal from an image pickup device such as a CCD is A / D converted into a digital signal, and this digital signal is added to a video signal processing circuit and digitally processed. Has been proposed. The video signal processing circuit digitally performs signal processing such as filtering, color separation, gamma correction, and matrix on the signal obtained by A / D converting the image pickup signal, and A / D converts the processed video signal to output. I am trying to do it. Also, by combining a field memory that digitally stores the TV screen, etc.
An imaging device that can obtain a special effect such as screen enlargement has also been proposed.

【０００３】上述した撮像装置に用いられる映像信号処
理回路においては、ブランキング信号、同期信号等の信
号処理に必要な各種のタイミング信号を発生するタイミ
ング信号発生回路が設けられている。The video signal processing circuit used in the above-mentioned image pickup apparatus is provided with a timing signal generating circuit for generating various timing signals necessary for signal processing such as blanking signals and synchronizing signals.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、上述し
た従来のディジタル信号処理を行う撮像装置において
は、撮像素子や撮像素子の駆動回路、あるいは周辺付加
機能回路、フィールドメモリなどの各部の間で伝送を行
う際、動作タイミングのずれが生ずる。このため、各部
に必要なタイミング信号を別々に作成する回路を設けた
り、複雑な調整回路を付加したりする必要があり、これ
らの回路を単一の集積回路に集積すると回路が大形化
し、また、コストが低減できない等の問題が生じてい
た。However, in the above-described conventional image pickup apparatus that performs digital signal processing, transmission is performed between the image pickup element, the drive circuit of the image pickup element, the peripheral additional function circuit, the field memory, and the like. At the time of performing the operation, a deviation of the operation timing occurs. For this reason, it is necessary to provide a circuit for separately creating a timing signal required for each part, or to add a complicated adjustment circuit. When these circuits are integrated into a single integrated circuit, the circuit becomes large, Further, there has been a problem that the cost cannot be reduced.

【０００５】[0005]

【課題を解決するための手段】第１の発明では、フィー
ルドメモリ等を用いて特殊効果モードを行うようにした
撮像装置において、上記タイミング信号発生回路で発生
される各種タイミング信号のうち映像信号処理回路の略
後半部の信号処理部に供給されるタイミング信号のタイ
ミングを上記モードに応じて変更するタイミング変更手
段を設けている。According to a first aspect of the present invention, in an image pickup device for performing a special effect mode using a field memory or the like, a video signal processing of various timing signals generated by the timing signal generating circuit is performed. Timing changing means is provided for changing the timing of the timing signal supplied to the signal processing section in the substantially latter half of the circuit according to the mode.

【０００６】第２の発明においては、上記タイミング信
号発生回路で発生される水平、垂直の同期信号及び駆動
パルスが加えられる遅延回路とその遅延量を設定する設
定手段とを設けている。In the second aspect of the invention, a delay circuit to which the horizontal and vertical synchronizing signals and drive pulses generated by the timing signal generating circuit are added and a setting means for setting the delay amount are provided.

【０００７】[0007]

【作用】第１の発明では、フィールドメモリから読み出
された後の信号の処理に必要な同期信号やブランキング
信号、バーストフラグ等のタイミング信号のタイミング
が、スチル、拡大等の特殊効果モードに合わせて変更さ
れる。In the first aspect of the invention, the timing of the timing signals such as the synchronizing signal, the blanking signal, and the burst flag necessary for the processing of the signal read from the field memory is set to the special effect mode such as still or enlargement. It will be changed accordingly.

【０００８】第２の発明では、撮像素子等の前段の部分
とバンドパスフィルタ等の後段の部分との動作タイミン
グのずれが補正される。According to the second aspect of the invention, the shift in the operation timing between the former stage portion such as the image pickup device and the latter stage portion such as the bandpass filter is corrected.

【０００９】[0009]

【実施例】図１は本発明による撮像装置の実施例を示
す。1 shows an embodiment of an image pickup apparatus according to the present invention.

【００１０】１は撮像面上に微小な色フィルタを形成し
たカラー撮像素子であるＣＣＤ、２はＣＣＤ１を駆動す
る駆動パルス発生回路、３は水晶等の基準振動子、４は
ＣＣＤ１の出力を連続化するサンプルアンドホールド回
路、５は後述するクランプ信号と直流減算を行うクラン
プ用の減算器、６は映像信号処理集積回路である。Reference numeral 1 is a CCD which is a color image pickup device in which a minute color filter is formed on an image pickup surface, 2 is a drive pulse generating circuit for driving the CCD 1, 3 is a reference oscillator such as crystal, and 4 is continuous output of the CCD 1. A sample-and-hold circuit 5 for converting the signal into a signal, a reference numeral 5 is a clamp subtracter for performing a direct current subtraction with a clamp signal described later, and a reference numeral 6 is a video signal processing integrated circuit.

【００１１】映像信号処理集積回路６において、７はＡ
／Ｄコンバータ、８、９は１水平期間の遅延を行う１Ｈ
遅延回路であり、後述する遅延ブランキング信号ＬＭＢ
ＬＫが入ると動作を停止するように成されている。１０
は輝度信号Ｙを得るローパスフィルタ、１１はガンマ補
正回路、１２は撮像信号より色信号赤（Ｒ）、緑
（Ｇ）、青（Ｂ）を分離する色分離回路、１３、１４は
信号ＲＧ、ＢＧによりゲインを可変するホワイトバラン
ス用の乗算器、１５、１６、１７はガンマ補正回路、１
８はＲ、Ｇ、Ｂより色差信号Ｒ−Ｙ、Ｂ−Ｙを形成する
色差マトリクスである。In the video signal processing integrated circuit 6, 7 is A
/ D converter, 8 and 9 are 1H for delaying one horizontal period
The delay circuit is a delay blanking signal LMB described later.
The operation is stopped when LK is input. 10
Is a low-pass filter for obtaining the luminance signal Y, 11 is a gamma correction circuit, 12 is a color separation circuit for separating the color signals red (R), green (G), and blue (B) from the image pickup signal, and 13 and 14 are signals RG, Multipliers for white balance in which the gain is changed by BG, 15, 16, 17 are gamma correction circuits, 1
A color difference matrix 8 forms color difference signals RY and BY from R, G, and B.

【００１２】１９はフィールドメモリで、ガンマ補正さ
れた輝度信号Ｙと上記色差信号Ｒ−Ｙ、Ｂ−Ｙとをそれ
ぞれ１フィールド分記憶する。２０はフィールドメモリ
１９を制御するアドレスコントローラ、２１はアドレス
コントローラ２０等を制御するスイッチ、２２はスチル
モード又は拡大モードを選択するモードスイッチであ
る。A field memory 19 stores the gamma-corrected luminance signal Y and the color difference signals RY and BY for one field each. Reference numeral 20 is an address controller for controlling the field memory 19, 21 is a switch for controlling the address controller 20, etc., and 22 is a mode switch for selecting the still mode or the enlargement mode.

【００１３】２３、２４、２５は上記各信号Ｙ、Ｒ−
Ｙ、Ｂ−Ｙとフィールドメモリ１９から読み出された各
信号とを切り換えるスイッチで、上記スイッチ２１のＯ
Ｎ／ＯＦＦにより切り換えられる。２６、２７、２８は
ブランキング信号ＢＬＫで動作するブランキング回路、
２９はＤ／Ａコンバータ、３０は同期信号ＳＹＮＣが加
えられる加算器、３１は出力端子である。Reference numerals 23, 24 and 25 denote the signals Y and R-, respectively.
A switch for switching between Y and B-Y and each signal read from the field memory 19.
It can be switched by N / OFF. 26, 27 and 28 are blanking circuits which operate with the blanking signal BLK,
Reference numeral 29 is a D / A converter, 30 is an adder to which the synchronization signal SYNC is added, and 31 is an output terminal.

【００１４】３２はサブキャリアＳＣを色差信号で変調
する変調器、３３は変調された信号にバースト信号を加
える加算器、３４はＤ／Ａコンバータ、３５はバンドパ
スフィルタ、３６は出力端子、３７はサブキャリアＳＣ
からバーストフラグＢＦでバースト信号を抜き取るゲー
トである。Reference numeral 32 is a modulator for modulating the subcarrier SC with a color difference signal, 33 is an adder for adding a burst signal to the modulated signal, 34 is a D / A converter, 35 is a bandpass filter, 36 is an output terminal, 37 Is subcarrier SC
Is a gate for extracting a burst signal with a burst flag BF.

【００１５】３９は撮像信号からＯＢＰ信号により黒レ
ベル期間を抽出するゲート、４０は積分器、４１はＤ／
Ａコンバータで、その出力はクランプ信号となる。Reference numeral 39 is a gate for extracting the black level period from the image pickup signal by the OBP signal, 40 is an integrator, and 41 is D /
The output of the A converter is a clamp signal.

【００１６】４２は上記各信号ＬＭＢＬＫ、ＯＢＰ、Ｂ
ＬＫ、ＢＦ、ＳＹＮＣ、ＳＣ等や水平、垂直ドライブパ
ルスＨＤ、ＶＤ等を作成するタイミング信号発生回路で
あり、駆動パルス発生回路２から得られる基準クロック
ＭＣＬＫに基づいて各タイミング信号を作成するように
成されている。また、スイッチ２１、２２からの信号Ｏ
Ｎ／ＯＦＦ、ＭＯＤＥが加えられている。Reference numeral 42 is each of the signals LMBLK, OBP, B
A timing signal generating circuit for generating LK, BF, SYNC, SC, etc. and horizontal, vertical drive pulses HD, VD, etc., so that each timing signal is generated based on the reference clock MCLK obtained from the drive pulse generating circuit 2. Is made. In addition, the signal O from the switches 21 and 22
N / OFF and MODE are added.

【００１７】次に動作について説明する。Next, the operation will be described.

【００１８】被写体像は光学系（共に図示せず）を通し
て、ＣＣＤ１の撮像面上に結像されて光電変換され、駆
動パルス発生回路２より発生される駆動パルスに応じて
撮像信号が形成される。この撮像信号は、サンプルアン
ドホールド回路４により連続信号に変換された後、減算
器５によりクランプ信号と減算され、所定のＤＣ値にク
ランプされて映像信号処理集積回路６に入力される。The subject image is formed on the image pickup surface of the CCD 1 through an optical system (both not shown) and photoelectrically converted, and an image pickup signal is formed according to the drive pulse generated by the drive pulse generation circuit 2. . The image pickup signal is converted into a continuous signal by the sample-and-hold circuit 4, then subtracted from the clamp signal by the subtractor 5, clamped to a predetermined DC value, and input to the video signal processing integrated circuit 6.

【００１９】ここで、Ａ／Ｄコンバータ７によりディジ
タル信号に変換され、このディジタル信号は、まず、ゲ
ート３９に入力され、タイミング信号発生回路４２より
発生されるＣＣＤ１の光学黒部分を抜き出すＯＢＰ信号
により、光学黒部分が抜き出される。この黒部分の信号
は積分器４０により積分された後、Ｄ／Ａコンバータ４
１によりＤ／Ａ変換され、クランプ信号として前述のよ
うに減算器５により撮像信号より減算し、ＤＣレベルを
一定に保つようにフィードバックループを形成する。Here, the digital signal is converted into a digital signal by the A / D converter 7, and this digital signal is first inputted to the gate 39 and is generated by the timing signal generating circuit 42 by the OBP signal for extracting the optical black portion of the CCD 1. , The optical black part is extracted. The signal of this black portion is integrated by the integrator 40, and then the D / A converter 4
The signal is D / A converted by 1, and is subtracted from the image pickup signal by the subtracter 5 as a clamp signal as described above, and a feedback loop is formed so as to keep the DC level constant.

【００２０】また、Ａ／Ｄコンバータ７の出力は１Ｈ遅
延回路８、９に入力される。この１Ｈ遅延回路８、９
は、水平帰線期間のうちＣＣＤ１の駆動パルスの漏れ込
み等を除くための遅延線ブランキング信号ＬＭＢＬＫが
入力されていない期間の撮像信号を記憶して１Ｈ遅延し
た後、出力することにより、遅延されていない信号と、
１Ｈ遅延された信号と、２Ｈ遅延された信号とが形成さ
れる。まず、１Ｈ遅延された信号は、ローパスフィルタ
１０により、色キャリア成分を取り除き、ガンマ補正回
路１１によりガンマ補正されて輝度信号Ｙとなる。この
信号Ｙはフィールドメモリ１９およびスイッチ２３に入
力される。The output of the A / D converter 7 is input to the 1H delay circuits 8 and 9. These 1H delay circuits 8 and 9
Is a delay by outputting the image pickup signal during the period in which the delay line blanking signal LMBLK for eliminating the leak of the driving pulse of the CCD 1 in the horizontal retrace period is stored, delayed by 1H, and then output. Not a signal,
A 1H delayed signal and a 2H delayed signal are formed. First, the 1H-delayed signal is subjected to gamma correction by the gamma correction circuit 11 after removing the color carrier component by the low-pass filter 10 to become the luminance signal Y. This signal Y is input to the field memory 19 and the switch 23.

【００２１】また、上記遅延されていない信号、１Ｈ遅
延された信号および２Ｈ遅延された信号は、色分離回路
１２に加えられてＲ、Ｇ、Ｂ信号に分離される。次に乗
算器１３、１４により、それぞれＲ、Ｂの利得を可変
し、ホワイトバランス調整を行った後、それぞれガンマ
補正回路１５、１６、１７によりガンマ補正を受ける。
次に色差マトリクス１８により色差信号Ｒ−Ｙ、Ｂ−Ｙ
に変換された後、フィールドメモリ１９とスイッチ２
４、２５に入力される。The undelayed signal, the 1H delayed signal and the 2H delayed signal are applied to the color separation circuit 12 and separated into R, G and B signals. Then, the R and B gains are changed by the multipliers 13 and 14, respectively, and the white balance is adjusted, and then the gamma correction circuits 15, 16 and 17 receive the gamma correction.
Next, by the color difference matrix 18, the color difference signals RY and BY
Field memory 19 and switch 2 after being converted to
4 and 25 are input.

【００２２】フィールドメモリ１９は、スイッチ２１が
ＯＮの時、モードスイッチ２２により設定されたモード
に従ってアドレスコントローラ２０で発生されたアドレ
ス信号および制御信号により動作する。例えば、モード
スイッチ２２がａの位置にあるときは、入力信号をその
まま保持してスチル効果を行う。また、モードスイッチ
２２がｂの位置にあるときは入力信号のうち所定の部分
のみを書き込み、それを補間しながら読み出すことによ
り、画面の拡大を行う。スイッチ２１、２２の出力ＯＮ
／ＯＦＦ、ＭＯＤＥはタイミング信号発生回路４２にも
入力され、ＢＦ、ＢＬＫ、ＳＹＮＣ等の各タイミングパ
ルスのタイミングを調整するのに用いられる。When the switch 21 is ON, the field memory 19 operates according to the address signal and the control signal generated by the address controller 20 according to the mode set by the mode switch 22. For example, when the mode switch 22 is in the position a, the input signal is held as it is and the still effect is performed. Further, when the mode switch 22 is at the position b, only a predetermined part of the input signal is written and read while interpolating it to enlarge the screen. Output ON of switches 21 and 22
/ OFF and MODE are also input to the timing signal generation circuit 42, and are used to adjust the timing of each timing pulse such as BF, BLK, and SYNC.

【００２３】スイッチ２３、２４、２５はスイッチ２１
によって制御され、スイッチ２１がＯＦＦの時は、通常
のモードとなり、それぞれＹ、Ｒ−Ｙ、Ｂ−Ｙをフィー
ルドメモリ１９を介さずに直接接続する。また、スイッ
チ２１がＯＮの時は、フィールドメモリ１９から読み出
した信号を出力する。これらの信号はそれぞれブランキ
ング回路２６、２７、２８において信号ＢＬＫによりブ
ランキング処理され、輝度信号Ｙは、Ｄ／Ａコンバータ
２９によりＤ／Ａ変換された後、加算器３０により同期
信号ＳＹＮＣと加算され、輝度信号Ｙとして出力端子３
１より出力される。The switches 23, 24 and 25 are the switch 21.
When the switch 21 is turned off, the normal mode is set, and Y, RY, and BY are directly connected without using the field memory 19. When the switch 21 is ON, the signal read from the field memory 19 is output. These signals are blanked by the signal BLK in the blanking circuits 26, 27 and 28, respectively, and the luminance signal Y is D / A converted by the D / A converter 29 and then added to the synchronization signal SYNC by the adder 30. Output terminal 3 as a luminance signal Y
It is output from 1.

【００２４】また、Ｒ−Ｙ、Ｂ−Ｙは、変調器３２によ
りサブキャリアＳＣを変調し、変調された信号は、加算
器３３で、ゲート３７においてバーストフラグ信号ＢＦ
によりゲートされたバースト信号と加算される。さらに
Ｄ／Ａコンバータ３４によりＤ／Ａ変換された後、バン
ドパスフィルタ３５により所定の変調色信号帯域が抜き
出され、クロミナンス信号Ｃとして出力端子３６より出
力される。The R-Y and B-Y modulate the subcarrier SC by the modulator 32, and the modulated signal is added by the adder 33 at the gate 37 at the burst flag signal BF.
Is added to the burst signal gated by. Further, after being D / A converted by the D / A converter 34, a predetermined modulated color signal band is extracted by the bandpass filter 35 and output as a chrominance signal C from the output terminal 36.

【００２５】一方、基準振動子３により発生されたクロ
ックは、駆動パルス発生回路２により分周された後、基
準クロックＭＣＬＫとしてタイミング信号発生回路４２
に入力される。タイミング信号発生回路４２は基準クロ
ックＭＣＬＫに基づいて各タイミング信号を発生する。
これと共に水平ドライブパルスＨＤおよび垂直ドライブ
パルスＶＤを発生して駆動パルス発生回路２に入力する
ことによりＣＣＤ１の動作と同期結合するようにしてい
る。On the other hand, the clock generated by the reference oscillator 3 is frequency-divided by the drive pulse generating circuit 2 and then used as the reference clock MCLK by the timing signal generating circuit 42.
Entered in. The timing signal generation circuit 42 generates each timing signal based on the reference clock MCLK.
At the same time, the horizontal drive pulse HD and the vertical drive pulse VD are generated and input to the drive pulse generation circuit 2 so as to be synchronously coupled with the operation of the CCD 1.

【００２６】図２はタイミング信号発生回路４２の実施
例を示すものである。FIG. 2 shows an embodiment of the timing signal generating circuit 42.

【００２７】１０１、１０８は基準クロックＭＣＬＫが
加えられるＨ（水平）カウンタ、１０２、１０９はＶ
（垂直）カウンタ、１０３、１１０はＨデコーダ、１０
４、１１１はＶデコーダ、１０５、１１２は水平、垂直
の複合したＨＶデコーダ、１０６、１１３は遅延回路、
１０７、１１４は所定の値が書き込まれているレジス
タ、１１５は前記スイッチ２１、２２から入力された信
号ＯＮ／ＯＦＦ、ＭＯＤＥの値に応じた制御値を生成す
るデコーダである。101 and 108 are H (horizontal) counters to which a reference clock MCLK is added, and 102 and 109 are V counters.
(Vertical) counters, 103 and 110 are H decoders, 10
4, 111 are V decoders, 105, 112 are horizontal and vertical composite HV decoders, 106, 113 are delay circuits,
Reference numerals 107 and 114 are registers in which predetermined values are written, and 115 is a decoder for generating control values according to the values of the signals ON / OFF and MODE input from the switches 21 and 22.

【００２８】次に上記構成による動作について説明す
る。Next, the operation of the above configuration will be described.

【００２９】Ｈカウンタ１０１は駆動パルス発生回路２
より供給される基準クロックＭＣＬＫを計数し、その計
数値ＨＣＡをＨデコーダ１０３がデコードして各種水平
系パルスを発生する。まず、１水平期間に１回信号ＶＥ
Ｎ１を発生し、この信号ＶＥＮ１をＶカウンタ１０２が
計数し、Ｖデコーダ１０４がこの計数値ＶＣＡをデコー
ドして各種垂直系パルスを発生する。The H counter 101 is a drive pulse generating circuit 2
The reference clock MCLK supplied from the counter is counted, and the count value HCA is decoded by the H decoder 103 to generate various horizontal system pulses. First, the signal VE is generated once in one horizontal period.
N1 is generated, the V counter 102 counts this signal VEN1, and the V decoder 104 decodes this count value VCA to generate various vertical system pulses.

【００３０】また、Ｈデコーダ１０３は信号ＨＤＳを発
生し、Ｖデコーダ１０４は信号ＶＤＳを発生する。これ
らは遅延回路１０６において、レジスタ１０７に設定さ
れている値に応じて遅延され、信号ＨＤ、ＶＤとして駆
動パルス発生回路２に供給される。またＨデコーダ１０
３およびＶデコーダ１０４の各出力の一部がＨＶデコー
ダ１０５に入力されることによりＨＶ複合タイミングパ
ルスである信号ＯＢＰ、ＬＭＢＬＫを発生し、それぞれ
ゲート３９および１Ｈ遅延回路８、９に供給される。Further, the H decoder 103 generates the signal HDS, and the V decoder 104 generates the signal VDS. These are delayed in the delay circuit 106 according to the value set in the register 107, and are supplied to the drive pulse generation circuit 2 as signals HD and VD. Also, the H decoder 10
When a part of each output of 3 and V decoder 104 is input to HV decoder 105, signals OBP and LMBLK which are HV composite timing pulses are generated and supplied to gate 39 and 1H delay circuits 8 and 9, respectively.

【００３１】また、Ｈデコーダ１０３からＨカウンタ１
０８のロードパルスＨＬＯＡＤが発生され、また、Ｖデ
コーダ１０４からはＶカウンタ１０９のロードパルスＶ
ＬＯＡＤが発生される。Ｈカウンタ１０８では、ロード
パルスＶＬＯＡＤが入力されると、デコーダ１１５でス
イッチ２１、２２のＯＮ／ＯＦＦ、ＭＯＤＥの状態に応
じて発生されたＨＳＥＴの値がロードされ、その後、基
準クロックＭＣＬＫを計数する。同様に、Ｖカウンタ１
０９では、ロードパルスＶＬＯＡＤが入力されると、デ
コーダ１１５で発生されたＶＳＥＴの値がロードされ、
その後Ｈカウンタ１０８の計数値ＨＣＢに応じてＨデコ
ーダ１１０で発生された信号ＶＥＮ２を計数する。Further, from the H decoder 103 to the H counter 1
08 load pulse HLOAD is generated, and the V decoder 104 loads the V counter 109 load pulse VLOAD.
LOAD is generated. In the H counter 108, when the load pulse VLOAD is input, the value of HSET generated according to the ON / OFF state of the switches 21 and 22 and the MODE state in the decoder 115 is loaded, and then the reference clock MCLK is counted. . Similarly, V counter 1
In 09, when the load pulse VLOAD is input, the value of VSET generated in the decoder 115 is loaded,
Then, the signal VEN2 generated by the H decoder 110 is counted according to the count value HCB of the H counter 108.

【００３２】Ｈカウンタ１０８、Ｖカウンタ１０９の計
数値ＨＣＢ、ＶＣＢはそれぞれＨデコーダ１１０、Ｖデ
コーダ１１１に入力され、それらの出力は、ＨＶデコー
ダ１１２に入力され、ＨＶ複合タイミングパルスである
信号ＢＦ、ＢＬＫ、ＳＹＮＣＳを生成する。信号ＢＦ、
ＢＬＫはそれぞれ、ゲート３７、ブランキング回路２
６、２７、２８に供給される。また、信号ＳＹＮＣＳは
遅延回路１１３により、レジスタ１１４に設定された値
に応じて遅延された後、加算器３３に供給される。Count values HCB and VCB of the H counter 108 and V counter 109 are input to an H decoder 110 and a V decoder 111, respectively, and their outputs are input to an HV decoder 112, and a signal BF which is an HV composite timing pulse, Generate BLK and SYNCS. Signal BF,
BLK is a gate 37 and a blanking circuit 2 respectively.
6, 27, 28. Further, the signal SYNCS is delayed by the delay circuit 113 according to the value set in the register 114 and then supplied to the adder 33.

【００３３】レジスタ１０７、１１４には通常所定の値
が書き込まれているが、撮像素子１やバンドパスフィル
タ３５を交換した際などに、タイミングのずれが生じた
場合、調整によって値を書き換えることにより、タイミ
ングのずれを補正することができるように成されてい
る。Although predetermined values are normally written in the registers 107 and 114, if a timing shift occurs when the image pickup device 1 or the bandpass filter 35 is replaced, the values can be rewritten by adjustment. , The timing shift can be corrected.

【００３４】図３は上述した動作の一部を説明するタイ
ミングチャート図である。FIG. 3 is a timing chart for explaining a part of the above operation.

【００３５】（ａ）は水平ドライブパルスＨＤを示す。(A) shows the horizontal drive pulse HD.

【００３６】（ｂ）はスイッチ２１がＯＦＦの時のスイ
ッチ２３の出力を示す。(B) shows the output of the switch 23 when the switch 21 is off.

【００３７】（ｃ）はスイッチ２１がＯＮ、スイッチ２
２がｂの位置、つまり画面を拡大するモードの時のスイ
ッチ２３の出力を示す。（ｂ）におけるＡからＢまでの
範囲が、（ｃ）ではＣからＤに拡大されている。この
時、（ｂ）におけるＡの位置の信号がフィールドメモリ
１９に書き込まれてから（ｃ）の信号を取り出すため
に、ＥからＣまでの時間遅れが生ずる。In (c), the switch 21 is ON and the switch 2 is
2 shows the position of b, that is, the output of the switch 23 in the mode of enlarging the screen. The range from A to B in (b) is expanded from C to D in (c). At this time, there is a time delay from E to C because the signal at position A in FIG. 7B is written in the field memory 19 and the signal in FIG.

【００３８】（ｄ）は（ｂ）の動作における同期信号Ｓ
ＹＮＣ（ここでは、水平同期信号）を示す。(D) is the synchronization signal S in the operation of (b)
YNC (here, a horizontal synchronizing signal) is shown.

【００３９】（ｅ）は（ｃ）の拡大動作時における同期
信号ＳＹＮＣを示す。上述のＥからＣまでの時間遅れ分
だけ同期信号の位置がずれている。(E) shows the synchronizing signal SYNC during the expanding operation of (c). The position of the synchronization signal is displaced by the time delay from E to C described above.

【００４０】図４はテレビジョン画面を示したもので、
外枠Ｆが通常の画面サイズ、斜線が施してある内枠Ｇ
は、上述の画面拡大時の拡大するもとになる画面サイズ
を示している。通常の画面の垂直方向の開始位置Ｈに対
し、拡大時はＩの位置より始まるため、垂直同期信号の
位置をＨ−Ｉの分だけずらす。FIG. 4 shows a television screen.
The outer frame F has a normal screen size, and the inner frame G has diagonal lines.
Indicates the screen size that is the basis of the above-mentioned screen enlargement. Since the start position H in the vertical direction of the normal screen starts from the position I during enlargement, the position of the vertical synchronizing signal is shifted by the amount of H-I.

【００４１】これらのモードによる信号のタイミングの
ずれに応じた所定の値ＶＳＥＴ、ＨＳＥＴをデコーダ１
１５で発生し、その値がＨカウンタ１０８、Ｖカウンタ
１０９にロードされることにより、モードに応じた適切
なタイミングパルス、ＢＬＫ、ＢＦ、ＳＹＮＣ等を生成
することができる。Decoders 1 are provided with predetermined values VSET and HSET corresponding to the timing deviation of signals in these modes.
15 is generated and its value is loaded into the H counter 108 and the V counter 109, so that an appropriate timing pulse, BLK, BF, SYNC, etc. according to the mode can be generated.

【００４２】なお、実施例中フィールドメモリ１９は、
ラインメモリを用いて、水平方向のみの処理を行う場合
も、同様に実施できる。The field memory 19 in the embodiment is
Similar processing can be performed when processing is performed only in the horizontal direction using the line memory.

【００４３】[0043]

【発明の効果】第１の発明によれば、フィールドメモリ
から読み出された特殊効果のための信号と通常の信号と
を切換え選択し、後の処理に必要なタイミング信号のタ
イミング変更手段を設けることにより、スチル、拡大な
どの特殊効果をオン、オフしても、信号のタイミングの
ずれを簡易な構成で補正することができ、これによって
小型高密度な撮像装置が構成できる効果が得られる。ま
た、第２の発明によれば、水平、垂直の同期信号及び駆
動パルスの遅延量を可変するように構成したので、例え
ば撮像素子やバンドパスフィルタなど回路の一部の部品
を取り替えたときに生ずるタイミングのずれも、レジス
タ等の値を書き換えることにより、簡単な構成で容易に
調整可能となり、複雑な調整機構を必要としない等の効
果が得られる。According to the first aspect of the present invention, the timing changing means for the timing signal necessary for the subsequent processing is provided by switching and selecting the signal for the special effect read from the field memory and the normal signal. As a result, even if a special effect such as still or enlargement is turned on or off, it is possible to correct the signal timing deviation with a simple configuration, and thus an effect that a compact and high-density image pickup device can be configured can be obtained. Further, according to the second aspect of the invention, since the horizontal and vertical synchronizing signals and the delay amount of the drive pulse are variable, for example, when a part of the circuit such as an image sensor or a bandpass filter is replaced. The generated timing deviation can be easily adjusted with a simple configuration by rewriting the value of a register or the like, and an effect that a complicated adjusting mechanism is not required can be obtained.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図２】本発明の実施例によるタイミング信号発生回路
のブロック図である。FIG. 2 is a block diagram of a timing signal generating circuit according to an embodiment of the present invention.

【図３】本発明の実施例の動作説明のためのタイミング
チャートである。FIG. 3 is a timing chart for explaining the operation of the embodiment of the present invention.

【図４】画面の拡大を説明するための構成図である。FIG. 4 is a configuration diagram for explaining screen enlargement.

【符号の説明】[Explanation of symbols]

１ 撮像素子 ６ 映像信号処理集積回路 １９ フィールドメモリ ２０ スイッチ ２２ モードスイッチ ２３、２４、２５ スイッチ ４２ タイミング信号発生回路 １０６ 遅延回路 １０７ レジスタ １０８ Ｈカウンタ １０９ Ｖカウンタ １１３ 遅延回路 １１４ レジスタ １１５ デコーダ 1 image sensor 6 video signal processing integrated circuit 19 field memory 20 switch 22 mode switch 23, 24, 25 switch 42 timing signal generating circuit 106 delay circuit 107 register 108 H counter 109 V counter 113 delay circuit 114 register 115 decoder

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 撮像素子から得られる撮像信号を処理す
る映像信号処理回路と、 上記映像信号処理回路において処理途中の所定期間分の
信号を記憶するメモリと、 上記メモリを制御するアドレスコントローラと、 上記アドレスコントローラの動作モードを選択するモー
ド選択手段と、 上記処理途中の信号と上記メモリから読み出された信号
とを切換え選択して上記映像信号処理回路における上記
処理途中以後の信号処理部に供給する切換スイッチと、 上記映像信号処理回路の処理に必要な各種タイミング信
号を発生するタイミング信号発生回路と、 上記タイミング信号発生回路で発生される各種タイミン
グ信号のうち上記信号処理部に供給されるタイミング信
号のタイミングを上記モード選択手段で選択された動作
モードに応じて変更するタイミング変更手段とを具備し
て成る撮像装置。1. A video signal processing circuit for processing an image pickup signal obtained from an image pickup device, a memory for storing a signal for a predetermined period during processing in the video signal processing circuit, and an address controller for controlling the memory. A mode selecting means for selecting an operation mode of the address controller, a signal during the processing and a signal read out from the memory are selectively selected and supplied to the signal processing unit after the processing in the video signal processing circuit. Selector switch, a timing signal generating circuit for generating various timing signals necessary for the processing of the video signal processing circuit, and a timing supplied to the signal processing unit among various timing signals generated by the timing signal generating circuit. The signal timing is changed according to the operation mode selected by the mode selection means. An imaging device comprising a timing changing means. 【請求項２】 撮像素子から得られる撮像信号を処理す
る映像信号処理回路と、 上記映像信号処理回路の処理に必要な各種タイミング信
号を発生するタイミング信号発生回路と、 上記タイミング信号発生回路で発生される各種タイミン
グ信号のうち水平、垂直同期信号及び水平、垂直駆動パ
ルスをそれぞれ遅延させる遅延回路と、 上記各遅延回路の遅延量を設定する設定手段とを具備し
て成る撮像装置。2. A video signal processing circuit for processing an image pickup signal obtained from an image pickup device, a timing signal generation circuit for generating various timing signals necessary for the processing of the video signal processing circuit, and a timing signal generation circuit for generating the timing signal. Of the various timing signals to be output, each of which includes a delay circuit that delays a horizontal and vertical synchronization signal and a horizontal and vertical drive pulse, and a setting unit that sets a delay amount of each delay circuit.