JPH06197024A - 変調方法、変調装置及び復調装置 - Google Patents
変調方法、変調装置及び復調装置Info
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- JPH06197024A JPH06197024A JP5134287A JP13428793A JPH06197024A JP H06197024 A JPH06197024 A JP H06197024A JP 5134287 A JP5134287 A JP 5134287A JP 13428793 A JP13428793 A JP 13428793A JP H06197024 A JPH06197024 A JP H06197024A
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- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4915—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using pattern inversion or substitution
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Abstract
(57)【要約】
【構成】 符号化回路１１は、入力データ系列を伝送に
適した符号系列Ａに変換する。パターン発生回路１２
は、所定の長さのパターンを変調符号の低域カットオフ
周波数に反比例した所定間隔で発生する。パターン挿入
回路１３は、符号系列Ａにパターンを所定間隔で挿入す
る。変調回路１４は、パターンが挿入された符号系列Ｂ
をＮＲＺＩ変調して出力する。タイミング管理回路１５
は、パターン挿入回路１３等を制御する。 【効果】 挿入したパターンにより変調符号のＤＳＶを
制御することができると共に、冗長度の増加を必要最小
限に抑えて、伝送系の要求する仕様にＤＳＶ制御特性を
適合させることができる。
適した符号系列Ａに変換する。パターン発生回路１２
は、所定の長さのパターンを変調符号の低域カットオフ
周波数に反比例した所定間隔で発生する。パターン挿入
回路１３は、符号系列Ａにパターンを所定間隔で挿入す
る。変調回路１４は、パターンが挿入された符号系列Ｂ
をＮＲＺＩ変調して出力する。タイミング管理回路１５
は、パターン挿入回路１３等を制御する。 【効果】 挿入したパターンにより変調符号のＤＳＶを
制御することができると共に、冗長度の増加を必要最小
限に抑えて、伝送系の要求する仕様にＤＳＶ制御特性を
適合させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、変調方法、変調装置及
び復調装置に関し、データを伝送したり、記録媒体に記
録する際に、伝送（記録）に適した変調を施した変調符
号のＤＳＶを向上させるものである。
び復調装置に関し、データを伝送したり、記録媒体に記
録する際に、伝送（記録）に適した変調を施した変調符
号のＤＳＶを向上させるものである。
【０００２】
【従来の技術】データを伝送したり、例えば磁気テー
プ、磁気ディスク、光ディスク等の記録媒体に記録する
際に、データに伝送（記録）に適した符号化処理、変調
処理を施し、得られる変調符号を伝送するようになって
いる。とことで、再生時において、例えば再生信号を２
値化（ディジタル化）する際の基準レベルのふらつきに
起因したエラーが発生しないようにするため、あるいは
例えばディスク装置の所謂サーボ制御におけるトラッキ
ングエラー信号等の各種のエラー信号に変動が生じない
ようにするためには、変調符号に直流成分が含まれない
ようにすることが必要である。
プ、磁気ディスク、光ディスク等の記録媒体に記録する
際に、データに伝送（記録）に適した符号化処理、変調
処理を施し、得られる変調符号を伝送するようになって
いる。とことで、再生時において、例えば再生信号を２
値化（ディジタル化）する際の基準レベルのふらつきに
起因したエラーが発生しないようにするため、あるいは
例えばディスク装置の所謂サーボ制御におけるトラッキ
ングエラー信号等の各種のエラー信号に変動が生じない
ようにするためには、変調符号に直流成分が含まれない
ようにすることが必要である。
【０００３】データのシンボル「１」、「０」をそれぞ
れ＋１、−１とし、変調符号系列の開始時点からのシン
ボルの総和である所謂ＤＳＶ(Digital Sum Value）は、
上述の直流成分の評価の目安であり、ＤＳＶの絶対値が
小さいと、直流成分又は低域成分が少ないことを表して
いる。
れ＋１、−１とし、変調符号系列の開始時点からのシン
ボルの総和である所謂ＤＳＶ(Digital Sum Value）は、
上述の直流成分の評価の目安であり、ＤＳＶの絶対値が
小さいと、直流成分又は低域成分が少ないことを表して
いる。
【０００４】したがって、ディジタル・オーディオ・テ
ープレコーダ（ＤＡＴ）で採用されている８−１０変
換、コンパクトディスク（ＣＤ）プレーヤで採用されて
いるＥＦＭ(Eight to Fourteen Modulation)、磁気ディ
スク装置で採用されているＭｉｌｌｅｒ2 (Miller squa
re）等の変調では、例えば所謂マーク間(mark positio
n) 変調であるＮＲＺ(Non Return to Zero)やマーク長
(mark length）変調であるＮＲＺＩ(Non Return to Zer
o Inverted) を施した後のＤＳＶの絶対値を小さくする
ＤＳＶ制御が行われている。
ープレコーダ（ＤＡＴ）で採用されている８−１０変
換、コンパクトディスク（ＣＤ）プレーヤで採用されて
いるＥＦＭ(Eight to Fourteen Modulation)、磁気ディ
スク装置で採用されているＭｉｌｌｅｒ2 (Miller squa
re）等の変調では、例えば所謂マーク間(mark positio
n) 変調であるＮＲＺ(Non Return to Zero)やマーク長
(mark length）変調であるＮＲＺＩ(Non Return to Zer
o Inverted) を施した後のＤＳＶの絶対値を小さくする
ＤＳＶ制御が行われている。
【０００５】
【発明が解決しようとする課題】換言すると、これらの
変調ではＤＳＶ制御特性が一意的に決定されており、Ｄ
ＳＶ制御特性を伝送系（あるいは記録系と再生系）の要
求する仕様に適合させることが困難であった。例えば伝
送系の仕様を満足しなかったり、逆に伝送系の仕様以上
のＤＳＶ制御特性を有する、すなわち余分な冗長を有す
ることになってしまうという問題があった。
変調ではＤＳＶ制御特性が一意的に決定されており、Ｄ
ＳＶ制御特性を伝送系（あるいは記録系と再生系）の要
求する仕様に適合させることが困難であった。例えば伝
送系の仕様を満足しなかったり、逆に伝送系の仕様以上
のＤＳＶ制御特性を有する、すなわち余分な冗長を有す
ることになってしまうという問題があった。
【０００６】一方、一般的な符号、例えば「０」の最小
ラン(run) をｄとし、最大ランをｋとする所謂（ｄ，
ｋ；ｍ，ｎ；ｒ）符号（ｒ＝１のとき固定長符号、ｒ≠
１のとき可変長符号）では、ＤＳＶ制御は考慮されてお
らず、上述のような直流成分に起因したエラーが発生す
る等の虞れがある。また、ＤＳＶ制御特性を考慮した符
号設計を行うことも可能であるが、制約項目が増え、冗
長度が増加する等の問題がある。
ラン(run) をｄとし、最大ランをｋとする所謂（ｄ，
ｋ；ｍ，ｎ；ｒ）符号（ｒ＝１のとき固定長符号、ｒ≠
１のとき可変長符号）では、ＤＳＶ制御は考慮されてお
らず、上述のような直流成分に起因したエラーが発生す
る等の虞れがある。また、ＤＳＶ制御特性を考慮した符
号設計を行うことも可能であるが、制約項目が増え、冗
長度が増加する等の問題がある。
【０００７】本発明は、上述の問題点に鑑み、ＤＳＶ制
御が考慮されていない符号に対して、冗長度の増加を必
要最小限に抑えて、伝送系が要求する仕様に適合したＤ
ＳＶ制御を行うことができる変調方法、変調装置及び復
号装置を提供することを目的としている。
御が考慮されていない符号に対して、冗長度の増加を必
要最小限に抑えて、伝送系が要求する仕様に適合したＤ
ＳＶ制御を行うことができる変調方法、変調装置及び復
号装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明に係る第１の変調方法は、符号系列に所定
の長さのパターンを所定間隔で挿入し、パターンが挿入
された符号系列をＮＲＺＩ変調して、ＤＳＶ制御された
変調符号を出力することを特徴とする。
めに、本発明に係る第１の変調方法は、符号系列に所定
の長さのパターンを所定間隔で挿入し、パターンが挿入
された符号系列をＮＲＺＩ変調して、ＤＳＶ制御された
変調符号を出力することを特徴とする。
【０００９】また、本発明に係る第２の変調方法は、
（ｄ，ｋ）符号系列に２（ｄ＋１）ビットの長さを有す
るパターンを所定間隔で挿入し、パターンが挿入された
（ｄ，ｋ）符号系列をＮＲＺＩ変調して、ＤＳＶ制御さ
れた変調符号を出力することを特徴とする。
（ｄ，ｋ）符号系列に２（ｄ＋１）ビットの長さを有す
るパターンを所定間隔で挿入し、パターンが挿入された
（ｄ，ｋ）符号系列をＮＲＺＩ変調して、ＤＳＶ制御さ
れた変調符号を出力することを特徴とする。
【００１０】また、本発明に係る第３の変調方法は、第
１又は第２の変調方法において、所定間隔が、変調符号
の低域カットオフ周波数に反比例した値であることを特
徴とする。
１又は第２の変調方法において、所定間隔が、変調符号
の低域カットオフ周波数に反比例した値であることを特
徴とする。
【００１１】また、本発明に係る第４の変調方法は、第
１又は第２の変調方法において、パターンが、１の数が
０、１、２の３種類のパターンであることを特徴とす
る。
１又は第２の変調方法において、パターンが、１の数が
０、１、２の３種類のパターンであることを特徴とす
る。
【００１２】また、本発明に係る第５の変調方法は、第
３の変調方法において、パターンが、１の数が０、１、
２の３種類のパターンであることを特徴とする。
３の変調方法において、パターンが、１の数が０、１、
２の３種類のパターンであることを特徴とする。
【００１３】また、本発明に係る第６の変調方法は、第
４の変調方法において、今回挿入するパターン以前のＤ
ＳＶと、今回挿入するパターンと次に挿入するパターン
間の符号系列のＤＳＶとを加算し、加算値の絶対値が小
さくなるように３種類のパターンのうちの１つを選択し
て挿入することを特徴とする。
４の変調方法において、今回挿入するパターン以前のＤ
ＳＶと、今回挿入するパターンと次に挿入するパターン
間の符号系列のＤＳＶとを加算し、加算値の絶対値が小
さくなるように３種類のパターンのうちの１つを選択し
て挿入することを特徴とする。
【００１４】また、本発明に係る第７の変調方法は、第
５の変調方法において、今回挿入するパターン以前のＤ
ＳＶと、今回挿入するパターンと次に挿入するパターン
間の符号系列のＤＳＶとを加算し、加算値の絶対値が小
さくなるように３種類のパターンのうちの１つを選択し
て挿入することを特徴とする。
５の変調方法において、今回挿入するパターン以前のＤ
ＳＶと、今回挿入するパターンと次に挿入するパターン
間の符号系列のＤＳＶとを加算し、加算値の絶対値が小
さくなるように３種類のパターンのうちの１つを選択し
て挿入することを特徴とする。
【００１５】また、本発明に係る第１の変調装置は、符
号系列に所定の長さのパターンを所定間隔で挿入するパ
ターン挿入手段と、パターン挿入手段からのパターンが
挿入された符号系列をＮＲＺＩ変調する変調手段とを備
え、変調手段からＤＳＶ制御された変調符号を出力する
ことを特徴とする。
号系列に所定の長さのパターンを所定間隔で挿入するパ
ターン挿入手段と、パターン挿入手段からのパターンが
挿入された符号系列をＮＲＺＩ変調する変調手段とを備
え、変調手段からＤＳＶ制御された変調符号を出力する
ことを特徴とする。
【００１６】また、本発明に係る第２の変調装置は、
（ｄ，ｋ）符号系列に２（ｄ＋１）ビットの長さを有す
るパターンを所定間隔で挿入するパターン挿入手段と、
パターン挿入手段からのパターンが挿入された（ｄ，
ｋ）符号系列をＮＲＺＩ変調する変調手段とを備え、変
調手段からＤＳＶ制御された変調符号を出力することを
特徴とする。
（ｄ，ｋ）符号系列に２（ｄ＋１）ビットの長さを有す
るパターンを所定間隔で挿入するパターン挿入手段と、
パターン挿入手段からのパターンが挿入された（ｄ，
ｋ）符号系列をＮＲＺＩ変調する変調手段とを備え、変
調手段からＤＳＶ制御された変調符号を出力することを
特徴とする。
【００１７】また、本発明に係る第３の変調装置は、第
１又は第２の変調装置において、パターン挿入手段が、
変調符号の低域カットオフ周波数に反比例した所定間隔
でパターンを挿入することを特徴とする。
１又は第２の変調装置において、パターン挿入手段が、
変調符号の低域カットオフ周波数に反比例した所定間隔
でパターンを挿入することを特徴とする。
【００１８】また、本発明に係る第４の変調装置は、第
１又は第２の変調装置において、パターン挿入手段が、
１の数が０、１、２の３種類のパターンのうちの１つを
選択して挿入することを特徴とする。
１又は第２の変調装置において、パターン挿入手段が、
１の数が０、１、２の３種類のパターンのうちの１つを
選択して挿入することを特徴とする。
【００１９】また、本発明に係る第５の変調装置は、第
３の変調装置において、パターン挿入手段が、１の数が
０、１、２の３種類のパターンのうちの１つを選択して
挿入することを特徴とする。
３の変調装置において、パターン挿入手段が、１の数が
０、１、２の３種類のパターンのうちの１つを選択して
挿入することを特徴とする。
【００２０】また、本発明に係る第６の変調装置は、第
４の変調装置において、今回挿入するパターン以前のＤ
ＳＶと、今回挿入するパターンと次に挿入するパターン
間の符号系列のＤＳＶとを加算し、加算値の絶対値が小
さくなるように３種類のパターンのうちの１つを選択し
て挿入するようにパターン挿入手段を制御する制御手段
を備えることを特徴とする。
４の変調装置において、今回挿入するパターン以前のＤ
ＳＶと、今回挿入するパターンと次に挿入するパターン
間の符号系列のＤＳＶとを加算し、加算値の絶対値が小
さくなるように３種類のパターンのうちの１つを選択し
て挿入するようにパターン挿入手段を制御する制御手段
を備えることを特徴とする。
【００２１】また、本発明に係る第７の変調装置は、第
５の変調装置において、今回挿入するパターン以前のＤ
ＳＶと、今回挿入するパターンと次に挿入するパターン
間の符号系列のＤＳＶとを加算し、加算値の絶対値が小
さくなるように３種類のパターンのうちの１つを選択し
て挿入するようにパターン挿入手段を制御する制御手段
を備えることを特徴とする。
５の変調装置において、今回挿入するパターン以前のＤ
ＳＶと、今回挿入するパターンと次に挿入するパターン
間の符号系列のＤＳＶとを加算し、加算値の絶対値が小
さくなるように３種類のパターンのうちの１つを選択し
て挿入するようにパターン挿入手段を制御する制御手段
を備えることを特徴とする。
【００２２】また、本発明に係る復調装置は、所定の長
さのパターンを所定間隔で挿入した後に、ＮＲＺＩ変調
し、ＤＳＶ制御された変調符号が供給され、この変調符
号をＮＲＺＩ復調して、パターンが挿入された符号系列
を再生する復調手段と、復調手段からのパターンが挿入
された符号系列からパターンを除去して、元の符号系列
を再生するパターン除去手段とを備えることを特徴とす
る。
さのパターンを所定間隔で挿入した後に、ＮＲＺＩ変調
し、ＤＳＶ制御された変調符号が供給され、この変調符
号をＮＲＺＩ復調して、パターンが挿入された符号系列
を再生する復調手段と、復調手段からのパターンが挿入
された符号系列からパターンを除去して、元の符号系列
を再生するパターン除去手段とを備えることを特徴とす
る。
【００２３】また、本発明に係る第８の変調方法は、
（ｄ，ｋ）符号系列に２（ｄ＋１）ビットの長さを有す
るパターンを所定間隔で挿入し、パターンが挿入された
（ｄ，ｋ）符号系列をＮＲＺＩ変調して、ＤＳＶ制御さ
れた変調符号を出力する際に、パターンが挿入される前
後のｄ＋１ビットに基づいて、パターンを決定すること
を特徴とする。
（ｄ，ｋ）符号系列に２（ｄ＋１）ビットの長さを有す
るパターンを所定間隔で挿入し、パターンが挿入された
（ｄ，ｋ）符号系列をＮＲＺＩ変調して、ＤＳＶ制御さ
れた変調符号を出力する際に、パターンが挿入される前
後のｄ＋１ビットに基づいて、パターンを決定すること
を特徴とする。
【００２４】また、本発明に係る第９の変調方法は、第
８の変調方法において、パターンが挿入される直前のｄ
＋１ビットに１が含まれず、直後のｄ＋１ビットに１が
含まれるときは、直後のｄ＋１ビットを用いてパターン
を決定し、直前のｄ＋１ビットに１が含まれ、直後のｄ
＋１ビットに１が含まれないときは、直前のｄ＋１ビッ
トを用いてパターンを決定することを特徴とする。
８の変調方法において、パターンが挿入される直前のｄ
＋１ビットに１が含まれず、直後のｄ＋１ビットに１が
含まれるときは、直後のｄ＋１ビットを用いてパターン
を決定し、直前のｄ＋１ビットに１が含まれ、直後のｄ
＋１ビットに１が含まれないときは、直前のｄ＋１ビッ
トを用いてパターンを決定することを特徴とする。
【００２５】また、本発明に係る第１０の変調方法は、
第８又は第９の変調方法において、パターンが挿入され
る直前及び直後のｄ＋１ビットに１が含まれないとき
は、パターンを、最下位ビットを第１ビットとしたとき
の第ｄ＋１ビットのみを１とした第１の反転パターン、
又は１を２つ含むと共に、（ｄ，ｋ）符号の符号則を満
足する第１の非反転パターンとし、直前のｄ＋１ビット
に１が含まれず、直後のｄ＋１ビットに１が含まれると
きは、パターンを、上位ｄ＋１ビットが直後のｄ＋１ビ
ットであって、下位ｄ＋１ビットが全て０である第２の
反転パターン、又は直後のｄ＋１ビットが連続した第２
の非反転パターンとし、直前のｄ＋１ビットに１が含ま
れ、直後のｄ＋１ビットに１が含まれないときは、パタ
ーンを、上位ｄ＋１ビットが全て０であって、下位ｄ＋
１ビットが直前のｄ＋１ビットである第３の反転パター
ン、又は直前のｄ＋１ビットが連続した第３の非反転パ
ターンとし、直前及び直後のｄ＋１ビットにそれぞれ１
が含まれるときは、パターンを、第１の反転パターン、
又は直前のｄ＋１ビットと直後のｄ＋１ビットが連続し
た第４の非反転パターンとすることを特徴とする。
第８又は第９の変調方法において、パターンが挿入され
る直前及び直後のｄ＋１ビットに１が含まれないとき
は、パターンを、最下位ビットを第１ビットとしたとき
の第ｄ＋１ビットのみを１とした第１の反転パターン、
又は１を２つ含むと共に、（ｄ，ｋ）符号の符号則を満
足する第１の非反転パターンとし、直前のｄ＋１ビット
に１が含まれず、直後のｄ＋１ビットに１が含まれると
きは、パターンを、上位ｄ＋１ビットが直後のｄ＋１ビ
ットであって、下位ｄ＋１ビットが全て０である第２の
反転パターン、又は直後のｄ＋１ビットが連続した第２
の非反転パターンとし、直前のｄ＋１ビットに１が含ま
れ、直後のｄ＋１ビットに１が含まれないときは、パタ
ーンを、上位ｄ＋１ビットが全て０であって、下位ｄ＋
１ビットが直前のｄ＋１ビットである第３の反転パター
ン、又は直前のｄ＋１ビットが連続した第３の非反転パ
ターンとし、直前及び直後のｄ＋１ビットにそれぞれ１
が含まれるときは、パターンを、第１の反転パターン、
又は直前のｄ＋１ビットと直後のｄ＋１ビットが連続し
た第４の非反転パターンとすることを特徴とする。
【００２６】また、本発明に係る第１１の変調方法は、
第１０の変調方法において、２ｄ＜ｋ＜２（２ｄ＋１）
が成立するときは、第４の非反転パターンを、パターン
が挿入される前後のｄ／２ビット（ｄが偶数）又は（ｄ
＋１）／２ビット（ｄが奇数）に基づいて決定すること
を特徴とする。
第１０の変調方法において、２ｄ＜ｋ＜２（２ｄ＋１）
が成立するときは、第４の非反転パターンを、パターン
が挿入される前後のｄ／２ビット（ｄが偶数）又は（ｄ
＋１）／２ビット（ｄが奇数）に基づいて決定すること
を特徴とする。
【００２７】また、本発明に係る第１２の変調方法は、
第１０又は第１１の変調方法において、今回挿入するパ
ターン以前のＤＳＶと、今回挿入するパターンと次に挿
入するパターン間の符号系列のＤＳＶとを加算し、加算
値の絶対値が小さくなるように反転パターン又は非反転
パターンを選択することを特徴とする。
第１０又は第１１の変調方法において、今回挿入するパ
ターン以前のＤＳＶと、今回挿入するパターンと次に挿
入するパターン間の符号系列のＤＳＶとを加算し、加算
値の絶対値が小さくなるように反転パターン又は非反転
パターンを選択することを特徴とする。
【００２８】
【作用】第１の変調方法では、符号系列に所定の長さの
パターンを所定間隔で挿入した後、ＮＲＺＩ変調して、
ＤＳＶ制御された変調符号を出力する。
パターンを所定間隔で挿入した後、ＮＲＺＩ変調して、
ＤＳＶ制御された変調符号を出力する。
【００２９】また、第２の変調方法では、（ｄ，ｋ）符
号系列に２（ｄ＋１）ビットの長さを有するパターンを
所定間隔で挿入した後、ＮＲＺＩ変調して、ＤＳＶ制御
された変調符号を出力する。
号系列に２（ｄ＋１）ビットの長さを有するパターンを
所定間隔で挿入した後、ＮＲＺＩ変調して、ＤＳＶ制御
された変調符号を出力する。
【００３０】また、第３の変調方法では、第１又は第２
の変調方法において、所定間隔を変調符号の低域カット
オフ周波数に反比例した値とする。
の変調方法において、所定間隔を変調符号の低域カット
オフ周波数に反比例した値とする。
【００３１】また、第４の変調方法では、第１又は第２
の変調方法において、パターンを１の数が０、１、２の
３種類のパターンとする。
の変調方法において、パターンを１の数が０、１、２の
３種類のパターンとする。
【００３２】また、第５の変調方法では、第３の変調方
法において、パターンを１の数が０、１、２の３種類の
パターンとする。
法において、パターンを１の数が０、１、２の３種類の
パターンとする。
【００３３】また、第６の変調方法では、第４の変調方
法において、今回挿入するパターン以前のＤＳＶと、今
回挿入するパターンと次に挿入するパターン間の符号系
列のＤＳＶとを加算し、加算値の絶対値が小さくなるよ
うに３種類のパターンのうちの１つを選択して挿入す
る。
法において、今回挿入するパターン以前のＤＳＶと、今
回挿入するパターンと次に挿入するパターン間の符号系
列のＤＳＶとを加算し、加算値の絶対値が小さくなるよ
うに３種類のパターンのうちの１つを選択して挿入す
る。
【００３４】また、第７の変調方法では、第５の変調方
法において、今回挿入するパターン以前のＤＳＶと、今
回挿入するパターンと次に挿入するパターン間の符号系
列のＤＳＶとを加算し、加算値の絶対値が小さくなるよ
うに３種類のパターンのうちの１つを選択して挿入す
る。
法において、今回挿入するパターン以前のＤＳＶと、今
回挿入するパターンと次に挿入するパターン間の符号系
列のＤＳＶとを加算し、加算値の絶対値が小さくなるよ
うに３種類のパターンのうちの１つを選択して挿入す
る。
【００３５】第１の変調装置では、符号系列に所定の長
さのパターンを所定間隔で挿入した後、ＮＲＺＩ変調し
て、ＤＳＶ制御された変調符号を出力する。
さのパターンを所定間隔で挿入した後、ＮＲＺＩ変調し
て、ＤＳＶ制御された変調符号を出力する。
【００３６】また、第２の変調装置では、（ｄ，ｋ）符
号系列に２（ｄ＋１）ビットの長さを有するパターンを
所定間隔で挿入した後、ＮＲＺＩ変調して、ＤＳＶ制御
された変調符号を出力する。
号系列に２（ｄ＋１）ビットの長さを有するパターンを
所定間隔で挿入した後、ＮＲＺＩ変調して、ＤＳＶ制御
された変調符号を出力する。
【００３７】また、第３の変調装置では、第１又は第２
の変調装置において、所定間隔を変調符号の低域カット
オフ周波数に反比例した値とする。
の変調装置において、所定間隔を変調符号の低域カット
オフ周波数に反比例した値とする。
【００３８】また、第４の変調装置では、第１又は第２
の変調装置において、パターンを１の数が０、１、２の
３種類のパターンとする。
の変調装置において、パターンを１の数が０、１、２の
３種類のパターンとする。
【００３９】また、第５の変調装置では、第３の変調装
置において、パターンを１の数が０、１、２の３種類の
パターンとする。
置において、パターンを１の数が０、１、２の３種類の
パターンとする。
【００４０】また、第６の変調装置では、第４の変調装
置において、今回挿入するパターン以前のＤＳＶと、今
回挿入するパターンと次に挿入するパターン間の符号系
列のＤＳＶとを加算し、加算値の絶対値が小さくなるよ
うに３種類のパターンのうちの１つを選択して挿入す
る。
置において、今回挿入するパターン以前のＤＳＶと、今
回挿入するパターンと次に挿入するパターン間の符号系
列のＤＳＶとを加算し、加算値の絶対値が小さくなるよ
うに３種類のパターンのうちの１つを選択して挿入す
る。
【００４１】また、第７の変調装置では、第５の変調装
置において、今回挿入するパターン以前のＤＳＶと、今
回挿入するパターンと次に挿入するパターン間の符号系
列のＤＳＶとを加算し、加算値の絶対値が小さくなるよ
うに３種類のパターンのうちの１つを選択して挿入す
る。
置において、今回挿入するパターン以前のＤＳＶと、今
回挿入するパターンと次に挿入するパターン間の符号系
列のＤＳＶとを加算し、加算値の絶対値が小さくなるよ
うに３種類のパターンのうちの１つを選択して挿入す
る。
【００４２】また、復調装置では、変調符号をＮＲＺＩ
復調してパターンが挿入された符号系列を再生し、パタ
ーンが挿入された符号系列からパターンを除去して元の
符号系列を再生する。
復調してパターンが挿入された符号系列を再生し、パタ
ーンが挿入された符号系列からパターンを除去して元の
符号系列を再生する。
【００４３】また、第８の変調方法では、（ｄ，ｋ）符
号系列に２（ｄ＋１）ビットの長さを有するパターンを
所定間隔で挿入した後、ＮＲＺＩ変調して、ＤＳＶ制御
された変調符号を出力する際に、パターンが挿入される
前後のｄ＋１ビットに基づいて、パターンを決定する。
号系列に２（ｄ＋１）ビットの長さを有するパターンを
所定間隔で挿入した後、ＮＲＺＩ変調して、ＤＳＶ制御
された変調符号を出力する際に、パターンが挿入される
前後のｄ＋１ビットに基づいて、パターンを決定する。
【００４４】また、第９の変調方法では、第８の変調方
法において、パターンが挿入される直前のｄ＋１ビット
に１が含まれず、直後のｄ＋１ビットに１が含まれると
きは、直後のｄ＋１ビットを用いてパターンを決定し、
直前のｄ＋１ビットに１が含まれ、直後のｄ＋１ビット
に１が含まれないときは、直前のｄ＋１ビットを用いて
パターンを決定する。
法において、パターンが挿入される直前のｄ＋１ビット
に１が含まれず、直後のｄ＋１ビットに１が含まれると
きは、直後のｄ＋１ビットを用いてパターンを決定し、
直前のｄ＋１ビットに１が含まれ、直後のｄ＋１ビット
に１が含まれないときは、直前のｄ＋１ビットを用いて
パターンを決定する。
【００４５】また、第１０の変調方法では、第８又は第
９の変調方法において、パターンが挿入される直前及び
直後のｄ＋１ビットに１が含まれないときは、パターン
を第１の反転パターン又は第１の非反転パターンとし、
直前のｄ＋１ビットに１が含まれず、直後のｄ＋１ビッ
トに１が含まれるときは、パターンを第２の反転パター
ン又は第２の非反転パターンとし、直前のｄ＋１ビット
に１が含まれ、直後のｄ＋１ビットに１が含まれないと
きは、パターンを第３の反転パターン又は第３の非反転
パターンとし、直前及び直後のｄ＋１ビットにそれぞれ
１が含まれるときは、パターンを第１の反転パターン又
は第４の非反転パターンとする。
９の変調方法において、パターンが挿入される直前及び
直後のｄ＋１ビットに１が含まれないときは、パターン
を第１の反転パターン又は第１の非反転パターンとし、
直前のｄ＋１ビットに１が含まれず、直後のｄ＋１ビッ
トに１が含まれるときは、パターンを第２の反転パター
ン又は第２の非反転パターンとし、直前のｄ＋１ビット
に１が含まれ、直後のｄ＋１ビットに１が含まれないと
きは、パターンを第３の反転パターン又は第３の非反転
パターンとし、直前及び直後のｄ＋１ビットにそれぞれ
１が含まれるときは、パターンを第１の反転パターン又
は第４の非反転パターンとする。
【００４６】また、第１１の変調方法では、第１０の変
調方法において、２ｄ＜ｋ＜２（２ｄ＋１）が成立する
ときは、第４の非反転パターンを、ｄが偶数ではパター
ンが挿入される前後のｄ／２ビットに基づいて決定し、
ｄが奇数では前後の（ｄ＋１）／２ビットに基づいて決
定する。
調方法において、２ｄ＜ｋ＜２（２ｄ＋１）が成立する
ときは、第４の非反転パターンを、ｄが偶数ではパター
ンが挿入される前後のｄ／２ビットに基づいて決定し、
ｄが奇数では前後の（ｄ＋１）／２ビットに基づいて決
定する。
【００４７】また、第１２の変調方法では、第１０又は
第１１の変調方法において、今回挿入するパターン以前
のＤＳＶと、今回挿入するパターンと次に挿入するパタ
ーン間の符号系列のＤＳＶとを加算し、加算値の絶対値
が小さくなるように反転パターン又は非反転パターンを
選択する。
第１１の変調方法において、今回挿入するパターン以前
のＤＳＶと、今回挿入するパターンと次に挿入するパタ
ーン間の符号系列のＤＳＶとを加算し、加算値の絶対値
が小さくなるように反転パターン又は非反転パターンを
選択する。
【００４８】
【実施例】以下、本発明に係る変調方法、変調装置及び
復調装置の実施例について図面を参照しながら説明す
る。図１は、本発明を適用した変調装置の要部の回路構
成を示すブロック図である。
復調装置の実施例について図面を参照しながら説明す
る。図１は、本発明を適用した変調装置の要部の回路構
成を示すブロック図である。
【００４９】この変調装置は、図１に示すように、入力
データ系列を伝送に適した符号系列に変換する符号化回
路１１と、所定の長さのパターンを所定間隔で発生する
パターン発生回路１２と、上記符号化回路１１からの符
号系列に上記パターン発生回路１２からのパターンを所
定間隔で挿入するパターン挿入回路１３と、該パターン
挿入回路１３からのパターンが挿入された符号系列をＮ
ＲＺＩ(Non Return toZero Inverted) 変調して出力す
る変調回路１４と、上記パターン挿入回路１３等を制御
するタイミング管理回路１５とを備える。
データ系列を伝送に適した符号系列に変換する符号化回
路１１と、所定の長さのパターンを所定間隔で発生する
パターン発生回路１２と、上記符号化回路１１からの符
号系列に上記パターン発生回路１２からのパターンを所
定間隔で挿入するパターン挿入回路１３と、該パターン
挿入回路１３からのパターンが挿入された符号系列をＮ
ＲＺＩ(Non Return toZero Inverted) 変調して出力す
る変調回路１４と、上記パターン挿入回路１３等を制御
するタイミング管理回路１５とを備える。
【００５０】そして、この変調装置は、入力データ系列
を伝送（記録）に適した符号系列Ａに変換し、例えば図
２に示すように、この符号系列Ａに、所定の長さである
Ｔdcビットからなるパターンを所定間隔Ｔcodeビットで
挿入し、パターンが挿入された符号系列ＢをＮＲＺＩ変
調して、所謂ＤＳＶ(Digital Sum Value）制御された変
調符号を出力するようになっている。
を伝送（記録）に適した符号系列Ａに変換し、例えば図
２に示すように、この符号系列Ａに、所定の長さである
Ｔdcビットからなるパターンを所定間隔Ｔcodeビットで
挿入し、パターンが挿入された符号系列ＢをＮＲＺＩ変
調して、所謂ＤＳＶ(Digital Sum Value）制御された変
調符号を出力するようになっている。
【００５１】具体的には、符号化回路１１は、入力デー
タ系列を伝送（あるいは記録）に適した符号則に基づい
て符号系列Ａに変換する。例えば、「０」の最小ラン(r
un)をｄとし、最大ランをｋとする所謂（ｄ，ｋ；ｍ，
ｎ；ｒ）符号に変換する。具体的には、例えば（１，
３；１，２；１）符号である所謂ＭＦＭ(Modified Freq
uency Modulation）、例えば下記表１に示すように
（２，７；１，２；４）符号である所謂ＲＬＬ（２，
７）変調、下記表２に示すように（４，２２；２，５；
５）符号等のＤＳＶ制御が考慮されていない符号則に基
づいて、入力データ系列を符号化する。したがって、こ
の符号化回路１１からはＤＳＶ制御されていない符号系
列Ａが出力される。
タ系列を伝送（あるいは記録）に適した符号則に基づい
て符号系列Ａに変換する。例えば、「０」の最小ラン(r
un)をｄとし、最大ランをｋとする所謂（ｄ，ｋ；ｍ，
ｎ；ｒ）符号に変換する。具体的には、例えば（１，
３；１，２；１）符号である所謂ＭＦＭ(Modified Freq
uency Modulation）、例えば下記表１に示すように
（２，７；１，２；４）符号である所謂ＲＬＬ（２，
７）変調、下記表２に示すように（４，２２；２，５；
５）符号等のＤＳＶ制御が考慮されていない符号則に基
づいて、入力データ系列を符号化する。したがって、こ
の符号化回路１１からはＤＳＶ制御されていない符号系
列Ａが出力される。
【００５２】
【表１】
【００５３】
【表２】
【００５４】
【表３】
【００５５】パターン発生回路１２は、符号化回路１１
から供給される符号系列Ａに基づいて、Ｔdcビットから
なるパターンを所定間隔Ｔcodeビットで発生する。そし
て、パターン挿入回路１３は、符号化回路１１から供給
される符号系列Ａにパターン発生回路１２から供給され
るＴdcビットからなるパターンを所定間隔Ｔcodeビット
で挿入して符号系列Ｂを生成する。変調回路１４は、パ
ターン挿入回路１３から供給される符号系列ＢをＮＲＺ
Ｉ変調して変調符号を生成し、この変調符号を出力す
る。そして、この変調符号に同期信号等が付加されて伝
送（記録）される。
から供給される符号系列Ａに基づいて、Ｔdcビットから
なるパターンを所定間隔Ｔcodeビットで発生する。そし
て、パターン挿入回路１３は、符号化回路１１から供給
される符号系列Ａにパターン発生回路１２から供給され
るＴdcビットからなるパターンを所定間隔Ｔcodeビット
で挿入して符号系列Ｂを生成する。変調回路１４は、パ
ターン挿入回路１３から供給される符号系列ＢをＮＲＺ
Ｉ変調して変調符号を生成し、この変調符号を出力す
る。そして、この変調符号に同期信号等が付加されて伝
送（記録）される。
【００５６】ところで、変調回路１４から出力される変
調符号は、挿入されたパターンの「１」の数が奇数のと
きは、挿入されたパターン以降は論理が反転し（「０」
が「１」、「１」が「０」となり）、「１」の数が偶数
のときは論理は反転しなことから、本発明ではこれらの
パターンを選択して符号系列Ａに挿入することにより、
変調符号のＤＳＶを制御するのであるが、冗長度の増加
を最小限に抑えることができるパターンは、「１」の数
が０個又は１個のパターンである。したがって、上述し
たパターン発生回路１２は、「１」の数が０個又は１個
のパターンを発生する。なお、「１」の数が０個のパタ
ーンは、符号則によっては「０」の連続が最大ランｋ以
上となってしまう場合があり、その符号に対しては
「１」の数が０個のパターンの代わりに「１」の数が２
個のパターンを発生する。すなわちパターン発生回路
は、「１」の数が０個、１個又は２個の３種類のパター
ンを発生する。
調符号は、挿入されたパターンの「１」の数が奇数のと
きは、挿入されたパターン以降は論理が反転し（「０」
が「１」、「１」が「０」となり）、「１」の数が偶数
のときは論理は反転しなことから、本発明ではこれらの
パターンを選択して符号系列Ａに挿入することにより、
変調符号のＤＳＶを制御するのであるが、冗長度の増加
を最小限に抑えることができるパターンは、「１」の数
が０個又は１個のパターンである。したがって、上述し
たパターン発生回路１２は、「１」の数が０個又は１個
のパターンを発生する。なお、「１」の数が０個のパタ
ーンは、符号則によっては「０」の連続が最大ランｋ以
上となってしまう場合があり、その符号に対しては
「１」の数が０個のパターンの代わりに「１」の数が２
個のパターンを発生する。すなわちパターン発生回路
は、「１」の数が０個、１個又は２個の３種類のパター
ンを発生する。
【００５７】また、パターン挿入回路１３において符号
系列Ａの任意の場所にパターンを挿入したとき、パター
ンが挿入された符号系列Ｂが（ｄ，ｋ）符号則を満足す
るようにするためには、上述の「１」の数が２個のパタ
ーンでは、そのパターンの最小の長さ、すなわち上述の
所定の長さＴdcビットは下記式１により求められ、
「１」の数が１個のパターンでは、所定の長さＴdcビッ
トは下記式２により求められる。
系列Ａの任意の場所にパターンを挿入したとき、パター
ンが挿入された符号系列Ｂが（ｄ，ｋ）符号則を満足す
るようにするためには、上述の「１」の数が２個のパタ
ーンでは、そのパターンの最小の長さ、すなわち上述の
所定の長さＴdcビットは下記式１により求められ、
「１」の数が１個のパターンでは、所定の長さＴdcビッ
トは下記式２により求められる。
【００５８】 Ｔdc＝（ｄ−Ｓ1)＋１＋ｄ＋１＋（ｄ−（ｄ−Ｓ1)） ＝２（ｄ＋１） ・・・式１
【００５９】 Ｔdc＝（ｄ−Ｓ1)＋１＋（ｄ−（ｄ−Ｓ1)） ＝ｄ＋１ ・・・式２
【００６０】なお、式１、２において、Ｓ1 は、挿入さ
れるパターン以前の連続する「０」の数であり、０≦Ｓ
1 ≦ｋの条件を満足する。したがって、パターン発生回
路１２は、符号化回路１１において（ｄ，ｋ）符号が採
用されているときは、２（ｄ＋１）ビットからなるパタ
ーンを発生する。なお、ｋ＝∞では、上述の「１」の数
が０個のパターンを用いることができ、そのときはｄ＋
１ビットとからなるパターンを発生する。
れるパターン以前の連続する「０」の数であり、０≦Ｓ
1 ≦ｋの条件を満足する。したがって、パターン発生回
路１２は、符号化回路１１において（ｄ，ｋ）符号が採
用されているときは、２（ｄ＋１）ビットからなるパタ
ーンを発生する。なお、ｋ＝∞では、上述の「１」の数
が０個のパターンを用いることができ、そのときはｄ＋
１ビットとからなるパターンを発生する。
【００６１】具体的には、例えば（４，２２；２，５；
５）符号では、パターン発生回路１２は、１０（＝２×
（４＋１））ビットからなるパターンであって、「００
００００００００」のパターン、「００００１００００
１」のパターン、「１００００１００００」のパターン
（以下、単に偶数個群のパターンという）及び「０００
０１０００００」のパターン（以下、奇数個群のパター
ン）から１つを選択して発生する。そして、その選択
は、以下に説明するアルゴリズムによる。
５）符号では、パターン発生回路１２は、１０（＝２×
（４＋１））ビットからなるパターンであって、「００
００００００００」のパターン、「００００１００００
１」のパターン、「１００００１００００」のパターン
（以下、単に偶数個群のパターンという）及び「０００
０１０００００」のパターン（以下、奇数個群のパター
ン）から１つを選択して発生する。そして、その選択
は、以下に説明するアルゴリズムによる。
【００６２】例えば上述の図２に示すように、今回挿入
するパターンｂ1 以前のＤＳＶと、今回挿入するパター
ンｂ1 と次に挿入するパターンｂ2 間の符号系列ａ2 の
ＤＳＶとを加算し、この加算値の絶対値が小さくなるよ
うに偶数個群のパターン又は奇数個群のパターンのうち
の１つを選択する。
するパターンｂ1 以前のＤＳＶと、今回挿入するパター
ンｂ1 と次に挿入するパターンｂ2 間の符号系列ａ2 の
ＤＳＶとを加算し、この加算値の絶対値が小さくなるよ
うに偶数個群のパターン又は奇数個群のパターンのうち
の１つを選択する。
【００６３】また、複数のパターンからなる偶数個群の
パターンのうちの１つの選択は、挿入するパターン直後
に「０」が４個連続しているときは「００００１０００
０１」のパターンを選択し、直前に「０」が４個連続し
ているときは「１００００１００００」のパターンを選
択し、それ以外のときは「００００００００００」のパ
ターンを選択する。
パターンのうちの１つの選択は、挿入するパターン直後
に「０」が４個連続しているときは「００００１０００
０１」のパターンを選択し、直前に「０」が４個連続し
ているときは「１００００１００００」のパターンを選
択し、それ以外のときは「００００００００００」のパ
ターンを選択する。
【００６４】また、例えばＲＬＬ（２，７）変調では、
パターン発生回路１２は、６（＝２×（２＋１））ビッ
トからなるパターンであって、「００１００１」、「１
００１００」及び「０１００１０」の３種類のパターン
を偶数個群のパターンとし、「１０００００」、「０１
００００」、「００１０００」、「０００１００」、
「００００１０」及び「０００００１」の６種類のパタ
ーンを奇数個群のパターンとすると共に、偶数個群のパ
ターンのうちの１つの選択は、挿入するパターンの直前
のパターンが「１」のときは「００１００１」のパター
ンを選択し、直後のパターンが「１」のときは「１００
１００」のパターンを選択し、それ以外のときは「０１
００１０」のパターンを選択する。なお、奇数個群のパ
ターンからの選択に対しては何ら制約はない。
パターン発生回路１２は、６（＝２×（２＋１））ビッ
トからなるパターンであって、「００１００１」、「１
００１００」及び「０１００１０」の３種類のパターン
を偶数個群のパターンとし、「１０００００」、「０１
００００」、「００１０００」、「０００１００」、
「００００１０」及び「０００００１」の６種類のパタ
ーンを奇数個群のパターンとすると共に、偶数個群のパ
ターンのうちの１つの選択は、挿入するパターンの直前
のパターンが「１」のときは「００１００１」のパター
ンを選択し、直後のパターンが「１」のときは「１００
１００」のパターンを選択し、それ以外のときは「０１
００１０」のパターンを選択する。なお、奇数個群のパ
ターンからの選択に対しては何ら制約はない。
【００６５】一方、タイミング管理回路１５は、符号系
列ＡにＴdcビットからなるパターンが所定間隔Ｔcodeビ
ットで挿入されるように、パターン発生回路１２及びパ
ターン挿入回路１３を制御する。例えば所定間隔Ｔcode
ビットが変調符号の低域カット周波数に反比例した値と
なるように制御する。具体的には、低域カットオフ周波
数をｆc とすると、この低域カットオフ周波数ｆc と所
定間隔Ｔcodeビットは下記式３に示す反比例の関係を有
し、タイミング管理回路１５は、この式３に基づいて得
られる所定間隔Ｔcodeビットに基づいてパターン発生回
路１２及びパターン挿入回路１３を制御する。
列ＡにＴdcビットからなるパターンが所定間隔Ｔcodeビ
ットで挿入されるように、パターン発生回路１２及びパ
ターン挿入回路１３を制御する。例えば所定間隔Ｔcode
ビットが変調符号の低域カット周波数に反比例した値と
なるように制御する。具体的には、低域カットオフ周波
数をｆc とすると、この低域カットオフ周波数ｆc と所
定間隔Ｔcodeビットは下記式３に示す反比例の関係を有
し、タイミング管理回路１５は、この式３に基づいて得
られる所定間隔Ｔcodeビットに基づいてパターン発生回
路１２及びパターン挿入回路１３を制御する。
【００６６】 ｆc ＝Ｋ／（Ｔcode＋Ｔdc） ・・・式３
【００６７】なお、係数Ｋの値は符号則に基づいた値で
あり、例えば上述の（４，２２；２，５；５）符号では
Ｋ＝０．０８であり、例えばＲＬＬ（２，７）変調では
Ｋ＝０．５である。ここで、（Ｔcode＋Ｔdc）ビットを
パラメータとした（４，２２；２，５；５）符号におけ
る低域特性を図３に示し、ＲＬＬ（２，７）変調におけ
る低域特性を図４に示す。すなわち、これらの図３、４
に示すように、大きな低域抑圧特性を要求する伝送系に
対しては所定間隔Ｔcodeビットを小さくし、低域抑圧特
性を余り要求しない伝送系に対しては所定間隔Ｔcodeビ
ットを大きくする。換言すると、ＤＳＶ制御特性が伝送
系の要求する仕様に適合するように所定間隔Ｔcodeビッ
トの値を決定することができ、冗長度の増加を必要最小
限に抑えることができる。
あり、例えば上述の（４，２２；２，５；５）符号では
Ｋ＝０．０８であり、例えばＲＬＬ（２，７）変調では
Ｋ＝０．５である。ここで、（Ｔcode＋Ｔdc）ビットを
パラメータとした（４，２２；２，５；５）符号におけ
る低域特性を図３に示し、ＲＬＬ（２，７）変調におけ
る低域特性を図４に示す。すなわち、これらの図３、４
に示すように、大きな低域抑圧特性を要求する伝送系に
対しては所定間隔Ｔcodeビットを小さくし、低域抑圧特
性を余り要求しない伝送系に対しては所定間隔Ｔcodeビ
ットを大きくする。換言すると、ＤＳＶ制御特性が伝送
系の要求する仕様に適合するように所定間隔Ｔcodeビッ
トの値を決定することができ、冗長度の増加を必要最小
限に抑えることができる。
【００６８】かくして、パターン発生回路１２で発生さ
れたパターンは、上述したようにパターン挿入回路１３
に供給され、パターン挿入回路１３において符号系列Ａ
に挿入れる。この結果、変調回路１４からはＤＳＶの絶
対値を小さくするＤＳＶ制御された、すなわち直流成分
や低域成分が抑圧（あるいはカット）された変調符号が
出力される。
れたパターンは、上述したようにパターン挿入回路１３
に供給され、パターン挿入回路１３において符号系列Ａ
に挿入れる。この結果、変調回路１４からはＤＳＶの絶
対値を小さくするＤＳＶ制御された、すなわち直流成分
や低域成分が抑圧（あるいはカット）された変調符号が
出力される。
【００６９】つぎに、本発明を適用した復調装置の一実
施例について説明する。この復調装置は、例えば図５に
示すように、変調信号をＮＲＺＩ復調して、パターンが
挿入された上記符号系列Ｂを再生する復調回路２１と、
該復調回路２１からの符号系列Ｂからパターンを除去し
て、上記符号系列Ａを再生するパターン除去回路２２
と、該パターン除去回路２２からの符号系列Ａを復号化
して、元のデータ系列を再生する復号化回路２３と、同
期信号を検出するＳＹＮＣ検出回路２４と、該ＳＹＮＣ
検出回路２４で検出された同期信号に基づいて、上記パ
ターン除去回路２２等を制御するタイミング管理回路２
５とを備える。
施例について説明する。この復調装置は、例えば図５に
示すように、変調信号をＮＲＺＩ復調して、パターンが
挿入された上記符号系列Ｂを再生する復調回路２１と、
該復調回路２１からの符号系列Ｂからパターンを除去し
て、上記符号系列Ａを再生するパターン除去回路２２
と、該パターン除去回路２２からの符号系列Ａを復号化
して、元のデータ系列を再生する復号化回路２３と、同
期信号を検出するＳＹＮＣ検出回路２４と、該ＳＹＮＣ
検出回路２４で検出された同期信号に基づいて、上記パ
ターン除去回路２２等を制御するタイミング管理回路２
５とを備える。
【００７０】そして、復調回路２１には、受信信号ある
いは再生信号に所謂等化処理、２値化処理等を施して得
られる変調符号が供給され、この復調回路２１は、変調
符号をＮＲＺＩ復調して、上述した変調装置のパターン
挿入回路１３の出力に対応するパターンが挿入された符
号系列Ｂを再生し、この符号系列Ｂをパターン除去回路
２２及びＳＹＮＣ検出回路２４に供給する。すなわち、
上述したように変調装置において変調符号に直流成分や
低域成分が含まれないようにＤＳＶ制御しているので、
従来の技術で述べた直流成分に起因したエラー等がない
変調符号がこの復調回路２１に供給され、エラーがない
符号系列Ｂを再生することができる。
いは再生信号に所謂等化処理、２値化処理等を施して得
られる変調符号が供給され、この復調回路２１は、変調
符号をＮＲＺＩ復調して、上述した変調装置のパターン
挿入回路１３の出力に対応するパターンが挿入された符
号系列Ｂを再生し、この符号系列Ｂをパターン除去回路
２２及びＳＹＮＣ検出回路２４に供給する。すなわち、
上述したように変調装置において変調符号に直流成分や
低域成分が含まれないようにＤＳＶ制御しているので、
従来の技術で述べた直流成分に起因したエラー等がない
変調符号がこの復調回路２１に供給され、エラーがない
符号系列Ｂを再生することができる。
【００７１】ＳＹＮＣ検出回路２４は、同期信号を検出
し、タイミング管理回路２５は、この検出された同期信
号に基づいて、例えば再生クロックをカウントしてパタ
ーンが挿入されている位置を検出し、検出結果に基づい
てパターン除去回路２２を制御する。
し、タイミング管理回路２５は、この検出された同期信
号に基づいて、例えば再生クロックをカウントしてパタ
ーンが挿入されている位置を検出し、検出結果に基づい
てパターン除去回路２２を制御する。
【００７２】パターン除去回路２２は、タイミング管理
回路２５の制御のもとに、Ｔdcビットからなるパターン
が所定間隔Ｔcodeビットで挿入された符号系列Ｂからパ
ターンを除去して、符号系列Ａを再生する。ところで、
上述したように変調装置においてパターンは所定間隔Ｔ
codeビットで挿入されているので、簡単に除去すること
ができる。
回路２５の制御のもとに、Ｔdcビットからなるパターン
が所定間隔Ｔcodeビットで挿入された符号系列Ｂからパ
ターンを除去して、符号系列Ａを再生する。ところで、
上述したように変調装置においてパターンは所定間隔Ｔ
codeビットで挿入されているので、簡単に除去すること
ができる。
【００７３】復号化回路２３は、パターン除去回路２２
から供給される符号系列Ａを、送信（あるいは記録）の
際の符号則に対応して復号化して元のデータを再生し、
このデータを出力する。
から供給される符号系列Ａを、送信（あるいは記録）の
際の符号則に対応して復号化して元のデータを再生し、
このデータを出力する。
【００７４】かくして、本実施例では、符号系列Ａに所
定の長さであるＴdcビットのパターンを所定間隔Ｔcode
ビットで挿入した後、ＮＲＺＩ変調して、ＤＳＶ制御さ
れた変調符号を出力することにより、挿入したパターン
の「１」の数に基づいて変調符号のＤＳＶを制御するこ
とができる。
定の長さであるＴdcビットのパターンを所定間隔Ｔcode
ビットで挿入した後、ＮＲＺＩ変調して、ＤＳＶ制御さ
れた変調符号を出力することにより、挿入したパターン
の「１」の数に基づいて変調符号のＤＳＶを制御するこ
とができる。
【００７５】また、（ｄ，ｋ）符号系列Ａに２（ｄ＋
１）ビットの長さを有するパターンを所定間隔Ｔcodeビ
ットで挿入した後、ＮＲＺＩ変調して、ＤＳＶ制御され
た変調符号を出力することにより、挿入したパターンの
「１」の数に基づいて変調符号のＤＳＶを制御すること
ができると共に、パターンが挿入された符号系列Ｂが符
号則を満足した状態で、パターンの長さを最小とすると
ができ、冗長度の増加を少なくすることができる。
１）ビットの長さを有するパターンを所定間隔Ｔcodeビ
ットで挿入した後、ＮＲＺＩ変調して、ＤＳＶ制御され
た変調符号を出力することにより、挿入したパターンの
「１」の数に基づいて変調符号のＤＳＶを制御すること
ができると共に、パターンが挿入された符号系列Ｂが符
号則を満足した状態で、パターンの長さを最小とすると
ができ、冗長度の増加を少なくすることができる。
【００７６】また、所定間隔Ｔcodeビットを変調符号の
低域カットオフ周波数ｆc に反比例した値とすることに
より、伝送系の要求する仕様にＤＳＶ制御特性を適合さ
せることができる。すなわち、冗長度の増加を必要最小
限に抑えることができる。換言すると、符号設計上のＤ
ＳＶに関する制約項目がなくなり、最適かつ適用範囲が
広い符号を容易に設計することができる。
低域カットオフ周波数ｆc に反比例した値とすることに
より、伝送系の要求する仕様にＤＳＶ制御特性を適合さ
せることができる。すなわち、冗長度の増加を必要最小
限に抑えることができる。換言すると、符号設計上のＤ
ＳＶに関する制約項目がなくなり、最適かつ適用範囲が
広い符号を容易に設計することができる。
【００７７】また、挿入するパターンを「１」の数が
０、１、２の３種類のパターンとすることにより、冗長
度の増加を必要最小限に抑えることができる。
０、１、２の３種類のパターンとすることにより、冗長
度の増加を必要最小限に抑えることができる。
【００７８】また、今回挿入するパターンｂ1 以前のＤ
ＳＶと、今回挿入するパターンｂ1と次に挿入するパタ
ーンｂ2 間の符号系列ａ2 のＤＳＶとを加算し、加算値
の絶対値が小さくなるように３種類のパターンのうちの
１つを選択して挿入することにより、短いパターンでＤ
ＳＶを大きく変化させることができる。
ＳＶと、今回挿入するパターンｂ1と次に挿入するパタ
ーンｂ2 間の符号系列ａ2 のＤＳＶとを加算し、加算値
の絶対値が小さくなるように３種類のパターンのうちの
１つを選択して挿入することにより、短いパターンでＤ
ＳＶを大きく変化させることができる。
【００７９】また、変調符号をＮＲＺＩ復調してパター
ンが挿入された符号系列Ｂを再生し、パターンが挿入さ
れた符号系列Ｂからパターンを除去して元の符号系列Ａ
を再生することにより、直流成分に起因したエラー等が
ない再生を行うことができる。
ンが挿入された符号系列Ｂを再生し、パターンが挿入さ
れた符号系列Ｂからパターンを除去して元の符号系列Ａ
を再生することにより、直流成分に起因したエラー等が
ない再生を行うことができる。
【００８０】ところで、上述のように（ｄ，ｋ）符号系
列をＮＲＺＩ変調して、例えば光ディスク等に記録する
場合、この記録波形列の所謂最少反転間隔をＴmin と
し、最大反転間隔をＴmax とすると、記録密度の観点か
らは最少反転間隔Ｔmin が長い、すなわる最少ランｄが
大きい方が良く、またクロックの再生や所謂ジッタの面
からは最大反転間隔Ｔmax が短い、すなわち最大ランｋ
が小さい方が望ましい。
列をＮＲＺＩ変調して、例えば光ディスク等に記録する
場合、この記録波形列の所謂最少反転間隔をＴmin と
し、最大反転間隔をＴmax とすると、記録密度の観点か
らは最少反転間隔Ｔmin が長い、すなわる最少ランｄが
大きい方が良く、またクロックの再生や所謂ジッタの面
からは最大反転間隔Ｔmax が短い、すなわち最大ランｋ
が小さい方が望ましい。
【００８１】例えば上述したＥＦＭは（２，１０；８，
１７；１）符号であり、記録波形列のビット間隔をＴと
すると、その最少反転間隔Ｔmin は３Ｔであり、最大反
転間隔Ｔmax は１１Ｔである。また、例えば上述した
（４，２２；２，５；５）符号では、最少反転間隔Ｔ
min は５Ｔであり、最大反転間隔Ｔmax は２３Ｔであ
る。すなわち、（４，２２；２，５；５）符号は、ＥＦ
Ｍに対して最少反転間隔Ｔmi n を拡大して、高密度化を
図っているが、その最大反転間隔Ｔmax は長くなってい
る。そこで、例えば下記表３、４に示すように、同じ最
少反転間隔Ｔmin を有し、最大反転間隔Ｔmax をそれぞ
れ１９、２０とした（４，１８；２，５；６）符号、
（４，１９；２，５；５）符号が考えられている。
１７；１）符号であり、記録波形列のビット間隔をＴと
すると、その最少反転間隔Ｔmin は３Ｔであり、最大反
転間隔Ｔmax は１１Ｔである。また、例えば上述した
（４，２２；２，５；５）符号では、最少反転間隔Ｔ
min は５Ｔであり、最大反転間隔Ｔmax は２３Ｔであ
る。すなわち、（４，２２；２，５；５）符号は、ＥＦ
Ｍに対して最少反転間隔Ｔmi n を拡大して、高密度化を
図っているが、その最大反転間隔Ｔmax は長くなってい
る。そこで、例えば下記表３、４に示すように、同じ最
少反転間隔Ｔmin を有し、最大反転間隔Ｔmax をそれぞ
れ１９、２０とした（４，１８；２，５；６）符号、
（４，１９；２，５；５）符号が考えられている。
【００８２】
【表４】
【００８３】
【表５】
【００８４】
【表６】
【００８５】なお、これらの表３、４において、＊で示
すビットは、それに連続する０の数よって決定される不
確定ビットを表す。
すビットは、それに連続する０の数よって決定される不
確定ビットを表す。
【００８６】これらの（４，１８；２，５；６）符号、
（４，１９；２，５；５）符号では、（４，２２；２，
５；５）符号に対する上述した 施例をそのまま適用す
ると、パターンを挿入する位置によっては最大ランｋ
（最大反転間隔Ｔmax ）に対する符号則を満足しないと
きがある。例えば（４，１８；２，５；６）符号におい
て、データが「００１１ ０００００１００」のとき
は、符号系列Ａは「０００１００００００ ０００００
０００００００１００００＊００」になり、この符号系
列Ａの下位１０ビット目と１１ビット目の間に、以降の
論理を反転するために上述した奇数個群のパターンであ
る「００００１０００００」を挿入すると、最大反転間
隔Ｔmax は２１Ｔとなり、符号則を満足しない。ここ
で、（４，１８；２，５；６）符号、（４，１９；２，
５；５）符号等に対しても共通に用いることができるア
ルゴリズムについて説明する。
（４，１９；２，５；５）符号では、（４，２２；２，
５；５）符号に対する上述した 施例をそのまま適用す
ると、パターンを挿入する位置によっては最大ランｋ
（最大反転間隔Ｔmax ）に対する符号則を満足しないと
きがある。例えば（４，１８；２，５；６）符号におい
て、データが「００１１ ０００００１００」のとき
は、符号系列Ａは「０００１００００００ ０００００
０００００００１００００＊００」になり、この符号系
列Ａの下位１０ビット目と１１ビット目の間に、以降の
論理を反転するために上述した奇数個群のパターンであ
る「００００１０００００」を挿入すると、最大反転間
隔Ｔmax は２１Ｔとなり、符号則を満足しない。ここ
で、（４，１８；２，５；６）符号、（４，１９；２，
５；５）符号等に対しても共通に用いることができるア
ルゴリズムについて説明する。
【００８７】これらの（４，１８；２，５；６）符号、
（４，１９；２，５；５）符号等に対しても、挿入され
たパターン以降の論理を反転させる１の数が１個の偶数
個群パターン（以下反転パターンという）と、倫理を反
転させない１の数が０個又は２個の奇数個群パターン
（以下非反転パターンという）との１の数が０、１、２
の３種類のパターンを用いるのは、上述の実施例と同様
であるが、そのパターンをパターンが挿入される前後の
ｄ＋１ビットに基づいてを決定するようにしている。
（４，１９；２，５；５）符号等に対しても、挿入され
たパターン以降の論理を反転させる１の数が１個の偶数
個群パターン（以下反転パターンという）と、倫理を反
転させない１の数が０個又は２個の奇数個群パターン
（以下非反転パターンという）との１の数が０、１、２
の３種類のパターンを用いるのは、上述の実施例と同様
であるが、そのパターンをパターンが挿入される前後の
ｄ＋１ビットに基づいてを決定するようにしている。
【００８８】上述したパターン発生回路１２は、例えば
図６に示すように、ＤＳＶの値を計算するＤＳＶ計算回
路１２ａと、パターンが挿入される前後のｄ＋１ビット
を記憶する直前・直後ビット処理回路１２ｂと、該ＤＳ
Ｖ計算回路１２ａから供給される今回挿入するパターン
以前のＤＳＶと、今回挿入するパターンと次に挿入する
パターン間の符号系列のＤＳＶとを加算し、加算値の絶
対値が小さくなるように、上記直前・直後ビット処理回
路１２ｂに記憶されている前後のｄ＋１ビットに基づい
てパターンを決定するパターン決定回路１２ｃとから構
成される。
図６に示すように、ＤＳＶの値を計算するＤＳＶ計算回
路１２ａと、パターンが挿入される前後のｄ＋１ビット
を記憶する直前・直後ビット処理回路１２ｂと、該ＤＳ
Ｖ計算回路１２ａから供給される今回挿入するパターン
以前のＤＳＶと、今回挿入するパターンと次に挿入する
パターン間の符号系列のＤＳＶとを加算し、加算値の絶
対値が小さくなるように、上記直前・直後ビット処理回
路１２ｂに記憶されている前後のｄ＋１ビットに基づい
てパターンを決定するパターン決定回路１２ｃとから構
成される。
【００８９】そして、パターン決定回路１２ｃは、 例
えば下記表５、６に示すように、パターンが挿入される
直前のｄ＋１ビットに１が含まれず、直後のｄ＋１ビッ
トに１が含まれるときは、直後のｄ＋１ビットを用いて
パターンを決定し、直前のｄ＋１ビットに１が含まれ、
直後のｄ＋１ビットに１が含まれないときは、直前のｄ
＋１ビットを用いてパターンを決定する。
えば下記表５、６に示すように、パターンが挿入される
直前のｄ＋１ビットに１が含まれず、直後のｄ＋１ビッ
トに１が含まれるときは、直後のｄ＋１ビットを用いて
パターンを決定し、直前のｄ＋１ビットに１が含まれ、
直後のｄ＋１ビットに１が含まれないときは、直前のｄ
＋１ビットを用いてパターンを決定する。
【００９０】
【表７】
【００９１】
【表８】
【００９２】具体的には、上述の表５、６に示すよう
に、パターンが挿入される直前及び直後のｄ＋１ビット
に１が含まれないときは、パターンを、最下位ビットを
第１ビットとしたときの第ｄ＋１ビットのみを１とした
第１の反転パターン、又は１を２つ含むと共に、（ｄ，
ｋ）符号の符号則を満足する第１の非反転パターンと
し、直前のｄ＋１ビットに１が含まれず、直後のｄ＋１
ビットに１が含まれるときは、パターンを、その上位ｄ
＋１ビットが直後のｄ＋１ビットであって、下位ｄ＋１
ビットが全て０である第２の反転パターン、又は直後の
ｄ＋１ビットが連続した第２の非反転パターンとし、直
前のｄ＋１ビットに１が含まれ、直後のｄ＋１ビットに
１が含まれないときは、パターンを、その上位ｄ＋１ビ
ットが全て０であって、下位ｄ＋１ビットが直前のｄ＋
１ビットである第３の反転パターン、又は直前のｄ＋１
ビットが連続した第３の非反転パターンとし、直前及び
直後のｄ＋１ビットにそれぞれ１が含まれるときは、パ
ターンを、第１の反転パターン、又は全てが０である第
４の非反転パターンとする。
に、パターンが挿入される直前及び直後のｄ＋１ビット
に１が含まれないときは、パターンを、最下位ビットを
第１ビットとしたときの第ｄ＋１ビットのみを１とした
第１の反転パターン、又は１を２つ含むと共に、（ｄ，
ｋ）符号の符号則を満足する第１の非反転パターンと
し、直前のｄ＋１ビットに１が含まれず、直後のｄ＋１
ビットに１が含まれるときは、パターンを、その上位ｄ
＋１ビットが直後のｄ＋１ビットであって、下位ｄ＋１
ビットが全て０である第２の反転パターン、又は直後の
ｄ＋１ビットが連続した第２の非反転パターンとし、直
前のｄ＋１ビットに１が含まれ、直後のｄ＋１ビットに
１が含まれないときは、パターンを、その上位ｄ＋１ビ
ットが全て０であって、下位ｄ＋１ビットが直前のｄ＋
１ビットである第３の反転パターン、又は直前のｄ＋１
ビットが連続した第３の非反転パターンとし、直前及び
直後のｄ＋１ビットにそれぞれ１が含まれるときは、パ
ターンを、第１の反転パターン、又は全てが０である第
４の非反転パターンとする。
【００９３】すなわち、例えば最少ランｄが４である
（４，１８；２，５；６）符号、（４，１９；２，５；
５）符号に対しては、パターンが挿入される直前及び直
後の５（＝４＋１）ビットが「０００００」である（１
が含まれない）ときは、パターンを、その最下位ビット
（以下ＬＳＢという）を第１ビットとしたときの第５
（＝４＋１）ビットのみを１とした「０００００１００
００」である第１の反転パターン、又は例えば「００１
００００１００」、「０１００００１０００」等の１を
２つ含むと共に、ｄ＝４を満足する第１の非反転パター
ンとする。
（４，１８；２，５；６）符号、（４，１９；２，５；
５）符号に対しては、パターンが挿入される直前及び直
後の５（＝４＋１）ビットが「０００００」である（１
が含まれない）ときは、パターンを、その最下位ビット
（以下ＬＳＢという）を第１ビットとしたときの第５
（＝４＋１）ビットのみを１とした「０００００１００
００」である第１の反転パターン、又は例えば「００１
００００１００」、「０１００００１０００」等の１を
２つ含むと共に、ｄ＝４を満足する第１の非反転パター
ンとする。
【００９４】直前の５ビットに１が含まれず、直後の５
ビットに１が含まれるときは、パターンを、その上位５
ビットが直後の５ビットであって、下位５ビットが「０
００００」である第２の反転パターン、又は直後の５ビ
ットが連続した第２の非反転パターンとする。
ビットに１が含まれるときは、パターンを、その上位５
ビットが直後の５ビットであって、下位５ビットが「０
００００」である第２の反転パターン、又は直後の５ビ
ットが連続した第２の非反転パターンとする。
【００９５】直前の５ビットに１が含まれ、直後の５ビ
ットに１が含まれないときは、パターンを、その上位５
ビットが「０００００」であって、下位５ビットが直前
の５ビットである第３の反転パターン、又は直前の５ビ
ットが連続した第３の非反転パターンとする。
ットに１が含まれないときは、パターンを、その上位５
ビットが「０００００」であって、下位５ビットが直前
の５ビットである第３の反転パターン、又は直前の５ビ
ットが連続した第３の非反転パターンとする。
【００９６】直前及び直後の５ビットにそれぞれ１が含
まれるときは、パターンを、「０００００１００００」
である第１の反転パターン、又は直前の５ビットと直後
の５ビットは連続した第４の非反転パターンとする。な
お、この第４の非反転パターンとしては、下記式４に示
す条件が成立するときは「００００００００００」のパ
ターンとしてもよい。
まれるときは、パターンを、「０００００１００００」
である第１の反転パターン、又は直前の５ビットと直後
の５ビットは連続した第４の非反転パターンとする。な
お、この第４の非反転パターンとしては、下記式４に示
す条件が成立するときは「００００００００００」のパ
ターンとしてもよい。
【００９７】 ２（２ｄ＋１）≦ｋ ・・・式４
【００９８】さらに、下記式５に示す条件が成立すると
きは、この第４の非反転パターンを、パターンが挿入さ
れる前後の下記式６、７に示すｘビットに基づいて決定
してもよい。
きは、この第４の非反転パターンを、パターンが挿入さ
れる前後の下記式６、７に示すｘビットに基づいて決定
してもよい。
【００９９】 ２ｄ＜ｋ＜２（２ｄ＋１） ・・・式５
【０１００】ｄが偶数のとき、 ｘ＝ｄ／２ ・・・式６
【０１０１】ｄが奇数のとき、 ｘ＝（２ｄ＋１）／２ ・・・式７
【０１０２】具体的には、例えば下記表７に示すよう
に、パターンが挿入される直前及び直後のｘビットに１
が含まれないときは、第４の非反転パターンを、その上
位ｄ＋１ビットの左（ＭＳＢ側）からｘ＋１ビット目を
１とすると共に、下位ｄ＋１ビットの左からｘ＋１ビッ
ト目を１とする。例えば上述のｄ＝４であって、直前及
び直後の２（＝４／２）ビットが共に「００」のとき
は、第４の非反転パターンを「００１００００１００」
とする。
に、パターンが挿入される直前及び直後のｘビットに１
が含まれないときは、第４の非反転パターンを、その上
位ｄ＋１ビットの左（ＭＳＢ側）からｘ＋１ビット目を
１とすると共に、下位ｄ＋１ビットの左からｘ＋１ビッ
ト目を１とする。例えば上述のｄ＝４であって、直前及
び直後の２（＝４／２）ビットが共に「００」のとき
は、第４の非反転パターンを「００１００００１００」
とする。
【０１０３】
【表９】
【０１０４】直前のｘビットに１が含まれず、直後のｘ
ビットのうちの左からｙビット目が１のときは、第４の
非反転パターンを、その上位ｄ＋１ビットの左からｙビ
ット目を１とし、下位ｄ＋１ビットの左からｙビット目
を１とする。例えば直前の２ビットが「００」であっ
て、直後の２ビットが「０１」のときは、ｙは２とな
り、第４の非反転パターンを「０１００００１０００」
とする。また、例えば直前の２ビットが「００」であっ
て、直後の２ビットが「１０」のときは、ｙは１とな
り、第４の非反転パターンを「１００００１００００」
とする。
ビットのうちの左からｙビット目が１のときは、第４の
非反転パターンを、その上位ｄ＋１ビットの左からｙビ
ット目を１とし、下位ｄ＋１ビットの左からｙビット目
を１とする。例えば直前の２ビットが「００」であっ
て、直後の２ビットが「０１」のときは、ｙは２とな
り、第４の非反転パターンを「０１００００１０００」
とする。また、例えば直前の２ビットが「００」であっ
て、直後の２ビットが「１０」のときは、ｙは１とな
り、第４の非反転パターンを「１００００１００００」
とする。
【０１０５】直前のｘビットのうちの右（ＬＳＢ側）か
らｚビット目が１であって、直後のｘビットに１が含ま
れないときは、第４の非反転パターンを、その上位ｄ＋
１ビットの右からｚビット目を１とし、下位ｄ＋１ビッ
トの右からｚビット目を１とする。例えば直前の２ビッ
トが「０１」であって、直後の２ビットが「００」のと
きは、ｚは１となり、第４の非反転パターンを「０００
０１００００１」とする。また、例えば直前の２ビット
が「１０」であって、直後の２ビットが「００」のとき
は、ｚは２となり、第４の非反転パターンを「０００１
００００１０」とする。
らｚビット目が１であって、直後のｘビットに１が含ま
れないときは、第４の非反転パターンを、その上位ｄ＋
１ビットの右からｚビット目を１とし、下位ｄ＋１ビッ
トの右からｚビット目を１とする。例えば直前の２ビッ
トが「０１」であって、直後の２ビットが「００」のと
きは、ｚは１となり、第４の非反転パターンを「０００
０１００００１」とする。また、例えば直前の２ビット
が「１０」であって、直後の２ビットが「００」のとき
は、ｚは２となり、第４の非反転パターンを「０００１
００００１０」とする。
【０１０６】ここで、上述したアルゴリズムをＲＬＬ
（２，７）変調に適用した具体例について説明する。パ
ターンが挿入される直前及び直後の３（＝２＋１）ビッ
トが「０００」である（１が含まれない）ときは、パタ
ーンを、そのＬＳＢを第１ビットとしたときの第３（＝
２＋１）ビットのみを１とした「０００１００」である
第１の反転パターン、又は例えば「０１００１０」、
「１００１００」、「００１００１」等の１を２つ含む
と共に、ｄ＝２を満足する第１の非反転パターンとす
る。
（２，７）変調に適用した具体例について説明する。パ
ターンが挿入される直前及び直後の３（＝２＋１）ビッ
トが「０００」である（１が含まれない）ときは、パタ
ーンを、そのＬＳＢを第１ビットとしたときの第３（＝
２＋１）ビットのみを１とした「０００１００」である
第１の反転パターン、又は例えば「０１００１０」、
「１００１００」、「００１００１」等の１を２つ含む
と共に、ｄ＝２を満足する第１の非反転パターンとす
る。
【０１０７】直前の３ビットに１が含まれず、直後の３
ビットに１が含まれるときは、パターンを、その上位３
ビットが直後の３ビットであって、下位３ビットが「０
００」である第２の反転パターン、又は直後の３ビット
が連続した第２の非反転パターンとする。
ビットに１が含まれるときは、パターンを、その上位３
ビットが直後の３ビットであって、下位３ビットが「０
００」である第２の反転パターン、又は直後の３ビット
が連続した第２の非反転パターンとする。
【０１０８】直前の３ビットに１が含まれ、直後の３ビ
ットに１が含まれないときは、パターンを、その上位３
ビットが「０００」であって、下位３ビットが直前の３
ビットである第３の反転パターン、又は直前の３ビット
が連続した第３の非反転パターンとする。
ットに１が含まれないときは、パターンを、その上位３
ビットが「０００」であって、下位３ビットが直前の３
ビットである第３の反転パターン、又は直前の３ビット
が連続した第３の非反転パターンとする。
【０１０９】直前及び直後の３ビットにそれぞれ１が含
まれるときは、パターンを、「００１００」である第１
の反転パターン、又は直前の３ビットと直後の３ビット
は連続した第４の非反転パターンとする。なお、このＲ
ＬＬ（２，７）変調では、上記式４に示す条件が成立し
ないことから、「００００００」のパターンは使用でき
ない。
まれるときは、パターンを、「００１００」である第１
の反転パターン、又は直前の３ビットと直後の３ビット
は連続した第４の非反転パターンとする。なお、このＲ
ＬＬ（２，７）変調では、上記式４に示す条件が成立し
ないことから、「００００００」のパターンは使用でき
ない。
【０１１０】一方、上記式５に示す条件が成立すること
から、第４の非反転パターンを、パターンが挿入される
前後の１（＝２／２）ビットに基づいて決定してもよ
い。すなわち、直前及び直後の１ビットが共に「０」の
ときは、第４の非反転パターンを「０１００１０」とす
る。
から、第４の非反転パターンを、パターンが挿入される
前後の１（＝２／２）ビットに基づいて決定してもよ
い。すなわち、直前及び直後の１ビットが共に「０」の
ときは、第４の非反転パターンを「０１００１０」とす
る。
【０１１１】直前の１ビットが「０」であって、直後の
１ビットが「１」のときは、ｙは１となり、第４の非反
転パターンを「１００１００」とする。
１ビットが「１」のときは、ｙは１となり、第４の非反
転パターンを「１００１００」とする。
【０１１２】例えば直前の１ビットが「１」であって、
直後の１ビットが「０」のときは、ｚは１となり、第４
の非反転パターンを「００１００１」とする。
直後の１ビットが「０」のときは、ｚは１となり、第４
の非反転パターンを「００１００１」とする。
【０１１３】そして、パターン決定回路１２ｃは、今回
挿入するパターンｂ1 以前のＤＳＶと、今回挿入するパ
ターンｂ1 と次に挿入するパターンｂ2 間の符号系列の
ＤＳＶとを加算し、加算値の絶対値が小さくなるよう
に、上述のように決定した反転パターンと非反転パター
ンから１つパターンを選択して、パターン挿入回路１３
に供給する。パターン挿入回路１３は、このパターンを
符号系列Ａに所定間隔Ｔ codeビットで挿入する。ところ
で、所定間隔Ｔcodeビットは、任意の値でよく、例えば
３２０Ｔ（あるいはチャンネルビット）である。
挿入するパターンｂ1 以前のＤＳＶと、今回挿入するパ
ターンｂ1 と次に挿入するパターンｂ2 間の符号系列の
ＤＳＶとを加算し、加算値の絶対値が小さくなるよう
に、上述のように決定した反転パターンと非反転パター
ンから１つパターンを選択して、パターン挿入回路１３
に供給する。パターン挿入回路１３は、このパターンを
符号系列Ａに所定間隔Ｔ codeビットで挿入する。ところ
で、所定間隔Ｔcodeビットは、任意の値でよく、例えば
３２０Ｔ（あるいはチャンネルビット）である。
【０１１４】かくして、（ｄ，ｋ）符号系列に２（ｄ＋
１）ビットの長さを有するパターンを所定間隔Ｔcodeビ
ットで挿入し、パターンが挿入された符号系列ＢをＮＲ
ＺＩ変調して、ＤＳＶ制御された変調符号を出力する際
に、パターンが挿入される前後のｄ＋１ビットに基づい
て、パターンを決定することにより、符号則を満足した
状態でＤＳＶの制御を行うことができる。また、前後の
ｄ＋１ビットを用いることにより、最少反転間隔Ｔmin
を長くすることができ、例えば記録媒体の記録密度を高
めることができる。
１）ビットの長さを有するパターンを所定間隔Ｔcodeビ
ットで挿入し、パターンが挿入された符号系列ＢをＮＲ
ＺＩ変調して、ＤＳＶ制御された変調符号を出力する際
に、パターンが挿入される前後のｄ＋１ビットに基づい
て、パターンを決定することにより、符号則を満足した
状態でＤＳＶの制御を行うことができる。また、前後の
ｄ＋１ビットを用いることにより、最少反転間隔Ｔmin
を長くすることができ、例えば記録媒体の記録密度を高
めることができる。
【０１１５】なお、本発明は上述の実施例に限定される
ものではなく、例えば所謂同期信号等においても適用す
ることができる。具体的には、例えば（４，２２；２，
５；５）符号では、上記表２に示すように、５０ビット
からなり、２３Ｔ、２１Ｔ、６Ｔの間隔で３回の反転が
生じる同期信号（ASYNC)と、２１Ｔ、２３Ｔ、６Ｔの間
隔で３回の反転が生じる同期信号（BSYNC)との２種類の
同期信号が用いられる。また、例えば（４，１８；２，
５；６）符号では、上記表３に示すように、５０ビット
からなり、４回の反転が生じる１９Ｔ、１７Ｔ、１４bi
t からなる同期信号（ASYNC)と、１８Ｔ、１９Ｔ、１４
bit からなる同期信号（BSYNC)との２種類の同期信号が
用いられる。また、例えば（４，１９；２，５；５）符
号では、上記表４に示すように、５０ビットからなり、
４回の反転が生じる２０Ｔ、１９Ｔ、１１bit からなる
同期信号（ASYNC)と、１９Ｔ、１８Ｔ、１３bit からな
る同期信号（BSYNC)との２種類の同期信号が用いられ
る。そして、これらの同期信号に上述したアルゴリズム
に従ってパターンを挿入して、ＤＳＶ制御を行う。
ものではなく、例えば所謂同期信号等においても適用す
ることができる。具体的には、例えば（４，２２；２，
５；５）符号では、上記表２に示すように、５０ビット
からなり、２３Ｔ、２１Ｔ、６Ｔの間隔で３回の反転が
生じる同期信号（ASYNC)と、２１Ｔ、２３Ｔ、６Ｔの間
隔で３回の反転が生じる同期信号（BSYNC)との２種類の
同期信号が用いられる。また、例えば（４，１８；２，
５；６）符号では、上記表３に示すように、５０ビット
からなり、４回の反転が生じる１９Ｔ、１７Ｔ、１４bi
t からなる同期信号（ASYNC)と、１８Ｔ、１９Ｔ、１４
bit からなる同期信号（BSYNC)との２種類の同期信号が
用いられる。また、例えば（４，１９；２，５；５）符
号では、上記表４に示すように、５０ビットからなり、
４回の反転が生じる２０Ｔ、１９Ｔ、１１bit からなる
同期信号（ASYNC)と、１９Ｔ、１８Ｔ、１３bit からな
る同期信号（BSYNC)との２種類の同期信号が用いられ
る。そして、これらの同期信号に上述したアルゴリズム
に従ってパターンを挿入して、ＤＳＶ制御を行う。
【０１１６】
【発明の効果】以上の説明で明らかなように、本発明で
は、符号系列に所定の長さのパターンを所定間隔で挿入
した後、ＮＲＺＩ変調して、ＤＳＶ制御された変調符号
を出力することにより、挿入したパターンの「１」の数
に基づいて変調符号のＤＳＶを制御することができる。
は、符号系列に所定の長さのパターンを所定間隔で挿入
した後、ＮＲＺＩ変調して、ＤＳＶ制御された変調符号
を出力することにより、挿入したパターンの「１」の数
に基づいて変調符号のＤＳＶを制御することができる。
【０１１７】また、（ｄ，ｋ）符号系列に２（ｄ＋１）
ビットの長さを有するパターンを所定間隔で挿入した
後、ＮＲＺＩ変調して、ＤＳＶ制御された変調符号を出
力することにより、挿入したパターンの「１」の数に基
づいて変調符号のＤＳＶを制御することができると共
に、パターンが挿入された符号系列が符号則を満足した
状態で、パターンの長さを最小とするとができ、冗長度
の増加を少なくすることができる。
ビットの長さを有するパターンを所定間隔で挿入した
後、ＮＲＺＩ変調して、ＤＳＶ制御された変調符号を出
力することにより、挿入したパターンの「１」の数に基
づいて変調符号のＤＳＶを制御することができると共
に、パターンが挿入された符号系列が符号則を満足した
状態で、パターンの長さを最小とするとができ、冗長度
の増加を少なくすることができる。
【０１１８】また、所定間隔を低域カットオフ周波数に
反比例した値とすることにより、伝送系の要求する仕様
にＤＳＶ制御特性を適合させることができる。すなわ
ち、冗長度の増加を必要最小限に抑えることができる。
換言すると、符号設計上のＤＳＶに関する制約項目がな
くなり、最適かつ適用範囲が広い符号を容易に設計する
ことができる。
反比例した値とすることにより、伝送系の要求する仕様
にＤＳＶ制御特性を適合させることができる。すなわ
ち、冗長度の増加を必要最小限に抑えることができる。
換言すると、符号設計上のＤＳＶに関する制約項目がな
くなり、最適かつ適用範囲が広い符号を容易に設計する
ことができる。
【０１１９】また、パターンを１の数が０、１、２の３
種類のパターンとすることにより、冗長度の増加を必要
最小限に抑えることができる。
種類のパターンとすることにより、冗長度の増加を必要
最小限に抑えることができる。
【０１２０】また、今回挿入するパターン以前のＤＳＶ
と、今回挿入するパターンと次に挿入するパターン間の
符号系列のＤＳＶとを加算し、加算値の絶対値が小さく
なるように３種類のパターンのうちの１つを選択して挿
入することにより、短いパターンでＤＳＶを大きく変化
させることができる。
と、今回挿入するパターンと次に挿入するパターン間の
符号系列のＤＳＶとを加算し、加算値の絶対値が小さく
なるように３種類のパターンのうちの１つを選択して挿
入することにより、短いパターンでＤＳＶを大きく変化
させることができる。
【０１２１】また、変調符号をＮＲＺＩ復調してパター
ンが挿入された符号系列を再生し、パターンが挿入され
た符号系列からパターンを除去して元の符号系列を再生
することにより、直流成分に起因したエラー等がない再
生を行うことができる。
ンが挿入された符号系列を再生し、パターンが挿入され
た符号系列からパターンを除去して元の符号系列を再生
することにより、直流成分に起因したエラー等がない再
生を行うことができる。
【０１２２】また、（ｄ，ｋ）符号系列に２（ｄ＋１）
ビットの長さを有するパターンを所定間隔で挿入し、パ
ターンが挿入された（ｄ，ｋ）符号系列をＮＲＺＩ変調
して、ＤＳＶ制御された変調符号を出力する際に、パタ
ーンが挿入される前後のｄ＋１ビットに基づいて、パタ
ーンを決定することにより、符号則を満足した状態でＤ
ＳＶの制御を行うことができる。また、前後のｄ＋１ビ
ットを用いることにより、最少反転間隔Ｔmin を長くす
ることができ、例えば記録媒体の記録密度を高めること
ができる。
ビットの長さを有するパターンを所定間隔で挿入し、パ
ターンが挿入された（ｄ，ｋ）符号系列をＮＲＺＩ変調
して、ＤＳＶ制御された変調符号を出力する際に、パタ
ーンが挿入される前後のｄ＋１ビットに基づいて、パタ
ーンを決定することにより、符号則を満足した状態でＤ
ＳＶの制御を行うことができる。また、前後のｄ＋１ビ
ットを用いることにより、最少反転間隔Ｔmin を長くす
ることができ、例えば記録媒体の記録密度を高めること
ができる。
【図１】本発明を適用した変調装置の要部の回路構成を
示すブロック図である。
示すブロック図である。
【図２】上記変調装置の動作原理を説明するためのタイ
ムチャートである。
ムチャートである。
【図３】（４，２２；２，５；５）符号を採用したとき
の変調符号の低域特性を示す図である。
の変調符号の低域特性を示す図である。
【図４】ＲＬＬ（２，７）変調を採用したときの変調符
号の低域特性を示す図である。
号の低域特性を示す図である。
【図５】本発明を適用した復調装置の要部の回路構成を
示すブロック図である。
示すブロック図である。
【図６】上記変調装置を構成するパターン発生回路の具
体的な回路構成を示すブロックである。
体的な回路構成を示すブロックである。
１１・・・符号化回路 １２・・・パターン発生回路 １２ａ・・・ＤＳＶ計算回路 １２ｂ・・・直前・直後ビット処理回路 １２ｃ・・・パターン決定回路 １３・・・パターン挿入回路 １４・・・変調回路 １５・・・タイミング管理回路 ２１・・・復調回路 ２２・・・パターン除去回路 ２３・・・復号化回路 ２５・・・タイミング管理回路
Claims (20)
- 【請求項１】 符号系列に所定の長さのパターンを所定
間隔で挿入し、 該パターンが挿入された符号系列をＮＲＺＩ変調して、
ＤＳＶ制御された変調符号を出力することを特徴とする
変調方法。 - 【請求項２】 （ｄ，ｋ）符号系列に２（ｄ＋１）ビッ
トの長さを有するパターンを所定間隔で挿入し、 該パターンが挿入された（ｄ，ｋ）符号系列をＮＲＺＩ
変調して、ＤＳＶ制御された変調符号を出力することを
特徴とする変調方法。 - 【請求項３】 前記所定間隔が、前記変調符号の低域カ
ットオフ周波数に反比例した値であることを特徴とする
請求項１又は請求項２記載の変調方法。 - 【請求項４】 前記パターンが、１の数が０、１、２の
３種類のパターンであることを特徴とする請求項１又は
請求項２記載の変調方法。 - 【請求項５】 前記パターンが、１の数が０、１、２の
３種類のパターンであることを特徴とする請求項３記載
の変調方法。 - 【請求項６】 今回挿入するパターン以前のＤＳＶと、
今回挿入するパターンと次に挿入するパターン間の符号
系列のＤＳＶとを加算し、該加算値の絶対値が小さくな
るように前記３種類のパターンのうちの１つを選択して
挿入することを特徴とする請求項４記載の変調方法。 - 【請求項７】 今回挿入するパターン以前のＤＳＶと、
今回挿入するパターンと次に挿入するパターン間の符号
系列のＤＳＶとを加算し、該加算値の絶対値が小さくな
るように前記３種類のパターンのうちの１つを選択して
挿入することを特徴とする請求項５記載の変調方法。 - 【請求項８】 符号系列に所定の長さのパターンを所定
間隔で挿入するパターン挿入手段と、 該パターン挿入手段からのパターンが挿入された符号系
列をＮＲＺＩ変調する変調手段とを備え、 該変調手段からＤＳＶ制御された変調符号を出力するこ
とを特徴とする変調装置。 - 【請求項９】 （ｄ，ｋ）符号系列に２（ｄ＋１）ビッ
トの長さを有するパターンを所定間隔で挿入するパター
ン挿入手段と、 該パターン挿入手段からのパターンが挿入された（ｄ，
ｋ）符号系列をＮＲＺＩ変調する変調手段とを備え、 該変調手段からＤＳＶ制御された変調符号を出力するこ
とを特徴とする変調装置。 - 【請求項１０】 前記パターン挿入手段が、前記変調符
号の低域カットオフ周波数に反比例した所定間隔でパタ
ーンを挿入することを特徴とする請求項８又は請求項９
記載の変調装置。 - 【請求項１１】 前記パターン挿入手段が、１の数が
０、１、２の３種類のパターンのうちの１つを選択して
挿入することを特徴とする請求項８又は請求項９記載の
変調装置。 - 【請求項１２】 前記パターン挿入手段が、１の数が
０、１、２の３種類のパターンのうちの１つを選択して
挿入することを特徴とする請求項１０記載の変調装置。 - 【請求項１３】 今回挿入するパターン以前のＤＳＶ
と、今回挿入するパターンと次に挿入するパターン間の
符号系列のＤＳＶとを加算し、該加算値の絶対値が小さ
くなるように前記３種類のパターンのうちの１つを選択
して挿入するように前記パターン挿入手段を制御する制
御手段を備えることを特徴とする請求項１１記載の変調
装置。 - 【請求項１４】 今回挿入するパターン以前のＤＳＶ
と、今回挿入するパターンと次に挿入するパターン間の
符号系列のＤＳＶとを加算し、該加算値の絶対値が小さ
くなるように前記３種類のパターンのうちの１つを選択
して挿入するように前記パターン挿入手段を制御する制
御手段を備えることを特徴とする請求項１２記載の変調
装置。 - 【請求項１５】 所定の長さのパターンを所定間隔で挿
入した後に、ＮＲＺＩ変調し、ＤＳＶ制御された変調符
号が供給され、 該変調符号をＮＲＺＩ復調して、パターンが挿入された
符号系列を再生する復調手段と、 該復調手段からのパターンが挿入された符号系列からパ
ターンを除去して、元の符号系列を再生するパターン除
去手段とを備えることを特徴とする復調装置。 - 【請求項１６】 （ｄ，ｋ）符号系列に２（ｄ＋１）ビ
ットの長さを有するパターンを所定間隔で挿入し、該パ
ターンが挿入された（ｄ，ｋ）符号系列をＮＲＺＩ変調
して、ＤＳＶ制御された変調符号を出力する際に、 上記パターンが挿入される前後のｄ＋１ビットに基づい
て、上記パターンを決定することを特徴とする変調方
法。 - 【請求項１７】 前記パターンが挿入される直前のｄ＋
１ビットに１が含まれず、直後のｄ＋１ビットに１が含
まれるときは、該直後のｄ＋１ビットを用いて上記パタ
ーンを決定し、 上記直前のｄ＋１ビットに１が含まれ、直後のｄ＋１ビ
ットに１が含まれないときは、上記直前のｄ＋１ビット
を用いて上記パターンを決定することを特徴とする請求
項１６記載の変調方法。 - 【請求項１８】 前記パターンが挿入される直前及び直
後のｄ＋１ビットに１が含まれないときは、上記パター
ンを、最下位ビットを第１ビットとしたときの第ｄ＋１
ビットのみを１とした第１の反転パターン、又は１を２
つ含むと共に、前記（ｄ，ｋ）符号の符号則を満足する
第１の非反転パターンとし、 上記直前のｄ＋１ビットに１が含まれず、直後のｄ＋１
ビットに１が含まれるときは、上記パターンを、上位ｄ
＋１ビットが上記直後のｄ＋１ビットであって、下位ｄ
＋１ビットが全て０である第２の反転パターン、又は上
記直後のｄ＋１ビットが連続した第２の非反転パターン
とし、 上記直前のｄ＋１ビットに１が含まれ、直後のｄ＋１ビ
ットに１が含まれないときは、上記パターンを、上位ｄ
＋１ビットが全て０であって、下位ｄ＋１ビットが上記
直前のｄ＋１ビットである第３の反転パターン、又は上
記直前のｄ＋１ビットが連続した第３の非反転パターン
とし、 上記直前及び直後のｄ＋１ビットにそれぞれ１が含まれ
るときは、上記パターンを、上記第１の反転パターン、
又は上記直前のｄ＋１ビットと直後のｄ＋１ビットが連
続した第４の非反転パターンとすることを特徴とする請
求項１６又は請求項１７記載の変調方法。 - 【請求項１９】 ２ｄ＜ｋ＜２（２ｄ＋１）が成立する
ときは、前記第４の非反転パターンを、前記パターンが
挿入される前後のｄ／２ビット（ｄが偶数）又は（ｄ＋
１）／２ビット（ｄが奇数）に基づいて決定することを
特徴とする請求項１８記載の変調方法。 - 【請求項２０】 今回挿入するパターン以前のＤＳＶ
と、今回挿入するパターンと次に挿入するパターン間の
符号系列のＤＳＶとを加算し、該加算値の絶対値が小さ
くなるように前記反転パターン又は非反転パターンを選
択することを特徴とする請求項１８又は請求項１９記載
の変調方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5134287A JPH06197024A (ja) | 1992-11-09 | 1993-06-04 | 変調方法、変調装置及び復調装置 |
| US08/147,836 US5506581A (en) | 1992-11-09 | 1993-11-05 | Modulating method, modulating device and demodulating device |
| DE69319997T DE69319997T2 (de) | 1992-11-09 | 1993-11-09 | Modulationsverfahren, Modulationsvorrichtung und Demodulationsvorrichtung |
| EP93118146A EP0597443B1 (en) | 1992-11-09 | 1993-11-09 | Modulating method, modulating device and demodulating device |
| KR1019930023850A KR100263689B1 (ko) | 1992-11-09 | 1993-11-09 | 변조방법, 변조장치 및 복조장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-298670 | 1992-11-09 | ||
| JP29867092 | 1992-11-09 | ||
| JP5134287A JPH06197024A (ja) | 1992-11-09 | 1993-06-04 | 変調方法、変調装置及び復調装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06197024A true JPH06197024A (ja) | 1994-07-15 |
Family
ID=26468415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5134287A Pending JPH06197024A (ja) | 1992-11-09 | 1993-06-04 | 変調方法、変調装置及び復調装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5506581A (ja) |
| EP (1) | EP0597443B1 (ja) |
| JP (1) | JPH06197024A (ja) |
| KR (1) | KR100263689B1 (ja) |
| DE (1) | DE69319997T2 (ja) |
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