JPH0619686A - Multiplying circuit and picture processor equipped with the same - Google Patents
Multiplying circuit and picture processor equipped with the sameInfo
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- JPH0619686A JPH0619686A JP4175428A JP17542892A JPH0619686A JP H0619686 A JPH0619686 A JP H0619686A JP 4175428 A JP4175428 A JP 4175428A JP 17542892 A JP17542892 A JP 17542892A JP H0619686 A JPH0619686 A JP H0619686A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えば画像処理におけ
る色処理装置等に使用される乗算回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiplication circuit used in, for example, a color processing device in image processing.
【０００２】[0002]
【従来の技術とその課題】例えば、y＝５r＋６g＋８b
… Ａ式 という計算を行い、yを求めて次のプロセスに
y値を引き渡す回路が要求されているとする。ここでr、
g、bは可変データであり上記演算を行う回路に並列に供
給される。上記Ａ式を実現するためには、まず第１ステ
ップで５r、６g、８bの演算を行い、第２及び第３ステ
ップにてyを求める演算を行う。2. Description of the Related Art For example, y = 5r + 6g + 8b
… Performs the calculation of formula A, finds y, and proceeds to the next process
Suppose a circuit is required to pass the y value. Where r,
g and b are variable data, which are supplied in parallel to the circuits that perform the above calculation. In order to realize the above expression A, first, the calculation of 5r, 6g, and 8b is performed in the first step, and the calculation of y is performed in the second and third steps.
【０００３】ところが上記第１ステップにて、従来技術
による公知の乗数可変データ用乗算回路を使用したので
は、ｒ，ｇ，ｂが並列にそれぞれ供給されるため３個の
乗算回路が必要となるので、回路規模が大きくなり、
又、回路全体のクロック周波数も乗算時間に制限を受け
て遅くなるという問題点がある。本発明はこのような問
題点を解決するためになされたもので、特に２n又は(２
n＋２m) (n、mは整数)にて示される乗数であり各演算
において変化しない乗数であるとき、回路規模が小さ
く、又、高速動作する乗算回路を提供することを目的と
する。又、本発明は、このような乗算回路を使用した画
像処理装置を提供することを他の目的とする。However, in the first step, if a known multiplier variable data multiplication circuit according to the prior art is used, r, g, and b are supplied in parallel, so that three multiplication circuits are required. Therefore, the circuit scale becomes large,
There is also a problem that the clock frequency of the entire circuit is slowed down due to the limitation of the multiplication time. The present invention has been made to solve such a problem, and particularly 2 n or (2
It is an object of the present invention to provide a multiplication circuit having a small circuit scale and a high-speed operation when it is a multiplier represented by ( n +2 m ) (n and m are integers) and does not change in each operation. Another object of the present invention is to provide an image processing device using such a multiplication circuit.
【０００４】[0004]
【課題を解決するための手段とその作用】本発明の乗算
回路は、被乗数である可変の入力データが供給される第
１シフタ及び第２シフタと、上記第１及び第２シフタか
らそれぞれ供給されるデータを加算する加算手段と、２
n又は(２n＋２m) (n、mは整数)にて表され各演算にて
変化しない固定乗数が供給され、上記固定乗数に対応し
た数であり上記第１及び第２シフタへ送出するそれぞれ
のシフト数を決定し、又、供給される乗数が２nで表さ
れるとき上記第１又は第２シフタのいずれかの出力デー
タを０とする信号を上記加算手段へ送出するシフト数制
御手段と、を備えたことを特徴とする。The multiplication circuit of the present invention is provided with a first shifter and a second shifter to which variable input data that is a multiplicand is supplied, and a first shifter and a second shifter, respectively. Adding means for adding the data
A fixed multiplier that is represented by n or (2 n +2 m ) (n and m are integers) and does not change in each calculation is supplied, and is a number corresponding to the fixed multiplier and is sent to the first and second shifters. A shift number control for determining each shift number and sending a signal to the adding means to set the output data of either the first or second shifter to 0 when the supplied multiplier is represented by 2 n Means and are provided.
【０００５】尚、上記それぞれのシフト数は、上記固定
乗数が２nにて表されるときにはｎの値及び０であり、
上記固定乗数が２n＋２mにて表されるときにはｎ及びｍ
の値とすることができる。It should be noted that the respective shift numbers are the value of n and 0 when the fixed multiplier is represented by 2 n ,
When the fixed multiplier is represented by 2 n +2 m, n and m
Can be the value of.
【０００６】このように構成することで、第１及び第２
シフタは、シフト数制御手段が送出するシフト数分入力
データをシフトすることで乗算演算を行い、加算手段は
第１及び第２のシフタが送出する乗算演算結果を加算す
る。このように乗算回路の回路構成は２つのシフタと一
つの加算手段にて構成でき、第１及び第２のシフタ及び
加算手段は、加算器を多数使用する従来の乗算器に比べ
回路規模を縮小するように作用する。With this configuration, the first and second
The shifter performs a multiplication operation by shifting the input data by the shift number sent by the shift number control means, and the addition means adds the multiplication operation results sent by the first and second shifters. As described above, the circuit configuration of the multiplication circuit can be configured by two shifters and one addition means, and the first and second shifters and the addition means have a smaller circuit scale than a conventional multiplier using a large number of adders. Act as you do.
【０００７】又、本発明の画像処理装置は、被乗数であ
り変化する、赤、緑、青の各画像情報が供給され、該被
乗数と変化する乗算係数との乗算演算及び該乗算演算結
果の加算演算を行う乗算器と、上記乗算器にて使用する
上記乗算係数を格納する乗算係数格納手段と、上記乗算
係数格納手段から上記乗算器へ送出する上記乗算係数を
指定する指定信号を発生する手段と、入力データである
上記各画像情報と各演算にて変化しない固定乗数との乗
算演算及び該乗算演算結果の加算演算から構成され上記
指定信号を作成するための条件式を格納する手段と、上
記条件式に示す乗算演算を実行する請求項１記載の構成
からなる乗算回路とを有する色相分割判定手段と、を備
えたことを特徴とする。Further, the image processing apparatus of the present invention is supplied with red, green, and blue image information that is a multiplicand and changes, and performs a multiplication operation of the multiplicand and a changing multiplication coefficient and addition of the multiplication operation result. A multiplier for performing an arithmetic operation, a multiplication coefficient storage means for storing the multiplication coefficient used in the multiplier, and a means for generating a designation signal for designating the multiplication coefficient to be sent from the multiplication coefficient storage means to the multiplier. And means for storing a conditional expression for creating the specified signal, which is composed of a multiplication operation of the image information as input data and a fixed multiplier that does not change in each operation and an addition operation of the multiplication operation results, Hue division determination means having a multiplication circuit having the configuration according to claim 1 for executing the multiplication operation represented by the conditional expression.
【０００８】このように構成することで、色相分割判定
手段は、条件式に示される乗算演算を行う手段として上
述した乗算回路を使用することで、従来の乗算器を使用
した場合に比べ回路規模を縮小するように作用する。With this configuration, the hue division determination means uses the above-described multiplication circuit as means for performing the multiplication operation represented by the conditional expression, so that the circuit scale is larger than that when a conventional multiplier is used. Acts to reduce.
【０００９】[0009]
【実施例】本発明の一実施例を図１を参照し以下に説明
する。尚、具体的演算例として、y＝１０・Ｘ …Ｂ式
を用いる。ここで１０は演算毎に変化しない固定した
乗数であり、Ｘは被乗数であって可変な入力データであ
る。上記Ｂ式は、y＝１０・Ｘ＝(２3＋２1)Ｘ＝２3Ｘ＋
２1Ｘ と変形することができる。これを２進数表示す
ると、y＝(１０１０)2Ｘ＝(１０００)2Ｘ＋(１０)2Ｘ
と表現することができる。この表現から分かるように、
yは、入力データＸを３ビット左へシフトさせた値、(１
０００)2Ｘと、１ビット左へシフトさせた値、(１０)2
Ｘとを加算することで求めることができる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of the present invention will be described below with reference to FIG. As a specific calculation example, y = 10 · X ... B formula is used. Here, 10 is a fixed multiplier that does not change for each calculation, and X is a multiplicand and is variable input data. In the above formula B, y = 10 · X = (2 3 +2 1 ) X = 2 3 X +
It can be transformed into 2 1 X. Displaying this in binary number, y = (1010) 2 X = (1000) 2 X + (10) 2 X
Can be expressed as As you can see from this expression,
y is the value obtained by shifting the input data X to the left by 3 bits, (1
000) 2 X and the value shifted left by 1 bit, (10) 2
It can be obtained by adding X.
【００１０】上述したことを利用した乗算回路の一例を
図１に示す。２nあるいは(２n＋２m) (n、mは整数)に
て表される乗数がシフト数制御回路３に供給される。シ
フト数制御回路３は、供給される乗数に応じて後述する
第１及び第２バレルシフタ１,２へ供給する、表１に示
すsn値、sm値であるシフト数を決定し、さらにシフト数
制御回路３に供給される乗数が、２,４,８…のような２
nで表される数値であるときには、０のシフト数が供給
された上記第１又は第２バレルシフタ１,２から加算器
５へ供給されるデータを０にする制御信号szをラッチ回
路４を介して加算器５へ送出する動作を行うものであ
る。尚、表１には乗数として１から１０までのそれぞれ
に対応するsn値等を記載している。An example of a multiplication circuit utilizing the above is shown in FIG. A multiplier represented by 2 n or (2 n +2 m ) (n and m are integers) is supplied to the shift number control circuit 3. The shift number control circuit 3 determines the shift numbers which are the sn and sm values shown in Table 1 to be supplied to the first and second barrel shifters 1 and 2 described later according to the supplied multiplier, and further controls the shift number. The multiplier supplied to the circuit 3 is 2 such as 2, 4, 8 ...
When it is a numerical value represented by n , the control signal sz for setting the data supplied to the adder 5 to 0 from the first or second barrel shifters 1 and 2 to which the shift number of 0 is supplied is set via the latch circuit 4. And sends it to the adder 5. In addition, in Table 1, sn values and the like corresponding to each of 1 to 10 are listed.
【００１１】[0011]
【表１】 [Table 1]
【００１２】尚、上記sn値及びsm値は以下のようにして
定められる。例えば乗数が１０である場合を例にとる
と、１０は上述したように(１０００)2＋(１０)2に分け
られ、sn値は(１０００)2における０の数を示すもの
で、この場合０の数は３つであるので、sn値は２進数で
表すと「０１１」となる。同様にsm値は(１０)2における
０の数を示すもので、この場合０の数は１つであるの
で、sm値は２進数で表すと「００１」となる。その他の乗
数においても同様にsn値、sm値が決定される。尚、結果
として乗数が２n＋２mにて表現できる場合には、ｎ，ｍ
の値がそれぞれｓｎ値、ｓｍ値となる。The sn value and the sm value are determined as follows. For example, if the multiplier is 10, then 10 is divided into (1000) 2 + (10) 2 as described above, and the sn value indicates the number of 0's in (1000) 2 . Since the number of 0s is 3, the sn value is “011” when expressed in binary. Similarly, the sm value indicates the number of 0's in (10) 2. In this case, the number of 0's is 1, so the sm value is “001” when expressed in binary. The sn value and sm value are similarly determined for other multipliers. As a result, when the multiplier can be expressed by 2 n +2 m , n, m
Are the sn value and the sm value, respectively.
【００１３】又、シフト数制御手段３は例えば以下のよ
うな構成部分から構成できる。即ち、供給された乗数が
２nあるいは２n＋２mのいずれにて表現できるのかを判
断する判断回路と、乗数が２n＋２mにて表現されると判
断したとき該乗数を２n＋２mの形に変換する変換回路
と、ｎ，ｍの値をシフト数とし第１バレルシフタ１及び
第２バレルシフタ２へ送出する送出回路と、乗数が２n
にて表現されると判断したときには上記制御信号ｓｚを
「１」とする制御信号作成回路とから構成される。尚、
上記判断回路は、例えば８ビットでパラレルに供給され
る乗数データ内に存在する「１」の数を計数する回路に
て構成でき、上記「１」のビットデータが１つ存在すれ
ば上記乗数を２nにて表現できると判断し、上記「１」
のビットデータが２つ存在すれば上記乗数を２n＋２mに
て表現できると判断する。Further, the shift number control means 3 can be composed of, for example, the following components. That, 2 n +2 m the multiplication number when it is determined the decision circuit for determining whether it represented supplied multiplier at any 2 n or 2 n +2 m, and the multiplier is represented by 2 n +2 m conversion circuit and, n, and transmission circuit for transmitting the value of m to shift speed and to the first barrel shifter 1 and the second barrel shifter 2, multiplier 2 n be converted into the form of
When it is determined that the control signal sz is represented by, the control signal sz is set to "1". still,
The judgment circuit can be composed of a circuit for counting the number of “1” existing in the multiplier data supplied in parallel with, for example, 8 bits, and if there is one bit data of “1”, the multiplier is It is judged that it can be expressed by 2 n , and the above “1”
It is judged that the above multiplier can be expressed by 2 n +2 m if there are two bit data of.
【００１４】又、上述のように乗数が供給される毎にsn
値等を算出するのではなく、シフト数制御回路３は、供
給される乗数値に対するsn値及びsm値を予め求めたテー
ブルを格納し、供給される乗数に対応してこのテーブル
を参照しsn値、sm値を送出するようにしても良い。この
ようにテーブルを使用する場合には、上述したシフト数
制御回路３に備わる判断回路等の回路は不要である。Also, as described above, every time the multiplier is supplied, sn
Instead of calculating the value or the like, the shift number control circuit 3 stores a table in which the sn value and the sm value for the supplied multiplier value are obtained in advance, and refers to this table corresponding to the supplied multiplier value sn The value or sm value may be transmitted. When the table is used in this way, the circuits such as the determination circuit provided in the shift number control circuit 3 described above are unnecessary.
【００１５】又、上述したように乗数を２つに分割する
理由であるが、乗数によってはもち論３つ以上に分割す
ることもできるが、そうした場合にはそれに対応して後
述するバレルシフタの数が増え、よって上記sn値等もそ
れに対応する種類が必要になり、本実施例に示すように
構成される乗算回路では演算速度の面から従来の乗算器
に劣る場合が生じるためである。Further, the reason for dividing the multiplier into two as described above is that the multiplier may be divided into three or more depending on the multiplier, but in such a case, the number of barrel shifters described later corresponding to this. Therefore, the sn value and the like must be of a type corresponding thereto, and the multiplication circuit configured as shown in this embodiment may be inferior to the conventional multiplier in terms of operation speed.
【００１６】又、本実施例の乗算回路においてシフト数
制御回路３に供給可能な乗数は、表２に示す値であり、
例えば１０までの値にあっては、１から６、８から１０
であり、７は本実施例では演算対象外である。しかし、
７の代わりに６や８を使用し演算しても演算結果に支障
のないような演算を行う装置については本実施例の乗算
回路を用いることもできる。The multipliers that can be supplied to the shift number control circuit 3 in the multiplication circuit of this embodiment are the values shown in Table 2,
For example, for values up to 10, 1 to 6, 8 to 10
7 is out of the calculation target in the present embodiment. But,
The multiplication circuit of the present embodiment can be used for a device that performs an operation in which the operation result is not hindered by using 6 or 8 instead of 7.
【００１７】[0017]
【表２】 [Table 2]
【００１８】このようなシフト数制御回路３の出力側
は、第１バレルシフタ１、第２バレルシフタ２、及びラ
ッチ回路４へそれぞれ接続される。このようなシフト数
制御回路３は、例えば乗数として上記例の場合の１０を
考えると、表１に示すように、sn値に相当する「０１
１」、即ちシフト数は３ビットを示す、の値を第１バレ
ルシフタ１へ送出し、sm値に相当する「００１」、即ちシ
フト数は１ビットを示す、の値を第２バレルシフタ２へ
送出し、sz値に相当する「０」の値をラッチ回路４へそれ
ぞれ送出する。The output side of the shift number control circuit 3 is connected to the first barrel shifter 1, the second barrel shifter 2 and the latch circuit 4, respectively. Considering, for example, 10 in the case of the above example as a multiplier, the shift number control circuit 3 as described above has a value of “01” corresponding to the sn value, as shown in Table 1.
1 ", that is, the shift number indicates 3 bits, is sent to the first barrel shifter 1, and the value" 001 "corresponding to the sm value, that is, the shift number indicates 1 bit, is sent to the second barrel shifter 2. Then, the value of “0” corresponding to the sz value is sent to each of the latch circuits 4.
【００１９】一方、被乗数であり上記例ではＸに相当す
る可変の入力データは第１バレルシフタ１及び第２バレ
ルシフタ２へそれぞれ供給される。尚、具体例な上記入
力データとしては、例えば画像処理における色処理を行
うため画素データにおけるＲ、Ｇ、Ｂの各データ、音声
処理を行うための音声データ等が考えられる。On the other hand, variable input data which is a multiplicand and corresponds to X in the above example is supplied to the first barrel shifter 1 and the second barrel shifter 2, respectively. The specific input data may be, for example, R, G, and B data in pixel data for performing color processing in image processing, audio data for performing audio processing, or the like.
【００２０】第１バレルシフタ１は、シフト数制御回路
３から供給される上記sn値に応じたビット数分、供給さ
れた入力データを左へシフトする。第２バレルシフタ２
も同様に、シフト数制御回路３から供給される上記smの
値に応じたビット数分、供給された入力データを左へシ
フトする。上記例では、第１バレルシフタ１は、入力デ
ータＸを３ビット分左へシフトし、第２バレルシフタ２
は入力データＸを１ビット分左へシフトする。尚、乗数
が１０以下の場合において、第１バレルシフタ１及び第
２バレルシフタ２に供給される被乗数に対してシフトさ
れ送出される出力データを表３に示す。The first barrel shifter 1 shifts the supplied input data to the left by the number of bits corresponding to the sn value supplied from the shift number control circuit 3. Second barrel shifter 2
Similarly, the supplied input data is shifted to the left by the number of bits corresponding to the value of sm supplied from the shift number control circuit 3. In the above example, the first barrel shifter 1 shifts the input data X leftward by 3 bits, and the second barrel shifter 2
Shifts the input data X to the left by one bit. When the multiplier is 10 or less, Table 3 shows the output data that is shifted and sent with respect to the multiplicand supplied to the first barrel shifter 1 and the second barrel shifter 2.
【００２１】[0021]
【表３】 [Table 3]
【００２２】第１バレルシフタ１及び第２バレルシフタ
２の出力側はそれぞれ加算器５に接続される。又、第１
及び第２バレルシフタ１,２から加算器５へデータが供
給されるタイミングとシフト数制御回路３が送出するsz
値を加算器５へ送出するタイミングとを一致させるため
のラッチ回路４の出力側も加算器５に接続される。加算
器５の出力側は出力ラッチ６に接続される。The output sides of the first barrel shifter 1 and the second barrel shifter 2 are connected to an adder 5, respectively. Also, the first
And the timing at which data is supplied from the second barrel shifters 1 and 2 to the adder 5 and sz sent by the shift number control circuit 3.
The output side of the latch circuit 4 for matching the timing of sending the value to the adder 5 is also connected to the adder 5. The output side of the adder 5 is connected to the output latch 6.
【００２３】加算器５は、第１バレルシフタ１と第２バ
レルシフタ２とから供給されるデータを加算する回路で
あるが、上述したように、シフト数制御回路３に供給さ
れる乗数が、２,４,８…のような２nで表される数値で
あるときには、加算演算を行わずとも第１バレルシフタ
１又は第２バレルシフタ２のいずれかから供給されるデ
ータがそのまま乗算結果データである。よってこのよう
な場合、シフト数制御回路３からラッチ回路４を介して
例えば「１」の制御信号szが加算器５に供給され、加算器
５は上記第１及び第２バレルシフタ１,２から供給され
るデータの内、０のシフト数が供給されたバレルスフタ
から供給されるデータを０とし、加算演算を行う。The adder 5 is a circuit for adding the data supplied from the first barrel shifter 1 and the second barrel shifter 2, and the multiplier supplied to the shift number control circuit 3 is 2, as described above. When it is a numerical value represented by 2 n such as 4, 8, ..., The data supplied from either the first barrel shifter 1 or the second barrel shifter 2 is the multiplication result data as it is without performing the addition operation. Therefore, in such a case, the control signal sz of "1" is supplied from the shift number control circuit 3 to the adder 5 via the latch circuit 4, and the adder 5 is supplied from the first and second barrel shifters 1 and 2. The data supplied from the barrel shifter to which the shift number of 0 is supplied is set to 0, and the addition operation is performed.
【００２４】尚、第１バレルシフタ１、第２バレルシフ
タ２、ラッチ回路４、及び出力ラッチ６には、当該乗算
回路が備わる例えば画像処理装置におけるシステムクロ
ックがそれぞれ供給される。The first barrel shifter 1, the second barrel shifter 2, the latch circuit 4, and the output latch 6 are each supplied with a system clock in, for example, an image processing apparatus provided with the multiplication circuit.
【００２５】このように構成される乗算回路の動作を以
下に説明する。尚、乗数としては上記例と同じ「１０」を
用い、入力データをＸとする。シフト数制御回路３に
は、乗数「１０」が供給され、シフト数制御回路３は、
「１０」に対応するsn値である「０１１」の値を第１バレル
シフタ１へ送出し、又、sm値である「００１」の値を第２
バレルシフタ２へ送出し、sz値である「０」をラッチ回路
４へ送出する。The operation of the multiplication circuit configured as described above will be described below. As the multiplier, the same "10" as in the above example is used, and the input data is X. A multiplier “10” is supplied to the shift number control circuit 3, and the shift number control circuit 3
The value of "011" which is the sn value corresponding to "10" is sent to the first barrel shifter 1, and the value of "001" which is the sm value is sent to the second barrel shifter 1.
It is sent to the barrel shifter 2 and the sz value “0” is sent to the latch circuit 4.
【００２６】よって第１バレルシフタ１は、供給される
sn値「０１１」に従い入力データＸを３ビット分左へシフ
トする。よって入力データＸは、第１バレルシフタ１に
よって８倍されたことになる。同様に、第２バレルシフ
タ２は、供給されるsm値「００１」に従い入力データＸを
１ビット分左へシフトする。よって入力データＸは、第
２バレルシフタ２によって２倍されたことになる。尚、
「１０」は２のべき乗数ではないので、上記sz値は０であ
る。Therefore, the first barrel shifter 1 is supplied.
The input data X is shifted to the left by 3 bits according to the sn value "011". Therefore, the input data X is multiplied by 8 by the first barrel shifter 1. Similarly, the second barrel shifter 2 shifts the input data X to the left by one bit according to the supplied sm value "001". Therefore, the input data X is doubled by the second barrel shifter 2. still,
Since “10” is not a power of 2, the sz value is 0.
【００２７】加算器５は、第１バレルシフタ１から供給
される８倍の入力データＸと第２バレルシフタ２から供
給される２倍の入力データＸとを加算し、１０倍の入力
データＸとし、出力ラッチ６を介して演算結果として送
出する。The adder 5 adds 8 times the input data X supplied from the first barrel shifter 1 and 2 times the input data X supplied from the second barrel shifter 2 to obtain 10 times the input data X, The result is sent out via the output latch 6.
【００２８】このように本実施例の乗算回路の構成要素
は、主にシフタ及び加算器により構成されているので、
回路規模が小さく、又、固定、半固定乗数の乗算を高速
に実行することができる。As described above, since the constituent elements of the multiplication circuit of this embodiment are mainly composed of the shifter and the adder,
The circuit scale is small, and the multiplication of fixed and semi-fixed multipliers can be executed at high speed.
【００２９】次に、上述したような乗算回路を画像処理
装置に使用する場合を説明する。この画像処理装置は、
画像処理されるＲ、Ｇ、Ｂの画像データをＰ＝aＲ＋bＧ
＋cＢ＋d の式により、マゼンタ:Ｍ、シアン:Ｃ、イエ
ロー:Ｙ、ブラック:Ｂkのいずれかに補色変換するもの
であり、図２に示されるような構成を有する。Next, the case where the above-described multiplication circuit is used in the image processing apparatus will be described. This image processing device
Image data of R, G, and B to be image-processed is P = aR + bG
Complementary color conversion to magenta: M, cyan: C, yellow: Y, or black: Bk is performed according to the formula of + cB + d, and has a configuration shown in FIG.
【００３０】乗算器１０には、Ｒ、Ｇ、Ｂの画像データ
と、乗算係数格納レジスタ１２から上記Ｐを求める式に
おけるa,b,cの各乗算係数とが供給され、乗算器１０は
上記Ｐを求める上述の式にて示される演算を行う。又、
Ｒ、Ｇ、Ｂの画像データは色相分割判定器１１に供給さ
れる。色相分割判定器１１は、画素のＲ、Ｇ、Ｂの配合
度合により、上記乗算係数格納レジスタ１２に格納され
る複数の乗算係数の内、いずれの乗算係数が最適かを判
定する回路であり、 Ｒ＋５Ｇ−６Ｂ＜０、 ３Ｇ
−Ｒ−２Ｂ＜０、 … という判定式に従い供給さ
れる画像データを同時に演算して真／偽を判定する。上
述した実施例に示す乗算回路は、上記色相分割判定器１
１内に設けられ、被乗数であるＲ、Ｇ、Ｂの画像データ
と固定された乗数との乗算を上述した条件式に示される
ように行う。The multiplier 10 is supplied with the image data of R, G and B and the multiplication coefficients of a, b and c in the formula for obtaining P from the multiplication coefficient storage register 12, and the multiplier 10 receives the above-mentioned multiplication coefficients. The calculation shown in the above equation for obtaining P is performed. or,
The R, G, and B image data are supplied to the hue division determiner 11. The hue division determiner 11 is a circuit that determines which of the multiplication coefficients is optimal among the plurality of multiplication coefficients stored in the multiplication coefficient storage register 12 according to the R, G, and B mixture degrees of pixels. R + 5G-6B <0, 3G
The image data supplied are simultaneously calculated according to the judgment formula −R−2B <0, ... The multiplication circuit shown in the above-mentioned embodiment is the same as the above-mentioned hue division judging device 1.
The image data of the multiplicands R, G, and B provided in 1 and the fixed multiplier are multiplied as indicated by the above-mentioned conditional expression.
【００３１】このように色相分割判定器１１に本実施例
の乗算回路を用いることで以下の効果がある。即ち、色
相分割判定器１１を従来の乗算器にて構成した場合、上
記等の条件式の数×３個の乗算器が必要であるが、本
実施例の乗算回路を使用した場合、上記条件式の数×３
個のアダーと上記条件式の数×６個のバレルシフタで構
成でき、アダーを多数使用する乗算器に対して少数のア
ダー、バレルシフタを使用することで回路全体の回路規
模を縮小することができる。The use of the multiplication circuit of this embodiment for the hue division determiner 11 in this way has the following effects. That is, when the hue division determiner 11 is configured by a conventional multiplier, the number of conditional expressions such as the above × 3 multipliers are required. However, when the multiplication circuit of this embodiment is used, the above condition is satisfied. Number of expressions x 3
The number of the adders and the number of the above conditional expressions × 6 barrel shifters can be used, and the circuit scale of the entire circuit can be reduced by using a small number of adders and barrel shifters for a multiplier using a large number of adders.
【００３２】[0032]
【発明の効果】以上詳述したように本発明によれば、乗
算回路は、シフト数制御手段が送出するシフト数により
入力データをシフトする第１及び第２のシフタと、第１
及び第２のシフタが送出する演算結果を加算する一つの
加算手段とを備えたことより、従来の加算器を多数使用
する乗算器に比べ回路規模を縮小することができ、又、
入力データのシフト動作により高速に乗算演算を行うこ
とができる。As described above in detail, according to the present invention, the multiplication circuit includes the first and second shifters for shifting the input data according to the shift number sent by the shift number control means, and the first shifter.
And one adding means for adding the calculation result sent by the second shifter, the circuit scale can be reduced as compared with a multiplier using a large number of conventional adders, and
The multiplication operation can be performed at high speed by the shift operation of the input data.
【００３３】又、このような乗算回路を使用することで
回路規模の小さな画像処理装置を実現することができ
る。Further, by using such a multiplication circuit, an image processing apparatus having a small circuit scale can be realized.
【図１】 本発明の乗算回路の一実施例における構成を
示すブロック図である。FIG. 1 is a block diagram showing a configuration of an embodiment of a multiplication circuit of the present invention.
【図２】 本発明の乗算回路が使用できる画像処理装置
の構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of an image processing apparatus in which the multiplication circuit of the present invention can be used.
１…第１バレルシフタ、２…第２バレルシフタ、３…シ
フト数制御回路、４…ラッチ回路、５…加算器、６…出
力ラッチ。1 ... 1st barrel shifter, 2 ... 2nd barrel shifter, 3 ... Shift number control circuit, 4 ... Latch circuit, 5 ... Adder, 6 ... Output latch.
Claims (3)
れる第１シフタ及び第２シフタと、 上記第１及び第２シフタからそれぞれ供給されるデータ
を加算する加算手段と、 ２n又は(２n＋２m) (n、mは整数)にて表され各演算に
て変化しない固定乗数が供給され、上記固定乗数に対応
した数であり上記第１及び第２シフタへ送出するそれぞ
れのシフト数を決定し、又、供給される乗数が２nで表
されるとき上記第１又は第２シフタのいずれかの出力デ
ータを０とする信号を上記加算手段へ送出するシフト数
制御手段と、を備えたことを特徴とする乗算回路。1. A first shifter and a second shifter to which variable input data that is a multiplicand is supplied, and an addition means for adding the data respectively supplied from the first and second shifters, 2 n or (2 n + 2 m ) (n and m are integers) is supplied as a fixed multiplier that does not change in each operation, and is a number corresponding to the fixed multiplier and is the number of shifts sent to the first and second shifters. And a shift number control means for sending to the addition means a signal that sets the output data of either the first or second shifter to 0 when the supplied multiplier is represented by 2 n. A multiplication circuit characterized by being provided.
数が２nにて表されるときにはｎの値及び０であり、上
記固定乗数が２n＋２mにて表されるときにはｎ及びｍの
値である、請求項１記載の乗算回路。Wherein the number above each of the shift, when the fixed multiplier is expressed by 2 n has a value and 0 for n, when the fixed multiplier is expressed by 2 n +2 m is n and m The multiplication circuit according to claim 1, which is a value.
画像情報が供給され、該被乗数と変化する乗算係数との
乗算演算及び該乗算演算結果の加算演算を行う乗算器
と、 上記乗算器にて使用する上記乗算係数を格納する乗算係
数格納手段と、 上記乗算係数格納手段から上記乗算器へ送出する上記乗
算係数を指定する指定信号を発生する手段と、入力デー
タである上記各画像情報と各演算にて変化しない固定乗
数との乗算演算及び該乗算演算結果の加算演算から構成
され上記指定信号を作成するための条件式を格納する手
段と、上記条件式に示す乗算演算を実行する請求項１記
載の構成からなる乗算回路とを有する色相分割判定手段
と、を備えたことを特徴とする画像処理装置。3. A multiplier that is supplied with red, green, and blue image information that is a multiplicand and changes, and that performs a multiplication operation of the multiplicand and a changing multiplication coefficient and an addition operation of the multiplication operation result, Multiplication coefficient storage means for storing the multiplication coefficient used in the multiplier, means for generating a designation signal for designating the multiplication coefficient to be sent from the multiplication coefficient storage means to the multiplier, and each of the input data Means for storing a conditional expression for creating the specified signal, which comprises a multiplication operation of the image information and a fixed multiplier that does not change in each operation and an addition operation of the multiplication operation result, and a multiplication operation shown in the conditional expression An image processing apparatus, comprising: a hue division determining unit having a multiplication circuit having the configuration according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175428A JPH0619686A (en) | 1992-07-02 | 1992-07-02 | Multiplying circuit and picture processor equipped with the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175428A JPH0619686A (en) | 1992-07-02 | 1992-07-02 | Multiplying circuit and picture processor equipped with the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0619686A true JPH0619686A (en) | 1994-01-28 |
Family
ID=15995934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175428A Pending JPH0619686A (en) | 1992-07-02 | 1992-07-02 | Multiplying circuit and picture processor equipped with the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619686A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09163183A (en) * | 1995-08-31 | 1997-06-20 | General Instr Corp Of Delaware | Method and apparatus for executing two-dimensional video convolving |
| US6675186B1 (en) | 1999-06-25 | 2004-01-06 | Nec Corporation | Decibel adjustment device with shift amount control circuit |
| JP2019067375A (en) * | 2017-09-28 | 2019-04-25 | 富士通株式会社 | Arithmetic processing device, computing element, and method for controlling arithmetic processing device |
-
1992
- 1992-07-02 JP JP4175428A patent/JPH0619686A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09163183A (en) * | 1995-08-31 | 1997-06-20 | General Instr Corp Of Delaware | Method and apparatus for executing two-dimensional video convolving |
| US6675186B1 (en) | 1999-06-25 | 2004-01-06 | Nec Corporation | Decibel adjustment device with shift amount control circuit |
| JP2019067375A (en) * | 2017-09-28 | 2019-04-25 | 富士通株式会社 | Arithmetic processing device, computing element, and method for controlling arithmetic processing device |
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