JPH06196659A - Semiconductor memory - Google Patents
Semiconductor memoryInfo
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- JPH06196659A JPH06196659A JP34208692A JP34208692A JPH06196659A JP H06196659 A JPH06196659 A JP H06196659A JP 34208692 A JP34208692 A JP 34208692A JP 34208692 A JP34208692 A JP 34208692A JP H06196659 A JPH06196659 A JP H06196659A
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- Japan
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- cell transistor
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- bit
- data
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- Pending
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- Semiconductor Memories (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、読み出し専用メモリ、
すなわちいわゆるROM(Read Only Mem
ory)に関するものである。特にROMのメモリセル
を構成するトランジスタの数を減少させることの可能な
ROMの構成に関する。BACKGROUND OF THE INVENTION The present invention relates to a read-only memory,
That is, a so-called ROM (Read Only Mem)
ory). In particular, the present invention relates to a ROM configuration capable of reducing the number of transistors constituting a ROM memory cell.
【0002】[0002]
【従来の技術】半導体記憶素子、いわゆる半導体メモリ
は家庭用・産業用を問わず様々な種類の機器に用いられ
ている。半導体メモリの一種にいわゆる読み出し専用メ
モリ(Read Only Memory、以下、RO
Mと称する)がある。このROMは、あらかじめ所定の
デジタルデータが記憶されており、ユーザは新たにデー
タを書き込むことはできない。しかし、RAM(読み出
し及び書き込み可能なメモリ)の多くが電源を遮断する
と、その記憶内容が失われてしまうのに対して、ROM
はあらかじめ記憶されたデータが消えてしまうことはな
いので例えばマイクロコンピュータのプログラムやその
他一定のパラメータ等を保持しておくのに使用される。2. Description of the Related Art Semiconductor memory devices, so-called semiconductor memories, are used in various types of equipment for home and industrial use. A type of semiconductor memory is a so-called read-only memory (RO).
Called M). Predetermined digital data is stored in advance in this ROM, and the user cannot write new data. However, most of RAMs (readable and writable memories) lose their stored contents when the power is cut off, whereas ROMs
Since the previously stored data is not erased, it is used to hold, for example, a microcomputer program and other certain parameters.
【0003】従来のROMのデータの記憶部分であるメ
モリセルの一部を表す回路図が図2に示されている。図
2に示されているように、従来のROMのデータ記憶部
分は、複数のWORD線と複数のBIT線とが、縦方向
及び横方向に張られており、WORD線とBIT線との
それぞれの交点に、メモリセルを構成するセルトランジ
スタ10が設けられている。このセルトランジスタ10
(a,b,c,d)は、そのゲート端子がいずれか1本
のWORD線に接続され、そのソース端子が接地され、
そしてドレイン端子が、記憶すべきデータの内容によっ
てそれぞれ対応するBIT線に接続又は非接続されてい
る。図2において、ドレイン端子とBIT線とが接続さ
れている個所は黒丸で示されており、接続されていない
ところは×印で示されている。そして、1つ1つの接続
又は非接続点が1ビットのデータを保持する。FIG. 2 is a circuit diagram showing a part of a memory cell which is a data storage part of a conventional ROM. As shown in FIG. 2, in the data storage portion of the conventional ROM, a plurality of WORD lines and a plurality of BIT lines are stretched in the vertical and horizontal directions, and each of the WORD line and the BIT line is extended. A cell transistor 10 that constitutes a memory cell is provided at the intersection of. This cell transistor 10
(A, b, c, d) has its gate terminal connected to one of the WORD lines and its source terminal grounded,
The drain terminal is connected or not connected to the corresponding BIT line depending on the content of the data to be stored. In FIG. 2, a portion where the drain terminal and the BIT line are connected is shown by a black circle, and a portion where they are not connected is shown by a cross. Then, each connection or non-connection point holds 1-bit data.
【0004】例えば図2に示されたWORD線1に選択
信号が供給されると、図2に示されたセルトランジスタ
10a,10bのゲート端子にこの選択信号が印加さ
れ、セルトランジスタ10a,10bが導通状態とな
る。その結果、図2のBIT線1は、セルトランジスタ
10aのドレイン端子と接続されているので、BIT線
1には「L」のデータが表れる。一方、BIT線2に
は、セルトランジスタ10bのドレイン端子とは接続さ
れていないので、BIT線2には、「H」のデータが表
れる。そして、それぞれ表れたデータが外部に読み出さ
れることになる。なお、各BIT線はデータ読み出しの
際にそれぞれ「H」レベルにプリチャージされるため、
前述したように導通状態となったセルトランジスタ(上
述の例ではセルトランジスタ10b)のドレイン端子に
接続されていないBIT線には「H」のデータが出力さ
れることになる。For example, when a selection signal is supplied to the WORD line 1 shown in FIG. 2, the selection signal is applied to the gate terminals of the cell transistors 10a and 10b shown in FIG. It becomes conductive. As a result, since the BIT line 1 of FIG. 2 is connected to the drain terminal of the cell transistor 10a, the data of “L” appears on the BIT line 1. On the other hand, since the BIT line 2 is not connected to the drain terminal of the cell transistor 10b, "H" data appears on the BIT line 2. Then, the data respectively shown are read out to the outside. Since each BIT line is precharged to the “H” level when reading data,
As described above, "H" data is output to the BIT line that is not connected to the drain terminal of the cell transistor (cell transistor 10b in the above-described example) that has become conductive.
【0005】このように、従来のROMにおいては、W
ORD線とBIT線との交点毎にセルトランジスタ10
が設けられ、それぞれのドレイン端子がBIT線と接続
されるか否かによりデータが記憶されている。すなわ
ち、WORD線とBIT線との交点毎に1ビットのデー
タが記憶され、1ビットのデータの記憶に1個のセルト
ランジスタ10が必要である。As described above, in the conventional ROM, W
A cell transistor 10 is provided at each intersection of the ORD line and the BIT line.
Are provided and data is stored depending on whether or not each drain terminal is connected to the BIT line. That is, 1-bit data is stored at each intersection of the WORD line and the BIT line, and one cell transistor 10 is required to store the 1-bit data.
【0006】[0006]
【発明が解決しようとする課題】このように、従来のR
OMにおいては、1ビットのデータに対して1個のセル
トランジスタが設けられていたので、1ビットのデータ
を記憶する部分、すなわちメモリセルの面積はセルトラ
ンジスタの大きさに強く依存してしまった。従って、従
来のROMにおいてはそれぞれのメモリセルの面積を小
さくするためにはセルトランジスタを小さくする必要が
ある。しかしながら、このセルトランジスタはBIT線
を駆動するため、一定の駆動能力が必要であり、小さく
するには限界がある。As described above, the conventional R
In the OM, since one cell transistor is provided for 1-bit data, the area for storing 1-bit data, that is, the area of the memory cell strongly depends on the size of the cell transistor. . Therefore, in the conventional ROM, it is necessary to reduce the cell transistor in order to reduce the area of each memory cell. However, since this cell transistor drives the BIT line, a constant driving capability is required, and there is a limit to reducing it.
【0007】この課題を解決するために、例えば特公昭
57−51195号公報には、データに応じてメモリセ
ルの列を省略することによりメモリセルの個数を減少さ
せることの可能な半導体記憶装置が開示されている。し
かしながら、この記憶装置は記憶するデータの値に応じ
て記憶容量が定まるため、データが決まるまでは具体的
な記憶容量が決められないという不便な点がある。In order to solve this problem, for example, Japanese Patent Publication No. 57-51195 discloses a semiconductor memory device capable of reducing the number of memory cells by omitting columns of memory cells according to data. It is disclosed. However, since the storage capacity of this storage device is determined according to the value of the data to be stored, there is an inconvenience that a specific storage capacity cannot be determined until the data is determined.
【0008】本発明は、上記課題に鑑みなされたもの
で、その目的は、1個のセルトランジスタに複数のビッ
トを記憶させることにより、セルトランジスタを小さく
することなく多くの情報を記憶することができるROM
を提供することである。The present invention has been made in view of the above problems, and an object thereof is to store a plurality of bits in one cell transistor so that a large amount of information can be stored without reducing the size of the cell transistor. ROM that can
Is to provide.
【0009】[0009]
【課題を解決するための手段】本発明は、上述の課題を
解決するために、複数のワード線と、複数のビット線
と、前記ワード線の中の一本のワード線と前記ビット線
の中の所定の複数のビット線との組ごとに対応して設け
られたセルトランジスタであって、そのゲート端子が前
記対応する組の一本のワード線に接続され、ソース端子
が接地され、記憶されるデータの値に応じて前記対応す
る組の複数のビット線がそれぞれドレイン端子に接続ま
たは非接続されている複数のセルトランジスタと、を備
え、前記各セルトランジスタは、そのゲート端子に接続
されている前記ワード線に選択信号が印加された場合、
そのドレイン端子に接続されている前記対応するビット
線に対して接地電位の信号を出力することを特徴とする
読みだし専用半導体メモリである。In order to solve the above problems, the present invention provides a plurality of word lines, a plurality of bit lines, one of the word lines and the bit line. A cell transistor provided corresponding to each group with a predetermined plurality of bit lines, the gate terminal of which is connected to one word line of the corresponding group, the source terminal of which is grounded, and storage A plurality of cell transistors in which a plurality of bit lines of the corresponding set are respectively connected or not connected to a drain terminal according to the value of data to be stored, each cell transistor being connected to its gate terminal. When a selection signal is applied to the word line
A read-only semiconductor memory which outputs a signal of ground potential to the corresponding bit line connected to the drain terminal.
【0010】[0010]
【作用】本発明におけるセルトランジスタは、記憶する
べきデータの値に応じて、対応する複数のBIT線と接
続又は非接続されている。そして、接続しているBIT
線に対しては接地電位の電位の信号を出力する。そし
て、ドレイン端子に接続されていないBIT線には、所
定の電位の他の信号が表れる。従って、BIT線をセル
トランジスタのドレイン端子に接続するか否かによっ
て、1ビットのデジタルデータの記憶がなされ、セルト
ランジスタ1個当たり複数のビットのデジタルデータが
記憶される。The cell transistor according to the present invention is connected or not connected to a plurality of corresponding BIT lines according to the value of the data to be stored. And the connected BIT
A signal of the ground potential is output to the line. Then, another signal having a predetermined potential appears on the BIT line that is not connected to the drain terminal. Therefore, 1-bit digital data is stored depending on whether or not the BIT line is connected to the drain terminal of the cell transistor, and a plurality of bits of digital data are stored per cell transistor.
【0011】[0011]
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will be described below with reference to the drawings.
【0012】図1には、本発明の好適な実施例であるR
OMのデータ記憶部分の部分回路図が示されている。図
1に示されているのは、図2に示されている従来のRO
Mの回路図と同等の機能を有する部分回路図である。す
なわち、2本のWORD線1及びWORD線2と、2本
のBIT線1とBIT線2に対応する記憶部分である。FIG. 1 shows R, which is a preferred embodiment of the present invention.
A partial circuit diagram of the data storage portion of the OM is shown. Shown in FIG. 1 is the conventional RO shown in FIG.
It is a partial circuit diagram which has a function equivalent to the circuit diagram of M. That is, it is a storage portion corresponding to two WORD lines 1 and WORD lines 2 and two BIT lines 1 and BIT lines 2.
【0013】本実施例において特徴的なことは、セルト
ランジスタ12には、複数のビット線が対応しているこ
とである。本実施例においてはセルトランジスタ12
a,12bにはそれぞれ2本のビット線1,2が対応し
ている。そして、記憶すべきデータに応じて、このセル
トランジスタ12(a,b)のドレイン端子とそれぞれ
のビット線1,2とが接続又は非接続されている。図1
中、ドレイン端子とBIT線が接続されているところは
黒丸で示され、接続されていないところは×印で示され
ている。本実施例においてはこのように1つのセルトラ
ンジスタ12に対して複数のBIT線1,2を駆動させ
たので記憶容量に対するセルトランジスタ12の個数が
図2に示された従来の方式に比べて1/2となってい
る。A feature of this embodiment is that a plurality of bit lines correspond to the cell transistor 12. In this embodiment, the cell transistor 12
Two bit lines 1 and 2 correspond to a and 12b, respectively. The drain terminal of the cell transistor 12 (a, b) and the respective bit lines 1 and 2 are connected or not connected depending on the data to be stored. Figure 1
Inside, the place where the drain terminal and the BIT line are connected is shown by a black circle, and the place where it is not connected is shown by a cross. In this embodiment, since the plurality of BIT lines 1 and 2 are driven for one cell transistor 12 in this way, the number of cell transistors 12 with respect to the storage capacity is 1 compared with the conventional method shown in FIG. / 2.
【0014】次に、本実施例の動作を説明する。例えば
WORD線1に選択信号が印加された場合には、セルト
ランジスタ12aのゲート端子にこの選択信号が印加さ
れ、セルトランジスタ12aがON作動、すなわち導通
状態となる。その結果、このセルトランジスタ12aと
接続しているBIT線1には接地電位が表れる。一方、
セルトランジスタ12aのドレイン端子に接続していな
いBIT線2には、セルトランジスタ12aによっては
駆動されず、プリチャージされた電位をそのまま保持す
る。プリチャージは、接地電位とは異なる例えば「H」
レベルで行われる。Next, the operation of this embodiment will be described. For example, when the selection signal is applied to the WORD line 1, the selection signal is applied to the gate terminal of the cell transistor 12a, and the cell transistor 12a is turned on, that is, brought into conduction. As a result, the ground potential appears on the BIT line 1 connected to the cell transistor 12a. on the other hand,
The BIT line 2 which is not connected to the drain terminal of the cell transistor 12a is not driven by the cell transistor 12a and holds the precharged potential as it is. The precharge is different from the ground potential, for example, "H"
Done at the level.
【0015】このようにして、BIT線1には、接地電
位すなわち「L」レベルの信号が出力され、BIT線2
には、「H」レベルの信号が出力される。これは、図2
に示された従来のROMと同様の結果である。In this way, the ground potential, that is, the signal of "L" level is output to the BIT line 1, and the BIT line 2
An "H" level signal is output to. This is shown in Figure 2.
The result is similar to that of the conventional ROM shown in FIG.
【0016】以下、同様にしてWORD線2に対してア
クセスが行われた場合にも、BIT線1、2にはセルト
ランジスタ12bのドレイン端子との接続状態に応じた
値の信号が出力される。Similarly, when the WORD line 2 is accessed in the same manner, a signal having a value corresponding to the connection state with the drain terminal of the cell transistor 12b is output to the BIT lines 1 and 2. .
【0017】本実施例においては1つのセルトランジス
タ12(a,b)の負荷は2本のBIT線1,2であ
る。従って、BIT線の容量は2倍となるが、各WOR
D線(1,2)に接続するセルトランジスタ12(a,
b)の個数は従来方式と比べて1/2となるので、WO
RD線(1,2)に接続する負荷の大きさは1/2とな
る。従ってWORD線(1,2)の駆動に関しては、従
来方式よりその速度は早くなる。この結果本実施例に係
るROMのアクセス速度は従来方式と比べて遅くなるこ
とはないと予想される。一方、セルトランジスタ12の
個数が従来方式と比べて1/2となるのでメモリセルの
占める面積も1/2程度となる。In this embodiment, the load of one cell transistor 12 (a, b) is two BIT lines 1 and 2. Therefore, although the capacity of the BIT line is doubled, each WOR
Cell transistor 12 (a, connected to D line (1, 2)
The number of b) is half that of the conventional method.
The magnitude of the load connected to the RD line (1, 2) is 1/2. Therefore, the speed of driving the WORD lines (1, 2) is higher than that of the conventional method. As a result, it is expected that the access speed of the ROM according to this embodiment will not be slower than that of the conventional method. On the other hand, since the number of cell transistors 12 is 1/2 that in the conventional method, the area occupied by the memory cells is also approximately 1/2.
【0018】以上述べたように本実施例によれば、セル
トランジスタの大きさを小さくすることなく、メモリセ
ルの占める面積を1/2程度にすることができるので、
同容量のROMを構成する場合、従来の方式と比べてチ
ップ面積を1/2程度とすることができる。換言すれ
ば、チップ面積を従来と同様の大きさとすれば、従来方
式と比べて2倍の記憶容量が実現され得る。As described above, according to this embodiment, the area occupied by the memory cell can be reduced to about 1/2 without reducing the size of the cell transistor.
When configuring a ROM of the same capacity, the chip area can be reduced to about half that of the conventional method. In other words, if the chip area has the same size as the conventional one, the storage capacity twice as large as that of the conventional one can be realized.
【0019】[0019]
【発明の効果】以上述べたように、本発明によれば1つ
のセルトランジスタに対して複数のBIT線を受け持た
せたので、複数のビットのデジタルデータを、1個のセ
ルトランジスタで駆動・出力させることができる。従っ
て、従来デジタルデータの1ビット毎に必要であったセ
ルトランジスタの個数を減少させることができる。その
結果、従来方式と同容量のROMを、1/2の面積のチ
ップで構成することができる。換言すれば、チップ面積
を従来方式と同様とすれば、従来方式の2倍の記憶容量
を有するROMが構成できるという効果を有する。As described above, according to the present invention, since a plurality of BIT lines are assigned to one cell transistor, a plurality of bits of digital data can be driven by one cell transistor. Can be output. Therefore, it is possible to reduce the number of cell transistors which is conventionally required for each bit of digital data. As a result, a ROM having the same capacity as that of the conventional method can be configured with a chip having a half area. In other words, if the chip area is the same as that of the conventional method, there is an effect that a ROM having a storage capacity twice that of the conventional method can be constructed.
【図1】本発明の実施例に係るROMの部分回路図であ
る。FIG. 1 is a partial circuit diagram of a ROM according to an embodiment of the present invention.
【図2】従来方式のROMの部分回路図である。FIG. 2 is a partial circuit diagram of a conventional ROM.
【符号の説明】 12a,12b セルトランジスタ[Explanation of Codes] 12a, 12b Cell Transistor
Claims (1)
の所定の複数のビット線との組ごとに対応して設けられ
たセルトランジスタであって、そのゲート端子が前記対
応する組の一本のワード線に接続され、ソース端子が接
地され、記憶されるデータの値に応じて前記対応する組
の複数のビット線がそれぞれドレイン端子に接続または
非接続されている複数のセルトランジスタと、 を備え、 前記各セルトランジスタは、そのゲート端子に接続され
ている前記ワード線に選択信号が印加された場合、その
ドレイン端子に接続されている前記対応するビット線に
対して接地電位の信号を出力することを特徴とする読み
出し専用半導体メモリ。1. A plurality of word lines, a plurality of bit lines, and a set of one word line among the word lines and a predetermined plurality of bit lines among the bit lines. A plurality of bit lines of the corresponding set according to the value of the stored data, the gate terminal of which is connected to one word line of the corresponding set and the source terminal of which is grounded. A plurality of cell transistors each connected or not connected to a drain terminal, and each cell transistor has a drain terminal when a selection signal is applied to the word line connected to its gate terminal. A read-only semiconductor memory, which outputs a signal of ground potential to the corresponding bit line connected to.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34208692A JPH06196659A (en) | 1992-12-22 | 1992-12-22 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34208692A JPH06196659A (en) | 1992-12-22 | 1992-12-22 | Semiconductor memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06196659A true JPH06196659A (en) | 1994-07-15 |
Family
ID=18351054
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34208692A Pending JPH06196659A (en) | 1992-12-22 | 1992-12-22 | Semiconductor memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06196659A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005252232A (en) * | 2003-12-26 | 2005-09-15 | Semiconductor Energy Lab Co Ltd | Security document and chip-mounting object, and manufacturing method thereof |
US8662402B2 (en) | 2003-12-26 | 2014-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Securities, chip mounting product, and manufacturing method thereof |
-
1992
- 1992-12-22 JP JP34208692A patent/JPH06196659A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005252232A (en) * | 2003-12-26 | 2005-09-15 | Semiconductor Energy Lab Co Ltd | Security document and chip-mounting object, and manufacturing method thereof |
US8662402B2 (en) | 2003-12-26 | 2014-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Securities, chip mounting product, and manufacturing method thereof |
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