JPH0618929A - Production of active matrix substrate - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、液晶表示装置等の表示
装置に使用されるアクティブマトリクス基板の製造方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing an active matrix substrate used in a display device such as a liquid crystal display device.
【０００２】[0002]
【従来の技術】液晶表示装置、ＥＬ表示装置、プラズマ
表示装置等の表示装置では、通常、マトリクス状に配置
された表示絵素を選択的に光変調することにより、画像
が表示されるようになっている。表示絵素の光変調方法
としては、それぞれが独立してマトリクス状に配置され
た各絵素電極にスイッチング素子をそれぞれ接続して、
各スイッチング素子によって絵素電極が駆動されること
により各表示絵素を光変調するアクティブマトリクス方
式が知られている。絵素電極を選択駆動するスイッチン
グ素子としては、通常、ＴＦＴ（Thin Film Transist
or）素子、ＭＩＭ（金属−絶縁膜−金属）素子、ＭＯＳ
トランジスタ素子、ダイオード、バリスタ等が用いられ
ている。このアクティブマトリクス方式の表示装置は、
スイッチング素子に接続された絵素電極がマトリクス状
に配置されたアクティブマトリクス基板と、該アクティ
ブマトリクス基板の各絵素電極に対向する対向電極が設
けられた対向基板と、両基板間に挟まれた液晶層、ＥＬ
発光層、プラズマ発光体等の表示媒体とを有して構成さ
れている。そして、各絵素電極に印加される電圧をスイ
ッチングすることにより、その間に介在する表示媒体が
光学的に変調されて、その光学的変調が表示パターンと
して視認される。このような表示装置は、高コントラス
トの表示が可能であるために、液晶テレビジョン、ワー
ドプロセッサやコンピュータの端末表示等に実用化され
ている。2. Description of the Related Art In a display device such as a liquid crystal display device, an EL display device and a plasma display device, an image is usually displayed by selectively light-modulating display picture elements arranged in a matrix. Has become. As a light modulation method for the display picture element, a switching element is connected to each picture element electrode which is independently arranged in a matrix,
There is known an active matrix method in which each display picture element is optically modulated by driving a picture element electrode by each switching element. A TFT (Thin Film Transistor) is usually used as a switching element for selectively driving the pixel electrodes.
or) element, MIM (metal-insulating film-metal) element, MOS
Transistor elements, diodes, varistors, etc. are used. This active matrix type display device is
The active matrix substrate in which the pixel electrodes connected to the switching elements are arranged in a matrix, the counter substrate provided with a counter electrode facing each pixel electrode of the active matrix substrate, and sandwiched between both substrates Liquid crystal layer, EL
It has a light emitting layer and a display medium such as a plasma light emitter. Then, by switching the voltage applied to each picture element electrode, the display medium interposed therebetween is optically modulated, and the optical modulation is visually recognized as a display pattern. Since such a display device is capable of high-contrast display, it has been put to practical use in liquid crystal televisions, word processors, computer terminals, and the like.
【０００３】アクティブマトリクス基板は、図４に示す
ように、絶縁性基板であるガラス基板上に、格子状にな
るように相互に直交して設けられた複数の走査線（ゲー
トバスライン）３２と、複数の信号線（ソースバスライ
ン）３４とを有している。各走査線３２および各信号線
３４によって囲まれた矩形状のそれぞれの領域内には、
絵素電極３５がそれぞれ配置されている。各絵素電極３
５と、各絵素電極３５に近接する１本の走査線３２およ
び１本の信号線３４には、それぞれスイッチング素子と
してのＴＦＴ４０が電気的に接続されている。As shown in FIG. 4, the active matrix substrate includes a plurality of scanning lines (gate bus lines) 32 provided on a glass substrate which is an insulating substrate so as to be orthogonal to each other in a lattice pattern. , And a plurality of signal lines (source bus lines) 34. Within each rectangular region surrounded by each scanning line 32 and each signal line 34,
The pixel electrodes 35 are arranged respectively. Each picture element electrode 3
A TFT 40 as a switching element is electrically connected to each of the scanning lines 5 and one scanning line 32 and one signal line 34 adjacent to each pixel electrode 35.
【０００４】また、各絵素電極３５間に位置する走査線
３２には、絶縁層を挟んで対向する付加容量電極３６が
設けられている。各付加容量電極３６は、対向する走査
線３２にＴＦＴ４０を介して接続された絵素電極３５に
対して該走査線３２を挟んで隣接する絵素電極３５が接
続されており、各付加容量電極３６と走査線３２との対
向部分に付加容量が形成されている。The scanning lines 32 located between the picture element electrodes 35 are provided with additional capacitance electrodes 36 facing each other with an insulating layer in between. Each of the additional capacitance electrodes 36 is connected to the picture element electrode 35 connected to the opposing scanning line 32 via the TFT 40, and the adjacent picture element electrode 35 with the scanning line 32 interposed therebetween. An additional capacitance is formed in a portion where 36 and the scanning line 32 face each other.
【０００５】ＴＦＴ４０は、図４に示すように、ガラス
基板３１上に設けられた走査線３２から分岐したゲート
電極４１を有しており、該ゲート電極４１上には、該ゲ
ート電極４１を覆う酸化絶縁膜４２が積層されている。
ガラス基板４１上には、全体にわたってゲート絶縁膜４
３が積層されており、従って、該ゲート絶縁膜４３は酸
化絶縁膜４２を覆っている。該ゲート絶縁膜４３上に
は、酸化絶縁膜４２を覆うように、半導体層４４が積層
されている。また、ゲート絶縁膜４３上における各ＴＦ
Ｔ４０が形成されている部分以外の所定位置には、透明
な絵素電極４５が積層されている。As shown in FIG. 4, the TFT 40 has a gate electrode 41 branched from the scanning line 32 provided on the glass substrate 31, and the gate electrode 41 is covered with the gate electrode 41. The oxide insulating film 42 is laminated.
The gate insulating film 4 is entirely formed on the glass substrate 41.
3 are stacked, so that the gate insulating film 43 covers the oxide insulating film 42. A semiconductor layer 44 is laminated on the gate insulating film 43 so as to cover the oxide insulating film 42. In addition, each TF on the gate insulating film 43
A transparent pixel electrode 45 is laminated at a predetermined position other than the portion where T40 is formed.
【０００６】ＴＦＴ４０における半導体層４４中央部に
はエッチングストッパ層４５が積層されており、また、
該エッチングストッパ層４５が積層された部分以外の半
導体層４４の各側部上には、コンタクト層４６および４
６が積層されている。各コンタクト４６はエッチングス
トッパ層４５の各側縁部上に達しており、従って、該半
導体層４４の中央部上にて各コンタクト層４６および４
６は間隙をあけた状態になっている。An etching stopper layer 45 is laminated in the central portion of the semiconductor layer 44 of the TFT 40, and
The contact layers 46 and 4 are formed on the respective side portions of the semiconductor layer 44 except the portion where the etching stopper layer 45 is laminated.
6 are stacked. Each contact 46 reaches each side edge of the etching stopper layer 45, and therefore each contact layer 46 and 4 is formed on the central portion of the semiconductor layer 44.
6 is in a state with a gap.
【０００７】一方のコンタクト層４６上にはソース電極
４９が積層されている。該ソース電極４９は、信号線３
２から分岐した状態になっており、ゲート絶縁膜４３上
を通って、該コンタクト層４６上に達している。他方の
コンタクト層４６上には、ゲート絶縁膜４３上に達する
ドレイン電極４７が積層されている。該ドレイン電極４
７は、ゲート絶縁膜４３上に積層された絵素電極３５に
よって覆われた状態になっている。A source electrode 49 is laminated on one contact layer 46. The source electrode 49 is connected to the signal line 3
It is in a state branched from 2, reaching the contact layer 46 through the gate insulating film 43. A drain electrode 47 reaching the gate insulating film 43 is stacked on the other contact layer 46. The drain electrode 4
7 is in a state of being covered by the pixel electrode 35 laminated on the gate insulating film 43.
【０００８】信号線３４およびソース電極４９上にも、
透明電極３５と同様の透明導電膜５０が積層された状態
になっている。On the signal line 34 and the source electrode 49,
A transparent conductive film 50 similar to the transparent electrode 35 is laminated.
【０００９】[0009]
【発明が解決しようとする課題】このような構成のアク
ティブマトリクス基板では、ドレイン電極４７上に直接
積層される絵素電極３５、信号線３４およびソース電極
４９上に直接積層される透明導電膜５０、およびゲート
電極４１上に絶縁膜を介して積層される付加容量電極３
６は、すべて同様の透明導電膜、例えばＩＴＯ膜によっ
て構成されている。また、信号線３４、ソース電極４
９、およびドレイン電極４７も同様の導電性材料によっ
て同時に形成されるようになっており、その導電性材料
をパターニングすることにより信号線３４およびソース
電極４９とドレイン電極４７とが同時に形成される。そ
して、これら信号線３４およびソース電極４９とドレイ
ン電極４７とが、形成された直後に、ＩＴＯ膜をガラス
基板３１全体に積層して、該ＩＴＯ膜をエッチング液に
よりパターニングすることによって、絵素電極３５、透
明導電膜５０、および付加容量電極３６が同時に形成さ
れるようになっている。このため、ドレイン電極４７と
信号線３４およびソース電極４９は、ＩＴＯ膜をエッチ
ングする際のエッチング液に浸食されることを防止する
ために、チタン（Ｔｉ）等の高抵抗金属材料が使用され
ている。しかしながら、このような高抵抗金属材料を信
号線３４、ソース電極４９、およびドレイン電極４７と
して使用すると、信号の遅延が生じるという問題があ
る。特に、液晶表示装置が大型化して高精細化すると、
このような信号の遅延が顕著になって表示特性が低下す
る。In the active matrix substrate having such a structure, the transparent conductive film 50 directly laminated on the picture element electrode 35, the signal line 34 and the source electrode 49 laminated on the drain electrode 47. , And the additional capacitance electrode 3 stacked on the gate electrode 41 via an insulating film.
6 are all made of the same transparent conductive film, for example, an ITO film. In addition, the signal line 34 and the source electrode 4
9 and the drain electrode 47 are also made of the same conductive material at the same time. By patterning the conductive material, the signal line 34, the source electrode 49 and the drain electrode 47 are formed at the same time. Immediately after the signal line 34, the source electrode 49, and the drain electrode 47 are formed, an ITO film is laminated on the entire glass substrate 31, and the ITO film is patterned with an etching liquid to form a pixel electrode. 35, the transparent conductive film 50, and the additional capacitance electrode 36 are formed simultaneously. Therefore, the drain electrode 47, the signal line 34, and the source electrode 49 are made of a high-resistance metal material such as titanium (Ti) in order to prevent them from being corroded by the etching solution used for etching the ITO film. There is. However, when such a high resistance metal material is used as the signal line 34, the source electrode 49, and the drain electrode 47, there is a problem that a signal delay occurs. In particular, when the liquid crystal display device becomes larger and the definition becomes higher,
Such a signal delay becomes noticeable and the display characteristics deteriorate.
【００１０】本発明はこのような問題を解決するもので
あり、その目的は、信号の遅延を防止できて、大型およ
び高精細な表示装置に好適に使用し得るアクティブマト
リクス基板の製造方法を提供することにある。The present invention solves such a problem, and an object thereof is to provide a method for manufacturing an active matrix substrate which can prevent signal delay and can be suitably used for a large-sized and high-definition display device. To do.
【００１１】[0011]
【課題を解決するための手段】本発明のアクティブマト
リクス基板の製造方法は、マトリクス状に配置された絵
素電極にそれぞれスイッチング素子が接続されており、
各スイッチング素子に走査線および信号線がそれぞれ接
続されたアクティブマトリクス基板の製造方法であっ
て、透明導電性材料をパターンニングにして前記各絵素
電極を形成した後に、前記信号線を形成することを特徴
としてなり、そのことにより上記目的が達成される。According to the method of manufacturing an active matrix substrate of the present invention, switching elements are connected to pixel electrodes arranged in a matrix, respectively.
A method for manufacturing an active matrix substrate in which a scanning line and a signal line are connected to each switching element, wherein the signal line is formed after forming each pixel electrode by patterning a transparent conductive material. The above-mentioned object is achieved thereby.
【００１２】[0012]
【作用】本発明のアクティブマトリクス基板の製造方法
では、透明導電性材料をエッチング液等によってパター
ニングした後に、信号線が形成されるために、信号線と
して、低抵抗導電材料を使用することができ、信号線に
よる信号の遅延が防止される。In the method of manufacturing an active matrix substrate of the present invention, since the signal line is formed after the transparent conductive material is patterned with an etching solution or the like, a low resistance conductive material can be used as the signal line. The signal delay due to the signal line is prevented.
【００１３】[0013]
【実施例】以下、本発明を実施例について説明する。本
発明のアクティブマトリクス基板は、図１に示すよう
に、絶縁性基板であるガラス基板上に、格子状になるよ
うに相互に直交して設けられた複数の走査線（ゲートバ
スライン）１２と複数の信号線（ソースバスライン）１
４とを有する。各走査線１２及び各信号線１４によって
囲まれた矩形状のそれぞれの領域内には、絵素電極１５
が配置されている。各絵素電極１５と、各絵素電極１５
に隣接する１本の走査線１２および１本の信号線１４と
には、それぞれスイッチング素子としてのＴＦＴ２０が
電気的に接続されている。EXAMPLES The present invention will be described below with reference to examples. As shown in FIG. 1, the active matrix substrate of the present invention includes a plurality of scanning lines (gate bus lines) 12 provided on a glass substrate which is an insulating substrate so as to be orthogonal to each other so as to form a lattice. Multiple signal lines (source bus lines) 1
4 and. A pixel electrode 15 is provided in each rectangular region surrounded by each scanning line 12 and each signal line 14.
Are arranged. Each picture element electrode 15 and each picture element electrode 15
A TFT 20 as a switching element is electrically connected to each of the scanning line 12 and the signal line 14 which are adjacent to each other.
【００１４】また、各絵素電極１５間に位置する走査線
１２には、絶縁層を挟んで対向する付加容量電極１６が
設けられている。各付加容量電極１６は、対向する走査
線１２にＴＦＴ２０を介して接続された絵素電極１５に
対して該走査線１２を挟んで隣接する絵素電極１５が接
続されており、各付加容量電極１６と走査線１２との対
向部分に付加容量が形成されている。なお、付加容量と
しては、各走査線１２に隣接して配置される付加容量線
と各絵素電極との重畳部に形成することも可能である。Further, the scanning lines 12 located between the picture element electrodes 15 are provided with additional capacitance electrodes 16 facing each other with an insulating layer interposed therebetween. Each of the additional capacitance electrodes 16 is connected to the picture element electrode 15 connected to the opposing scanning line 12 via the TFT 20 and the adjacent picture element electrode 15 with the scanning line 12 interposed therebetween. An additional capacitance is formed in a portion where 16 and the scanning line 12 face each other. It should be noted that the additional capacitance may be formed at the overlapping portion of the additional capacitance line arranged adjacent to each scanning line 12 and each pixel electrode.
【００１５】ＴＦＴ２０は、図２に示すように、ガラス
基板１１上に設けられた走査線１２から分岐したゲート
電極２１を有しており、該ゲート電極２１上には、該ゲ
ート電極２１を覆う酸化絶縁膜２２が積層されている。
ガラス基板１１上には、全体にわたってゲート絶縁膜２
３が積層されており、従って、該ゲート絶縁膜２３は酸
化絶縁膜２２を覆っている。該ゲート絶縁膜２３上に
は、酸化絶縁膜２２を覆うように、半導体層２４が積層
されている。また、ゲート絶縁膜２３上における各ＴＦ
Ｔ２０が形成されている部分以外の所定位置には、透明
な絵素電極１５が積層されている。As shown in FIG. 2, the TFT 20 has a gate electrode 21 branched from the scanning line 12 provided on the glass substrate 11, and the gate electrode 21 is covered with the gate electrode 21. The oxide insulating film 22 is laminated.
The gate insulating film 2 is entirely formed on the glass substrate 11.
3 are stacked, so that the gate insulating film 23 covers the oxide insulating film 22. A semiconductor layer 24 is laminated on the gate insulating film 23 so as to cover the oxide insulating film 22. In addition, each TF on the gate insulating film 23
A transparent pixel electrode 15 is laminated at a predetermined position other than the portion where T20 is formed.
【００１６】ＴＦＴ２０における半導体層２４中央部に
はエッチングストッパ層２５が積層されており、また、
該エッチングストッパ層２５が積層された部分以外の半
導体層２４の各側部上には、コンタクト層２６および２
６が積層されている。各コンタクト２６はエッチングス
トッパ層２５の各側縁部上に達しており、従って、該半
導体層２４の中央部上にて各コンタクト層２６および２
６は間隙をあけた状態になっている。An etching stopper layer 25 is laminated on the central portion of the semiconductor layer 24 of the TFT 20, and
The contact layers 26 and 2 are formed on the respective side portions of the semiconductor layer 24 except the portion where the etching stopper layer 25 is laminated.
6 are stacked. Each contact 26 reaches each side edge of the etching stopper layer 25, and thus each contact layer 26 and 2 is formed on the central portion of the semiconductor layer 24.
6 is in a state with a gap.
【００１７】一方のコンタクト層２６上には、ソース電
極２９が積層されている。該ソース電極２９は、信号線
１４から分岐した状態になっており、信号線１４から分
岐したソース電極２９がゲート絶縁膜２３上を通って、
一方のコンタクト層２６上に達している。他方のコンタ
クト層２４上には、ゲート絶縁膜２３上に設けられた絵
素電極１５上に達するドレイン電極２７が積層されてい
る。そして、ガラス基板１１の全体にわたって、保護膜
２８が積層されている。A source electrode 29 is laminated on one contact layer 26. The source electrode 29 is branched from the signal line 14, and the source electrode 29 branched from the signal line 14 passes over the gate insulating film 23,
It reaches the one contact layer 26. A drain electrode 27 reaching the pixel electrode 15 provided on the gate insulating film 23 is stacked on the other contact layer 24. Then, the protective film 28 is laminated over the entire glass substrate 11.
【００１８】このような構成のアクティブマトリクス基
板の製造方法について説明する。ガラス基板１１上に前
面にわたってスパッタリングによりタンタル（Ｔａ）を
積層し、このタンタルをフォトリソグラフィによりパタ
ーン化して、走査線１２および該走査線１２から分岐し
たゲート電極２１を同時に形成する。A method of manufacturing the active matrix substrate having such a structure will be described. Tantalum (Ta) is laminated on the front surface of the glass substrate 11 by sputtering, and the tantalum is patterned by photolithography to simultaneously form the scanning line 12 and the gate electrode 21 branched from the scanning line 12.
【００１９】次に、陽極酸化法により、走査線１２及び
ゲート電極２１の上部を酸化して、五酸化タンタル（Ｔ
ａ2Ｏ5）の酸化絶縁膜１９を形成する。なお、陽極酸化
法に替えて熱酸化法により酸化絶縁膜１９を形成しても
よい。続いて、窒化硅素（ＳｉＮx）をプラズマＣＶＤ
法によってガラス基板１１全面にわたって積層して、ゲ
ート絶縁膜２３を形成する。Next, the upper portions of the scanning line 12 and the gate electrode 21 are oxidized by an anodic oxidation method to obtain tantalum pentoxide (T).
Then, an oxide insulating film 19 of a 2 O 5 ) is formed. The oxide insulating film 19 may be formed by a thermal oxidation method instead of the anodic oxidation method. Subsequently, silicon nitride (SiN x ) is plasma-enhanced.
Then, the gate insulating film 23 is formed by laminating the entire surface of the glass substrate 11 by the method.
【００２０】次に、プラズマＣＶＤ法によるゲート絶縁
膜２３の積層に連続して、半導体層２４となるアモルフ
ァスシリコン（α−Ｓｉ）をプラズマＣＶＤ法によって
積層し、さらに、連続して、エッチングストッパ層２５
となる窒化硅素（ＳｉＮx）をプラズマＣＶＤ法により
積層する。その後に、該窒化硅素をフォトリソグラフィ
によりパターニングすることによりエッチングストッパ
層２５を形成する。続いて、コンタクト層２４となるリ
ンを添加したｎ+−アモルファスシリコン（ｎ+−α−Ｓ
ｉ）をプラズマＣＶＤ法によって積層した後に、該ｎ+
−アモルファスシリコンおよびアモルファスシリコンを
フォトリソグラフィによりパターニングして、コンタク
ト層２５および半導体層２４を同時に形成する。このと
き、走査線１２上における信号線１４との交差部に相当
する部分にも、同時に、コンタクト層２４となるｎ+−
アモルファスシリコンおよびエッチングストッパ層２５
とされる窒化硅素がパターニングにより残される。Next, amorphous silicon (α-Si) to be the semiconductor layer 24 is laminated by plasma CVD method continuously with the lamination of the gate insulating film 23 by the plasma CVD method, and further continuously with the etching stopper layer. 25
Then, silicon nitride (SiN x ) is laminated by the plasma CVD method. Then, the silicon nitride is patterned by photolithography to form the etching stopper layer 25. Followed by the addition of phosphorus as a contact layer 24 n + - amorphous silicon (n + -α-S
After laminating i) by plasma CVD, the n +
-Amorphous silicon and amorphous silicon are patterned by photolithography to form the contact layer 25 and the semiconductor layer 24 at the same time. At this time, the contact layer 24 becomes n + − at the same time at the portion corresponding to the intersection with the signal line 14 on the scanning line 12.
Amorphous silicon and etching stopper layer 25
The silicon nitride that is said to be left by patterning.
【００２１】次に、絵素電極１５および付加容量電極１
６となる酸化インジウム（ＩＴＯ１）を主成分とした透
明導電膜が、スパッタリングによって積層された後に、
フォトリソグラフィによってパターニングされて、絵素
電極１５および付加容量電極１６が形成される。Next, the pixel electrode 15 and the additional capacitance electrode 1
After a transparent conductive film containing indium oxide (ITO1) as a main component to be 6 was laminated by sputtering,
The pixel electrode 15 and the additional capacitance electrode 16 are formed by patterning by photolithography.
【００２２】続いて、１５％以下の高融点金属を含有す
るアルミニウム（Ａｌ）をスパッタリング法によって積
層して、フォトリソグラフィでパターニングすることに
より、信号線１４、ＴＦＴ２０のソース電極２９および
ドレイン電極２７を形成する。走査線１２と信号線１４
との交差部では、ｎ+−アモルファスシリコンおよび窒
化硅素の積層体が介在されている。Subsequently, aluminum (Al) containing 15% or less of refractory metal is laminated by a sputtering method and is patterned by photolithography to form the signal line 14, the source electrode 29 and the drain electrode 27 of the TFT 20. Form. Scanning line 12 and signal line 14
At the intersecting portion with, a laminated body of n + -amorphous silicon and silicon nitride is interposed.
【００２３】その後に、ガラス基板１１の全体にわたっ
て保護膜２８が積層される。これにより、図１および図
２に示すアクティブマトリクス基板が製造される。After that, the protective film 28 is laminated on the entire glass substrate 11. As a result, the active matrix substrate shown in FIGS. 1 and 2 is manufactured.
【００２４】このように、透明導電膜をパターニングし
て絵素電極１５等を形成した後に、信号線１４等が形成
されるために、信号線１４として、透明導電膜のパター
ニングに際してのエッチング液等の影響を考慮する必要
がないために、高抵抗金属を使用する必要がなく、従っ
て、チタン（Ｔｉ）よりも低抵抗である１５％以下の高
融点金属を含有するアルミニウムを信号線２７等として
使用し得る。その結果、信号線２７等における信号の遅
延が確実に防止される。As described above, since the signal lines 14 and the like are formed after the transparent conductive film is patterned to form the pixel electrodes 15 and the like, the signal lines 14 are used as an etching solution for patterning the transparent conductive film and the like. Since it is not necessary to consider the influence of the above, it is not necessary to use a high resistance metal, and therefore aluminum containing 15% or less of a high melting point metal having a resistance lower than titanium (Ti) is used as the signal line 27 or the like. Can be used. As a result, the delay of the signal on the signal line 27 or the like is reliably prevented.
【００２５】[0025]
【発明の効果】本発明のアクティブマトリクス基板の製
造方法は、このように、透明導電膜をパターニングして
絵素電極を形成した後に信号線を形成するようになって
いるために、信号線は、低抵抗の導電性材料が使用で
き、該信号線における信号の遅延が抑制される。その結
果、本発明の方法により製造されるアクティブマトリク
ス基板は、大型で高精細な表示装置に好適に使用され
る。As described above, according to the method of manufacturing an active matrix substrate of the present invention, the signal lines are formed after the transparent conductive film is patterned to form the pixel electrodes. A low resistance conductive material can be used, and signal delay in the signal line is suppressed. As a result, the active matrix substrate manufactured by the method of the present invention is suitable for use in large-sized and high-definition display devices.
【図１】本発明の方法によって製造されるアクティブマ
トリクス基板の部分平面図である。FIG. 1 is a partial plan view of an active matrix substrate manufactured by the method of the present invention.
【図２】図１のＡ−Ａ線に沿った断面図である。FIG. 2 is a sectional view taken along the line AA of FIG.
【図３】従来のアクティブマトリクス基板の部分平面図
である。FIG. 3 is a partial plan view of a conventional active matrix substrate.
【図４】図３のＢ−Ｂ線に沿った断面図である。FIG. 4 is a sectional view taken along line BB of FIG.
１１ ガラス基板 １２ 走査線 １４ 信号線 １５ 絵素電極 １６ 付加容量電極 ２０ ＴＦＴ ２１ ゲート電極 ２２ 酸化絶縁膜 ２３ ゲート絶縁膜 ２４ エッチングストッパ層 ２５ コンタクト層 ２７ ドレイン電極 ２９ ソース電極 11 glass substrate 12 scanning line 14 signal line 15 picture element electrode 16 additional capacitance electrode 20 TFT 21 gate electrode 22 oxide insulating film 23 gate insulating film 24 etching stopper layer 25 contact layer 27 drain electrode 29 source electrode
Claims (2)
れぞれスイッチング素子が接続されており、各スイッチ
ング素子に走査線および信号線がそれぞれ接続されたア
クティブマトリクス基板の製造方法であって、 透明導電性材料をパターンニングにして前記各絵素電極
を形成した後に、前記信号線を形成することを特徴とす
るアクティブマトリクス基板の製造方法。1. A method of manufacturing an active matrix substrate, wherein switching elements are connected to pixel electrodes arranged in a matrix, and scanning lines and signal lines are connected to the switching elements, respectively. A method for manufacturing an active matrix substrate, comprising forming the pixel electrodes by patterning a conductive material and then forming the signal lines.
有するアルミニウム合金である請求項１に記載のアクテ
ィブマトリクス基板の製造方法。2. The method for manufacturing an active matrix substrate according to claim 1, wherein the signal line is an aluminum alloy containing 15% or less of a refractory metal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17724592A JPH0618929A (en) | 1992-07-03 | 1992-07-03 | Production of active matrix substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17724592A JPH0618929A (en) | 1992-07-03 | 1992-07-03 | Production of active matrix substrate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0618929A true JPH0618929A (en) | 1994-01-28 |
Family
ID=16027695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17724592A Withdrawn JPH0618929A (en) | 1992-07-03 | 1992-07-03 | Production of active matrix substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618929A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844059B2 (en) | 2001-08-07 | 2005-01-18 | Ticona Gmbh | Long-fiber-reinforced polyolefin structure, process for its production, and moldings produced therefrom |
| US7169887B2 (en) | 2002-03-05 | 2007-01-30 | Ticona Gmbh | Thermoplastic molding material and moulded bodies produced therefrom |
| KR100848551B1 (en) * | 2001-08-14 | 2008-07-25 | 엘지디스플레이 주식회사 | Thin film transistor array structure of liquid crystal display |
| JP2015222827A (en) * | 2008-12-25 | 2015-12-10 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US11996416B2 (en) | 2008-12-25 | 2024-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1992
- 1992-07-03 JP JP17724592A patent/JPH0618929A/en not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844059B2 (en) | 2001-08-07 | 2005-01-18 | Ticona Gmbh | Long-fiber-reinforced polyolefin structure, process for its production, and moldings produced therefrom |
| KR100848551B1 (en) * | 2001-08-14 | 2008-07-25 | 엘지디스플레이 주식회사 | Thin film transistor array structure of liquid crystal display |
| US7169887B2 (en) | 2002-03-05 | 2007-01-30 | Ticona Gmbh | Thermoplastic molding material and moulded bodies produced therefrom |
| JP2015222827A (en) * | 2008-12-25 | 2015-12-10 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US9768280B2 (en) | 2008-12-25 | 2017-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10483290B2 (en) | 2008-12-25 | 2019-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10720451B2 (en) | 2008-12-25 | 2020-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US11158654B2 (en) | 2008-12-25 | 2021-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US11996416B2 (en) | 2008-12-25 | 2024-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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