JPH06188414A - One-dimensional field effect transistor and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、チャネルの領域を１次
元的領域に狭めたＭＯＳ型半導体素子の構造とその製造
方法に係り、特に高速動作用素子に適用して好適な半導
体技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a MOS type semiconductor device in which a channel region is narrowed to a one-dimensional region and a manufacturing method thereof, and more particularly to a semiconductor technique suitable for application to a high speed operation device.
【０００２】[0002]
【従来の技術】ＳiＭＯＳ型トランジスタの速度性能を
制限するパラメータとして、材料であるＳiの持つ本質
的なパラメータである移動度μがある。これは、ＭＯＳ
型トランジスタの速度性能を決める指標である相互コン
ダクタンスｇｍが移動度μに比例することによる。移動
度は物理定数であるので、一般的には半導体材料をＳi
に決定してしまえば変えることはできない。しかし、こ
れは、３次元的に半導体内で電流を流した場合であり、
流れる幅を制限して１次元的に電流を流せば、移動する
電子（あるいは正孔）が１次元方向にしか散乱されない
ので、散乱確率が下がり、移動度が増加するという理論
的な報告がなされている（Ｈ．Ｓakaki、Ｊpn．Ｊ．Ａp
pl．Ｐhys.、１９巻、ｐＬ７３５、１９８０年）。しか
しこれを従来技術のままで実現することは必ずしも容易
ではないものと思われる。すなわち、従来のＭＯＳトラ
ンジスタの構成図を図３に示す。図３（ａ）、（ｂ）は
それぞれその断面図、平面図を示す。Ｓi基板１上に、
分離酸化膜領域２が形成され、分離領域の内部にゲート
酸化膜３が形成され、さらに、ポリシリコン層が堆積さ
れ、ゲート電極４としてパターン形成される。さらに、
このゲートポリシリコンをマスクにソース５とドレイン
６に対応する領域にＳiにｎ型あるいはｐ型を与える不
純物がイオン注入され、アニールにより活性化処理され
る。ＭＯＳ型トランジスタのゲート長Ｌは、短いほど電
子等のキャリアが通り抜ける時間が短くなり速度が上が
るので、フォトリソグラフィーにより０.２μｍ程度の
幅まで狭められている。これから考えれば、ゲート幅Ｗ
も安定に狭めるためには、フォトリソグラフィーに頼れ
ば、０.１μｍ程度に狭めるのが限界である。このよう
な幅では、１次元の伝導現象は見えてこない。したがっ
て、従来構造のＭＯＳトランジスタでは、１次元の伝導
現象を利用するのは難しいものと考えられる。2. Description of the Related Art As a parameter that limits the speed performance of a SiMOS transistor, there is a mobility μ which is an essential parameter of Si, which is a material. This is a MOS
This is because the transconductance gm, which is an index for determining the speed performance of the type transistor, is proportional to the mobility μ. Since mobility is a physical constant, semiconductor materials are generally
Once decided, it cannot be changed. However, this is the case where a current is three-dimensionally applied in the semiconductor,
It is theoretically reported that if the width of the flow is limited and a one-dimensional current is applied, the moving electrons (or holes) are scattered only in the one-dimensional direction, so the scattering probability decreases and the mobility increases. (H. Sakaki, Jpn. J. Ap.
pl. Phys., Vol. 19, pL735, 1980). However, it seems that it is not always easy to realize this with the conventional technology. That is, a configuration diagram of a conventional MOS transistor is shown in FIG. 3A and 3B show a cross-sectional view and a plan view, respectively. On the Si substrate 1,
An isolation oxide film region 2 is formed, a gate oxide film 3 is formed inside the isolation region, and a polysilicon layer is further deposited and patterned as a gate electrode 4. further,
Using this gate polysilicon as a mask, an impurity for imparting n-type or p-type to Si is ion-implanted into regions corresponding to the source 5 and the drain 6, and an activation process is performed by annealing. The shorter the gate length L of the MOS transistor is, the shorter the time for carriers such as electrons to pass through and the higher the speed. Therefore, the gate length L is narrowed to about 0.2 μm by photolithography. Considering from now on, the gate width W
In order to stably narrow the thickness, if relying on photolithography, the limit is to narrow it to about 0.1 μm. With such a width, the one-dimensional conduction phenomenon cannot be seen. Therefore, it is considered difficult to utilize the one-dimensional conduction phenomenon in the MOS transistor having the conventional structure.
【０００３】[0003]
【発明が解決しようとする課題】上記のように、ＭＯＳ
トランジスタの高速化のための１次元的な伝導現象の利
用については、従来技術では効果的に実現することは困
難と思われる。しかし、半導体内に１次元の電気伝導の
パスができると、細線の幅に依存した量子化準位ができ
る。したがって、この細線の幅を電気的に変えることに
よって、量子化準位を変化させ、電気伝導を制御するこ
とができる。その結果、わずかな電位の変化で電流を調
整できるようになる。このような効果を得るためにも１
次元的に振る舞う細線構造が必要で、従来の方法では難
しい問題であった。本発明の目的は、上記の、ＭＯＳ型
トランジスタのチャネル領域を狭めた１次元的なチャネ
ルを有する構造を容易に実現するための１次元電界効果
トランジスタとその製造方法を提供することにある。As described above, the MOS
The use of the one-dimensional conduction phenomenon for speeding up a transistor seems difficult to realize effectively by the conventional technology. However, if a one-dimensional electric conduction path is formed in the semiconductor, a quantization level depending on the width of the thin line is formed. Therefore, by electrically changing the width of the thin line, the quantization level can be changed and the electric conduction can be controlled. As a result, the current can be adjusted with a slight change in potential. To obtain this effect, 1
A thin wire structure that behaves dimensionally is required, which is a difficult problem with conventional methods. An object of the present invention is to provide a one-dimensional field effect transistor for easily realizing the above-mentioned structure having a one-dimensional channel in which the channel region of a MOS transistor is narrowed, and a manufacturing method thereof.
【０００４】[0004]
【課題を解決するための手段】本発明は、基板上の絶縁
膜の上に形成された薄層の結晶性シリコン層をパターン
形成し、加工し、その端面にゲート絶縁膜を介してゲー
ト電極を取り付け、これに電圧を印加することにより、
チャネル領域が極めて狭い、したがって１次元的伝導を
示すＭＯＳ型電界効果トランジスタを実現することを特
徴とする。さらに具体的には、以下のような手段を講ず
る。すなわち、上記の目的を達成するための本発明の１
次元電界効果トランジスタでは、例えば図１に示すよう
に、基板１上の絶縁膜７の上に、ソース１４とドレイン
１５を結ぶ線上に端面を有する結晶性シリコン層８と、
該端面に形成した絶縁膜１０を挾んで上記結晶性シリコ
ン層８の対向側に形成したゲート電極１２の構成を備え
ることとする。SUMMARY OF THE INVENTION According to the present invention, a thin crystalline silicon layer formed on an insulating film on a substrate is patterned and processed, and an end face thereof is covered with a gate insulating film via a gate insulating film. By attaching a voltage to this,
A feature of the present invention is to realize a MOS field effect transistor having a very narrow channel region and thus exhibiting one-dimensional conduction. More specifically, the following means are taken. That is, the first aspect of the present invention for achieving the above object
In a three-dimensional field effect transistor, for example, as shown in FIG. 1, a crystalline silicon layer 8 having an end face on a line connecting a source 14 and a drain 15 is formed on an insulating film 7 on a substrate 1.
The insulating film 10 formed on the end face is sandwiched between the crystalline silicon layer 8 and the gate electrode 12 formed on the opposite side.
【０００５】あるいは、電流が流れる細線幅をより狭く
して高性能化するとともに、細線幅を制御して電流を制
御し得るようにするためには、上記のように、基板上の
絶縁膜の上に、ソースとドレインを結ぶ線上に端面を有
する結晶性シリコン層と、該端面に形成した絶縁膜を挾
んで上記結晶性シリコン層の対向側に形成した第１ゲー
ト電極の構成を備えるようにする上に、さらに、例えば
図６に示すように、結晶性シリコン層８の上に該結晶性
シリコン層８および第１ゲート電極１１と絶縁して設け
た第２ゲート電極２０を備えるようにすればよい。Alternatively, in order to narrow the width of the thin line through which the current flows to improve the performance and to control the thin line width to control the current, as described above, A crystalline silicon layer having an end face on the line connecting the source and the drain, and a first gate electrode formed on the opposite side of the crystalline silicon layer with an insulating film formed on the end face interposed therebetween. In addition, as shown in FIG. 6, for example, a second gate electrode 20 may be provided on the crystalline silicon layer 8 so as to be insulated from the crystalline silicon layer 8 and the first gate electrode 11. Good.
【０００６】あるいはさらに電流の制御をするための構
成として、上記のように、基板上の絶縁膜の上に、ソー
スとドレインを結ぶ線上に端面を有する結晶性シリコン
層と、該端面に形成した絶縁膜を挾んで上記結晶性シリ
コン層の対向側に形成した第１ゲート電極の構成を備え
るようにする上に、さらに、例えば図９に示すように、
結晶性シリコン層８の上に該結晶性シリコン層８および
第１ゲート電極１２と絶縁して設けた第２ゲート電極２
８を備え、かつ、例えば特に図９（ｂ）に示すように、
該第２ゲート電極２８と上記第１ゲート電極１２とは互
いに交差する帯状の電極構造を備えるようにすればよ
い。Alternatively, as a structure for further controlling the current, as described above, a crystalline silicon layer having an end face on the line connecting the source and the drain is formed on the insulating film on the substrate and the end face is formed. In addition to having the structure of the first gate electrode formed on the opposite side of the crystalline silicon layer across the insulating film, further, for example, as shown in FIG.
The second gate electrode 2 provided on the crystalline silicon layer 8 so as to be insulated from the crystalline silicon layer 8 and the first gate electrode 12.
8 and, for example, particularly as shown in FIG. 9 (b),
The second gate electrode 28 and the first gate electrode 12 may have a strip-shaped electrode structure that intersects with each other.
【０００７】また上記目的を達成するための本発明の１
次元電界効果トランジスタの製造方法としては、例えば
図２に示すように、基板１上の絶縁膜７の上に形成した
結晶性シリコン層８をエッチングし、該結晶性シリコン
層の端面が上記ソースとドレイン間を帯状に結ぶよう該
端面を形成する工程と、該端面に絶縁膜１０を形成する
工程と、少なくとも該絶縁膜１０上にゲート電極となる
導電性膜例えば１２を形成する工程を含むこととする。Further, there is provided a first aspect of the present invention for achieving the above object.
As a method for manufacturing a three-dimensional field effect transistor, for example, as shown in FIG. 2, the crystalline silicon layer 8 formed on the insulating film 7 on the substrate 1 is etched, and the end face of the crystalline silicon layer is the source. It includes a step of forming the end face so as to connect the drains in a band shape, a step of forming the insulating film 10 on the end face, and a step of forming at least a conductive film such as a gate electrode 12 on the insulating film 10. And
【０００８】あるいは細線幅を制御する素子の製造方法
として、例えば図６に示すように、 基板１上の絶縁膜
７の上に形成した結晶性シリコン層８上に絶縁膜層９を
介して第２ゲート電極の導電性膜２０のパターンをソー
ス１４とドレイン１５間を結ぶ形状に形成する工程と、
該第２ゲート電極２０のパターンをエッチングマスクと
して該絶縁膜層９と結晶性シリコン層８をエッチングし
て該結晶性シリコン層８の端面を形成する工程と、該端
面と第２ゲート電極２０上に絶縁膜１０および２１を形
成する工程と、該絶縁膜例えば１０を介して少なくとも
上記端面上に第１ゲート電極となる導電性膜１１を形成
する工程とを含むこととすればよい。Alternatively, as a method of manufacturing an element for controlling a fine line width, as shown in FIG. 6, for example, a crystalline silicon layer 8 formed on an insulating film 7 on a substrate 1 and a crystalline silicon layer 8 via an insulating film layer 9 are used. 2 forming a pattern of the conductive film 20 of the gate electrode into a shape connecting the source 14 and the drain 15;
A step of etching the insulating film layer 9 and the crystalline silicon layer 8 using the pattern of the second gate electrode 20 as an etching mask to form an end face of the crystalline silicon layer 8, and the end face and the second gate electrode 20 It is sufficient to include a step of forming the insulating films 10 and 21 on the above, and a step of forming the conductive film 11 to be the first gate electrode on at least the end face via the insulating film, for example 10.
【０００９】[0009]
【作用】本発明の手段が有する作用については後述にお
いて詳述するので、ここでは以下に要約的に説明する。
結晶性シリコン層としては、例えば１０ｎｍ以下の単結
晶層のような極めて薄い膜を用い得る。例えば図１に示
すように、この薄膜の端面をソースとドレインを結ぶ線
上に形成し、この端面に絶縁膜１０を介して設けたゲー
ト電極１２に、反転層を形成する極性の電圧を印加する
ことにより、極めて細い反転層１８の細線がソースとド
レイン間に形成される。これがソースとドレイン間の１
次元的なキャリアの流れを与えることになり、高速動作
を可能とする高い導電路を形成することになる。さらに
例えば図６のように、第１ゲート電極１１に加えて第２
ゲート電極２０を設け、第２ゲート電極の電圧を制御す
ると第１ゲート電極による反転層の広がりが制御できる
ので上記の１次元的なキャリアの流れを制御することが
可能になる。あるいはまた、例えば図９のように、第１
ゲート電極に交差する第２ゲート電極に電圧を印加する
ことにより、第１ゲート電極への電圧の印加により形成
される細線幅の１部を第２ゲート電極により制御するこ
とが可能になり、このことが１次元的なキャリアの透過
率に変化を与え得ることになる。The function of the means of the present invention will be described in detail later, and therefore will be summarized below.
An extremely thin film such as a single crystal layer having a thickness of 10 nm or less can be used as the crystalline silicon layer. For example, as shown in FIG. 1, an end face of this thin film is formed on a line connecting a source and a drain, and a voltage having a polarity for forming an inversion layer is applied to a gate electrode 12 provided on this end face via an insulating film 10. As a result, an extremely thin thin line of the inversion layer 18 is formed between the source and the drain. This is 1 between source and drain
This gives a dimensional carrier flow, and forms a high conductive path that enables high-speed operation. In addition to the first gate electrode 11 as shown in FIG.
When the gate electrode 20 is provided and the voltage of the second gate electrode is controlled, the spread of the inversion layer by the first gate electrode can be controlled, and thus the one-dimensional carrier flow can be controlled. Alternatively, as shown in FIG. 9, for example, the first
By applying a voltage to the second gate electrode intersecting the gate electrode, it is possible to control a part of the thin line width formed by applying the voltage to the first gate electrode by the second gate electrode. Therefore, the one-dimensional carrier transmittance can be changed.
【００１０】[0010]
【実施例】実施例１ 図１は本発明の実施例１の構成図を示す。図１（ａ）は
断面図、図１（ｂ）は平面図である。１はＳｉ基板、７
はＳｉＯ2層、８はＳｉ単結晶層、９はＳｉＯ2層、１０
はＳｉ単結晶層８の端面に形成したＳｉＯ2のゲート酸
化膜、１２はゲート電極、１８はゲート電極１２に電圧
を印加することにより形成されるチャネル領域、１４は
ソース、１５はドレイン、１６は酸化膜を形成した素子
分離領域、１３はチャネル形成領域、１７はゲート電極
の引出部である。Ｓｉ単結晶層８はその端面とともに基
板１上の絶縁層７の上にあり、その端面はソース１４と
ドレイン１５を結んでおり、極めて薄い単結晶層の端面
のゲート電極によって形成される極めて狭いチャネル領
域がソースとドレイン間を結ぶキャリアの１次元的な導
電路となる。さらに詳細な面について図２による製造方
法の説明とともに述べる。Embodiment 1 FIG. 1 is a block diagram of Embodiment 1 of the present invention. 1A is a sectional view and FIG. 1B is a plan view. 1 is a Si substrate, 7
Is a SiO 2 layer, 8 is a Si single crystal layer, 9 is a SiO 2 layer, 10
Is a SiO 2 gate oxide film formed on the end face of the Si single crystal layer 8, 12 is a gate electrode, 18 is a channel region formed by applying a voltage to the gate electrode 12, 14 is a source, 15 is a drain, 16 Is an element isolation region where an oxide film is formed, 13 is a channel formation region, and 17 is a gate electrode lead-out portion. The Si single crystal layer 8 is on the insulating layer 7 on the substrate 1 together with the end face thereof, and the end face connects the source 14 and the drain 15 and is extremely narrow formed by the gate electrode on the end face of the extremely thin single crystal layer. The channel region serves as a one-dimensional conductive path for carriers that connects the source and the drain. More detailed aspects will be described together with the description of the manufacturing method shown in FIG.
【００１１】図２（ａ）、（ｂ）、（ｃ）、（ｄ）に本
発明の１次元ＭＯＳ型電界効果トランジスタの形成プロ
セスを示す。まず、基板として、絶縁膜上に薄層のＳi
単結晶（結晶性が単結晶に近いほど良いことは言うまで
もないが、必ずしも単結晶である必要はなくある程度の
結晶性が保たれていればよい：例えば少なくとも欠陥密
度１０10cｍ~2程度以下であれば十分）が形成されたも
のを用いる。このような基板は、公知のＳＩＭＯＸ基
板、ＳＯＳ（シリコンオンサファイヤ）基板、ウエハは
りつけによるもの、ラテラルエピによるものなど多数存
在する。ここでは、以下に述べる実施例２、３も含めて
ＳＩＭＯＸ基板を例に取って述べるが、他の手法による
ものでもかまわない。すなわち、Ｓi基板１上にＳiＯ2
層７、Ｓi単結晶層８が形成された基板を用いて説明す
る。この最上層の単結晶Ｓi層の表面を熱酸化し、最上
層にＳiＯ2層９を形成し、これをリソグラフィーとエッ
チングにより加工し、帯状のパターンを形成する（図２
（ａ））。つぎに、このＳiＯ2層９をマスク膜として単
結晶Ｓi層８をエッチングにより加工し、帯状に単結晶
Ｓi層の端面を出す（図２（ｂ））。このエッチング
は、ＫＯＨ水溶液等によるウエットエッチングでも、塩
素を含むガスによるドライエッチングでも可能である。
このとき、単結晶Ｓi層８の表面の面方位が（１００）
面である基板を用い、帯状の単結晶Ｓiの端面を出す方
向を、Ｓi面方位上で＜１１０＞方向にとると、エッチ
ング速度が結晶の方位依存性が大きい例えばＫＯＨ水溶
液等を用いると、（１１１）面でエッチングが止まるの
で、エッチングされた面が平坦になり、この面をＭＯＳ
トランジスタのゲート面として用いたとき界面準位の発
生や、キャリアの散乱を少なく押えることができるとい
う利点がある。ここで、表面洗浄工程を経て、熱酸化す
ることにより、ゲート酸化膜（ＳiＯ2）１０を形成し、
さらにゲート電極であるポリＳi膜１１を形成し（電極
としての伝導性を持たせるため、燐等の不純物を膜形成
時あるいは形成後に添加しておく、あるいは金属膜でも
かまわない：図２（ｃ））、さらにこれをＲＩＥ（Reac
tive Ion Etching）等の異方性エッチによりエッチバッ
クし端面にポリＳi層１２を残す。これで形成された構
造の断面図と平面図を上記の図１（ａ）、（ｂ）にそれ
ぞれ示す。単結晶Ｓi層のゲート電極１２と直交するチ
ャネル形成領域１３を挾む領域１４、１５にソースとド
レインに対応する領域を不純物のイオン注入などで形成
する。このとき、単結晶Ｓi層がｐ型であるときにはソ
ース、ドレイン部にはｎ型を与える不純物（ｎＭＯＳ）
を、単結晶Ｓi層がｎ型であるときにはｐ型を与える不
純物（ｐＭＯＳ）をイオン注入すれば良い。また、単結
晶Ｓi層のソース、ドレイン、単結晶Ｓi層上の最終的に
電極を引き出される領域のまわりは、分離の酸化膜形
成、あるいはエッチングにより単結晶Ｓi層を除去する
ことによって分離領域１６を形成して置けば良い（前も
って形成しておくことも、ゲート電極形成後に形成する
こともできる）。またゲート電極には、エッチバック工
程の際にリソグラフィーによりマスク膜を形成しておく
ことにより、電極引出し部１７を取り付けておく。この
ような構成でゲート電極に反転層形成のための極性を有
する電圧（INVERSION側の電圧）を印加すれば、ゲート
電極部に極めて細い反転層１８が形成できる。この細線
の太さを決めるのは、Ｓi単結晶層の厚さと、ゲート１
２に印加する電圧、単結晶Ｓi層のゲート電極の反対側
８、あるいは効果は少ないが基板Ｓi１に印加する電圧
である。Ｓi単結晶層の厚さは、ＳＩＭＯＸ基板の場合
１００nｍ以下にすることができ、これを熱酸化するこ
とによりＳi層を減少させ薄層化すれば、１０nｍ以下に
もできる。ゲート、基板電圧によるチャネルの厚さは容
易に１０nｍ以下程度にできる。このような構造で、極
めて細い反転層１８がソース１４からドレイン１５（ソ
ース、ドレインの関係は逆でも可）に向かって細線状に
形成される。したがって、細線状のチャネルで移動度は
高くなるが、ゲートとチャネル間にできる容量は単結晶
Ｓi層の厚みで決まるので小さい。2A, 2B, 2C and 2D show a process for forming the one-dimensional MOS field effect transistor of the present invention. First, as a substrate, a thin layer of Si is formed on the insulating film.
Single crystal (It is needless to say that the closer the crystallinity is to that of a single crystal, the better it is not necessarily a single crystal, as long as a certain degree of crystallinity is maintained: for example, at least a defect density of 10 10 cm- 2 or less. If sufficient), it is used. There are many such substrates such as a well-known SIMOX substrate, SOS (silicon on sapphire) substrate, wafer gluing, and lateral epi. Here, the SIMOX substrate will be described as an example including Embodiments 2 and 3 described below, but other methods may be used. That is, SiO 2 is formed on the Si substrate 1.
Description will be made using a substrate on which the layer 7 and the Si single crystal layer 8 are formed. The surface of the uppermost single crystal Si layer is thermally oxidized to form a SiO 2 layer 9 on the uppermost layer, which is processed by lithography and etching to form a band-shaped pattern (FIG. 2).
(A)). Next, using the SiO 2 layer 9 as a mask film, the single crystal Si layer 8 is processed by etching to expose the end faces of the single crystal Si layer in a band shape (FIG. 2B). This etching can be wet etching with a KOH aqueous solution or the like, or dry etching with a gas containing chlorine.
At this time, the plane orientation of the surface of the single crystal Si layer 8 is (100)
If the direction in which the end facet of the band-shaped single crystal Si is taken out is the <110> direction on the Si plane orientation using a substrate that is a plane, using a KOH aqueous solution or the like whose etching rate has a large crystal orientation dependency, Since etching stops at the (111) plane, the etched surface becomes flat and
When used as the gate surface of a transistor, it has an advantage that interface states and carrier scattering can be suppressed. Here, a gate oxide film (SiO 2 ) 10 is formed by thermal oxidation through a surface cleaning step,
Further, a poly-Si film 11 which is a gate electrode is formed (in order to provide conductivity as an electrode, impurities such as phosphorus may be added during or after the film formation, or a metal film may be used: FIG. )), And RIE (Reac
Etch back is performed by anisotropic etching such as tive ion etching to leave the poly-Si layer 12 on the end face. A cross-sectional view and a plan view of the structure thus formed are shown in FIGS. 1 (a) and 1 (b), respectively. Regions corresponding to the source and drain are formed in regions 14 and 15 sandwiching the channel forming region 13 of the single crystal Si layer orthogonal to the gate electrode 12 by ion implantation of impurities. At this time, when the single crystal Si layer is p-type, an impurity (nMOS) which gives n-type to the source and drain parts is provided.
When the single crystal Si layer is n-type, an impurity (pMOS) giving p-type may be ion-implanted. Further, the source and drain of the single crystal Si layer and the region around the electrode where the electrode is finally drawn out on the single crystal Si layer are separated by removing the single crystal Si layer by forming an oxide film for separation or etching. May be formed and placed (it can be formed in advance or after the gate electrode is formed). The electrode lead-out portion 17 is attached to the gate electrode by forming a mask film by lithography during the etch back process. By applying a voltage having a polarity for forming the inversion layer (voltage on the INVERSION side) to the gate electrode with such a configuration, an extremely thin inversion layer 18 can be formed in the gate electrode portion. The thickness of this thin line is determined by the thickness of the Si single crystal layer and the gate 1
2 is the voltage applied to the substrate 2, the opposite side 8 of the gate electrode of the single crystal Si layer, or the voltage applied to the substrate Si1 with little effect. The thickness of the Si single crystal layer can be 100 nm or less in the case of a SIMOX substrate, and can be 10 nm or less if the Si layer is reduced and thinned by thermally oxidizing this. The thickness of the channel depending on the gate and substrate voltages can be easily set to about 10 nm or less. With such a structure, an extremely thin inversion layer 18 is formed in a thin line shape from the source 14 toward the drain 15 (the relationship between the source and the drain may be reversed). Therefore, although the mobility becomes high in the thin line channel, the capacity formed between the gate and the channel is small because it is determined by the thickness of the single crystal Si layer.
【００１２】ここで、問題になるのは、ゲート電極がパ
ターン端の端面に形成されているだけであるので、細く
高抵抗になってしまうことである。このゲート配線幅を
広げるためには単結晶Ｓi層のエッチングマスクである
ＳiＯ2層９の膜厚を厚くする方法がある。単結晶Ｓi層
の熱酸化によって形成したＳiＯ2膜厚で不足であれば、
ＣＶＤ法などによりＳiＯ2膜を堆積しておけばよい。さ
らに低抵抗化を図るためには次の様な方法がある。図４
に示すようにＳiＯ2層９の上にＳi窒化膜（ＳiＮ膜）な
どのＳiＯ2膜エッチングの際にエッチング速度が遅くな
る膜１９を形成し、これをパターン形成後（同時にＳi
Ｏ2層９もエッチングしておいても良い）、ＳiＯ2層を
等方的にエッチングし上層のマスク膜１９から後退させ
る。さらに、このＳiＯ2層９をマスクにＳi層をエッチ
ングする。さらに、単結晶Ｓi層の端面を熱酸化しゲー
ト酸化膜１０を形成後、ゲート電極となるポリＳiをＣ
ＶＤ法などにより形成し、エッチバックして図４のよう
な構造を得る。ゲートポリＳiはマスク膜１９の下に潜
り込む分だけ断面積が増えて低抵抗化される。次に、ポ
リＳiをマスク膜として用いた場合の例を図５に示す。
ポリＳiは、単結晶Ｓi層８をエッチングする際にエッチ
ングされるので、これを防止する手法が必要となる。ポ
リＳiに燐（Ｐ）やひ素（Ａs）を１０20cｍ~3程度にド
ーピングすると熱酸化速度が単結晶Sｉに比較して数倍
速くなる。従って、図４の例と同様に酸化膜層９をエッ
チング後熱酸化し、ポリＳi層２０の周囲を酸化し、酸
化膜２１を形成すると、単結晶Ｓi層の表面にも薄い酸
化膜層２２が形成される（図５（ａ））。これを、単結
晶Ｓi層上の酸化膜層２２だけが完全にエッチングされ
る時間だけエッチングし、ポリＳi層２０の周囲の酸化
膜２１は残るようにする。そこで、ＳiＯ2をエッチング
マスクに単結晶Ｓi層をエッチングし、ゲート酸化、ゲ
ート電極としてのポリＳi層１２を形成し図５（ｂ）の
構造を得る。この構造は図４の構造とかわらない。この
図４、５の構造は次の様なプロセスにも使えるのでメリ
ットが大きい。すなわち、ポリＳiゲート電極形成後、
フォトリソグラフィーとエッチングにより図１の１３の
基板Ｓiに対応する領域にのみＳiＮ膜１９あるいはポリ
Ｓi膜２０を残し、エッチングしてしまう。そこで、こ
の１３上のＳiＮ膜やポリＳi膜をマスクにソース、ドレ
インに対応する領域にイオン注入することができる。こ
のとき、ポリＳi層２０をマスクにするときは、基板１
３上にポリＳiのパターン形成の際にゲート電極のポリ
Ｓi電極をエッチングしてしまわないように酸化膜の堆
積とエッチバックによりゲートポリＳiの側面にＳiＯ2
膜を形成し保護する必要がある。Here, the problem is that the gate electrode is only formed on the end face of the pattern end, so that it becomes thin and has high resistance. In order to increase the width of the gate wiring, there is a method of increasing the film thickness of the SiO 2 layer 9 which is an etching mask for the single crystal Si layer. If the SiO 2 film thickness formed by thermal oxidation of the single crystal Si layer is insufficient,
The SiO 2 film may be deposited by the CVD method or the like. The following methods are available to further reduce the resistance. Figure 4
As shown in FIG. 5, a film 19 such as a Si nitride film (SiN film), which has a slow etching rate during etching of the SiO 2 film, is formed on the SiO 2 layer 9, and this film 19 is patterned (simultaneously with Si).
The O 2 layer 9 may also be etched), or the SiO 2 layer is isotropically etched to recede from the upper mask film 19. Further, the SiO 2 layer 9 is used as a mask to etch the Si layer. Further, after the end facet of the single crystal Si layer is thermally oxidized to form the gate oxide film 10, the polySi serving as the gate electrode is replaced with C
It is formed by the VD method or the like and is etched back to obtain a structure as shown in FIG. The gate poly Si has a cross-sectional area increased by the amount of submersion under the mask film 19 to reduce the resistance. Next, FIG. 5 shows an example in which poly Si is used as a mask film.
Since poly-Si is etched when the single crystal Si layer 8 is etched, a method for preventing this is required. When phosphorus (P) or arsenic (As) is doped in poly-Si to about 10 20 cm- 3 , the thermal oxidation rate becomes several times faster than that of single crystal Si. Therefore, as in the example of FIG. 4, when the oxide film layer 9 is thermally oxidized after etching to oxidize the periphery of the poly-Si layer 20 to form the oxide film 21, a thin oxide film layer 22 is formed on the surface of the single crystal Si layer. Are formed (FIG. 5A). This is etched for a time such that only the oxide film layer 22 on the single crystal Si layer is completely etched, and the oxide film 21 around the poly Si layer 20 remains. Then, the single crystal Si layer is etched by using SiO 2 as an etching mask to form a poly-Si layer 12 as a gate electrode and a gate electrode to obtain the structure of FIG. 5B. This structure is the same as that of FIG. The structure shown in FIGS. 4 and 5 has a great advantage because it can be used in the following processes. That is, after forming the poly-Si gate electrode,
By photolithography and etching, the SiN film 19 or the poly-Si film 20 is left only in the region corresponding to the substrate Si in FIG. 1 and is etched. Therefore, the SiN film or the poly-Si film on 13 can be used as a mask to ion-implant the regions corresponding to the source and drain. At this time, when using the poly-Si layer 20 as a mask, the substrate 1
In order to prevent the poly-Si electrode of the gate electrode from being etched when the poly-Si pattern is formed on the gate electrode 3, SiO 2 is deposited on the side surface of the gate poly-Si by depositing an oxide film and etching back.
A film needs to be formed and protected.
【００１３】実施例２ 次に、上記実施例１をより細線化し、かつ高性能化する
構成について述べる。図５と同じ手法で、ポリＳi層２
０（図４と同じ手法でＳiＮ膜１９を用いても良い）を
マスクにＳiＯ2層９、続いて単結晶Ｓi層８をエッチン
グし、ゲート酸化膜１０を形成後、ゲート電極であるポ
リＳi膜１１を堆積し、ここでエッチバックするのが実
施例１の手法であったが、ここでは、リソグラフィーに
より単結晶Ｓiの端面に垂直方向に帯状のパターンを形
成し、エッチングによりポリＳi層１１をエッチング
し、さらに薄い酸化膜層２１をエッチングしＳi単結晶
Ｓi層上のポリＳi層２０もエッチングする。このポリＳ
i層をマスクにソース、ドレイン部にイオン注入し図６
（ａ）、（ｂ）の構造を得る。この構造では、ゲート電
極とソース、ドレイン部１４、１５が自動的に形成され
るので、ゲートとソースドレイン拡散層とのオーバーラ
ップ容量が小さくなるメリットがある。また、ゲート電
極１１も横方向に幅広く引き出せるため低抵抗化でき
る。ここでは、ゲート電極の下の酸化膜を後退させてい
ない図を示したが、これはどちらでも良い。ゲート電極
は細線に垂直方向に取り出すため食い込み部は必要な
い。この例で、ポリＳi層２０をマスクに用いた場合の
さらに大きな利点は、第２ゲート電極としてポリＳi層
２０が使える点である（ポリＳi層２０上の第１ゲート
電極ポリＳi層をエッチング除去することで取り出せ
る）。図１の構造では、より高速化を図る目的で、チャ
ネル長（ソース１４、ドレイン１５間の距離）を短くし
ていくと、動作時にソース、ドレイン間に大きな電圧を
印加した際に、パンチスルーを起こし、ゲート電極では
制御できない電流が流れてしまう。これを防止するため
には、単結晶Ｓi層内のｎ型あるいはｐ型を与える不純
物のドーピング濃度を高めておけば良いが、高すぎる
と、キャリアの移動度を低下させることになる。そこ
で、このパンチスルーを押さえるために第２ゲート電極
にゲート電極とは反対の極性の電圧、すなわち電荷が蓄
積する極性の電圧（蓄積（ACCUMULATION）側の電圧とも
いう）を印加すればよい。このACCUMULATION側の電圧印
加により、第２ゲート電極側への第１ゲートによる反転
層（電流が流れる細線）の広がりが抑制されるので、細
線幅がより狭くできる。また、この第２ゲートの電圧を
制御すると、第２ゲート電極側への第１ゲートによる反
転層（電流が流れる細線）の広がりが制御できるので、
第１ゲートとは別途に電流コントロールができることに
なる。Second Embodiment Next, a structure in which the above-mentioned first embodiment is made finer and has higher performance will be described. Using the same technique as in FIG. 5, the poly-Si layer 2
0 (the SiN film 19 may be used in the same manner as in FIG. 4) as a mask to etch the SiO 2 layer 9 and then the single crystal Si layer 8 to form a gate oxide film 10 and then form a gate electrode of poly-Si. The method of Example 1 was to deposit the film 11 and etch back here, but here, a band-shaped pattern is formed in the vertical direction on the end face of the single crystal Si by lithography, and the poly-Si layer 11 is etched. , The thin oxide film layer 21 is etched, and the poly-Si layer 20 on the Si single crystal Si layer is also etched. This poly S
Ions are implanted into the source and drain portions using the i layer as a mask.
The structures of (a) and (b) are obtained. In this structure, since the gate electrode and the source / drain portions 14 and 15 are automatically formed, there is an advantage that the overlap capacitance between the gate and the source / drain diffusion layer is reduced. Further, since the gate electrode 11 can also be drawn out widely in the lateral direction, the resistance can be reduced. Here, the figure in which the oxide film under the gate electrode is not receded is shown, but either may be used. Since the gate electrode is taken out in the direction perpendicular to the thin wire, the biting part is not necessary. In this example, a further great advantage of using the polySi layer 20 as a mask is that the polySi layer 20 can be used as the second gate electrode (the first gate electrode polySi layer on the polySi layer 20 is etched). Can be removed by removing). In the structure of FIG. 1, if the channel length (distance between the source 14 and the drain 15) is shortened for the purpose of achieving higher speed, punch-through occurs when a large voltage is applied between the source and the drain during operation. And a current that cannot be controlled by the gate electrode flows. In order to prevent this, the doping concentration of the impurity imparting n-type or p-type in the single crystal Si layer may be increased, but if it is too high, the mobility of carriers will decrease. Therefore, in order to suppress this punch-through, a voltage having a polarity opposite to that of the gate electrode, that is, a voltage having a polarity for accumulating charges (also referred to as a voltage on the ACCUMULATION side) may be applied to the second gate electrode. This voltage application on the ACCUMULATION side suppresses the spread of the inversion layer (thin line through which the current flows) due to the first gate to the second gate electrode side, so that the narrow line width can be made narrower. Further, by controlling the voltage of the second gate, the spread of the inversion layer (the thin line through which the current flows) by the first gate to the second gate electrode side can be controlled,
The current can be controlled separately from the first gate.
【００１４】図６の構造では、第１ゲートと、第２ゲー
トとのオーバーラップ容量が大きい問題があるので、こ
れを解決したのが図７の構造である。図６の構造にレジ
スト等の平滑化できる犠牲膜を形成し、これをエッチバ
ックし、段差の低いエリア上にのみレジスト２３を残し
た状態でエッチバックを停止し、これをエッチングマス
クにポリＳi層１１をエッチングし、第２ゲート上の第
１ゲート電極を除去した後にエッチングを中止し、図７
（ｂ）の構造を得れば良い。ここで、このようにゲート
電極ポリＳiを細線チャネルと垂直方向に引き出す手法
は図４に示したようなＳiＮ膜マスクの場合にも用いる
ことができる（この場合は基板Ｓi上のポリＳi電極はで
きない）。Since the structure of FIG. 6 has a problem that the overlap capacitance between the first gate and the second gate is large, the structure of FIG. 7 solves this problem. A sacrificial film such as a resist which can be smoothed is formed on the structure of FIG. 6, and this is etched back, and the etching back is stopped while leaving the resist 23 only on the area with a low step. After etching the layer 11 and removing the first gate electrode on the second gate, the etching is stopped, as shown in FIG.
It suffices to obtain the structure of (b). Here, the method of extracting the gate electrode poly Si in the direction perpendicular to the thin line channel can be used also in the case of the SiN film mask as shown in FIG. 4 (in this case, the poly Si electrode on the substrate Si is Can not).
【００１５】さらに、このような第２ゲート電極を用い
ないパンチスルー防止の方法について述べる。図８
（ａ）に示すように、ＳiＮ膜等のポリＳiとＳiＯ2に対
して選択エッチが可能な膜２４（ＳiＯ2よりも弗酸に対
するエッチング速度が速いＰＳＧ膜：高濃度にＰを添加
したＳiＯ2膜でも良い）をＳiＯ2膜９上に厚く形成しパ
ターン形成し、単結晶Ｓi層までエッチングし、ゲート
酸化後、ゲート電極となるポリＳi層を堆積し、エッチ
バックする。次にＳiＮ膜２４を選択エッチした後、Ｃ
ＶＤ法等によりＳiＯ2膜等（ポリＳiまく、ＳiＮ膜等で
もかまわない）を堆積後エッチバックし、ゲート電極１
２の端面に膜２５を残す。これに図中に矢印で示すよう
にイオン注入し、チャネルとなるゲート電極近傍以外の
領域の不純物濃度を高めておくことができる（図８
（ｂ））。この高濃度化の処理によりパンチスルー耐圧
を上げることができる。Further, a method of preventing punch through without using such a second gate electrode will be described. Figure 8
As shown in (a), a film 24 capable of selective etching with respect to poly-Si and SiO 2 such as a SiN film (PSG film having a higher etching rate for hydrofluoric acid than SiO 2 : SiO containing a high concentration of P) 2 film) may be formed thickly on the SiO 2 film 9 to form a pattern, and etching is performed up to the single crystal Si layer. After gate oxidation, a polySi layer serving as a gate electrode is deposited and etched back. Next, after selectively etching the SiN film 24, C
A SiO 2 film or the like (a poly-Si film, a SiN film or the like may be used) is deposited by the VD method or the like and then etched back to form the gate electrode 1.
The film 25 is left on the end face of 2. Ions may be ion-implanted in this area as indicated by arrows in the figure to increase the impurity concentration in a region other than the vicinity of the gate electrode to be a channel (FIG. 8).
(B)). This high concentration process can increase the punch-through breakdown voltage.
【００１６】実施例３ つぎに、このＭＯＳ反転層を利用した量子細線のキャリ
アの波動性を利用したデバイスについて説明する。図１
に示した構成を基本に説明するが、上記実施例１、２に
示した構成はそのまま使える、あるいは応用できる。図
９（ａ）、（ｂ）にその断面図と平面図を示す。図１の
構造から出発すると、単結晶Ｓi層のエッチングマスク
膜ＳiＯ2層９をエッチング後（そのまま使っても良い）
再酸化し上部ゲート酸化膜２６を形成する。その際にゲ
ートポリＳi電極部にも酸化膜層２７が形成される。さ
らにこの上に第２ゲート電極層となるポリＳi層２８を
形成し、図９（ｂ）のようにパターン形成する。このよ
うな構成で、第１ゲート電極に電圧を印加し量子細線と
なる反転層（チャネル）を形成し、次に、第２ゲートに
電荷が蓄積する極性の電圧あるいは反転層形成の極性の
電圧を印加していくと第２ゲートの下の細線幅だけが狭
くなるあるいは太くなる。したがって、ソース１４側か
ら注入され、細線内の量子化されたサブバンドエネルギ
ー状態の電子は、第２ゲート電極下で細線幅が変わるた
めに、違うエネルギーサブバンドが形成されるため透過
できなくなる。このエネルギー準位は第２ゲートで制御
され、電圧を変えることによって、次のサブバンドエネ
ルギーが上がってきて（あるいは下がってきて）透過で
きる電圧に到達する。このように、第２ゲート電極の少
ない電位変化によりキャリアの透過率を変化させること
ができることになる。ここで、第２ゲート電極の電圧を
反転層形成の極性で大きくしていくと、単結晶Ｓi層１
３の第２ゲート電極２８の下に細線部と連結した反転層
が細線とは垂直に形成される。この第２ゲート電極２８
の下層の反転層が小さいと、細線を走る電子波にとって
はキャビティが形成されていることになり、第２ゲート
電圧によりキャビティの厚みが変わりその中の量子化準
位（サブバンド）が変化するので細線を通過するキャリ
アの透過率が変化することになる。上記の例は第２ゲー
ト電極下に形成される反転層の厚みを変える（幅も変わ
る）方法であるが、反転層の長さも変えることができ
る。これは、実施例２で示した図８のイオン注入法の応
用で可能になる。すなわち、図８のイオン注入マスクと
なる端面膜２５を厚くし、あるいはリソグラフィーによ
りパターン形成しておく。不純物のイオン注入後、アニ
ールを施すことによって横方向に拡散させ濃度勾配をつ
ける。（第２ゲート膜をイオン注入マスクにそのまま使
う、あるいは第２ゲートを細線と垂直方向の長さのみを
先にパターン形成し、イオン注入後に細線と平行方向の
幅を狭めるようにパターン形成することもできる。）濃
度勾配をつける方法としては、マスク膜を後退させると
ともに濃度を低下させながらイオン注入する方法もあ
る。このように不純物濃度が細線に向かって低下する方
向に設定すると、不純物濃度が高いほど反転層が形成さ
れる閾値電圧が高くなるため、第２ゲートの電圧によっ
て反転層の形成される位置が変化させられる。したがっ
て、反転層細線に取り付けられた、垂直方向の反転層キ
ャビティの長さが変えられることになる（厚み、幅も変
化する）。キャビティの長さを変えると電子波の干渉状
態が変化するので、細線を透過するキャリアの透過率が
変化することになる。Embodiment 3 Next, a device using the wave nature of carriers of a quantum wire using this MOS inversion layer will be described. Figure 1
The description will be made based on the configuration shown in FIG. 2, but the configurations shown in the first and second embodiments can be used as they are or can be applied. 9A and 9B show a sectional view and a plan view thereof. Starting from the structure of FIG. 1, after etching the etching mask film SiO 2 layer 9 of the single crystal Si layer (it may be used as it is).
Reoxidation is performed to form the upper gate oxide film 26. At that time, the oxide film layer 27 is also formed on the gate poly-Si electrode portion. Further, a poly-Si layer 28 to be a second gate electrode layer is formed on this, and a pattern is formed as shown in FIG. 9B. With such a configuration, a voltage is applied to the first gate electrode to form an inversion layer (channel) that becomes a quantum wire, and then a voltage having a polarity in which charges are accumulated in the second gate or a voltage having a polarity for forming the inversion layer. As the voltage is applied, only the thin line width under the second gate becomes narrower or thicker. Therefore, the electrons in the quantized subband energy state in the thin line injected from the source 14 side cannot be transmitted because the thin line width is changed under the second gate electrode and different energy subbands are formed. This energy level is controlled by the second gate, and by changing the voltage, the next subband energy rises (or falls) to reach a voltage that can be transmitted. In this way, the carrier transmittance can be changed by a small potential change of the second gate electrode. Here, when the voltage of the second gate electrode is increased according to the polarity for forming the inversion layer, the single crystal Si layer 1
An inversion layer connected to the thin line portion is formed under the third second gate electrode 28 perpendicular to the thin line. This second gate electrode 28
If the lower inversion layer is small, it means that a cavity is formed for the electron wave traveling through the thin line, and the thickness of the cavity changes due to the second gate voltage, and the quantization level (subband) in it changes. Therefore, the transmittance of carriers passing through the thin wire changes. The above example is a method of changing the thickness (changing the width) of the inversion layer formed under the second gate electrode, but the length of the inversion layer can be changed. This is possible by applying the ion implantation method of FIG. 8 shown in the second embodiment. That is, the end face film 25 serving as the ion implantation mask in FIG. 8 is thickened or patterned by lithography. After ion implantation of the impurities, annealing is performed to diffuse the impurities in the lateral direction to form a concentration gradient. (Use the second gate film as it is as an ion implantation mask, or pattern the second gate only in the length in the direction perpendicular to the fine line, and pattern it so as to narrow the width in the direction parallel to the fine line after ion implantation. As a method of forming a concentration gradient, there is also a method of implanting ions while reducing the concentration while retreating the mask film. When the impurity concentration is set to decrease toward the thin line in this way, the higher the impurity concentration, the higher the threshold voltage for forming the inversion layer. Therefore, the position of the inversion layer changes depending on the voltage of the second gate. To be made. Therefore, the length of the vertical inversion layer cavity attached to the inversion layer wire will be changed (thickness, width will also change). When the length of the cavity is changed, the interference state of electron waves is changed, so that the transmittance of carriers passing through the thin wire is changed.
【００１７】[0017]
【発明の効果】以上説明したように、本発明は、絶縁膜
上に形成された単結晶シリコン層の端面に絶縁膜をはさ
んでゲート電極を形成し、チャネル幅を狭めたことを特
徴とし、キャリアの移動度を高め、ゲート容量を小さく
押さえ、高速に動作する一次元電界効果トランジスタを
提供するものである。さらに、薄層化を進めることによ
り、量子効果を引き出すことが可能であり、高速応答の
デバイスができる。As described above, the present invention is characterized in that the gate width is narrowed by forming the gate electrode across the insulating film on the end face of the single crystal silicon layer formed on the insulating film. The present invention provides a one-dimensional field effect transistor that operates at high speed by increasing carrier mobility and suppressing gate capacitance. Furthermore, by making the layer thinner, it is possible to bring out the quantum effect, and a device with a high-speed response can be obtained.
【図１】本発明の実施例１の構成図。FIG. 1 is a configuration diagram of a first embodiment of the present invention.
【図２】本発明の実施例１の製造方法を示す図。FIG. 2 is a diagram showing a manufacturing method according to the first embodiment of the present invention.
【図３】従来のＭＯＳトランジスタの構成図。FIG. 3 is a configuration diagram of a conventional MOS transistor.
【図４】本発明の実施例１の改善例を示す図。FIG. 4 is a diagram showing an improved example of the first embodiment of the present invention.
【図５】本発明の実施例１の他の改善例を示す図。FIG. 5 is a diagram showing another improvement example of the first embodiment of the present invention.
【図６】本発明の実施例２の構成図。FIG. 6 is a configuration diagram of a second embodiment of the present invention.
【図７】本発明の実施例２の改善例を示す図。FIG. 7 is a diagram showing an improved example of the second embodiment of the present invention.
【図８】本発明の実施例２の他の改善例を示す図。FIG. 8 is a diagram showing another improvement example of the second embodiment of the present invention.
【図９】本発明の実施例３の構成図。FIG. 9 is a configuration diagram of a third embodiment of the present invention.
１…Ｓi基板 ２…分離酸化膜 ３…ゲート酸化膜 ４…ゲート電極 ５…ソース領域 ６…ドレイン領域 ７…ＳＩＭＯＸ基板の酸化膜 ８…ＳＩＭＯＸ基
板の単結晶Ｓi層 ９…ＳiＯ2層 １０…ゲート酸化膜 １１、２０…ポリＳi膜 １２…ポリＳiゲ
ート電極 １３…単結晶Ｓi層 １４…ソース領域 １５…ドレイン領域 １６…分離領域 １７…ゲート引出し電極 １８…チャネルと
なる反転層領域 １９、２４…ＳiＮ膜 ２１…ポリＳiの
酸化膜 ２２…単結晶Ｓi層の酸化膜 ２３…エッチバッ
ク用レジストマスク ２５…イオン注入マスクの端面膜 ２６…第２のゲー
ト酸化膜 ２７…第１のゲートポリＳiの酸化膜 ２８…第２のポリ
Ｓiゲート電極1 ... Si substrate 2 ... isolation oxide film 3 ... gate oxide film 4 ... gate electrode 5 ... source region 6 ... drain region 7 ... SIMOX oxide film 8 ... SIMOX substrate of single-crystal Si layer 9 ... SiO 2 layer 10 ... gate of substrate Oxide film 11, 20 ... PolySi film 12 ... PolySi gate electrode 13 ... Single crystal Si layer 14 ... Source region 15 ... Drain region 16 ... Separation region 17 ... Gate extraction electrode 18 ... Channel inversion layer region 19, 24 ... SiN film 21 ... PolySi oxide film 22 ... Single crystal Si layer oxide film 23 ... Etchback resist mask 25 ... Ion implantation mask end face film 26 ... Second gate oxide film 27 ... First gate polySi oxidation Membrane 28 ... Second poly-Si gate electrode
Claims (5)
とドレインとゲートを有して、ソースとドレイン間の１
次元的なキャリアの伝導を利用する１次元電界効果トラ
ンジスタにおいて、 上記基板上の絶縁膜の上に、上記ソースとドレインを結
ぶ線上に端面を有する結晶性シリコン層と、該端面に形
成した絶縁膜を挾んで上記結晶性シリコン層の対向側に
形成したゲート電極の構成を備えることを特徴とする１
次元電界効果トランジスタ。1. A source-drain and a gate formed through an insulating film on a substrate, and a source-drain 1
In a one-dimensional field effect transistor utilizing dimensional carrier conduction, a crystalline silicon layer having an end face on a line connecting the source and the drain, and an insulating film formed on the end face, on the insulating film on the substrate. And a structure of a gate electrode formed on the opposite side of the crystalline silicon layer.
Dimensional field effect transistor.
とドレインとゲートを有して、ソースとドレイン間の１
次元的なキャリアの伝導を利用する１次元電界効果トラ
ンジスタにおいて、 上記基板上の絶縁膜の上に、上記ソースとドレインを結
ぶ線上に端面を有する結晶性シリコン層と、該端面に形
成した絶縁膜を挾んで上記結晶性シリコン層の対向側に
形成した第１ゲート電極の構成を備え、さらに、 上記結晶性シリコン層の上に該結晶性シリコン層および
上記第１ゲート電極と絶縁して設けた第２ゲート電極を
備えることを特徴とする１次元電界効果トランジスタ。2. A source-drain and a gate formed with an insulating film on a substrate, and a source-drain 1
In a one-dimensional field effect transistor utilizing dimensional carrier conduction, a crystalline silicon layer having an end face on a line connecting the source and the drain, and an insulating film formed on the end face, on the insulating film on the substrate. And a first gate electrode formed on the opposite side of the crystalline silicon layer, and further provided on the crystalline silicon layer so as to be insulated from the crystalline silicon layer and the first gate electrode. A one-dimensional field-effect transistor comprising a second gate electrode.
とドレインとゲートを有して、ソースとドレイン間の１
次元的なキャリアの伝導を利用する１次元電界効果トラ
ンジスタにおいて、 上記基板上の絶縁膜の上に、上記ソースとドレインを結
ぶ線上に端面を有する結晶性シリコン層と、該端面に形
成した絶縁膜を挾んで上記結晶性シリコン層の対向側に
形成した第１ゲート電極の構成を備え、さらに、 上記結晶性シリコン層の上に該結晶性シリコン層および
上記第１ゲート電極と絶縁して設けた第２ゲート電極を
備え、かつ、該第２ゲート電極と上記第１ゲート電極と
は互いに交差する帯状の電極構造を備えることを特徴と
する１次元電界効果トランジスタ。3. A source-drain gate having a source-drain and a gate formed via an insulating film on a substrate.
In a one-dimensional field effect transistor utilizing dimensional carrier conduction, a crystalline silicon layer having an end face on a line connecting the source and the drain, and an insulating film formed on the end face, on the insulating film on the substrate. And a first gate electrode formed on the opposite side of the crystalline silicon layer, and further provided on the crystalline silicon layer so as to be insulated from the crystalline silicon layer and the first gate electrode. A one-dimensional field effect transistor comprising a second gate electrode, and a strip-shaped electrode structure in which the second gate electrode and the first gate electrode intersect each other.
とドレインとゲートを有して、ソースとドレイン間の１
次元的なキャリアの伝導を利用する１次元電界効果トラ
ンジスタの製造方法において、 上記基板上の絶縁膜の上に形成した結晶性シリコン層を
エッチングし、該結晶性シリコン層の端面が上記ソース
とドレイン間を帯状に結ぶよう該端面を形成する工程
と、該端面に絶縁膜を形成する工程と、少なくとも該絶
縁膜上にゲート電極となる導電性膜を形成する工程を含
むことを特徴とする１次元電界効果トランジスタの製造
方法。4. A source-drain and a gate formed through an insulating film on a substrate, and a source-drain between the source and the drain.
In a method for manufacturing a one-dimensional field effect transistor utilizing dimensional carrier conduction, a crystalline silicon layer formed on an insulating film on the substrate is etched, and an end face of the crystalline silicon layer is the source and drain. 1 is characterized by including a step of forming the end face so as to connect the ends in a band shape, a step of forming an insulating film on the end face, and a step of forming a conductive film to be a gate electrode on at least the insulating film. Of manufacturing a three-dimensional field effect transistor.
とドレインとゲートを有して、ソースとドレイン間の１
次元的なキャリアの伝導を利用する１次元電界効果トラ
ンジスタの製造方法において、 上記基板上の絶縁膜の上に形成した結晶性シリコン層上
に絶縁膜層を介して第２ゲート電極の導電性膜のパター
ンを上記ソースとドレイン間を結ぶ形状に形成する工程
と、該第２ゲート電極パターンをエッチングマスクに該
絶縁膜層と結晶性シリコン層をエッチングして該結晶性
シリコン層の端面を形成する工程と、該端面と第２ゲー
ト電極上に絶縁膜を形成する工程と、該絶縁膜を介して
少なくとも上記端面上に第１ゲート電極となる導電性膜
を形成する工程とを含むことを特徴とした１次元電界効
果トランジスタの製造方法。5. A source-drain and a gate are formed via an insulating film on a substrate, and a source-drain is provided between the source and the drain.
In a method for manufacturing a one-dimensional field effect transistor using two-dimensional carrier conduction, a conductive film of a second gate electrode is provided on a crystalline silicon layer formed on an insulating film on a substrate via an insulating film layer. Pattern is formed in a shape connecting the source and the drain, and the insulating film layer and the crystalline silicon layer are etched using the second gate electrode pattern as an etching mask to form an end face of the crystalline silicon layer. And a step of forming an insulating film on the end surface and the second gate electrode, and a step of forming a conductive film to be the first gate electrode on at least the end surface via the insulating film. And a method for manufacturing a one-dimensional field effect transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33586792A JPH06188414A (en) | 1992-12-16 | 1992-12-16 | One-dimensional field effect transistor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33586792A JPH06188414A (en) | 1992-12-16 | 1992-12-16 | One-dimensional field effect transistor and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188414A true JPH06188414A (en) | 1994-07-08 |
Family
ID=18293272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33586792A Pending JPH06188414A (en) | 1992-12-16 | 1992-12-16 | One-dimensional field effect transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06188414A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007268831A (en) * | 2006-03-31 | 2007-10-18 | Dainippon Printing Co Ltd | Mold and method of manufacturing mold |
-
1992
- 1992-12-16 JP JP33586792A patent/JPH06188414A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007268831A (en) * | 2006-03-31 | 2007-10-18 | Dainippon Printing Co Ltd | Mold and method of manufacturing mold |
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