JPH06188264A - Manufacture of thin film transistor - Google Patents
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- JPH06188264A JPH06188264A JP33686792A JP33686792A JPH06188264A JP H06188264 A JPH06188264 A JP H06188264A JP 33686792 A JP33686792 A JP 33686792A JP 33686792 A JP33686792 A JP 33686792A JP H06188264 A JPH06188264 A JP H06188264A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor.
【０００２】[0002]
【従来の技術】多結晶シリコン薄膜トランジスタ（Ｐｏ
ｌｙ−ＳｉＴＦＴ）は、絶縁膜上に容易に形成できるた
めに、ＳＲＡＭの負荷素子，液晶ディスプレイ，プロジ
ェクタの駆動素子，周辺回路部等に広く用いられてい
る。2. Description of the Related Art Polycrystalline silicon thin film transistors (Po)
Since it can be easily formed on an insulating film, the ly-SiTFT) is widely used for a load element of SRAM, a liquid crystal display, a drive element of a projector, a peripheral circuit section and the like.
【０００３】図８（ａ），（ｂ）は従来の薄膜トランジ
スタの製造方法を説明するための工程順に示した断面図
である。8 (a) and 8 (b) are cross-sectional views showing a sequence of steps for explaining a conventional method of manufacturing a thin film transistor.
【０００４】まず、図８（ａ）に示すように、半導体基
板上に設けた酸化シリコン膜１（あるいはガラス基板）
上に、活性層となる多結晶シリコン膜を堆積した後、こ
の多結晶シリコン膜を島状にパターニングして素子形成
用の多結晶シリコン活性層２を形成する。次に、多結晶
シリコン活性層２を含む表面にＣＶＤ法あるいは熱酸化
によりゲート酸化膜３を形成し、その上に多結晶シリコ
ン膜を全面に堆積して拡散法によりリンを高濃度にドー
プした後、パターニングし、ゲート電極４を形成する。
次に、ゲート電極４をマスクとしてゲート酸化膜３をエ
ッチング除去する。First, as shown in FIG. 8A, a silicon oxide film 1 (or a glass substrate) provided on a semiconductor substrate.
After depositing a polycrystalline silicon film to be an active layer thereon, the polycrystalline silicon film is patterned into an island shape to form a polycrystalline silicon active layer 2 for element formation. Next, a gate oxide film 3 is formed on the surface including the polycrystalline silicon active layer 2 by a CVD method or thermal oxidation, a polycrystalline silicon film is deposited on the entire surface, and phosphorus is highly doped by a diffusion method. After that, patterning is performed to form the gate electrode 4.
Next, the gate oxide film 3 is removed by etching using the gate electrode 4 as a mask.
【０００５】次に、図８（ｂ）に示すように、ゲート電
極４を含む表面に酸化シリコン膜を２０ｎｍの厚さに堆
積した後、ゲート電極４をマスクとする自己整合あるい
はレジスト膜をマスクとして、多結晶シリコン活性層２
に不純物をイオン注入してソース領域５及びドレンイ領
域６を形成する。リーク電流を低減する必要がある場合
またはソース・ドレイン間耐圧を高くする必要のある場
合には、ゲート電極４の端部とドレイン領域６との間に
不純物を注入していないオフセット領域７を設けたオフ
セットゲート構造や、オフセット領域７にソース，ドレ
イン領域と同じ導電型の不純物イオンを低濃度注入す
る、ＬＤＯ（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＯｆｆｓｅ
ｔ）構造を形成する場合もある。次に、全面に層間絶縁
膜９を堆積後、９００℃程度で３０分間程度熱処理して
注入した不純物を活性化し、層間絶縁膜９にコンタクト
ホールを形成し、コンタクトホールを含む表面にアルミ
ニウム膜を堆積してパターニングし、コンタクトホール
のソース領域５及びドレイン領域６のそれぞれと接続す
るアルミニウム電極１０を形成し、水素雰囲気中で、４
００℃程度の熱処理を行い多結晶シリコン薄膜トランジ
スタの基本構造を形成する。Next, as shown in FIG. 8B, a silicon oxide film is deposited to a thickness of 20 nm on the surface including the gate electrode 4, and then self-alignment using the gate electrode 4 as a mask or a resist film is masked. As the polycrystalline silicon active layer 2
Impurities are ion-implanted into the source region 5 and the drain region 6 are formed. When it is necessary to reduce the leak current or to increase the breakdown voltage between the source and the drain, an offset region 7 in which no impurity is injected is provided between the end of the gate electrode 4 and the drain region 6. And an offset gate structure or an LDO (Lightly Doped Offse) in which impurity ions of the same conductivity type as the source and drain regions are implanted in the offset region 7 at a low concentration.
t) In some cases, a structure is formed. Next, after depositing the interlayer insulating film 9 on the entire surface, heat treatment is performed at about 900 ° C. for about 30 minutes to activate the implanted impurities to form a contact hole in the interlayer insulating film 9, and an aluminum film is formed on the surface including the contact hole. Deposit and pattern to form an aluminum electrode 10 connected to each of the source region 5 and the drain region 6 of the contact hole.
A heat treatment at about 00 ° C. is performed to form a basic structure of a polycrystalline silicon thin film transistor.
【０００６】多結晶シリコン薄膜トランジスタの特性
は、多結晶シリコン活性層の膜質に大きく依存する。特
に、結晶粒界は、トランジスタ特性を大きく低下させて
いる原因と考えられており、反応ガスとしてジシランを
用い、非晶質シリコン膜を５００℃程度で堆積したあと
に６００℃程度の熱処理を加えて結晶化させる固相結晶
化法あるいは多結晶シリコン膜にシリコンイオンを注入
して非晶質化した後に結晶化する再結晶法により結晶粒
を大粒径化し、結晶粒界の影響を低減させる方法が用い
られている。また、非晶質シリコン膜を堆積し、エキシ
マーレーザ、アルゴンレーザを非晶質シリコン膜に垂直
に照射して結晶化し、結晶性を向上させるレーザ結晶化
法も広く検討されている。The characteristics of the polycrystalline silicon thin film transistor largely depend on the film quality of the polycrystalline silicon active layer. In particular, the crystal grain boundaries are considered to be the cause of a large decrease in transistor characteristics. Disilane is used as a reaction gas, an amorphous silicon film is deposited at about 500 ° C., and then heat treatment at about 600 ° C. is applied. The crystal grain size is increased by the solid-phase crystallization method of crystallizing by crystallization or the recrystallization method of crystallizing by injecting silicon ions into the polycrystalline silicon film and then making it amorphous, thereby reducing the influence of the grain boundary. Method is used. Further, a laser crystallization method has been widely studied in which an amorphous silicon film is deposited, and an excimer laser or an argon laser is vertically irradiated to the amorphous silicon film to crystallize the amorphous silicon film to improve crystallinity.
【０００７】一方、固相結晶化法で大粒径の多結晶シリ
コン膜を形成した後に、１０００℃以上の温度の炉でア
ニールする法（以下炉アニール法と記す）あるいはレー
ザ照射によりアニールするレーザアニール法により、多
結晶シリコン膜の結晶性を向上させることも検討されて
いる。On the other hand, a method of forming a polycrystalline silicon film having a large grain size by the solid phase crystallization method and then annealing it in a furnace at a temperature of 1000 ° C. or higher (hereinafter referred to as furnace annealing method) or laser annealing laser Improving the crystallinity of the polycrystalline silicon film by the annealing method has also been studied.
【０００８】[0008]
【発明が解決しようとする課題】多結晶シリコン活性層
の結晶性を向上させるために、多結晶シリコン膜を１０
００℃以上の温度で熱処理する方法では、熱処理温度に
相関してトラップが低減され、トランジスタ特性が向上
する。しかし、ＳＲＡＭの負荷素子等の薄膜トランジス
タでは、他のデバイスへの影響のために、また、液晶デ
ィスプレイへ適用されている薄膜トランジスタでは、ガ
ラス基板の耐熱性のために、アニール温度に上限があ
り、必ずしも魅力的な方法ではない。In order to improve the crystallinity of the polycrystal silicon active layer, a polycrystal silicon film 10 is formed.
In the method of performing the heat treatment at a temperature of 00 ° C. or higher, traps are reduced in correlation with the heat treatment temperature and the transistor characteristics are improved. However, in thin film transistors such as SRAM load elements, there is an upper limit to the annealing temperature due to the influence on other devices, and in the thin film transistors applied to liquid crystal displays, due to the heat resistance of the glass substrate, there is not always an upper limit. Not an attractive way.
【０００９】レーザアニール法は、光源としてシリコン
膜での吸収係数が大きいＸｅＣｌエキシマーレーザを用
いてシリコン膜に垂直に照射してアニールし、下地基板
の損傷をさける手法が検討されている。In the laser annealing method, a method of avoiding damage to the underlying substrate by vertically irradiating the silicon film with a XeCl excimer laser having a large absorption coefficient in the silicon film as a light source to anneal it has been studied.
【００１０】図９はＸｅＣｌエキシマーレーザを用いた
レーザアニール法で製造した場合の従来の薄膜トランジ
スタの、レーザ照射強度とトランジスタ特性の関係をし
めす図である。多結晶シリコン活性層２の厚さは８０ｎ
ｍ、ゲート酸化膜３の厚さは１５０ｎｍ、ソース領域５
及びドレンイン領域６は、砒素イオンを加速エネルギー
７０ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入
し、ゲート電極４のドレイン領域６側にオフセット領域
７を設けた。測定したトラジスタはＮチャネルトランジ
スタでデバイスのゲート長は８μｍ、ゲート幅は２μｍ
である。また、オン電流測定時のドレイン電圧及びゲー
ト電圧を１０Ｖ、オフ電流測定時のゲート電圧を−２Ｖ
とした。FIG. 9 is a diagram showing the relationship between the laser irradiation intensity and the transistor characteristics of a conventional thin film transistor manufactured by a laser annealing method using a XeCl excimer laser. The thickness of the polycrystalline silicon active layer 2 is 80 n
m, the thickness of the gate oxide film 3 is 150 nm, the source region 5
In the drain-in region 6, arsenic ions were ion-implanted with an acceleration energy of 70 keV and a dose amount of 1 × 10 15 cm −2 , and an offset region 7 was provided on the drain region 6 side of the gate electrode 4. The measured transistor is an N-channel transistor and the device has a gate length of 8 μm and a gate width of 2 μm.
Is. In addition, the drain voltage and the gate voltage during the on-current measurement are 10V, and the gate voltage during the off-current measurement is -2V.
And
【００１１】図９より、３２５ｍＪ／ｃｍ2 まで、オン
電流はレーザ照射強度の増加に伴い単調に増加している
が、この値を越えるレーザ照射強度では、オン電流は低
下傾向にあり、ばらつきが急激に増加することがわか
る。リーク電流は、レーザ照射強度を高くするに従い低
くなり、レーザ照射強度４００ｍＪ／ｃｍ2 でのリーク
電流は０．０８ｐＡであり、１２００℃の炉アニールと
同等以上の効果がある。オン電流の向上はチャネル形成
領域の結晶性の向上のため、リーク電流の低減はドレイ
ン側ＰＮ接合部空乏層内の結晶性の向上のためである。From FIG. 9, the on-current monotonically increases with an increase in the laser irradiation intensity up to 325 mJ / cm 2 , but at a laser irradiation intensity exceeding this value, the on-current tends to decrease and there is a variation. It turns out that it increases sharply. The leakage current decreases as the laser irradiation intensity increases, and the leakage current at a laser irradiation intensity of 400 mJ / cm 2 is 0.08 pA, which is equal to or higher than the effect of furnace annealing at 1200 ° C. The on-current is improved because the crystallinity of the channel formation region is improved, and the leakage current is reduced because the crystallinity in the drain side PN junction depletion layer is improved.
【００１２】電子顕微鏡によりレーザアニールしたサン
プルの断面観察をした結果、照射強度が３５０ｍＪ／ｃ
ｍ2 より高くなると、多結晶シリコン膜表面の溶融，再
結晶化に依ると考えられる多結晶シリコン活性層表面の
起伏が顕著になってくる。この表面の起伏がキャリアの
表面散乱をもたらして移動度を低下させる為に、オン電
流が低下する。溶融，再結晶化する場合は、レーザ光の
照射強度，照射方法は、得られる多結晶シリコン膜の結
晶性に大きく影響するので、照射強度，照射方法は正確
に制御しなければならないが、実際には、レーザ光の照
射強度の面内分布，時間的なゆらぎが存在するために、
移動度等の特性のばらつきが大きく、プロセス上不安定
であるという問題がある。As a result of observing the cross section of the laser-annealed sample with an electron microscope, the irradiation intensity was 350 mJ / c.
When it is higher than m 2, the undulation of the surface of the polycrystalline silicon active layer, which is considered to be due to melting and recrystallization of the surface of the polycrystalline silicon film, becomes remarkable. The undulation of the surface causes surface scattering of carriers to reduce the mobility, and thus the on-current decreases. In the case of melting and recrystallization, the irradiation intensity and irradiation method of laser light greatly affect the crystallinity of the obtained polycrystalline silicon film. Therefore, the irradiation intensity and irradiation method must be controlled accurately. Has the in-plane distribution of the irradiation intensity of the laser beam and the temporal fluctuation,
There is a problem in that there are large variations in characteristics such as mobility and the process is unstable.
【００１３】図１０は従来の薄膜トランジスタのドレイ
ン電圧−ドレイン電流特性（Ａ）と、レーザを照射して
いない薄膜トランジスタの特性（Ｂ）を示す図である。FIG. 10 is a diagram showing a drain voltage-drain current characteristic (A) of a conventional thin film transistor and a characteristic (B) of a thin film transistor which is not irradiated with a laser.
【００１４】図１０に示すように、特性（Ａ）は、特性
（Ｂ）と比べて、オン電流は向上するものの、ソース・
ドレイン間耐圧を低下させるという問題点があることが
分かる。これは、Ｎチャネル薄膜トランジスタでは、ピ
ンチオフ領域でインパクトイオン化により発生したホー
ルが、多結晶シリコン活性層の結晶性が良好であると消
滅せずにソース側に流れ込み、ソース側ＰＮ接合を順バ
イアスしてソース領域より電子を放出させ、それがイン
パクトイオン化を更に進めるという正帰還が起こり、寄
生バイポーラが導通することに起因する。この現象はレ
ーザアニール法に限ったものではなく、炉アニール法、
プラズマ水素化法のような、多結晶シリコン活性層全体
の結晶性を向上させる手法では共通している現象であ
る。As shown in FIG. 10, the characteristic (A) has a higher on-current than the characteristic (B), but the source
It can be seen that there is a problem that the breakdown voltage between the drains is lowered. This is because in the N-channel thin film transistor, holes generated by impact ionization in the pinch-off region flow into the source side without disappearing if the crystallinity of the polycrystalline silicon active layer is good, and the source side PN junction is forward biased. This is because positive feedback occurs in which electrons are emitted from the source region, which further promotes impact ionization, and the parasitic bipolar conducts. This phenomenon is not limited to laser annealing, furnace annealing,
This is a phenomenon common to techniques such as plasma hydrogenation that improve the crystallinity of the entire polycrystalline silicon active layer.
【００１５】以上まとめると、リーク電流低減には、固
相結晶化法で形成した多結晶シリコン膜にレーザ照射す
る事によりアニールする方法が有効である。しかし、リ
ーク電流が極小となる照射強度より低い照射強度でオン
電流は極大値を持ち、リーク電流を低減させることを目
的として照射強度をオン電流が極大値となる値より大き
くすると、オン電流は小さくなり、ばらつきが大きくな
るという問題点があるということができる。又、レーザ
アニール法、炉アニール法などでシリコン活性層全体の
結晶性を向上させると、寄生バイポーラ効果による、ソ
ース・ドレイン間の耐圧の低下を招くという問題点もあ
る。In summary, in order to reduce the leak current, it is effective to anneal the polycrystalline silicon film formed by the solid phase crystallization method by irradiating it with laser. However, the on-current has a maximum value at an irradiation intensity lower than the irradiation intensity at which the leak current becomes a minimum, and when the irradiation intensity is made larger than the value at which the on-current reaches a maximum value in order to reduce the leakage current, the on-current becomes It can be said that there is a problem that it becomes smaller and the variation becomes larger. Further, if the crystallinity of the entire silicon active layer is improved by a laser annealing method, a furnace annealing method or the like, there is a problem that the breakdown voltage between the source and the drain is lowered due to the parasitic bipolar effect.
【００１６】また、表面に起伏を有するシリコン薄膜あ
るいはレーザ光を遮る構造物を有するシリコン薄膜にレ
ーザ光を照射する場合、レーザ光の影となる領域ではア
ニールの効果がほとんどなく、プロセスの再現性，安定
性の観点から問題となっている。Further, when irradiating a laser beam on a silicon thin film having undulations on the surface or a silicon thin film having a structure for blocking the laser beam, there is almost no effect of annealing in the region shaded by the laser beam, and the process reproducibility is improved. ， It is a problem from the viewpoint of stability.
【００１７】[0017]
【課題を解決するための手段】本発明の第１の薄膜トラ
ンジスタの製造方法は、絶縁膜又は絶縁基板上にノンド
ープの多結晶シリコン膜を堆積してパターニングし素子
形成用のシリコン活性層を形成した後前記シリコン活性
層を含む表面にゲート酸化膜を形成する工程と、前記ゲ
ート酸化膜の上に選択的にゲート電極を形成する工程
と、前記シリコン活性層の表面に対して垂直方向から前
記ゲート電極のドレイン領域形成側に傾斜させて入射す
るレーザ光により前記シリコン活性層を照射してアニー
ルする工程と、前記ゲート電極のドレイン領域形成側端
部に接する領域をマスクして前記シリコン活性層に不純
物をイオン注入しソース領域およびドレイン領域並びに
前記ゲート電極端とドレイ領域との間のオフセット領域
とを形成する工程とを含んで構成される。According to a first method of manufacturing a thin film transistor of the present invention, a non-doped polycrystalline silicon film is deposited on an insulating film or an insulating substrate and patterned to form a silicon active layer for forming an element. After that, a step of forming a gate oxide film on the surface including the silicon active layer, a step of selectively forming a gate electrode on the gate oxide film, and the gate from a direction perpendicular to the surface of the silicon active layer. The step of irradiating the silicon active layer with laser light that is obliquely incident on the drain region formation side of the electrode and annealing, and masking the region in contact with the drain region formation side end of the gate electrode to form the silicon active layer Ion implantation of impurities to form a source region and a drain region and an offset region between the gate electrode end and the drain region; They comprise constructed.
【００１８】本発明の第２の薄膜トランジスタの製造方
法は、絶縁膜又は絶縁基板上にゲート電極を選択的に形
成し前記ゲート電極を含む表面にゲート酸化膜を形成す
る工程と、前記ゲート酸化膜を含む表面にノンドープの
多結晶シリコン膜を堆積する工程と、前記多結晶シリコ
ン膜の平面に対して垂直方向からドレイン領域形成側に
傾斜させて入射するレーザ光により前記多結晶シリコ膜
を照射してアニールする工程と、前記多結晶シリコン膜
をパターニングしてシリコン活性層を形成し前記シリコ
ン活性層の上に選択的に設けたフォトレジスト膜をマス
クとして前記シリコン活性層に不純物をイオン注入して
ソース領域およびドレイン領域並びに前記ゲート電極端
とドレイン領域との間のオフセット領域とを形成する工
程とを含んで構成される。A second method of manufacturing a thin film transistor according to the present invention comprises the steps of selectively forming a gate electrode on an insulating film or an insulating substrate and forming a gate oxide film on a surface including the gate electrode, and the gate oxide film. A step of depositing a non-doped polycrystalline silicon film on the surface including, and irradiating the polycrystalline silicon film with laser light that is incident while being inclined from the direction perpendicular to the plane of the polycrystalline silicon film toward the drain region formation side. And anneal, and the polycrystalline silicon film is patterned to form a silicon active layer, and a photoresist film selectively provided on the silicon active layer is used as a mask to ion-implant impurities into the silicon active layer. Forming a source region and a drain region and an offset region between the gate electrode end and the drain region. It is.
【００１９】[0019]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００２０】図１（ａ），（ｂ）は本発明の第１の実施
例を説明するための工程順に示した断面図である。1 (a) and 1 (b) are cross-sectional views showing a process sequence for explaining a first embodiment of the present invention.
【００２１】まず、図１（ａ）に示すように、下地の酸
化シリコン膜（又は絶縁基板）１上に薄膜トランジスタ
の活性層となる多結晶シリコン膜を８０ｎｍの厚さに堆
積する。この多結晶シリコン膜は、反応ガスとしてジシ
ランを用い、非晶質シリコン膜を、基板温度５００℃で
堆積した後、窒素雰囲気中で６００℃、２０時間の熱処
理を加えて結晶化し形成する。この多結晶シリコン膜
に、移動度が極大となる、照射強度３５０ｍＪ／ｃｍ2
のエキシマーレーザを照射する。次に、この多結晶シリ
コン膜をエッチングして素子分離し多結晶シリコン活性
層２を形成する。次に、多結晶シリコン活性層２を含む
表面にゲート酸化膜３を１５０ｎｍの厚さに堆積し、次
に、多結晶シリコン膜を４００ｎｍの厚さに堆積し、拡
散法によりリンをドープして低抵抗化し、パターンニン
グしてゲート電極４を形成する。次に、ゲート電極４を
マスクとしてバッファドフッ化水素酸によりゲート酸化
膜３をエッチングし除去する。次に、ゲート電極４をマ
スクとして、エキシマーレーザを照射強度０〜５００ｍ
Ｊ／ｃｍ2 でオフセット領域が形成される領域全体をア
ニールできるように照射方向をゲート長方向に対して約
１０度程度ドレイン側に傾けて照射する。次に、全面に
酸化シリコン膜を２０ｎｍの厚さに堆積後、フォトレジ
スト膜によりゲート電極４の端部からドレイン側へ０〜
数μｍの領域をマスクして砒素イオンを加速エネルギー
７０ｋｅＶ、ドーズ量２×１０15ｃｍ-2でイオン注入
し、ソース領域５及びドレイン領域６とオフセット領域
７とを形成する。First, as shown in FIG. 1A, a polycrystalline silicon film to be an active layer of a thin film transistor is deposited on an underlying silicon oxide film (or insulating substrate) 1 to a thickness of 80 nm. This polycrystalline silicon film is formed by using disilane as a reaction gas, depositing an amorphous silicon film at a substrate temperature of 500 ° C., and then performing heat treatment at 600 ° C. for 20 hours in a nitrogen atmosphere to crystallize. This polycrystalline silicon film has an irradiation intensity of 350 mJ / cm 2 at which the mobility is maximized.
Irradiate the excimer laser. Next, this polycrystalline silicon film is etched to separate elements to form a polycrystalline silicon active layer 2. Next, a gate oxide film 3 is deposited to a thickness of 150 nm on the surface including the polycrystalline silicon active layer 2, a polycrystalline silicon film is deposited to a thickness of 400 nm, and phosphorus is doped by a diffusion method. The resistance is reduced and patterning is performed to form the gate electrode 4. Next, the gate oxide film 3 is removed by etching with buffered hydrofluoric acid using the gate electrode 4 as a mask. Next, with the gate electrode 4 as a mask, the irradiation intensity of the excimer laser is 0 to 500 m.
Irradiation is performed by inclining the irradiation direction to the drain side by about 10 degrees with respect to the gate length direction so that the entire region where the offset region is formed at J / cm 2 can be annealed. Next, after depositing a silicon oxide film over the entire surface to a thickness of 20 nm, a photoresist film is applied to the drain side from the end of the gate electrode 4 to a thickness of 0 nm.
Masking the region of several μm, arsenic ions are ion-implanted at an acceleration energy of 70 keV and a dose of 2 × 10 15 cm −2 to form a source region 5, a drain region 6 and an offset region 7.
【００２２】以後、従来例と同様な工程により層間絶縁
膜９及びコンタクトホールを介してソース領域５，ドレ
イン領域６のそれぞれと接続するアルミニウム電極１０
を形成して薄膜トランジスタを構成する。After that, the aluminum electrode 10 connected to each of the source region 5 and the drain region 6 through the interlayer insulating film 9 and the contact hole by the same process as the conventional example.
To form a thin film transistor.
【００２３】図２は本発明の第１の実施例による薄膜ト
ランジスタのオン電流、リーク電流とレーザ照射強度の
関係を示す図である。FIG. 2 is a diagram showing the relationship between the on-current, the leak current and the laser irradiation intensity of the thin film transistor according to the first embodiment of the present invention.
【００２４】ゲート幅は２μｍ、ゲート長は１０μｍ、
オフセット長０．８μｍ、ＬＤＤ形成のための不純物注
入は行っていないものである。ドレイン電圧は２０Ｖ、
オン電流は、ゲート電圧２０Ｖとし、オフ電流は−２Ｖ
とする。The gate width is 2 μm, the gate length is 10 μm,
The offset length is 0.8 μm, and the impurity implantation for LDD formation is not performed. Drain voltage is 20V,
The on-current is 20V and the off-current is -2V.
And
【００２５】従来の薄膜トランジスタでは、図９に示す
ように、従来例では、照射強度４００ｍＪ／ｃｍ2 のと
き、リーク電流は０．０８ｐＡに低減できるものの、オ
ン電流のばらつきが大きく、平均値では９０μＡにとど
まり、照射強度３５０ｍＪ／ｃｍ2 のとき、オン電流は
１２０μＡと照射強度に対して最大の値となり、ばらつ
きも比較的小さくできるが、リーク電流に関しては０．
２ｐＡであり、十分低減されてはいない。しかし、図２
（ａ）に示すように、本発明の第１の実施例ではオン電
流は従来例の照射強度３５０ｍＪ／ｃｍ2 のときの値と
同程度に向上でき、且つリーク電流も０．０８ｐＡと、
従来例の照射強度４００ｍＪ／ｃｍ2 のときの値とほぼ
同程度にまで低減できる。In the conventional thin film transistor, as shown in FIG. 9, in the conventional example, when the irradiation intensity is 400 mJ / cm 2 , the leakage current can be reduced to 0.08 pA, but the variation in the ON current is large, and the average value is 90 μA. When the irradiation intensity is 350 mJ / cm 2 , the on-current is 120 μA, which is the maximum value with respect to the irradiation intensity, and the variation can be relatively small, but the leakage current is less than 0.
It is 2 pA, which is not sufficiently reduced. However, FIG.
As shown in (a), in the first embodiment of the present invention, the on-current can be improved to the same extent as the value at the irradiation intensity of 350 mJ / cm 2 of the conventional example, and the leakage current is 0.08 pA.
The value can be reduced to almost the same level as the value at the irradiation intensity of 400 mJ / cm 2 in the conventional example.
【００２６】リーク電流の低減に関しては、レーザの入
射角度の傾斜によりオフセット領域へのレーザ照射によ
り、オフセット領域の結晶性が向上して、ドレイン側Ｐ
Ｎ接合の空乏層からの多結晶シリコンのトラップ準位に
起因する発生電流が低減できたためである。Regarding the reduction of the leak current, the crystallinity of the offset region is improved by irradiating the offset region with the laser due to the inclination of the incident angle of the laser, and the drain side P
This is because the generated current due to the trap level of polycrystalline silicon from the depletion layer of the N junction can be reduced.
【００２７】オン電流に関しては、チャネル領域への照
射強度を表面の荒れが生じて移動度が低下し始める照射
強度以下にすることにより、オン電流の低下，ばらつき
の増加を防ぐことができたと考えられる。Regarding the on-current, it is considered that the on-current can be prevented from lowering and the variation can be increased by setting the irradiation intensity to the channel region to be equal to or lower than the irradiation intensity at which the surface becomes rough and the mobility starts to decrease. To be
【００２８】本実施例において、多結晶シリコン活性層
にレーザ光照射を行わない場合には、図２（ｂ）に示す
ように、オン電流は向上しないものの、リーク電流に関
しては従来例とほぼ同様の傾向を示している。また、図
３に示すように、寄生バイポーラが導通するドレイン電
圧が従来例では２２Ｖ程度であるのに対して２８Ｖ程度
であり、チャネル形成領域の結晶性は向上しないよう
に、オフセット領域へのみレーザを照射する事により、
インパクトイオン化で発生したホールがチャネル形成領
域８中で多結晶シリコン中のトラップで再結合し、消滅
するようにして、寄生バイポーラ効果を抑えることが出
来るという利点がある。In this embodiment, when the polycrystalline silicon active layer is not irradiated with laser light, the on-current is not improved as shown in FIG. 2B, but the leak current is almost the same as in the conventional example. Shows the tendency of. Further, as shown in FIG. 3, the drain voltage at which the parasitic bipolar conducts is about 22V in the conventional example, but is about 28V, and the laser is only applied to the offset region so that the crystallinity of the channel formation region is not improved. By irradiating
There is an advantage in that the parasitic bipolar effect can be suppressed by allowing holes generated by impact ionization to recombine and disappear in traps in polycrystalline silicon in the channel formation region 8.
【００２９】なお、オフセット領域７へのレーザ照射
は、ソース，ドレインへの不純物注入後に行い、不純物
の活性化を同時に行っても良い。The offset region 7 may be irradiated with the laser after the impurities are implanted into the source and drain, and the impurities may be simultaneously activated.
【００３０】また、ソース，ドレイン電極が反転する回
路構成の場合には、ソース，ドレイン領域両側にオフセ
ットを設けて、リークを低減させなければならないが、
この場合には、レーザ照射方向はゲート電極直上である
ことが肝要である。Further, in the case of a circuit configuration in which the source and drain electrodes are inverted, it is necessary to provide offsets on both sides of the source and drain regions to reduce leakage.
In this case, it is important that the laser irradiation direction is directly above the gate electrode.
【００３１】図４（ａ），（ｂ）は本発明の第２の実施
例を説明するための工程順に示した断面図である。4 (a) and 4 (b) are sectional views showing a process sequence for explaining the second embodiment of the present invention.
【００３２】まず、図４（ａ）に示すように、第１の実
施例と同様の工程により、下地の酸化シリコン膜１上に
多結晶シリコン膜を堆積してエッチングにより島状に素
子分離し、多結晶シリコン活性層２を形成した後、ゲー
ト酸化膜３を１００ｎｍの厚さに堆積し、その上に多結
晶シリコン膜を４００ｎｍの厚さに堆積してパターニン
グしゲート電極４を形成する。次に、ゲート電極４をマ
スクとしてゲート酸化膜３を除去する。次に、レーザ光
を基板に対して垂直方向からドレイン側に向かって４５
度傾斜させてドレイン領域形成側にレーザ光を照射す
る。First, as shown in FIG. 4A, a polycrystalline silicon film is deposited on the underlying silicon oxide film 1 by the same process as in the first embodiment, and element isolation is performed by etching. After forming the polycrystalline silicon active layer 2, a gate oxide film 3 is deposited to a thickness of 100 nm, a polycrystalline silicon film is deposited thereon to a thickness of 400 nm, and patterned to form a gate electrode 4. Next, the gate oxide film 3 is removed using the gate electrode 4 as a mask. Next, the laser light is directed from the direction perpendicular to the substrate toward the drain side 45
The drain region formation side is irradiated with laser light at an angle.
【００３３】次に、図４（ｂ）に示すように、ゲート電
極４を含む表面に酸化シリコン膜を４００ｎｍの厚さに
堆積してエッチバックし、ゲート電極４の側面にのみ酸
化シリコン膜を残してサイドウォール１１を形成し、ゲ
ート電極４及びサイドウォール１１をマスクとして砒素
イオンを加速エネルギー７０ｋｅＶ、ドーズ量２×１０
15ｃｍ-2でイオン注入し、ソース領域５およびドレイン
領域６を形成する。Next, as shown in FIG. 4B, a silicon oxide film having a thickness of 400 nm is deposited on the surface including the gate electrode 4 and etched back to form a silicon oxide film only on the side surface of the gate electrode 4. The sidewalls 11 are formed by leaving the gate electrodes 4 and the sidewalls 11 as a mask, and arsenic ions are accelerated with an energy of 70 keV and a dose of 2 × 10.
Ion implantation is performed at 15 cm -2 to form the source region 5 and the drain region 6.
【００３４】以後、第１の実施例と同様の工程で層間絶
縁膜９およびソース領域５およびドレイン領域６と電気
的に接続するアルミニウム電極１０を設け、ＬＤＤ構造
の薄膜トランジスタを構成する。Thereafter, an aluminum electrode 10 electrically connected to the interlayer insulating film 9 and the source region 5 and the drain region 6 is provided in the same process as in the first embodiment to form an LDD structure thin film transistor.
【００３５】本実施例ではオン電流、リーク電流に関し
ては、第１の実施例の場合とほぼ同等の効果が得られ
る。In the present embodiment, with respect to the on-current and the leak current, almost the same effects as in the case of the first embodiment can be obtained.
【００３６】また、ソース・ドレイン間耐圧に関して
は、図５に示すように、従来のレーザ光をシリコン活性
層に対して垂直に照射した場合には耐圧が２３Ｖに低下
しているが、本実施例の方法では耐圧が２６Ｖ程度とな
り、耐圧の低下が防げることがわかった。Regarding the withstand voltage between the source and the drain, as shown in FIG. 5, when the conventional laser light is vertically irradiated to the silicon active layer, the withstand voltage is reduced to 23V. It was found that with the method of the example, the breakdown voltage was about 26 V, and the breakdown voltage could be prevented from lowering.
【００３７】これは、従来例では、ソース側オフセット
領域の結晶性も向上し、インパクトイオン化により発生
したホールがソース側オフセット部に蓄積し易くなるた
めに、寄生バイポーラ現象が顕著になり、耐圧が低下す
るのにたいし、本実施例の方法では、ソース側オフセッ
ト領域の結晶性はドレイン側オフセット領域に比べて良
好でないために、流入したホールがソース側オフセット
部で消滅し易くなり、寄生バイポーラによる耐圧低下は
防げる事になる。In the conventional example, the crystallinity of the source side offset region is improved, and holes generated by impact ionization are easily accumulated in the source side offset portion, so that the parasitic bipolar phenomenon becomes remarkable and the withstand voltage is increased. On the contrary, in the method of the present embodiment, since the crystallinity of the source side offset region is not as good as that of the drain side offset region, the inflowed holes are likely to disappear at the source side offset portion, and the parasitic bipolar It is possible to prevent a decrease in pressure resistance due to.
【００３８】なお、オフセット領域にリンを加速エネル
ギー４０ｋｅＶ、ドーズ量１×１０13ｃｍ-2でイオン注
入し、ＬＤＯ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｏｆｆｓ
ｅｔ）構造にし、水平方向電界の緩和をするとさらにソ
ース・ドレイン間耐圧がさらに向上する。Phosphorus was ion-implanted into the offset region at an acceleration energy of 40 keV and a dose amount of 1 × 10 13 cm -2 , and LDO (Lightly Doped Offs) was used.
Et) structure and relaxation of the electric field in the horizontal direction further improve the breakdown voltage between the source and drain.
【００３９】以上のように本実施例の方法では、ドレイ
ン側のオフセット領域のみに、レーザ光を照射すること
により、リーク電流を低減させると同時に、ソース・ド
レイン間耐圧を向上させることができるという利点があ
る。As described above, according to the method of this embodiment, by irradiating only the drain side offset region with the laser beam, it is possible to reduce the leak current and at the same time improve the source-drain breakdown voltage. There are advantages.
【００４０】図６（ａ），（ｂ）は本発明の第３の実施
例を説明するための工程順に示した断面図である。6 (a) and 6 (b) are sectional views showing a process sequence for explaining the third embodiment of the present invention.
【００４１】まず、図６（ａ）に示すように、下地の酸
化シリコン膜１の上に多結晶シリコン膜を１００ｎｍの
厚さに堆積し、拡散法によりリンをドープして低抵抗化
した後、パターンニングして導電型がＮ型の多結晶シリ
コンゲート電極４を形成する。First, as shown in FIG. 6A, a polycrystal silicon film is deposited to a thickness of 100 nm on the underlying silicon oxide film 1 and doped with phosphorus by a diffusion method to reduce the resistance. Then, patterning is performed to form a polycrystalline silicon gate electrode 4 having an N conductivity type.
【００４２】次に、ゲート電極４を含む表面にゲート酸
化膜３を３０ｎｍの厚さに堆積し、ゲート酸化膜３の上
に、活性層となる多結晶シリコン膜２ａを形成する。そ
の後、アルゴン雰囲気中でレーザ光を照射した。この照
射に際して、照射強度は０〜５００ｍＪ／ｃｍ2 まで変
えて行い、照射角度はビームの照射角度を多結晶シリコ
ン膜２ａの表面に対し、ドレイン領域形成側に４５度傾
斜させて照射する。Next, a gate oxide film 3 is deposited to a thickness of 30 nm on the surface including the gate electrode 4, and a polycrystalline silicon film 2a to be an active layer is formed on the gate oxide film 3. Then, laser light irradiation was performed in an argon atmosphere. In this irradiation, the irradiation intensity is changed from 0 to 500 mJ / cm 2 , and the irradiation angle is such that the irradiation angle of the beam is inclined 45 degrees toward the drain region formation side with respect to the surface of the polycrystalline silicon film 2a.
【００４３】次に、図６（ｂ）に示すように、多結晶シ
リコン膜２ａをプラズマエッチング法により、選択的に
エッチングして素子分離し、多結晶シリコン膜２ａの表
面に酸化シリコン膜を２０ｎｍの厚さに堆積した後、フ
ォトレジスト膜をマスクとしてホウ素を加速エネルギー
３０ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入
し、ソース領域５およびドレイン領域６を形成した。Next, as shown in FIG. 6B, the polycrystalline silicon film 2a is selectively etched by plasma etching to isolate the elements, and a silicon oxide film of 20 nm is formed on the surface of the polycrystalline silicon film 2a. Of the photoresist film, the boron was ion-implanted at an acceleration energy of 30 keV and a dose of 1 × 10 15 cm -2 to form the source region 5 and the drain region 6.
【００４４】この際に、ゲート電極４の端部とドレイン
領域との間に不純物が注入されないオフセット領域７を
設ける。その後、従来例と同様な工程を経て図６（ｂ）
のような下部ゲート型薄膜トランジスタを完成する。At this time, an offset region 7 into which impurities are not implanted is provided between the end of the gate electrode 4 and the drain region. After that, the same steps as those in the conventional example are performed, and the process shown in FIG.
The lower gate type thin film transistor as described above is completed.
【００４５】図７（ａ）は本実施例の薄膜トランジスタ
のオン電流、リーク電流特性とレーザ照射強度の関係を
示す図であり、図７（ｂ）はレーザビームをソース領域
側に傾斜させてアニールした場合を示す図である。測定
したゲート長は、２．０μｍ、ゲート幅は、０．６μ
ｍ、ドレイン側オフセット長は０．６μｍである。FIG. 7 (a) is a diagram showing the relationship between the on-current and leakage current characteristics of the thin film transistor of this embodiment and the laser irradiation intensity, and FIG. 7 (b) is annealed with the laser beam inclined to the source region side. It is a figure which shows the case. The measured gate length is 2.0 μm and the gate width is 0.6 μm.
m, and the drain side offset length is 0.6 μm.
【００４６】図７（ａ），（ｂ）に示すように、レーザ
照射強度２７５ｍＪ／ｃｍ2 まではオン電流が向上する
傾向にあるが、さらにレーザ照射強度を強くすると急激
に低下し、トランジスタ動作しなくなる。これは、レー
ザ照射強度が強いために多結晶シリコが溶融，蒸発が始
まり、多結晶シリコンの結晶性が低下したこと、あるい
は、レーザ照射がゲート酸化膜を破壊したためだと考え
られる。As shown in FIGS. 7 (a) and 7 (b), the on-current tends to be improved up to the laser irradiation intensity of 275 mJ / cm 2 , but when the laser irradiation intensity is further increased, the on-current is sharply decreased, and the transistor operation is reduced. Will not do. It is considered that this is because the polycrystalline silicon started to melt and evaporate due to the high laser irradiation intensity and the crystallinity of the polycrystalline silicon deteriorated, or the laser irradiation destroyed the gate oxide film.
【００４７】一方、リーク電流は、レーザ照射強度３５
０ｍＪ／ｃｍ2 で図７（ａ）では、０．０２〜０．０３
ｐＡに低減できているのに対し、図７（ｂ）では０．２
〜０．３ｐＡの低減にとどまっている。これは、図７
（ａ）では、チャンネル形成部の多結晶シリコン膜と同
時にオフセット領域７の多結晶シリコン膜にレーザが照
射され、結晶性が向上したために、オフセット領域の発
生電流に起因するリーク電流が低減できるのに対して、
図７（ｂ）ではドレイン側ゲート端の段差部が影となっ
て、ドレイン側段差部を含むオフセット領域の一部はレ
ーザが照射されないためだと考えられる。On the other hand, the leakage current is the laser irradiation intensity 35.
At 0 mJ / cm 2 , in FIG. 7A, 0.02 to 0.03
Although it can be reduced to pA, it is 0.2 in FIG. 7 (b).
It is only a reduction of ~ 0.3 pA. This is shown in Figure 7.
In (a), the polycrystalline silicon film in the offset region 7 is irradiated with the laser at the same time as the polycrystalline silicon film in the channel forming portion, and the crystallinity is improved. Therefore, the leak current caused by the current generated in the offset region can be reduced. Against
In FIG. 7B, it is considered that the step portion at the drain side gate end is shaded and a part of the offset region including the drain side step portion is not irradiated with the laser.
【００４８】以上述べたように、多結晶シリコン活性層
表面が平坦ではない構造では、レーザ照射角度を正確に
制御する必要があり、本実施例の方法のように、下部ゲ
ート型薄膜トランジスタの多結晶シリコン活性層にレー
ザを照射する場合に、ドレイン側オフセット部にレーザ
が確実に照射されるように照射角度を設定することによ
り、オン電流を向上させ、リーク電流を確実に低減させ
ることができ、プロセス上の安定性を確保できる。As described above, in the structure in which the surface of the polycrystalline silicon active layer is not flat, it is necessary to accurately control the laser irradiation angle, and like the method of this embodiment, the polycrystalline silicon of the lower gate type thin film transistor is required. When irradiating the silicon active layer with laser, by setting the irradiation angle so that the laser is surely irradiated to the drain side offset portion, it is possible to improve the on-current and surely reduce the leak current, Process stability can be secured.
【００４９】また、図６（ｃ）に示すように、本実施例
において、多結晶シリコン活性層２の上に酸化膜を堆積
し、その上に塗布したフォトレジスト膜１３をパターニ
ングしてドレイン側段差部を含むオフセット領域を開口
し、レーザ光を照射することにより、第１の実施例と同
様に、寄生バイポーラ効果を抑制しつつ、リーク電流を
低減できる。また、レーザ光照射によるゲート酸化膜の
劣化が、チャネル形成領域全面にレーザ光照射する場合
に比べて低減できる。Further, as shown in FIG. 6C, in the present embodiment, an oxide film is deposited on the polycrystalline silicon active layer 2 and the photoresist film 13 applied thereon is patterned to form the drain side. By opening the offset region including the step and irradiating the laser beam, the leak current can be reduced while suppressing the parasitic bipolar effect as in the first embodiment. Further, deterioration of the gate oxide film due to laser light irradiation can be reduced as compared with the case where laser light irradiation is performed on the entire surface of the channel formation region.
【００５０】[0050]
【発明の効果】以上説明したように本発明は、ドレイン
側ゲート端とドレイン領域との間に不純物の注入されな
いオフセット領域を設け、シリコン活性層の少なくとも
ドレイン側オフセット領域を含む部分にレーザ光を照射
すること、また、特に下部ゲート型薄膜トランジスタで
は、ドレイン側ゲート電極側壁の段差部に接する部分を
含むドレイン側オフセット領域にレーザ光を照射する事
により、ドレイン側のオフセット領域の多結晶シリコン
の結晶性を向上させ、リーク電流を低減させる効果があ
る。As described above, according to the present invention, an offset region where impurities are not injected is provided between the drain side gate end and the drain region, and the laser beam is applied to a portion of the silicon active layer including at least the drain side offset region. Irradiation, and particularly in the case of a lower gate type thin film transistor, by irradiating a laser beam to the drain side offset region including a portion in contact with the step portion of the drain side gate electrode side wall, the polycrystalline silicon crystal in the drain side offset region is formed. It has the effects of improving the conductivity and reducing the leak current.
【００５１】また、ドレイン側ゲート電極端とドレイン
領域との間に不純物の注入されないオフセット領域を設
け、シリコン活性層のチャネル形成領域以外の少なくと
もドレイン側のオフセット領域を含む領域にレーザ光を
照射して、ドレイン側のオフセット領域の多結晶シリコ
ンの結晶性のみ向上させることにより、寄生バイポーラ
効果によるソース・ドレイン間耐圧の低下を防ぎ、且
つ、リーク電流を低減させる効果がある。Further, an offset region into which no impurities are injected is provided between the drain side gate electrode end and the drain region, and the region other than the channel forming region of the silicon active layer including at least the drain side offset region is irradiated with laser light. Thus, by improving only the crystallinity of the polycrystalline silicon in the drain side offset region, it is possible to prevent the source-drain breakdown voltage from being lowered by the parasitic bipolar effect and to reduce the leak current.
【図１】本発明の第１の実施例を説明するための工程順
に示した断面図。1A to 1D are cross-sectional views showing a process sequence for explaining a first embodiment of the present invention.
【図２】本発明の第１の実施例による薄膜トランジスタ
のオン電流およびリーク電流とレーザ照射強度との関係
を示す図。FIG. 2 is a diagram showing the relationship between the on-current and the leak current of the thin film transistor according to the first embodiment of the present invention and the laser irradiation intensity.
【図３】本発明の第１の実施例による薄膜トランジスタ
のドレイン電圧ドレイン電流特性を示す図。FIG. 3 is a diagram showing drain voltage / drain current characteristics of the thin film transistor according to the first embodiment of the present invention.
【図４】本発明の第２の実施例を説明するための工程順
に示した断面図。4A to 4C are sectional views showing a process sequence for explaining a second embodiment of the present invention.
【図５】本発明の第２の実施例による薄膜トランジスタ
のドレイン電圧−ドレイン電流特性を示す図。FIG. 5 is a diagram showing drain voltage-drain current characteristics of a thin film transistor according to a second embodiment of the present invention.
【図６】本発明の第３の実施例を説明するための工程順
に示した断面図。6A to 6C are sectional views showing a process sequence for explaining the third embodiment of the present invention.
【図７】本発明の第３の実施例による薄膜トランジスタ
のオン電流およびリーク電流とレーザ照射強度との関係
を示す図。FIG. 7 is a diagram showing the relationship between the on-current and the leak current of the thin film transistor according to the third embodiment of the present invention and the laser irradiation intensity.
【図８】従来の薄膜トランジスタの製造方法を説明する
ための工程順に示した断面図。FIG. 8 is a sectional view showing the order of steps for explaining a conventional method for manufacturing a thin film transistor.
【図９】従来の薄膜トランジスタのオン電流およびリー
ク電流とレーザ照射強度との関係を示す図。FIG. 9 is a diagram showing a relationship between on-current and leakage current of a conventional thin film transistor and laser irradiation intensity.
【図１０】従来の薄膜トランジスタのドレイン電圧−ド
レイン電流特性を示す図。FIG. 10 is a diagram showing drain voltage-drain current characteristics of a conventional thin film transistor.
１ 酸化シリコン膜 ２ 多結晶シリコン活性層 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ オフセット領域 ８ チャネル形成領域 ９ 層間絶縁膜 １０ アルミニウム電極 １１ サイドウォール １２ 酸化シリコン膜 １３ フォトレジスト膜 1 Silicon Oxide Film 2 Polycrystalline Silicon Active Layer 3 Gate Oxide Film 4 Gate Electrode 5 Source Region 6 Drain Region 7 Offset Region 8 Channel Forming Region 9 Interlayer Insulating Film 10 Aluminum Electrode 11 Sidewall 12 Silicon Oxide Film 13 Photoresist Film
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/324 Ｚ 8617−4Ｍ Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 21/324 Z 8617-4M
Claims (2)
結晶シリコン膜を堆積してパターニングし素子形成用の
シリコン活性層を形成した後前記シリコン活性層を含む
表面にゲート酸化膜を形成する工程と、前記ゲート酸化
膜の上に選択的にゲート電極を形成する工程と、前記シ
リコン活性層の表面に対して垂直方向から前期ゲート電
極のドレイン領域形成側に傾斜させて入射するレーザ光
により前記シリコン活性層を照射してアニールする工程
と、前記ゲート電極のドレイン領域形成側端部に接する
領域をマスクして前記シリコン活性層に不純物をイオン
注入しソース領域およびドレイン領域並びに前記ゲート
電極端とドレイン領域との間のオフセット領域とを形成
する工程とを含むことを特徴とする薄膜トランジスタの
製造方法。1. A step of depositing and patterning a non-doped polycrystalline silicon film on an insulating film or an insulating substrate to form a silicon active layer for device formation, and then forming a gate oxide film on the surface including the silicon active layer. And a step of selectively forming a gate electrode on the gate oxide film, and a step of forming a gate electrode with a laser beam obliquely incident from a direction perpendicular to a surface of the silicon active layer toward a drain region forming side of the gate electrode. A step of irradiating the silicon active layer and annealing; and a step of masking a region in contact with the drain region formation side end of the gate electrode to ion-implant impurities into the silicon active layer to form a source region and a drain region and the gate electrode end. Forming an offset region between the drain region and the drain region.
択的に形成し前記ゲート電極を含む表面にゲート酸化膜
を形成する工程と、前記ゲート酸化膜を含む表面にノン
ドープの多結晶シリコン膜を堆積する工程と、前記多結
晶シリコン膜の平面に対して垂直方向からドレイン領域
形成側に傾斜させて入射するレーザ光により前記多結晶
シリコン膜を照射してアニールする工程と、前記多結晶
シリコン膜をパターニングしてシリコン活性層を形成し
前記シリコン活性層の上に選択的に設けたフォトレジス
ト膜をマスクとして前記シリコン活性層に不純物をイオ
ン注入してソース領域およびドレイン領域並びに前記ゲ
ート電極端とドレイン領域との間のオフセット領域とを
形成する工程とを含むことを特徴とする薄膜トランジス
タの製造方法。2. A step of selectively forming a gate electrode on an insulating film or an insulating substrate to form a gate oxide film on a surface including the gate electrode, and a non-doped polycrystalline silicon film on the surface including the gate oxide film. And a step of irradiating the polycrystalline silicon film with laser light that is obliquely incident on the drain region formation side from a direction perpendicular to the plane of the polycrystalline silicon film to anneal the polycrystalline silicon film, A silicon active layer is formed by patterning the film, and an impurity is ion-implanted into the silicon active layer by using a photoresist film selectively provided on the silicon active layer as a mask to source and drain regions and the gate electrode end. And a step of forming an offset region between the drain region and the drain region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33686792A JP2842112B2 (en) | 1992-12-17 | 1992-12-17 | Method for manufacturing thin film transistor |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188264A true JPH06188264A (en) | 1994-07-08 |
| JP2842112B2 JP2842112B2 (en) | 1998-12-24 |
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ID=18303384
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| Country | Link |
|---|---|
| JP (1) | JP2842112B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6001714A (en) * | 1996-09-26 | 1999-12-14 | Kabushiki Kaisha Toshiba | Method and apparatus for manufacturing polysilicon thin film transistor |
| US7279387B2 (en) * | 2005-02-25 | 2007-10-09 | United Microelectronics Corp. | Method for fabricating asymmetric semiconductor device |
| RU2688851C1 (en) * | 2018-02-01 | 2019-05-22 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) | Semiconductor device manufacturing method |
-
1992
- 1992-12-17 JP JP33686792A patent/JP2842112B2/en not_active Expired - Lifetime
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| JP2842112B2 (en) | 1998-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980922 |