JPH06187800A - 記憶素子の不良モード解析装置 - Google Patents
記憶素子の不良モード解析装置Info
- Publication number
- JPH06187800A JPH06187800A JP4354715A JP35471592A JPH06187800A JP H06187800 A JPH06187800 A JP H06187800A JP 4354715 A JP4354715 A JP 4354715A JP 35471592 A JP35471592 A JP 35471592A JP H06187800 A JPH06187800 A JP H06187800A
- Authority
- JP
- Japan
- Prior art keywords
- defective
- bit
- storage element
- memory
- failure mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 記憶素子の動作テスト結果を被テスト記憶素
子のビットレイアウトと等しい配列で格納された不良ビ
ットマップを２次元画像としてとらえ、該２次元画像に
より被テスト記憶素子の不良モードを解析する。 【構成】 被テスト記憶素子の不良ビットマップに基づ
く２次元画像より被テスト記憶素子の不良モードを解析
する解析部２２を備え、解析部２２は、小領域内のビッ
トデータマップと不良ビット配列に従うライン不良用デ
ータテンプレートとの積和演算を不良ビットマップ全領
域について行なう演算部２３と、該演算結果に基づき不
良モードを判定する判定部２４から成る。
子のビットレイアウトと等しい配列で格納された不良ビ
ットマップを２次元画像としてとらえ、該２次元画像に
より被テスト記憶素子の不良モードを解析する。 【構成】 被テスト記憶素子の不良ビットマップに基づ
く２次元画像より被テスト記憶素子の不良モードを解析
する解析部２２を備え、解析部２２は、小領域内のビッ
トデータマップと不良ビット配列に従うライン不良用デ
ータテンプレートとの積和演算を不良ビットマップ全領
域について行なう演算部２３と、該演算結果に基づき不
良モードを判定する判定部２４から成る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体等の記憶素子
の動作テストを行なう試験装置に接続され、該試験装置
より出力されるテスト結果に基づき被テスト記憶素子の
不良モードを解析する記憶素子の不良モード解析装置に
関するものである。
の動作テストを行なう試験装置に接続され、該試験装置
より出力されるテスト結果に基づき被テスト記憶素子の
不良モードを解析する記憶素子の不良モード解析装置に
関するものである。
【０００２】
【従来の技術】図８は従来の記憶素子の不良モード解析
装置を示す構成図であり、図において、１は被テスト記
憶素子、２は被テスト記憶素子１の動作テストを行なう
テスタ（試験装置）、３は不良モード解析装置である。
ここで４はテスタ２から被テスト記憶素子１へ入力され
る入力信号、４ａはこの入力信号４のうちのビットアド
レス信号、５はビットアドレス信号４ａに対応する被テ
スト記憶素子１のビット出力データ、６はビット出力デ
ータ５をテスタ２で判定したテスト結果（不良情報）で
ある。前記不良モード解析装置３は、テスト結果６に基
づき被テスト記憶素子１の不良モードを解析する装置で
あって、テスト結果６とビットアドレス信号４ａを取り
込み、被テスト記憶素子１の不良ビットマップを作成す
る不良データ収集部１１と、該不良ビットマップを被テ
スト記憶素子１のビットレイアウトと等しい配列のメモ
リ情報、例えば、不良を“１”、良を“０”として格納
する不良ビットマップメモリ１２と、該不良ビットマッ
プメモリ１２に格納された情報を２次元画像として表示
する表示部１３とから構成されている。
装置を示す構成図であり、図において、１は被テスト記
憶素子、２は被テスト記憶素子１の動作テストを行なう
テスタ（試験装置）、３は不良モード解析装置である。
ここで４はテスタ２から被テスト記憶素子１へ入力され
る入力信号、４ａはこの入力信号４のうちのビットアド
レス信号、５はビットアドレス信号４ａに対応する被テ
スト記憶素子１のビット出力データ、６はビット出力デ
ータ５をテスタ２で判定したテスト結果（不良情報）で
ある。前記不良モード解析装置３は、テスト結果６に基
づき被テスト記憶素子１の不良モードを解析する装置で
あって、テスト結果６とビットアドレス信号４ａを取り
込み、被テスト記憶素子１の不良ビットマップを作成す
る不良データ収集部１１と、該不良ビットマップを被テ
スト記憶素子１のビットレイアウトと等しい配列のメモ
リ情報、例えば、不良を“１”、良を“０”として格納
する不良ビットマップメモリ１２と、該不良ビットマッ
プメモリ１２に格納された情報を２次元画像として表示
する表示部１３とから構成されている。
【０００３】次に動作について説明する。テスタ２から
被テスト記憶素子１に入力信号４が入力されると、指定
されたビットアドレス信号４ａに対応するビット出力デ
ータ５がテスタ２へ送られ判定される。その判定された
テスト結果６、及びビットアドレス信号４ａはテスタ２
より不良モード解析装置３の不良データ収集部１１へ送
られ、不良データ収集部１１から出力される該不良ビッ
トマップを被テスト記憶素子１のビットレイアウトと等
しい配列のメモリ情報、例えば、不良は“１”、良は
“０”として不良ビットマップメモリ１２へ格納する。
さらに、表示部１３が不良ビットマップメモリ１２に格
納された情報を２次元画像として表示する。
被テスト記憶素子１に入力信号４が入力されると、指定
されたビットアドレス信号４ａに対応するビット出力デ
ータ５がテスタ２へ送られ判定される。その判定された
テスト結果６、及びビットアドレス信号４ａはテスタ２
より不良モード解析装置３の不良データ収集部１１へ送
られ、不良データ収集部１１から出力される該不良ビッ
トマップを被テスト記憶素子１のビットレイアウトと等
しい配列のメモリ情報、例えば、不良は“１”、良は
“０”として不良ビットマップメモリ１２へ格納する。
さらに、表示部１３が不良ビットマップメモリ１２に格
納された情報を２次元画像として表示する。
【０００４】図９は表示部１３により表示された不良ビ
ットマップの一例を示すもので、該不良ビットマップ１
６では、縦方向に連続する列ライン不良１６ａ、横方向
に連続する行ライン不良１６ｂ、１ビットで独立して存
在するビット不良１６ｃ、行及び列方向に連続したブロ
ック不良１６ｄの４種の不良モードが表示されている。
従来では、この表示された不良ビットマップ１６から、
人が目視により被テスト記憶素子１の不良モードを判定
している。
ットマップの一例を示すもので、該不良ビットマップ１
６では、縦方向に連続する列ライン不良１６ａ、横方向
に連続する行ライン不良１６ｂ、１ビットで独立して存
在するビット不良１６ｃ、行及び列方向に連続したブロ
ック不良１６ｄの４種の不良モードが表示されている。
従来では、この表示された不良ビットマップ１６から、
人が目視により被テスト記憶素子１の不良モードを判定
している。
【０００５】
【発明が解決しようとする課題】従来の不良モード解析
装置は以上のように構成されているので、不良モードの
判断は人が行わなければならないため、時間を要すると
共に判断能力が必要であり、量産テストラインにおい
て、全製品を対象として不良モードの特定を行なうこと
は不可能である等の問題点があった。また、目視により
判定しているために、短時間に正確に判定するためには
かなりの熟練度が必要となり、また判定ミスをなくすこ
とができない等の問題点もあった。
装置は以上のように構成されているので、不良モードの
判断は人が行わなければならないため、時間を要すると
共に判断能力が必要であり、量産テストラインにおい
て、全製品を対象として不良モードの特定を行なうこと
は不可能である等の問題点があった。また、目視により
判定しているために、短時間に正確に判定するためには
かなりの熟練度が必要となり、また判定ミスをなくすこ
とができない等の問題点もあった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、記憶素子の動作テストの結果に
基づき自動的に被テスト記憶素子の不良モードの解析を
行なうことができる記憶素子の不良モード解析装置を提
供することを目的とする。
ためになされたもので、記憶素子の動作テストの結果に
基づき自動的に被テスト記憶素子の不良モードの解析を
行なうことができる記憶素子の不良モード解析装置を提
供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１の発明に係る記
憶素子の不良モード解析装置は、記憶素子の動作テスト
を行なう試験装置より出力される被テスト記憶素子の１
ビット毎のアドレス情報と不良情報を取り込み、該テス
ト記憶素子の不良ビットマップを作成する不良データ収
集部と、前記不良ビットマップを被テスト記憶素子のビ
ットレイアウトと等しい配列のメモリ情報として格納す
る不良ビットマップメモリと、前記メモリ情報を取り込
み、該メモリ情報に基づき被テスト記憶素子の不良ビッ
トマップを２次元画像としてとらえ、画像解析手法を用
いて該２次元画像より被テスト記憶素子の不良モードを
解析する解析部とを備えたものである。
憶素子の不良モード解析装置は、記憶素子の動作テスト
を行なう試験装置より出力される被テスト記憶素子の１
ビット毎のアドレス情報と不良情報を取り込み、該テス
ト記憶素子の不良ビットマップを作成する不良データ収
集部と、前記不良ビットマップを被テスト記憶素子のビ
ットレイアウトと等しい配列のメモリ情報として格納す
る不良ビットマップメモリと、前記メモリ情報を取り込
み、該メモリ情報に基づき被テスト記憶素子の不良ビッ
トマップを２次元画像としてとらえ、画像解析手法を用
いて該２次元画像より被テスト記憶素子の不良モードを
解析する解析部とを備えたものである。
【０００８】また、請求項２の発明に係る記憶素子の不
良モード解析装置の解析部は、不良ビットマップの一部
である小領域内のビットデータマップと、この小領域に
おいて検出したい不良モードの不良ビット配列に従うデ
ータテンプレートとを積和演算し、この積和演算を該不
良ビットマップ全領域について行なう演算部と、前記積
和演算の結果に基づいて、被テスト素子の不良モードを
判定する判定部とを備えたものである。
良モード解析装置の解析部は、不良ビットマップの一部
である小領域内のビットデータマップと、この小領域に
おいて検出したい不良モードの不良ビット配列に従うデ
ータテンプレートとを積和演算し、この積和演算を該不
良ビットマップ全領域について行なう演算部と、前記積
和演算の結果に基づいて、被テスト素子の不良モードを
判定する判定部とを備えたものである。
【０００９】また、請求項３の発明に係る記憶素子の不
良モード解析装置の解析部は、不良ビットマップの２次
元配列の各行毎の不良ビット数及び各列毎の不良ビット
数を計測し、各行毎の計測値から横投影を求め、各列毎
の計測値から縦投影を求める演算部と、これら２つの投
影データを組み合わせることにより被テスト記憶素子の
不良モードを判定する判定部とを備えたものである。
良モード解析装置の解析部は、不良ビットマップの２次
元配列の各行毎の不良ビット数及び各列毎の不良ビット
数を計測し、各行毎の計測値から横投影を求め、各列毎
の計測値から縦投影を求める演算部と、これら２つの投
影データを組み合わせることにより被テスト記憶素子の
不良モードを判定する判定部とを備えたものである。
【００１０】
【作用】請求項１の発明における記憶素子の不良モード
解析装置は、不良データ収集部が被テスト記憶素子の一
ビット毎のアドレス情報及び不良情報より、該被テスト
記憶素子の不良ビットマップを作成し、不良ビットマッ
プメモリが該作成された不良ビットマップ情報を被テス
ト記憶素子のビットレイアウトと等しい配列のメモリ情
報として格納し、解析部が該メモリ情報に基づき不良ビ
ットマップを２次元画像としてとらえ、該２次元画像よ
り被テスト記憶素子の不良モードを解析する。該不良モ
ードは、各不良ビットが縦方向または横方向に連続して
いる列ライン不良または行ライン不良、１ビットづつ独
立しているビット不良、行及び列方向に連続しているブ
ロック不良の４種のいずれか、またはこれらを組み合わ
せたものとして表わす。これにより、自動的かつ短時間
に、被テスト記憶素子の不良モードを特定することが可
能になる。
解析装置は、不良データ収集部が被テスト記憶素子の一
ビット毎のアドレス情報及び不良情報より、該被テスト
記憶素子の不良ビットマップを作成し、不良ビットマッ
プメモリが該作成された不良ビットマップ情報を被テス
ト記憶素子のビットレイアウトと等しい配列のメモリ情
報として格納し、解析部が該メモリ情報に基づき不良ビ
ットマップを２次元画像としてとらえ、該２次元画像よ
り被テスト記憶素子の不良モードを解析する。該不良モ
ードは、各不良ビットが縦方向または横方向に連続して
いる列ライン不良または行ライン不良、１ビットづつ独
立しているビット不良、行及び列方向に連続しているブ
ロック不良の４種のいずれか、またはこれらを組み合わ
せたものとして表わす。これにより、自動的かつ短時間
に、被テスト記憶素子の不良モードを特定することが可
能になる。
【００１１】また、請求項２の発明における記憶素子の
不良モード解析装置の解析部は、演算部が不良ビットマ
ップの一部小領域内のビットデータマップと、この小領
域内の検出したい不良モードの不良ビット配列に従うデ
ータテンプレートとの積和演算を、不良ビットマップ全
領域について行い、判定部が該積和演算の結果より不良
モードビット配列を抽出し、被テスト記憶素子の不良モ
ードを判定する。
不良モード解析装置の解析部は、演算部が不良ビットマ
ップの一部小領域内のビットデータマップと、この小領
域内の検出したい不良モードの不良ビット配列に従うデ
ータテンプレートとの積和演算を、不良ビットマップ全
領域について行い、判定部が該積和演算の結果より不良
モードビット配列を抽出し、被テスト記憶素子の不良モ
ードを判定する。
【００１２】また、請求項３の発明における記憶素子の
不良モード解析装置の解析部は、演算部が不良ビットマ
ップの各行毎及び各列毎の各々の不良ビット数を計測
し、各行毎の計測値から横投影を、各列毎の計測値から
縦投影をそれぞれ求め、判定部がこれらの投影データか
ら不良ビットのモードの特徴を抽出し、被テスト記憶素
子の不良モードを判定する。
不良モード解析装置の解析部は、演算部が不良ビットマ
ップの各行毎及び各列毎の各々の不良ビット数を計測
し、各行毎の計測値から横投影を、各列毎の計測値から
縦投影をそれぞれ求め、判定部がこれらの投影データか
ら不良ビットのモードの特徴を抽出し、被テスト記憶素
子の不良モードを判定する。
【００１３】
実施例１．以下、この発明の一実施例を図について説明
する。図１において、２１は不良モード解析装置であ
る。この不良モード解析装置２１は従来例の不良モード
解析装置３を改良したものであり、図１において図８に
示す構成要素と同一の要素には同一の符号を付し、この
同一の要素については説明を省略する。この不良モード
解析装置２１は、不良データ収集部１１と、不良ビット
マップメモリ１２と、表示部１３と、解析部２２とから
構成されている。
する。図１において、２１は不良モード解析装置であ
る。この不良モード解析装置２１は従来例の不良モード
解析装置３を改良したものであり、図１において図８に
示す構成要素と同一の要素には同一の符号を付し、この
同一の要素については説明を省略する。この不良モード
解析装置２１は、不良データ収集部１１と、不良ビット
マップメモリ１２と、表示部１３と、解析部２２とから
構成されている。
【００１４】解析部２２は、不良ビットマップの一部小
領域内のビットデータマップと、この小領域において検
出したい不良モードの不良ビット配列に従うデータテン
プレートとの積和演算を該不良ビットマップ全領域につ
いて行う演算部２３と、前記積和演算の結果に基づき被
テスト記憶素子１の不良モードを判定する判定部２４と
を備えたものである。
領域内のビットデータマップと、この小領域において検
出したい不良モードの不良ビット配列に従うデータテン
プレートとの積和演算を該不良ビットマップ全領域につ
いて行う演算部２３と、前記積和演算の結果に基づき被
テスト記憶素子１の不良モードを判定する判定部２４と
を備えたものである。
【００１５】次に動作について説明する。テスタ２から
被テスト記憶素子１に入力信号４が入力されると、指定
されたビットアドレス信号４ａに対応するビット出力デ
ータ５がテスタ２へ送られ判定される。その判定された
テスト結果６、及びビットアドレス信号４ａはテスタ２
より不良モード解析装置２１の不良データ収集部１１へ
送られ、その不良データ収集部１１から出力される該不
良ビットマップを被テスト記憶素子１のビットレイアウ
トと等しい配列のメモリ情報、例えば、不良は“１”、
良は“０”として不良ビットマップメモリ１２へ格納す
る。さらに、表示部１３が不良ビットマップメモリ１２
に格納された情報を２次元画像として表示する。
被テスト記憶素子１に入力信号４が入力されると、指定
されたビットアドレス信号４ａに対応するビット出力デ
ータ５がテスタ２へ送られ判定される。その判定された
テスト結果６、及びビットアドレス信号４ａはテスタ２
より不良モード解析装置２１の不良データ収集部１１へ
送られ、その不良データ収集部１１から出力される該不
良ビットマップを被テスト記憶素子１のビットレイアウ
トと等しい配列のメモリ情報、例えば、不良は“１”、
良は“０”として不良ビットマップメモリ１２へ格納す
る。さらに、表示部１３が不良ビットマップメモリ１２
に格納された情報を２次元画像として表示する。
【００１６】図２は表示部１３に表示される不良ビット
マップの表示例で、該不良ビットマップ２５では、縦方
向に連続する列ライン不良１６ａ、横方向に連続する行
ライン不良１６ｂ、１ビットで独立して存在するビット
不良１６ｃ、列方向に連続したブロック不良１６ｄ、の
それぞれの不良モードが表示されている。また、２６は
不良ビットマップ上の処理を施す対象の小領域である。
マップの表示例で、該不良ビットマップ２５では、縦方
向に連続する列ライン不良１６ａ、横方向に連続する行
ライン不良１６ｂ、１ビットで独立して存在するビット
不良１６ｃ、列方向に連続したブロック不良１６ｄ、の
それぞれの不良モードが表示されている。また、２６は
不良ビットマップ上の処理を施す対象の小領域である。
【００１７】演算部２３では、不良ビットマップ２５を
図２のような２次元の２値画像、例えば不良ビットに相
当する箇所が“１”、良が“０”であるような２次元画
像としてとらえ、この画像から図３に示すように小領域
２６の範囲のビットデータマップ２６ａと検出したい不
良モードのビット配列の小領域のライン不良用データテ
ンプレート（データテンプレート）２７との積和計算を
式（１）に基づいて画像領域全体（１＜ｎ，ｍ＜１０２
４）について行う。
図２のような２次元の２値画像、例えば不良ビットに相
当する箇所が“１”、良が“０”であるような２次元画
像としてとらえ、この画像から図３に示すように小領域
２６の範囲のビットデータマップ２６ａと検出したい不
良モードのビット配列の小領域のライン不良用データテ
ンプレート（データテンプレート）２７との積和計算を
式（１）に基づいて画像領域全体（１＜ｎ，ｍ＜１０２
４）について行う。
【００１８】
【数１】
【００１９】ここで、式（１）はライン不良用データテ
ンプレート２７を用いてビットアドレス（ｎ，ｍ）のビ
ットのライン不良マッチング度Ｌ（ｎ，ｍ）を求める計
算式である。
ンプレート２７を用いてビットアドレス（ｎ，ｍ）のビ
ットのライン不良マッチング度Ｌ（ｎ，ｍ）を求める計
算式である。
【００２０】このようにして、２次元画像から不良モー
ドビット配列を抽出する。すなわち、ライン不良の部分
の計算値Ｌ（ｎ，ｍ）が大きくなった画像に変換され
る。次に、判定部２４では、計算値Ｌ（ｎ，ｍ）を基準
値と比較し不良モードを特定する。
ドビット配列を抽出する。すなわち、ライン不良の部分
の計算値Ｌ（ｎ，ｍ）が大きくなった画像に変換され
る。次に、判定部２４では、計算値Ｌ（ｎ，ｍ）を基準
値と比較し不良モードを特定する。
【００２１】前記ライン不良用データテンプレート２７
は、不良モード毎にそれぞれ用意され、積和計算が行な
われる。図４及び図５はこれらのライン不良用データテ
ンプレートを示すものであって、図４はビット不良のデ
ータテンプレート、図５はブロック不良のデータテンプ
レートである。
は、不良モード毎にそれぞれ用意され、積和計算が行な
われる。図４及び図５はこれらのライン不良用データテ
ンプレートを示すものであって、図４はビット不良のデ
ータテンプレート、図５はブロック不良のデータテンプ
レートである。
【００２２】以上説明したように、この不良モード解析
装置２１によれば、不良ビットマップの一部小領域２６
内のビットデータマップ２６ａと、ライン不良用データ
テンプレート２７との積和計算を不良ビットマップ２５
全領域について行なった結果から被テスト記憶素子１の
不良モードを自動的に、しかも短時間に特定することが
できる。さらに、量産テストラインにおいて全製品を対
象として不良モードの特定を行なうことができ、判定ミ
スをなくすことができる効果がある。
装置２１によれば、不良ビットマップの一部小領域２６
内のビットデータマップ２６ａと、ライン不良用データ
テンプレート２７との積和計算を不良ビットマップ２５
全領域について行なった結果から被テスト記憶素子１の
不良モードを自動的に、しかも短時間に特定することが
できる。さらに、量産テストラインにおいて全製品を対
象として不良モードの特定を行なうことができ、判定ミ
スをなくすことができる効果がある。
【００２３】実施例２．図６はこの発明の他の実施例の
記憶素子の不良モード解析装置３１を示す図である。こ
の不良モード解析装置３１は上記実施例の不良モード解
析装置２１の解析部２２を下記に述べる解析部３２と置
き換えたものである。
記憶素子の不良モード解析装置３１を示す図である。こ
の不良モード解析装置３１は上記実施例の不良モード解
析装置２１の解析部２２を下記に述べる解析部３２と置
き換えたものである。
【００２４】この解析部３２は、不良ビットマップの２
次元配列の各行毎及び各列毎の各々の不良ビット数を計
測し、各行毎の計測値から横投影を求め、各列毎の計測
値から縦投影を求める演算部３３と、これらの投影デー
タに基づき被テスト記憶素子１の不良モードを判定する
判定部３４とを備えたものである。
次元配列の各行毎及び各列毎の各々の不良ビット数を計
測し、各行毎の計測値から横投影を求め、各列毎の計測
値から縦投影を求める演算部３３と、これらの投影デー
タに基づき被テスト記憶素子１の不良モードを判定する
判定部３４とを備えたものである。
【００２５】次に動作について説明する。テスタ２から
被テスト記憶素子１に入力信号４が入力されると、指定
されたビットアドレス信号４ａに対応するビット出力デ
ータ５テスタ２へ送られ判定される。その判定されたテ
スト結果６、及びビットアドレス信号４ａはテスタ２よ
り不良モード解析装置３１の不良データ収集部１１へ送
られ、不良データ収集部１１から出力される該不良ビッ
トマップを被テスト記憶素子１のビットレイアウトと等
しい配列のメモリ情報、例えば、不良は“１”、良は
“０”として不良ビットマップメモリ１２へ格納する。
さらに、表示部１３が不良ビットマップメモリ１２に格
納された情報を２次元画像として表示する。
被テスト記憶素子１に入力信号４が入力されると、指定
されたビットアドレス信号４ａに対応するビット出力デ
ータ５テスタ２へ送られ判定される。その判定されたテ
スト結果６、及びビットアドレス信号４ａはテスタ２よ
り不良モード解析装置３１の不良データ収集部１１へ送
られ、不良データ収集部１１から出力される該不良ビッ
トマップを被テスト記憶素子１のビットレイアウトと等
しい配列のメモリ情報、例えば、不良は“１”、良は
“０”として不良ビットマップメモリ１２へ格納する。
さらに、表示部１３が不良ビットマップメモリ１２に格
納された情報を２次元画像として表示する。
【００２６】演算部３３では、図７に示すような不良ビ
ットマップ３５の２次元配列の各行毎及び各列毎の各々
の不良ビット数を計測し、横投影３６及び縦投影３７を
求める。判定部３４では横投影３６と縦投影３７を組み
合わせることにより不良ビットのモードの特徴を抽出
し、被テスト記憶素子１の不良モードを判定する。
ットマップ３５の２次元配列の各行毎及び各列毎の各々
の不良ビット数を計測し、横投影３６及び縦投影３７を
求める。判定部３４では横投影３６と縦投影３７を組み
合わせることにより不良ビットのモードの特徴を抽出
し、被テスト記憶素子１の不良モードを判定する。
【００２７】この不良モード解析装置３１においても、
上記実施例の不良モード解析装置２１と同様に、被テス
ト記憶素子１の不良モードを自動的にしかも短時間に特
定することができる。さらに量産テストラインにおいて
全製品を対象として不良モードの特定を行なうことがで
き、判定ミスをなくすことができる効果がある。
上記実施例の不良モード解析装置２１と同様に、被テス
ト記憶素子１の不良モードを自動的にしかも短時間に特
定することができる。さらに量産テストラインにおいて
全製品を対象として不良モードの特定を行なうことがで
き、判定ミスをなくすことができる効果がある。
【００２８】
【発明の効果】以上のように、請求項１の発明によれ
ば、解析部を、取り込んだメモリ情報に基づき被テスト
記憶素子の不良ビットマップを２次元画像としてとら
え、該２次元画像より被テスト記憶素子の不良モードを
解析するように構成したので、被テスト記憶素子の不良
モードを自動的にしかも短時間に特定することができ
る。さらに量産テストラインにおいて全製品を対象とし
て不良モードの特定を行なうことができ、人為的な判定
ミスをなくすことができる効果がある。
ば、解析部を、取り込んだメモリ情報に基づき被テスト
記憶素子の不良ビットマップを２次元画像としてとら
え、該２次元画像より被テスト記憶素子の不良モードを
解析するように構成したので、被テスト記憶素子の不良
モードを自動的にしかも短時間に特定することができ
る。さらに量産テストラインにおいて全製品を対象とし
て不良モードの特定を行なうことができ、人為的な判定
ミスをなくすことができる効果がある。
【００２９】また、請求項２の発明によれば、解析部
を、不良ビットマップの一部小領域内のビットデータマ
ップと、この小領域内の不良ビット配列に従うライン不
良用データテンプレートとの積和演算を不良ビットマッ
プ全領域について行う演算部と、積和演算の結果に基づ
き被テスト記憶素子の不良モードを判定する判定部とに
より構成したので、被テスト記憶素子の不良モードを自
動的にしかも短時間に特定することができる。しかも、
積和演算の結果より判定するので、人為的な判定ミスが
なくなる等の効果がある。
を、不良ビットマップの一部小領域内のビットデータマ
ップと、この小領域内の不良ビット配列に従うライン不
良用データテンプレートとの積和演算を不良ビットマッ
プ全領域について行う演算部と、積和演算の結果に基づ
き被テスト記憶素子の不良モードを判定する判定部とに
より構成したので、被テスト記憶素子の不良モードを自
動的にしかも短時間に特定することができる。しかも、
積和演算の結果より判定するので、人為的な判定ミスが
なくなる等の効果がある。
【００３０】また、請求項３の発明によれば、解析部
を、不良ビットマップの２次元配列の各行毎及び各列毎
の各々の不良ビット数を計測し、各行毎の計測値から横
投影を求め、各列毎の計測値から縦投影を求める演算部
と、これらの投影データに基づき被テスト記憶素子の不
良モードを判定する判定部とにより構成したので、被テ
スト記憶素子の不良モードを自動的にしかも短時間に特
定することができる。しかも横投影と縦投影とを組み合
わせて判定するので、人為的な判定ミスがなくなる等の
効果がある。
を、不良ビットマップの２次元配列の各行毎及び各列毎
の各々の不良ビット数を計測し、各行毎の計測値から横
投影を求め、各列毎の計測値から縦投影を求める演算部
と、これらの投影データに基づき被テスト記憶素子の不
良モードを判定する判定部とにより構成したので、被テ
スト記憶素子の不良モードを自動的にしかも短時間に特
定することができる。しかも横投影と縦投影とを組み合
わせて判定するので、人為的な判定ミスがなくなる等の
効果がある。
【図１】この発明の一実施例による記憶素子の不良モー
ド解析装置を示す構成図である。
ド解析装置を示す構成図である。
【図２】この発明の一実施例による不良ビットマップの
表示例を示す図である。
表示例を示す図である。
【図３】この発明の一実施例による小領域のビットデー
タマップとライン不良用データテンプレートを示す図で
ある。
タマップとライン不良用データテンプレートを示す図で
ある。
【図４】この発明の一実施例において用いられるビット
不良用データテンプレートを示す図である。
不良用データテンプレートを示す図である。
【図５】この発明の一実施例において用いられるブロッ
ク不良用データテンプレートを示す図である。
ク不良用データテンプレートを示す図である。
【図６】この発明の他の実施例の記憶素子の不良モード
解析装置の構成図である。
解析装置の構成図である。
【図７】この発明の他の実施例の演算部より出力される
投影データを示す図である。
投影データを示す図である。
【図８】従来の記憶素子の不良モード解析装置の構成図
である。
である。
【図９】従来の不良ビットマップの表示例を示す図であ
る。
る。
１ 被テスト記憶素子 ２ テスタ（試験装置） １１ 不良データ収集部 １２ 不良ビットマップメモリ ２２ 解析部 ２３ 演算部 ２４ 判定部 ２５ 不良ビットマップ ２６ 小領域 ２７ ライン不良用データテンプレート（データテンプ
レート） ３２ 解析部 ３３ 演算部 ３４ 判定部 ３５ 不良ビットマップ（ビットデータマップ） ３６ 横投影 ３７ 縦投影
レート） ３２ 解析部 ３３ 演算部 ３４ 判定部 ３５ 不良ビットマップ（ビットデータマップ） ３６ 横投影 ３７ 縦投影
Claims (3)
- 【請求項１】 記憶素子の動作テストを行なう試験装置
に接続され、該記憶素子の不良モードを解析する装置で
あって、前記試験装置より出力される被テスト記憶素子
の１ビット毎のアドレス情報及び不良情報を取り込み、
該被テスト記憶素子の不良ビットマップを作成する不良
データ収集部と、前記不良ビットマップを被テスト記憶
素子のビットレイアウトと等しい配列のメモリ情報とし
て格納する不良ビットマップメモリと、前記メモリ情報
を取り込み、該メモリ情報に基づき被テスト記憶素子の
不良ビットマップを２次元画像としてとらえ、該２次元
画像より被テスト記憶素子の不良モードを解析する解析
部とを備えた記憶素子の不良モード解析装置。 - 【請求項２】 前記解析部は、前記不良ビットマップの
一部小領域内のビットデータマップとこの小領域におい
て検出したい不良モードの不良ビット配列に従うデータ
テンプレートとの積和演算を、該不良ビットマップ全領
域について行う演算部と、前記積和演算の結果に基づき
被テスト記憶素子の不良モードを判定する判定部とを備
えたことを特徴とする請求項１記載の記憶素子の不良モ
ード解析装置。 - 【請求項３】 前記解析部は、前記不良ビットマップの
２次元配列の各行毎及び各列毎の各々の不良ビット数を
計測し、各行毎の計測値から横投影を求め、各列毎の計
測値から縦投影を求める演算部と、これらの投影データ
に基づき被テスト記憶素子の不良モードを判定する判定
部とを備えたことを特徴とする請求項１記載の記憶素子
の不良モード解析装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4354715A JPH06187800A (ja) | 1992-12-17 | 1992-12-17 | 記憶素子の不良モード解析装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4354715A JPH06187800A (ja) | 1992-12-17 | 1992-12-17 | 記憶素子の不良モード解析装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187800A true JPH06187800A (ja) | 1994-07-08 |
Family
ID=18439419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4354715A Pending JPH06187800A (ja) | 1992-12-17 | 1992-12-17 | 記憶素子の不良モード解析装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06187800A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08273391A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | メモリｌｓｉの不良ビット検出方法 |
| JP2001201538A (ja) * | 2000-01-17 | 2001-07-27 | Advantest Corp | データ変換装置、方法および記録媒体 |
| KR100368106B1 (ko) * | 1999-05-12 | 2003-01-15 | 닛본 덴기 가부시끼가이샤 | 반도체메모리기기의 불량분석시스템 |
| US6850379B2 (en) * | 2001-03-05 | 2005-02-01 | Hitachi Global Storage Technologies Netherlands B.V. | Method for registering a defect map within a hard disk drive |
| US8906839B2 (en) | 1997-01-13 | 2014-12-09 | Ecolab Usa Inc. | Alkaline detergent containing mixing organic and inorganic sequestrants resulting in improved soil removal |
-
1992
- 1992-12-17 JP JP4354715A patent/JPH06187800A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08273391A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | メモリｌｓｉの不良ビット検出方法 |
| US8906839B2 (en) | 1997-01-13 | 2014-12-09 | Ecolab Usa Inc. | Alkaline detergent containing mixing organic and inorganic sequestrants resulting in improved soil removal |
| KR100368106B1 (ko) * | 1999-05-12 | 2003-01-15 | 닛본 덴기 가부시끼가이샤 | 반도체메모리기기의 불량분석시스템 |
| US6871168B1 (en) | 1999-05-12 | 2005-03-22 | Nec Electronics Corporation | Failure analysis system of semiconductor memory device |
| JP2001201538A (ja) * | 2000-01-17 | 2001-07-27 | Advantest Corp | データ変換装置、方法および記録媒体 |
| US6850379B2 (en) * | 2001-03-05 | 2005-02-01 | Hitachi Global Storage Technologies Netherlands B.V. | Method for registering a defect map within a hard disk drive |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8660336B2 (en) | Defect inspection system | |
| JP4250898B2 (ja) | 回路パターンの検査方法及びその装置 | |
| JP2581815B2 (ja) | 合成画像を形成する方法及び装置 | |
| US6683974B1 (en) | Image defect detection apparatus and image defect detection method | |
| US4378495A (en) | Method and apparatus for setup of inspection devices for glass bottles | |
| JPH0715707B2 (ja) | 高解像度画像圧縮方法及び装置 | |
| JPH11306793A (ja) | 不良解析方法および装置 | |
| JPH06187800A (ja) | 記憶素子の不良モード解析装置 | |
| JP3054273B2 (ja) | 病態型自動判定方法 | |
| WO2005093819A1 (ja) | 処理装置、表示方法および表示プログラム | |
| US6519370B1 (en) | Digital image processing | |
| JPS6170473A (ja) | 波形解析装置 | |
| JPH0310107A (ja) | 濃淡パターンマッチングによる検査方法 | |
| JP7397404B2 (ja) | 画像処理装置、画像処理方法、及び画像処理プログラム | |
| WO2022201968A1 (ja) | 情報処理装置、制御プログラム、および制御方法 | |
| JPH04144051A (ja) | ガスクロマトグラフ質量分析計のデータ処理装置 | |
| JP2004045052A (ja) | 画像データ検査装置および画像データ検査方法 | |
| JPS61100941A (ja) | 半導体素子の検査データ分析装置 | |
| JP2752454B2 (ja) | ディスプレイ装置の検査方法 | |
| JPH03160309A (ja) | 画質検査装置 | |
| JPH0259604A (ja) | ガラス材の反射歪検査装置 | |
| JP2001176439A (ja) | 表面分析装置による分析測定方法 | |
| KR20000005053U (ko) | 웨이퍼 파손 검출장치 | |
| TW202205209A (zh) | 產品瑕疵檢測方法、電腦裝置及儲存介質 | |
| JPH04278556A (ja) | Ｌｓｉの外観不良解析システム |