JPH0618412B2 - Image processing device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えば内部に画像データストア用のメモリ
を有しないハンドスキャナ(イメージリーダ)などの画像
入力装置で読み取った画像データを処理し、ワードプロ
セッサやパーソナルコンピュータなどの本体装置に転送
するための画像処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The present invention processes image data read by an image input device such as a hand scanner (image reader) having no memory for storing image data therein, The present invention relates to an image processing device for transferring to a main body device such as a word processor or a personal computer.

〔従来の技術〕[Conventional technology]

最近、例えばワードプロセッサ等においては、画像を手
軽に入力可能なハンドスキャナを接続可能に構成したも
のが登場してきた。Recently, for example, a word processor or the like has been introduced in which a hand scanner capable of easily inputting an image is connectable.

このハンドスキャナはＣＣＤ(Ｃharge Ｃoupled Ｄev
ice)を読取部に有し、原稿上を手で移動させることによ
り読み取っている。This hand scanner is a CCD (Charge Coupled Dev)
Ice) is included in the reading unit, and the document is read by moving it over the document.

その際、従来は、ハンドスキャナの副走査方向への所定
の移動量に対してエンコーダから発生される副走査信号
と、第１図のようなＣＣＤの主走査に用いる移送ゲート
信号ＴＧとを１スキャンのスタート信号としてホスト
(ワードプロセッサ本体)側へ出力し、またリセットゲー
ト信号ＲＧ及びサンプルアンドホールド信号ＳＨＯを、
それぞれホストでの画像データストア用メモリのカウン
タ信号及び画像データのサンプリングタイミング信号と
して送り、ホスト側で副走査信号の変化をみると共に、
画像データの有効部分をカウンタ信号のカウント値によ
って判断して、有効領域の画像データのみを取り入れて
いる。At that time, conventionally, the sub-scanning signal generated from the encoder for a predetermined movement amount of the hand scanner in the sub-scanning direction and the transfer gate signal TG used for the main scanning of the CCD as shown in FIG. Host as scan start signal
Output to the (word processor body) side, and also the reset gate signal RG and the sample and hold signal SHO,
Each of them is sent as a counter signal of the image data store memory in the host and a sampling timing signal of the image data, and changes in the sub-scanning signal are observed on the host side,
The effective portion of the image data is judged by the count value of the counter signal, and only the image data of the effective area is taken in.

ここで、移送ゲート信号ＴＧとは、ＣＣＤで読み取った
画像信号が出力可能になったことを示す信号であり、主
走査１ラインにつき１個のパルス出力として出力される
ものである。また、リセットゲート信号ＲＧは、各画素
の画像信号を順次シーケンシャルに出力する際に、直前
の画素の画像信号をリセットするための信号である。な
お、ＣＣＤで読み取った画像出力は単純にコンパレータ
で白黒レベルの２値データに変換し、これを画像信号と
して出力している。Here, the transfer gate signal TG is a signal indicating that the image signal read by the CCD can be output, and is output as one pulse output for each main scanning line. Further, the reset gate signal RG is a signal for resetting the image signal of the immediately preceding pixel when sequentially outputting the image signals of the respective pixels. The image output read by the CCD is simply converted by a comparator into binary data of black and white level, which is output as an image signal.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

このような装置においては、ハンドスキャナとホストと
の間での信号線が多いと同時に、ホストでの判断する部
分が多い。また画像データは速度が速い上に大量なデー
タである。In such an apparatus, there are many signal lines between the hand scanner and the host, and at the same time, the host makes many judgments. The image data is a large amount of data in addition to its high speed.

これをホストのＣＰＵが処理するため、ホストの判断量
が多くて処理速度が間にあわなくなる。Since the CPU of the host processes this, the amount of judgment by the host is large and the processing speed cannot be kept up with.

また、画像出力データをコンパレータの出力そのままで
ホストへ出力すると、ＣＣＤの内部のアナログ回路がリ
セットゲート信号で各画素単位でリセットされる関係
で、白をローレベルとするとき、第１図のコンパレータ
出力のように１つのデータを送る中で短いＨ(ハイレベ
ル)の信号を出力してしまう。Further, when the image output data is output to the host as it is from the output of the comparator, the analog circuit inside the CCD is reset by the reset gate signal in each pixel unit. While sending one data like the output, it outputs a short H (high level) signal.

これは速い速度でホストへ信号を送る途中で波形がなま
り、誤情報を得る確率が高くなる上に、周囲へスイッチ
ングノイズを発する。This is because the waveform becomes blunt while the signal is being sent to the host at a high speed, the probability of obtaining false information is high, and switching noise is emitted to the surroundings.

〔発明の目的〕[Object of the Invention]

この発明は、本体装置の情報処理量を軽減すると同時
に、信号線の数を少なくし、画像出力信号の無駄な動き
をなくすと共に、必要のない時には信号転送を止め、信
号の数を本体装置がカウントする必要をなくすと同時
に、他へノイズを発生させない画像処理装置を得ること
を目的とする。The present invention reduces the amount of information processing of the main body device, reduces the number of signal lines, eliminates unnecessary movement of the image output signal, and stops the signal transfer when it is not necessary, so that the main body device can reduce the number of signals. An object of the present invention is to obtain an image processing apparatus which eliminates the need for counting and at the same time does not generate noise to others.

〔発明の実施例〕Example of Invention

以下、この発明の一実施例について、図面を参照して説
明する。An embodiment of the present invention will be described below with reference to the drawings.

第２図〜第４図のようにワードプロセッサやパーソナル
コンピュータのイメージ入力用のハンドスキャナ１は、
できる限り幅広く画像を入力できると共に、握り易く操
作し易いように、グリップ３の幅が頭部５の幅よりせま
くなっている。As shown in FIGS. 2 to 4, the hand scanner 1 for image input of a word processor or a personal computer is
The width of the grip 3 is narrower than the width of the head 5 so that the image can be input as wide as possible and the grip is easy to operate.

また、グリップ３と頭部５との間には、移動方向左右に
段部７，９が形成されている。これらの段部分７，９は
互いに移動方向に段違いに位置し、グリップ３を握った
時、親指が段部７に接触し、人差し指が段部９に接触す
る配置にしてある。Further, between the grip 3 and the head 5, step portions 7 and 9 are formed on the left and right in the moving direction. These step portions 7 and 9 are located at different steps in the moving direction, and when the grip 3 is gripped, the thumb contacts the step portion 7 and the forefinger contacts the step portion 9.

そして、ハンドスキャナ１の底面には第３図のように読
み取り口１１が設けられ、上面には読み取り口１１を通
して画像情報記録物例えば原稿Ｐの状態を見るのぞき窓
１３が設けられている。A reading port 11 is provided on the bottom surface of the hand scanner 1 as shown in FIG. 3, and a viewing window 13 is provided on the upper surface of the hand scanning device 1 for viewing the state of the image information recording material, for example, the original P.

このような形状のハンドスキャナ１は、原稿Ｐに接触し
回転軸１５を中心に回転するゴムなどにより形成された
ローラ１７と、原稿に光りを照射する光源例えば緑色光
(赤色光でも良い)を発するＬＥＤアレイ１９と、原稿か
らの光を反射する鏡などの反射板２１と、この反射板２
１からの光を集光するレンズユニット２３と、このレン
ズユニット２３により集光された光を受光する受光素子
(イメージセンサ)例えばＣＣＤ２５(ラインセンサ)と、
制御基板２７とを備えている。The hand scanner 1 having such a shape includes a roller 17 formed of rubber or the like which comes into contact with the original P and rotates about the rotary shaft 15, and a light source for emitting light to the original, for example, green light.
An LED array 19 that emits red light (may be red light), a reflector 21 such as a mirror that reflects light from an original, and this reflector 2
A lens unit 23 that collects the light from 1 and a light receiving element that receives the light collected by the lens unit 23
(Image sensor) For example, CCD 25 (line sensor),
And a control board 27.

ローラ１７の回転軸１５にはギヤ２９が取り付けられ、
ギヤ３１，３３を介してクロック板３５をローラ１７の
回転につれて駆動するようになっている。また、クロッ
ク板３５には同心円周上に等間隔に複数の穴が設けら
れ、フォトインタラプタ３７により回転量を検出するよ
うになっている。即ち、クロック板３５及びフォトイン
タラプタ３７は、副走査方向への移動量に対応したパル
ス数（副走査信号）を発生するエンコーダを構成してい
る。A gear 29 is attached to the rotary shaft 15 of the roller 17,
The clock plate 35 is driven via the gears 31 and 33 as the roller 17 rotates. Further, the clock plate 35 is provided with a plurality of holes at equal intervals on the concentric circumference, and the rotation amount is detected by the photo interrupter 37. That is, the clock plate 35 and the photo interrupter 37 constitute an encoder that generates the number of pulses (sub scanning signal) corresponding to the amount of movement in the sub scanning direction.

制御基板２７には段部７側に例えば３段階(濃・標準・
淡)に切り換わる明度スイッチ３９が設けられている。The control board 27 has, for example, three stages (dark / standard /
A lightness switch 39 for switching to (light) is provided.

また制御基板２７には、第５図及び第６図のようなＣＣ
Ｄ２５を駆動する回路が設けられている。Further, the control board 27 has a CC as shown in FIG. 5 and FIG.
A circuit for driving D25 is provided.

発振回路４１の出力を分周するカウンタ回路４３の出力
ＲＣＯから、ナンド回路４５を通して１画素周期のクロ
ックが取り出され、これを入力とするカウンタ回路５５
のＱ出力及び上記カウンタ回路４３のＱC、ＱD出力を受
けて、Ｄ型フリップフロップ回路７５，７７及びノア回
路７９，８１の部分により、ＣＣＤ２５に対するクロッ
クが作られる。また、カウンタ回路４３のＱA、ＱC、Ｑ
D出力を受けて、ナンド回路４６の部分により、ＣＣＤ
２５に対するリセットゲート信号ＲＧが作成される。更
に、カウンタ回路４３のＱA、ＱC、ＱD出力及びナンド
回路４７の出力を受けて、ナンド回路４８，４９及びフ
リップフロップ回路５１の部分により、ＣＣＤ２５に対
するサンプルアンドホールド信号ＳＨＯが作成される。
ＣＣＤ２５には、上記の信号が与えられる他、後述する
デコーダ９３のＤ出力からの移送ゲート信号ＴＧも与え
られ、出力端子Ｖoutから映像出力が取り出される。こ
の映像出力Ｖは、ＣＣＤ出力回路５４のトランジスタで
増幅後、図示してないコンパレータで比較２値化され、
画像出力データとなる。そして、この画像出力Ｖのデー
タは、第６図のフリップフロップ回路１０１のＤ入力端
子に入力されて一旦ラッチされ、そのクロック入力端子
ＣＫに入力されるサンプルホールド信号ＳＲにより映像
信号ＶＳとして取り出され、図示してないホストへと送
られる。From the output RCO of the counter circuit 43 which divides the output of the oscillator circuit 41, a clock of one pixel period is taken out through the NAND circuit 45, and the counter circuit 55 which receives this clock is input.
Of the D-type flip-flop circuits 75 and 77 and NOR circuits 79 and 81, the clock for the CCD 25 is generated. In addition, QA, QC, and Q of the counter circuit 43
In response to the D output, the NAND circuit 46 portion causes the CCD
A reset gate signal RG for 25 is produced. Further, in response to the QA, QC, QD outputs of the counter circuit 43 and the output of the NAND circuit 47, the NAND circuits 48 and 49 and the flip-flop circuit 51 generate a sample-and-hold signal SHO for the CCD 25.
In addition to the above signals, the CCD 25 is also supplied with a transfer gate signal TG from a D output of a decoder 93, which will be described later, and a video output is taken out from an output terminal Vout. This video output V is amplified by the transistor of the CCD output circuit 54, and is then binarized by a comparator (not shown).
It becomes the image output data. Then, the data of the image output V is input to the D input terminal of the flip-flop circuit 101 of FIG. 6 and latched once, and is taken out as the video signal VS by the sample hold signal SR input to the clock input terminal CK. , To a host (not shown).

６５は上記ナンド回路４５からの１画素周期のクロック
を受けてこれを計数するカウンタ回路であり、該カウン
タ回路６５とノット回路６７及びアンド回路６９とで構
成する部分は、第１２図のようにＣＣＤ２５の有効画像
読み取り領域（有効分）においてＬレベルとなる信号Ｆ
を出力する機能を備えている。この回路部分６５，６
７，６９は、ラインセンサにより入力された１ラインの
画像信号の有効画素領域分の期間を定めるタイミング回
路の構成要素である。Reference numeral 65 denotes a counter circuit which receives a clock of one pixel period from the NAND circuit 45 and counts the clock, and the portion constituted by the counter circuit 65, the knot circuit 67 and the AND circuit 69 is as shown in FIG. The signal F which becomes L level in the effective image reading area (effective portion) of the CCD 25
It has a function to output. This circuit part 65, 6
Reference numerals 7 and 69 are components of a timing circuit that determines a period corresponding to an effective pixel area of the image signal of one line input by the line sensor.

カウンタ回路６５の端子Ｂは、無効ホトセル画素（ＣＣ
Ｄ２５の読み取りセルのうち受光部はあるが、特性上使
用できない画素のセル）とホトセル無し画素（ＣＣＤ２
５の読み取りセルのうち受光部を持たない画素）の数の
カウントが終了するとハイレベルＨになる。また端子Ａ
は、無効ホトセルとホトセル無しの数のカウント終了
後、有効画像数カウントするとハイレベルＨになる。即
ち、ナンド回路４５から出力される１画素周期のクロッ
クをカウンタ回路６５でカウントし、ダミー画素数（無
効ホトセル画素とホトセル無し画素との合計値）だけカ
ウントした時に端子ＢがハイレベルＨになり、次に有効
画像領域分のカウントを行い、カウントオーバになった
時に端子ＡがハイレベルＨになるようにし、ノット回路
６７とアンド回路６９を介して第１２図のような出力Ｆ
を得ている。The terminal B of the counter circuit 65 has an invalid photocell pixel (CC
Among the reading cells of D25, there is a light receiving part, but it is a pixel cell that cannot be used due to its characteristics) and a photocell-less pixel (CCD2
The high level H is reached when the counting of the number of the reading cells of 5 (pixels having no light receiving portion) is completed. Also terminal A
Becomes high level H when the number of valid images is counted after the count of the number of invalid photocells and the number of nonphotocells is completed. That is, when the counter circuit 65 counts the clock of one pixel cycle output from the NAND circuit 45 and counts the number of dummy pixels (the total value of the invalid photocell pixels and the pixels without photocells), the terminal B becomes the high level H. Next, the effective image area is counted, the terminal A is set to the high level H when the count is over, and the output F as shown in FIG. 12 is output via the knot circuit 67 and the AND circuit 69.
Is getting

このアンド回路６９の出力信号Ｆは、後述のＤ型フリッ
プフロップ回路９７のＱ出力で開閉されるアンド回路７
１を経て信号Ｄとなり、それぞれアンド回路５３，７３
の一方の入力となる。The output signal F of the AND circuit 69 is opened and closed by the Q output of a D-type flip-flop circuit 97 described later.
1 to become a signal D, and AND circuits 53 and 73, respectively.
One of the inputs.

両アンド回路のうちアンド回路５３は、上記ＣＣＤ２５
に対するリセットゲート信号ＲＧと上記信号Ｄとを２入
力として、第８図及び第９図のようにカウンタパルスＣ
Ｐ(画像信号ＶＳ読取時のカウントアップパルス)を出力
する機能を備えている。また、アンド回路７３の部分
は、上記ＣＣＤ２５に対するサンプルアンドホールド信
号ＳＨＯと上記信号Ｄとを２入力として、第８図及び第
９図のように、ライト信号ＷＲ(画像信号ＶＳをホスト
へ取り込ませるためのタイミングパルス)を出力する機
能を備えている。The AND circuit 53 of the two AND circuits is the CCD 25.
As shown in FIGS. 8 and 9, the counter pulse C is applied to the reset gate signal RG and the signal D described above as two inputs.
It has a function of outputting P (a count-up pulse when reading the image signal VS). Further, the AND circuit 73 portion inputs the sample-and-hold signal SHO to the CCD 25 and the signal D as two inputs, and inputs the write signal WR (image signal VS to the host as shown in FIGS. 8 and 9). Timing pulse) for outputting.

一方、発振回路８５と、アンド回路８７と、ノット回路
８９と、カウンタ回路９１と、デコーダ９３と、Ｄ型フ
リップフロップ回路９５，９７と、アンド回路９９とを
含む回路部分を備えており、該部分はＤ型フリップフロ
ップ回路８３によりＤ型フリップフロップ回路７５と関
連づけられている。On the other hand, a circuit portion including an oscillation circuit 85, an AND circuit 87, a knot circuit 89, a counter circuit 91, a decoder 93, D type flip-flop circuits 95 and 97, and an AND circuit 99 is provided. The portion is associated with the D-type flip-flop circuit 75 by the D-type flip-flop circuit 83.

発振回路８５及びデコーダ９３は、第７図のような信号
を出力し、デコーダ９３の端子Ａから主走査１ラインに
つき１個のライン信号ＳＧを出力するようになってい
る。The oscillator circuit 85 and the decoder 93 output signals as shown in FIG. 7, and output one line signal SG from the terminal A of the decoder 93 for each main scanning line.

デコーダ９３の端子Ａの出力（ライン信号ＳＧ）は、フ
リップフロップ回路９７のクロック端子ＣＫに入力され
ている。このフリップフロップ回路９７の前段のフリッ
プフロップ回路９５のクロック端子ＣＫには、クロック
板３５の回転量が所定回転量に達する度に発生されるエ
ンコーダからの副走査信号ＬＰが入力されている。した
がって、副走査信号ＬＰが発生すると、この副走査信号
ＬＰは最初にデコーダ９３の端子Ｂの出力によって前段
のフリップフロップ回路９５に取り込まれ、次にデコー
ダ９３の端子Ａの出力によって次段のフリップフロップ
回路９７に取り込まれる。そして、このフリップフロッ
プ回路９７のセット出力信号Ｅはアンド回路９９に入力
される。The output (line signal SG) of the terminal A of the decoder 93 is input to the clock terminal CK of the flip-flop circuit 97. The sub-scanning signal LP from the encoder, which is generated each time the rotation amount of the clock plate 35 reaches a predetermined rotation amount, is input to the clock terminal CK of the flip-flop circuit 95 in the preceding stage of the flip-flop circuit 97. Therefore, when the sub-scanning signal LP is generated, the sub-scanning signal LP is first taken into the flip-flop circuit 95 of the previous stage by the output of the terminal B of the decoder 93, and then the flip-flop circuit of the next stage is output by the output of the terminal A of the decoder 93. Is taken into the circuit 97. The set output signal E of the flip-flop circuit 97 is input to the AND circuit 99.

アンド回路９９には、デコーダ９３の端子Ａの出力（ラ
イン信号ＳＧ）が入力されている。これによって、アン
ド回路９９からは、ＣＣＤ２５が読み取った画像信号の
出力開始を示す第８図および第９図のようなラインスタ
ート信号ＳＰが出力される。なお、第８図，第９図にお
いて、ＴINTはＣＣＤ２５が１ラインの画像を電気信号
として読み込むための積分時間を表している。The output of the terminal A of the decoder 93 (line signal SG) is input to the AND circuit 99. As a result, the AND circuit 99 outputs the line start signal SP as shown in FIGS. 8 and 9 indicating the start of output of the image signal read by the CCD 25. In FIGS. 8 and 9, TINT represents an integration time for the CCD 25 to read an image of one line as an electric signal.

上記回路部分９５，９７，９９は、画像信号の出力開始
を定めるラインスタート信号ＳＰを形成する回路手段の
構成要素である。The circuit portions 95, 97, 99 are components of circuit means for forming a line start signal SP that determines the start of output of an image signal.

一方、前記フリップフロップ回路９７のセット出力信号
Ｅは、既に述べたアンド回路７１にも入力され、ここで
アンド回路６９の出力信号Ｆと論理積がとられる。そし
て、アンド回路７１の出力信号Ｄがアンド回路５３，７
３にそれぞれ入力され、リセットゲート信号ＲＧおよび
サンプルアンドホールド信号ＳＨＯとの論理積を各々に
とることにより、有効画素をカウントするためのカウン
タパルスＣＰ、各画素の画像信号をホストに取り込ませ
るためのライト信号ＷＲとしてそれぞれ出力されるよう
になっている。On the other hand, the set output signal E of the flip-flop circuit 97 is also input to the AND circuit 71 described above, and is ANDed with the output signal F of the AND circuit 69. Then, the output signal D of the AND circuit 71 becomes the AND circuit 53, 7
3 and the reset gate signal RG and the sample-and-hold signal SHO are logically ANDed to obtain a counter pulse CP for counting effective pixels and an image signal for each pixel to the host. Each of them is output as a write signal WR.

また、ＣＣＤ２５の画像出力Ｖは、ＣＣＤ出力回路５４
のトランジスタで増幅された後、図示しないコンパレー
タに入力され、ここで白黒の識別レベルで２値化され、
第６図に示すフリップフロップ回路１０１にサンプルア
ンドホールド信号ＳＨＯ（フリップフロップ回路５１か
ら出力される）によって一旦ラッチされ、２値の画像デ
ータＶＳとしてホスト側に送られるようになっている。The image output V of the CCD 25 is the CCD output circuit 54.
After being amplified by the transistor, it is input to a comparator (not shown), where it is binarized at the black and white discrimination level,
The flip-flop circuit 101 shown in FIG. 6 is temporarily latched by the sample-and-hold signal SHO (output from the flip-flop circuit 51) and is sent to the host side as binary image data VS.

したがって、以上の実施例の構成にあっては、次のよう
な効果が得られる。Therefore, in the configuration of the above embodiment, the following effects can be obtained.

（１）…第１０図参照 従来は副走査信号ＬＰと移送ゲート信号ＴＧとをホスト
側へ出力している。(1) ... See FIG. 10. Conventionally, the sub-scanning signal LP and the transfer gate signal TG are output to the host side.

ホストは副走査信号ＬＰが１パルス経過(解像度８ドッ
ト／mmであれば、０．１２５mm移動した点)した後の走
査での画像出力を判断して内部に読み込んで(メモリに
ストア)いる。The host judges the image output in the scan after one pulse of the sub-scanning signal LP has passed (if the resolution is 8 dots / mm, the point moved by 0.125 mm) and reads it internally (stores it in the memory).

第１０図の場合であれば、矢印のもとの副走査信号ＬＰ
の変化に対して、矢印先の移送ゲート信号をとらえ、こ
の後から出力される画像データを読み込んでいる。この
ため×印部分の画像データは無用の出力である。In the case of FIG. 10, the sub-scanning signal LP under the arrow
The transfer gate signal at the tip of the arrow is detected with respect to the change of, and the image data output after this is read. Therefore, the image data of the portion marked with x is an unnecessary output.

従って、×印部分を出力しなければ、言いかえれば副走
査信号ＬＰの変化と移送ゲート信号ＴＧと同様のタイミ
ングで発生するライン信号ＳＧとを組み合わせる形にし
て１つの信号(ラインスタート信号ＳＰ)にすれば、出力
が１つ減ると同時にホスト側での画像データの読み込み
判断が不要となる。Therefore, if the X mark portion is not output, in other words, one signal (line start signal SP) is formed by combining the change of the sub-scanning signal LP and the line signal SG generated at the same timing as the transfer gate signal TG. In this case, the output is reduced by one, and at the same time, it becomes unnecessary for the host to judge whether to read the image data.

そこでフリップフロップ回路９７のＱ出力信号Ｅと、ラ
イン信号ＳＧ、リセットゲート信号ＲＧ、サンプルアン
ドホールド信号ＳＨＯ、画像データに各々アンドをかけ
て出力すれば、ラインスタート信号ＳＰ、カウンタパル
スＣＰ、ライト信号ＷＲ、画像信号ＶＳとして無駄な部
分をカットできる。すなわち、有効画像領域の画像デー
タのみを１回だけ出力することができる。Therefore, if the Q output signal E of the flip-flop circuit 97, the line signal SG, the reset gate signal RG, the sample-and-hold signal SHO, and the image data are respectively ANDed and output, the line start signal SP, the counter pulse CP, and the write signal. Useless parts can be cut off as WR and image signal VS. That is, only the image data of the effective image area can be output only once.

従って、副走査信号ＬＰとライン信号ＳＧを変調したラ
インスタート信号ＳＰを１つ出力すれば良い。Therefore, it suffices to output one line start signal SP obtained by modulating the sub-scanning signal LP and the line signal SG.

また、ラインスタート信号ＳＰがローレベルＬになった
後だけ、ホストは画像データが来ると判断すればよいの
で、判断する情報量が減少し、負担が軽減される。Further, the host may determine that the image data will come only after the line start signal SP becomes low level L, so that the amount of information to be determined is reduced and the burden is reduced.

（２）…第１１図参照 ２値化された画像データをフリップフロップ回路１０１
で一旦ラッチした後出力しているので、画像データの信
号の無駄な変化がなくなると同時に、データのサンプリ
ングが確実になる。(2) ... See FIG. 11. The binarized image data is used for the flip-flop circuit 101.
Since it is latched once and then output, the useless change of the image data signal is eliminated, and at the same time, data sampling is ensured.

（３）…第１２図参照 今まではダミーのビット分のリセットパルス、サンプル
アンドホールド信号、画像信号がすべて出力されてい
た。(3) ... See FIG. 12 Until now, reset pulses, sample-and-hold signals, and image signals for dummy bits were all output.

またホスト側でカウンタクロック用のパルス（リセット
ゲート信号ＲＧに相当）の数をカウントして、ダミー、
有効分、不必要分(残り分)を判断し、有効分の画像デー
タのみを取り入れていた。Also, the host side counts the number of counter clock pulses (corresponding to the reset gate signal RG), and the dummy,
The effective amount and unnecessary amount (remaining amount) were judged, and only the effective image data was taken.

そこで、有効分しか出力しなければ、ホストの一連の判
断は必要なくなる。ホストのデータはＣＰＵで処理する
ことが多く、このような判断をすると、処理時間がかか
り、他の動作を行うことができない。Therefore, if only the effective portion is output, the host does not need to make a series of judgments. The host data is often processed by the CPU, and if such a determination is made, it takes a long processing time and other operations cannot be performed.

このため、ナンド回路４５のクロックをカウンタ回路６
５でカウントし、ダミーの数だけカウントした時に端子
ＢがハイレベルＨになり、次に有効領域分のカウントを
行い、カウントオーバになった時に端子Ａがハイレベル
Ｈになるようにし、ノット回路６７とアンド回路６９を
介して出力Ｆを得ている。Therefore, the clock of the NAND circuit 45 is set to the counter circuit 6
5, the terminal B goes to a high level H when counting the number of dummies, the effective area is counted next, and the terminal A goes to a high level H when the count is over. An output F is obtained via 67 and an AND circuit 69.

従って、不必要なパルスがなくなり、ホスト側(ＣＰＵ)
でカウンタ動作がなくなり、その間、ホスト側で他の処
理を行うことができる。Therefore, unnecessary pulses are eliminated and the host side (CPU)
The counter operation disappears, and other processing can be performed on the host side during that time.

以上、この発明の一実施例について説明したが、この発
明は前記実施例に限定されるものではなく、例えば次の
ような変形が可能である。Although one embodiment of the present invention has been described above, the present invention is not limited to the above embodiment, and the following modifications are possible.

（１） 前記実施例では画像入力装置として手動のハン
ドスキャナを示したが、駆動源により原稿と受光素子と
の相対位置を移動させる画像入力装置であっても良い。(1) Although a manual hand scanner is shown as the image input device in the above embodiment, an image input device may be used in which the relative position between the original and the light receiving element is moved by a driving source.

（２） ライト信号ＷＲのパルスの立下がりでホスト側
のメモリのアドレスを規定するカウンタを動作させても
良い。これによりカウンタパルスＣＰＵは不要となる。(2) A counter that defines the address of the memory on the host side may be operated at the falling edge of the pulse of the write signal WR. This eliminates the need for the counter pulse CPU.

〔発明の効果〕〔The invention's effect〕

以上要するにこの発明は、画像入力装置と画像情報記録
物とを相対的に移動させ、その際の副走査方向への移動
量が所定量に達する毎に、前記画像入力装置に設けられ
たラインセンサに入力された主走査方向１ライン分の画
像信号を処理して本体装置に供給する画像処理装置にお
いて、 ラインセンサの画像出力のスタートを指示するライン信
号と副走査信号の変化とを組み合わせることにより、画
像信号の前記本体装置へ出力開始を定めるラインスター
ト信号を形成する回路手段と、 ラインセンサより出力された１ラインの画像信号の有効
画素領域分の期間を定めるタイミング回路と、 ラインセンサに対するサンプルアンドホールド信号と副
走査信号の変化と上記タイミング回路の出力とを組み合
わせることにより、有効画素のみの画像信号を本体装置
へ取り込ませるタイミングを定めるライト信号を形成す
る回路手段とを設け、 上記ラインスタート信号、ライト信号及び抽出した画像
信号を本体装置に転送するように構成したものである。In short, the present invention is such that the image input device and the image information recorded matter are relatively moved, and the line sensor provided in the image input device each time the amount of movement in the sub-scanning direction at that time reaches a predetermined amount. In the image processing device which processes the image signal for one line in the main scanning direction input to the main device and supplies it to the main device, by combining the change of the sub scanning signal and the line signal for instructing the start of the image output of the line sensor. Circuit means for forming a line start signal that determines the start of output of the image signal to the main body device, a timing circuit that determines the period of the effective pixel area of the image signal of one line output from the line sensor, and a sample for the line sensor By combining the change of the AND-hold signal and the sub-scanning signal and the output of the above timing circuit, the image signal of the effective pixel only can be obtained. The provided circuit means for forming a write signal defining the timing for the incorporation into the main device, in which the line start signal, a write signal and the extracted image signal is configured to transfer to the main unit.

副走査信号ＬＰの変化とライン信号ＳＧとを組み合わせ
て１つのラインスタート信号ＳＰを形成していることか
ら、出力信号線の数を１つの減少させることができると
同時に、本体装置側での画像データの読み込み判断が不
要となる。また、ラインスタート信号ＳＰがアクティブ
になった後だけ、本体装置は画像データが来ると判断す
ればよいので、判断する情報量が減少し、負担が軽減さ
れる。Since one line start signal SP is formed by combining the change in the sub-scanning signal LP and the line signal SG, the number of output signal lines can be reduced by one, and at the same time, the image on the main device side can be reduced. Data read judgment is not required. Further, since the main body device only has to judge that the image data will come only after the line start signal SP becomes active, the amount of information to be judged is reduced and the burden is lightened.

また、ラインセンサにより入力された１ラインの画像信
号の有効画素領域分の期間を定めるタイミング回路を設
け、サンプルアンドホールド信号ＳＨＯに対しては、こ
のタイミング回路の出力により、有効画素のみの画像信
号を本体装置へ取り込ませるライト信号ＷＲとを形成す
るようにしたので、ライト信号ＷＲとして無駄な部分を
カットすることができる。In addition, a timing circuit that determines the period for the effective pixel area of the image signal of one line input by the line sensor is provided, and for the sample-and-hold signal SHO, the output of this timing circuit causes the image signal of only the effective pixel to be generated. Since the write signal WR to be taken into the main body device is formed, it is possible to cut a useless portion as the write signal WR.

従って、本体装置の情報処理量を軽減すると同時に、信
号線の数を少なくし、画像出力信号の無駄な動きをなく
すと共に、必要のない時には信号転送を止め、信号の数
を本体装置がカウントする必要をなくすと同時に、他へ
ノイズを発生させない画像処理装置を得ることができ
る。Therefore, while reducing the information processing amount of the main body device, the number of signal lines is reduced, unnecessary movement of the image output signal is eliminated, the signal transfer is stopped when it is not necessary, and the main body device counts the number of signals. It is possible to obtain an image processing apparatus that eliminates the need and at the same time does not generate noise.

【図面の簡単な説明】[Brief description of drawings]

第１図は従来技術を説明するためのタンミングチャート
である。 第２図〜第１２図はこの発明の一実施例を説明するため
の図で、第２図〜第４図がイメージスキャナの構造を示
す断面図、第５図及び第６図がＣＣＤの駆動回路図、第
７図〜第１２図が動作及び効果を説明するためのタンミ
ングチャートである。 １……ハンドスキャナ １７……ローラ １９……ＬＥＤアレイ ２１……反射板 ２３……レンズユニット ２５……ＣＣＤ ２７……制御基板 ６５……カウンタ回路 ９５，９７，１０１……フリップフロップ回路FIG. 1 is a timing chart for explaining the conventional technique. 2 to 12 are views for explaining one embodiment of the present invention. FIGS. 2 to 4 are sectional views showing the structure of the image scanner, and FIGS. 5 and 6 are driving CCDs. Circuit diagrams and FIGS. 7 to 12 are timing charts for explaining the operation and effects. 1-Hand scanner 17-Roller 19-LED array 21-Reflector 23-Lens unit 25-CCD 27-Control board 65-Counter circuit 95,97,101-Flip-flop circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】画像入力装置と画像情報記録物とを相対的
に移動させ、その際の副走査方向への移動量が所定量に
達する毎に、前記画像入力装置に設けられたラインセン
サに入力された主走査方向１ライン分の画像信号を処理
して本体装置に供給する画像処理装置において、 ラインセンサの画像出力のスタートを指示するライン信
号と副走査信号の変化とを組み合わせることにより、画
像信号の前記本体装置へ出力開始を定めるラインスター
ト信号を形成する回路手段と、 ラインセンサより出力された１ラインの画像信号の有効
画素領域分の期間を定めるタイミング回路と、 ラインセンサに対するサンプルアンドホールド信号と副
走査信号の変化と上記タイミング回路の出力とを組み合
わせることにより、有効画素のみの画像信号を本体装置
へ取り込ませるタイミングを定めるライト信号を形成す
る回路手段とを設け、 上記ラインスタート信号、ライト信号及び抽出した画像
信号を本体装置に転送することを特徴とする画像処理装
置。1. A line sensor provided in the image input device is moved every time when the image input device and the image information recorded matter are relatively moved and the amount of movement in the sub-scanning direction at that time reaches a predetermined amount. In the image processing device that processes the input image signal for one line in the main scanning direction and supplies the image signal to the main body device, by combining the line signal for instructing the start of the image output of the line sensor and the change in the sub scanning signal, Circuit means for forming a line start signal that determines the start of the output of the image signal to the main body device, a timing circuit that determines the period of the effective pixel area of the image signal of one line output from the line sensor, and a sample and sample for the line sensor. By combining the change of the hold signal and the sub-scanning signal and the output of the timing circuit, the image signal of only the effective pixel is provided in the main body device. And a circuit means for forming a write signal defining a timing for incorporating provided an image processing apparatus characterized by transferring the line start signal, a write signal and the extracted image signals to the main unit.