JPH06175973A - Bus arbitrating circuit - Google Patents
Bus arbitrating circuitInfo
- Publication number
- JPH06175973A JPH06175973A JP34516292A JP34516292A JPH06175973A JP H06175973 A JPH06175973 A JP H06175973A JP 34516292 A JP34516292 A JP 34516292A JP 34516292 A JP34516292 A JP 34516292A JP H06175973 A JPH06175973 A JP H06175973A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- signal
- output
- request signal
- system bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、同一システムバスに接
続されて、そのシステムバスを使用する複数のバスマス
タ装置間でのシステムバスの使用権を調停するバス調停
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus arbitration circuit which is connected to the same system bus and arbitrates the right to use a system bus among a plurality of bus master devices using the system bus.
【０００２】[0002]
【従来の技術】一般に、比較的装置規模の大きい情報処
理装置では、装置全体を接続するシステムバスに、ＣＰ
Ｕ（中央処理装置）ユニット、補助記憶装置、入出力制
御ユニット、および、通信制御ユニットなど各種機能ユ
ニットを接続し、装置を構成している。2. Description of the Related Art Generally, in an information processing device having a relatively large device scale, a CP is connected to a system bus connecting the entire device.
Various functional units such as a U (central processing unit) unit, an auxiliary storage device, an input / output control unit, and a communication control unit are connected to configure the device.
【０００３】一方、同時に複数の機能ユニットがシステ
ムバスを使用すると、データの衝突が生じたり、各機能
ユニットの動作が不良になったり、各機能ユニットの制
御やシステム全体が暴走するなどの不都合を生じる。On the other hand, when a plurality of functional units use the system bus at the same time, there are inconveniences such as collision of data, malfunction of each functional unit, control of each functional unit and runaway of the entire system. Occurs.
【０００４】このような、不都合を防止するために、通
常、同時にシステムバスに接続する機能ユニットが１つ
に制限されており、複数の機能ユニットに対してシステ
ムバスを使用する使用権を調停するためのバス調停回路
が、システムバスに設けられている。In order to prevent such inconvenience, the number of functional units connected to the system bus at the same time is usually limited to one, and the right to use the system bus is arbitrated for a plurality of functional units. A bus arbitration circuit is provided for the system bus.
【０００５】このバス調停回路では、システムバスを使
用する機能単位（以下、バスマスタという）に対して、
あらかじめ設定されているシステムバスの使用権に関す
る優先順位に基づいて、システムバスの使用を割り当て
たり、あるいは、システムバスの使用要求を発行した順
序でバスマスタにシステムバスを割り当てるようにして
いる。また、これらの２種類の方法を組み合わせて、バ
スマスタにシステムバスを割り当てるようにしている。In this bus arbitration circuit, functional units using the system bus (hereinafter referred to as a bus master) are
The use of the system bus is assigned based on a preset priority regarding the right to use the system bus, or the system bus is assigned to the bus master in the order in which the system bus use request is issued. Further, these two types of methods are combined to allocate the system bus to the bus master.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、このよ
うな従来装置では、次のような不都合を生じていた。However, such a conventional device has the following disadvantages.
【０００７】すなわち、システムバスの使用が割り当て
られたバスマスタの処理時間が長くなるときには、他の
バスマスタの待ち時間が長くなり、その結果、システム
の処理が滞るという不都合を生じる。That is, when the processing time of the bus master assigned to use the system bus becomes long, the waiting time of other bus masters becomes long, resulting in the inconvenience of delaying the processing of the system.
【０００８】本発明は、かかる実情に鑑みてなされたも
のであり、システムの処理の滞りを解消することができ
るバス調停回路を提供することを目的としている。The present invention has been made in view of the above circumstances, and an object thereof is to provide a bus arbitration circuit capable of eliminating a delay in processing of a system.
【０００９】[0009]
【課題を解決するための手段】本発明は、同一システム
バスに接続されてそのシステムバスを使用する複数のバ
スマスタ装置間でのシステムバスの使用権を調停するバ
ス調停回路において、おのおののバスマスタ装置から出
力されるバス要求信号を検出するバス要求信号検出手段
と、システムバスのアクセスサイクルの終了を監視する
バスサイクル終了監視手段と、上記バス要求信号検出手
段がいずれかのバスマスタ装置から出力されたバス要求
信号を検出すると、その検出したバス要求信号を出力し
たバスマスタ装置に対してバス要求許可信号を出力する
とともに、そのバス要求許可信号を出力してから所定期
間を経過した後で、最初に上記バスサイクル終了監視手
段がシステムバスのアクセスサイクルの終了を検出した
時点で、上記バス要求許可信号の出力を停止する制御手
段を備えたものである。SUMMARY OF THE INVENTION The present invention provides a bus arbitration circuit for arbitrating the right to use a system bus between a plurality of bus master devices connected to the same system bus and using the system bus. Bus request signal detecting means for detecting a bus request signal output from the bus request signal detecting means, bus cycle end monitoring means for monitoring the end of the access cycle of the system bus, and the bus request signal detecting means are output from any of the bus master devices. When a bus request signal is detected, a bus request permission signal is output to the bus master device that has output the detected bus request signal, and the bus request permission signal is output, and after a predetermined period has elapsed, first. When the bus cycle end monitoring means detects the end of the access cycle of the system bus, the bus Those having a control means for stopping the output of seeking permission signal.
【００１０】また、同一システムバスに接続されてその
システムバスを使用する複数のバスマスタ装置間でのシ
ステムバスの使用権を調停するバス調停回路において、
おのおののバスマスタ装置から出力されるバス要求信号
を検出するバス要求信号検出手段と、システムバスのア
クセスサイクルの終了を監視するバスサイクル終了監視
手段と、上記バス要求信号検出手段がいずれかのバスマ
スタ装置から出力されたバス要求信号を検出すると、そ
の検出したバス要求信号を出力したバスマスタ装置に対
してバス要求許可信号を出力するとともに、そのバス要
求許可信号を出力してから、そのバスマスタ装置に設定
されている所定期間を経過した後で、最初に上記バスサ
イクル終了監視手段がシステムバスのアクセスサイクル
の終了を検出した時点で、上記バス要求許可信号の出力
を停止する制御手段を備えたものである。In a bus arbitration circuit that arbitrates the right to use the system bus among a plurality of bus master devices connected to the same system bus and using the system bus,
Bus request signal detecting means for detecting a bus request signal output from each bus master device, bus cycle end monitoring means for monitoring the end of the access cycle of the system bus, and bus request signal detecting means for any one of the bus master devices When the bus request signal output from the device is detected, the bus request permission signal is output to the bus master device that output the detected bus request signal, and the bus request permission signal is output before setting to the bus master device. After the lapse of a predetermined period of time, the bus cycle end monitoring means first includes a control means for stopping the output of the bus request permission signal at the time of detecting the end of the access cycle of the system bus. is there.
【００１１】また、同一システムバスに接続されてその
システムバスを使用する複数のバスマスタ装置間でのシ
ステムバスの使用権を調停するバス調停回路において、
おのおののバスマスタ装置から出力されるバス要求信号
を検出するバス要求信号検出手段と、システムバスのア
クセスサイクルの終了を監視するバスサイクル終了監視
手段と、システムバスの使用権が与えられていないバス
マスタ装置からのバス要求信号を検出する保留バス要求
信号検出手段と、上記バス要求信号検出手段が第１のバ
スマスタ装置から出力されたバス要求信号を検出する
と、その第１のバスマスタ装置に対してバス要求許可信
号を出力し、そのバス要求許可信号を出力してから所定
期間を経過した後で、上記保留バス要求信号検出手段が
第２のバスマスタ装置からのバス要求信号を検出したと
きには、その検出時点の後、最初に上記バスサイクル終
了監視手段がシステムバスのアクセスサイクルの終了を
検出した時点で、上記第１のバスマスタ装置に対する上
記バス要求許可信号の出力を停止し、上記第２のバスマ
スタ装置に対してバス要求許可信号を出力する制御手段
を備えたものである。Further, in a bus arbitration circuit for arbitrating the right to use the system bus among a plurality of bus master devices connected to the same system bus and using the system bus,
Bus request signal detection means for detecting the bus request signal output from each bus master device, bus cycle end monitoring means for monitoring the end of the access cycle of the system bus, and bus master device to which the right to use the system bus is not given Holding bus request signal detecting means for detecting a bus request signal from the first bus master device and the bus request signal detecting means for detecting the bus request signal output from the first bus master device. When the hold bus request signal detecting means detects the bus request signal from the second bus master device after the permission signal is output and a predetermined period has elapsed after the bus request permission signal is output, the detection time point. After the first bus cycle end monitoring means detects the end of the system bus access cycle, The output of the bus request enable signal to the first bus master device stops, in which a control means for outputting a bus request enable signal to said second bus master device.
【００１２】また、同一システムバスに接続されてその
システムバスを使用する複数のバスマスタ装置間でのシ
ステムバスの使用権を調停するバス調停回路において、
おのおののバスマスタ装置から出力されるバス要求信号
を検出するバス要求信号検出手段と、システムバスのア
クセスサイクルの終了を監視するバスサイクル終了監視
手段と、システムバスの使用権が与えられていないバス
マスタ装置からのバス要求信号を検出する保留バス要求
信号検出手段と、上記バス要求信号検出手段が第１のバ
スマスタ装置から出力されたバス要求信号を検出する
と、その第１のバスマスタ装置に対してバス要求許可信
号を出力し、そのバス要求許可信号を出力してから上記
第１のバスマスタ装置に対応した所定期間を経過した後
で、上記保留バス要求信号検出手段が第２のバスマスタ
装置からのバス要求信号を検出したときには、その検出
時点の後、最初に上記バスサイクル終了監視手段がシス
テムバスのアクセスサイクルの終了を検出した時点で、
上記第１のバスマスタ装置に対する上記バス要求許可信
号の出力を停止し、上記第２のバスマスタ装置に対して
バス要求許可信号を出力する制御手段を備えたものであ
る。Further, in a bus arbitration circuit for arbitrating the right to use the system bus among a plurality of bus master devices connected to the same system bus and using the system bus,
Bus request signal detection means for detecting the bus request signal output from each bus master device, bus cycle end monitoring means for monitoring the end of the access cycle of the system bus, and bus master device to which the right to use the system bus is not given Holding bus request signal detecting means for detecting a bus request signal from the first bus master device and the bus request signal detecting means for detecting the bus request signal output from the first bus master device. The hold bus request signal detecting means outputs the bus request from the second bus master device after a predetermined period corresponding to the first bus master device has elapsed after outputting the permission signal and outputting the bus request permission signal. When a signal is detected, the bus cycle end monitoring means first accesses the system bus after the detection time. When it detects the end of the cycle,
Control means is provided for stopping the output of the bus request permission signal to the first bus master device and outputting the bus request permission signal to the second bus master device.
【００１３】[0013]
【作用】したがって、システムバスの使用権を与えられ
たバスマスタは、所定時間を経過した時点でシステムバ
スの使用が不許可状態になるので、他のバスマスタの待
ち時間が制限される。また、おのおののバスマスタに対
して、システムバスを使用できる時間を設定するので、
それぞれのバスマスタの優先度に応じ、システムバスが
バスマスタに適切に割り当てられる。また、１つのバス
マスタがシステムバスを使用しているときに、所定の使
用時間が経過したときでも、他のバスマスタがシステム
バスの使用要求を発行していないときには、そのときに
システムバスを使用しているバスマスタに、システムバ
スを継続して使用させるようにしているので、システム
全体の処理効率が向上する。Therefore, the bus master, to which the right to use the system bus is given, is not allowed to use the system bus when a predetermined time has elapsed, so that the waiting time of other bus masters is limited. Also, since the time that the system bus can be used is set for each bus master,
The system bus is appropriately assigned to the bus master according to the priority of each bus master. Also, when one bus master is using the system bus, even if a predetermined usage time has elapsed, if another bus master has not issued a system bus usage request, the system bus is used at that time. The system master is made to continue to use the system bus, which improves the processing efficiency of the entire system.
【００１４】[0014]
【実施例】以下、添付図面を参照しながら、本発明の実
施例を詳細に説明する。Embodiments of the present invention will now be described in detail with reference to the accompanying drawings.
【００１５】図１は、本発明の一実施例にかかるバス調
停回路を示している。なお、この実施例では、４つのバ
スマスタに対して、システムバスの使用権を調整する機
能を備えている。FIG. 1 shows a bus arbitration circuit according to an embodiment of the present invention. It should be noted that this embodiment has a function of adjusting the right to use the system bus for the four bus masters.
【００１６】システムバスの使用要求時に、各バスマス
タから出力されるバス要求信号ＲＱ１，ＲＱ２，ＲＱ
３，ＲＱ４は、アンド回路１，２，３，４の一方の入力
端に加えられるとともに、バス競合制御回路５に加えら
れている。Bus request signals RQ1, RQ2, RQ output from each bus master at the time of requesting use of the system bus.
3, RQ4 is added to one input terminal of the AND circuits 1, 2, 3, 4 and is added to the bus contention control circuit 5.
【００１７】バス競合制御回路５は、バス要求信号ＲＱ
１，ＲＱ２，ＲＱ３，ＲＱ４と、バス使用制御回路６か
ら出力されるバス無効信号ＤＢ１，ＤＢ２，ＤＢ３，Ｄ
Ｂ４の状態に基づき、あらかじめ定められている所定の
優先順位に従って、そのときにシステムバスの使用権を
割り当てるバスマスタを判定し、その判定結果に対応し
て、バス要求許可信号ＡＫ１，ＡＫ２，ＡＫ３，ＡＫ４
の論理レベルを設定する。ここで、バス要求許可信号Ａ
Ｋ１，ＡＫ２，ＡＫ３，ＡＫ４は、論理Ｈレベルがアク
ティブレベルである。また、バス要求信号ＲＱ１，ＲＱ
２，ＲＱ３，ＲＱ４の優先順位は、ＲＱ１〉ＲＱ２〉Ｒ
Ｑ３〉ＲＱ４に設定されている。The bus contention control circuit 5 uses the bus request signal RQ.
1, RQ2, RQ3, RQ4 and bus invalid signals DB1, DB2, DB3, D output from the bus use control circuit 6
Based on the state of B4, the bus master to which the right to use the system bus is assigned at that time is determined according to a predetermined priority order, and the bus request permission signals AK1, AK2, AK3 corresponding to the determination result. AK4
Set the logical level of. Here, the bus request permission signal A
The logic H level of K1, AK2, AK3, and AK4 is the active level. Further, bus request signals RQ1, RQ
2, the priority of RQ3, RQ4 is RQ1>RQ2> R
It is set to Q3> RQ4.
【００１８】このバス要求許可信号ＡＫ１，ＡＫ２，Ａ
Ｋ３，ＡＫ４は、対応するバスマスタに出力されるとと
もに、アンド回路１，２，３，４の他方の入力端に加え
られている。The bus request permission signals AK1, AK2, A
K3 and AK4 are output to the corresponding bus masters and added to the other input ends of the AND circuits 1, 2, 3, and 4.
【００１９】アンド回路１の出力信号は、オア回路７の
１つの入力端に加えられるとともに、アンド回路８の一
方の入力端に加えられている。アンド回路２の出力信号
は、オア回路７の１つの入力端に加えられるとともに、
アンド回路９の一方の入力端に加えられている。アンド
回路３の出力信号は、オア回路７の１つの入力端に加え
られるとともに、アンド回路１０の一方の入力端に加え
られている。アンド回路４の出力信号は、オア回路７の
１つの入力端に加えられるとともに、アンド回路１１の
一方の入力端に加えられている。The output signal of the AND circuit 1 is applied to one input terminal of the OR circuit 7 and to one input terminal of the AND circuit 8. The output signal of the AND circuit 2 is applied to one input terminal of the OR circuit 7 and
It is added to one input terminal of the AND circuit 9. The output signal of the AND circuit 3 is applied to one input terminal of the OR circuit 7 and to one input terminal of the AND circuit 10. The output signal of the AND circuit 4 is applied to one input terminal of the OR circuit 7 and to one input terminal of the AND circuit 11.
【００２０】オア回路７の出力信号は、タイマ回路１２
のトリガ入力端に加えられるとともに、タイマ回路１２
の負論理のリセット入力端に加えられている。タイマ回
路１２は、トリガ入力端が論理Ｈレベルに立ち上がる
と、計時を開始し、所定時間を経過すると、その出力端
から出力しているタイムアウト信号ＴＯを論理Ｈレベル
に立ち上げる。このタイムアウト信号ＴＯは、アンド回
路８，９，１０，１１の他方の入力端に加えられるとと
もに、サイクル終了検知回路１３に加えられている。ま
た、アンド回路８，９，１０，１１の出力信号は、それ
ぞれ、信号ＴＭ１，ＴＭ２，ＴＭ３，ＴＭ４として、バ
ス使用制御回路６に加えられている。The output signal of the OR circuit 7 is the timer circuit 12
Of the timer circuit 12
Is applied to the negative logic reset input of. The timer circuit 12 starts clocking when the trigger input terminal rises to the logic H level, and raises the timeout signal TO output from the output terminal to the logic H level when a predetermined time elapses. The time-out signal TO is applied to the other input terminals of the AND circuits 8, 9, 10, 11 and the cycle end detection circuit 13. The output signals of the AND circuits 8, 9, 10, 11 are applied to the bus use control circuit 6 as signals TM1, TM2, TM3, TM4, respectively.
【００２１】サイクル終了検知回路１３には、システム
バス上のリードライト制御信号Ｒ／Ｗが加えられてい
る。このサイクル終了検知回路１３は、タイムアウト信
号ＴＯが論理Ｈレベルになっている状態で、リードライ
ト制御信号Ｒ／Ｗの変化に基づいて、そのときにシステ
ムバスを使用しているいずれかのバスマスタの１つの動
作サイクルの終了を検出するものであり、その動作サイ
クルの終了を検出すると、バス使用制御回路６に出力し
ているサイクル終了信号ＣＥを論理Ｈレベルに立ち上げ
る。A read / write control signal R / W on the system bus is added to the cycle end detection circuit 13. This cycle end detection circuit 13 is based on the change of the read / write control signal R / W while the time-out signal TO is at the logic H level, and determines whether any of the bus masters using the system bus at that time. The end of one operation cycle is detected, and when the end of the operation cycle is detected, the cycle end signal CE output to the bus use control circuit 6 is raised to the logic H level.
【００２２】バス使用制御回路６は、サイクル終了信号
ＣＥが論理Ｈレベルに立ち上げられたときに、信号ＴＭ
１，ＴＭ２，ＴＭ３，ＴＭ４の論理レベルを調べ、それ
ぞれ信号ＴＭ１，ＴＭ２，ＴＭ３，ＴＭ４が論理Ｈレベ
ルになっているときには、対応するバス無効信号ＤＢ
１，ＤＢ２，ＤＢ３，ＤＢ４を、それぞれ論理Ｈレベル
に立ち上げる。The bus use control circuit 6 receives the signal TM when the cycle end signal CE is raised to the logic H level.
1, the logic levels of TM2, TM3 and TM4 are checked, and when the signals TM1, TM2, TM3 and TM4 are at the logic H level, the corresponding bus invalid signal DB
1, DB2, DB3, DB4 are raised to the logic H level.
【００２３】ここで、以下の説明において、バス要求信
号ＲＱ１の入力端およびバス使用許可信号ＡＫ１の出力
端に接続されるバスマスタを第１のバスマスタといい、
バス要求信号ＲＱ２の入力端およびバス使用許可信号Ａ
Ｋ２の出力端に接続されるバスマスタを第２のバスマス
タといい、バス要求信号ＲＱ３の入力端およびバス使用
許可信号ＡＫ３の出力端に接続されるバスマスタを第３
のバスマスタといい、バス要求信号ＲＱ４の入力端およ
びバス使用許可信号ＡＫ４の出力端に接続されるバスマ
スタを第４のバスマスタという。In the following description, the bus master connected to the input end of the bus request signal RQ1 and the output end of the bus use permission signal AK1 is called the first bus master.
Input end of bus request signal RQ2 and bus use permission signal A
The bus master connected to the output terminal of K2 is called a second bus master, and the bus master connected to the input terminal of the bus request signal RQ3 and the output terminal of the bus use permission signal AK3 is the third bus master.
And a bus master connected to the input end of the bus request signal RQ4 and the output end of the bus use permission signal AK4 is called a fourth bus master.
【００２４】以上の構成で、例えば、図２（ａ）〜
（ｔ）に示したように、第１のバスマスタからバス要求
信号ＲＱ１が出力されたのちに、第２のバスマスタから
バス要求信号ＲＱ２が出力されている場合を考える。こ
こで、上述したように、バス要求信号ＲＱ１は、バス要
求信号ＲＱ２よりも優先度が高く設定されている。With the above configuration, for example, FIG.
As shown in (t), consider a case where the bus request signal RQ1 is output from the first bus master and then the bus request signal RQ2 is output from the second bus master. Here, as described above, the bus request signal RQ1 is set to have a higher priority than the bus request signal RQ2.
【００２５】まず、バス要求信号ＲＱ１が論理Ｈレベル
に立ち上がると、バス競合制御回路５は、このときに
は、他のバス要求信号ＲＱ２〜ＲＱ３が論理Ｌレベルに
なっていので、第１のバスマスタにバスの使用権を設定
するために、バス使用許可信号ＡＫ１を論理Ｈレベルに
立ち上げる（図２（ｅ）参照）。First, when the bus request signal RQ1 rises to a logical H level, the bus contention control circuit 5 sends a bus to the first bus master because the other bus request signals RQ2 to RQ3 are at a logical L level at this time. In order to set the use right of the bus, the bus use permission signal AK1 is raised to the logic H level (see FIG. 2 (e)).
【００２６】これにより、第１のバスマスタは、システ
ムバスの使用権を獲得したことを知り、システムバスを
用いたデータ転送などの動作を適宜に実施する。また、
このシステムバスの使用中には、データ転送の状況にし
たがって、リード／ライト制御信号Ｒ／Ｗの状態が変化
する（図２（ｏ）参照）。As a result, the first bus master knows that it has acquired the right to use the system bus, and appropriately performs operations such as data transfer using the system bus. Also,
During use of this system bus, the state of the read / write control signal R / W changes according to the status of data transfer (see FIG. 2 (o)).
【００２７】続いて、第２のバスマスタがシステムバス
を要求するために、バス要求信号ＲＱ２を出力するが、
このときには、より優先順位の高い第１のバスマスタが
システムバスを使用しているときなので、この第２のバ
スマスタのバス要求は、受け付けられず、第２のバスマ
スタは、システムバスの空き待ち状態となる。Then, the second bus master outputs the bus request signal RQ2 to request the system bus.
At this time, since the first bus master having a higher priority is using the system bus, the bus request of the second bus master is not accepted, and the second bus master waits for the system bus to be idle. Become.
【００２８】一方、バス要求信号ＲＱ１が論理Ｈレベル
に立ち上げられた状態で、バス使用許可信号ＡＫ１が論
理Ｈレベルに立ち上げられたとき、すなわち、第１のバ
スマスタに対してシステムバスの使用が許可された時点
で、アンド回路１の出力信号が論理Ｈレベルに立ち上が
り、したがって、オア回路７の出力信号が論理Ｈレベル
に立ち上がるとともに（図２（ｉ）参照）、アンド回路
８が動作可能な状態になる。On the other hand, when the bus request signal RQ1 is raised to the logic H level and the bus use permission signal AK1 is raised to the logic H level, that is, when the system bus is used by the first bus master. Is permitted, the output signal of the AND circuit 1 rises to the logical H level, and thus the output signal of the OR circuit 7 rises to the logical H level (see FIG. 2 (i)), and the AND circuit 8 is operable. It will be in a state.
【００２９】これにより、タイマ回路１２がトリガさ
れ、タイマ回路１２のセット時間Ｔを経過した時点で、
タイマ回路１２から出力されるタイムアウト信号ＴＯが
論理Ｈレベルに立ち上がるとともに（図２（ｊ）参
照）、信号ＴＭ１が論理Ｈレベルに立ち上がる（図２
（ｋ）参照）。As a result, the timer circuit 12 is triggered, and when the set time T of the timer circuit 12 has elapsed,
The time-out signal TO output from the timer circuit 12 rises to the logic H level (see FIG. 2 (j)), and the signal TM1 rises to the logic H level (FIG. 2).
(See (k)).
【００３０】サイクル終了検知回路１３は、タイムアウ
ト信号ＴＯが論理Ｈレベルに立ち上げられると、最初に
システムバスのサイクルの終了を検知した時点で、サイ
クル終了信号ＣＥを論理Ｈレベルに立ち上げる（図２
（ｐ）参照）。When the time-out signal TO is raised to the logic H level, the cycle end detection circuit 13 raises the cycle end signal CE to the logic H level when the end of the cycle of the system bus is first detected (see FIG. Two
(See (p)).
【００３１】それにより、バス使用制御回路６は、この
ときには、信号ＴＭ１が論理Ｈレベルに立ち上げられて
いるので、バス無効信号ＤＢ１を論理Ｈレベルに立ち上
げる（図２（ｑ）参照）。Accordingly, the bus use control circuit 6 raises the bus invalid signal DB1 to the logic H level because the signal TM1 is raised to the logic H level at this time (see FIG. 2 (q)).
【００３２】これによって、バス競合制御回路５は、バ
ス使用許可信号ＡＫ１を論理Ｌレベルに立ち下げて、第
１のバスマスタに対するシステムバスの使用許可状態を
解除する。これにより、第１のバスマスタは、システム
バスを使用する状態から、システムバスの空き待ち状態
に移行する。なお、タイマ回路１２は、バス使用許可信
号ＡＫ１が論理Ｌレベルに立ち下げられて、オア回路７
の出力が論理Ｌレベルに立ち下がった時点で、その動作
がリセットされる。As a result, the bus contention control circuit 5 lowers the bus use permission signal AK1 to the logical L level, and releases the use permission state of the system bus for the first bus master. As a result, the first bus master shifts from the state in which the system bus is used to the state in which the system bus is idle. The timer circuit 12 receives the bus use permission signal AK1 at the logic L level, and the OR circuit 7
The operation is reset when the output of the signal falls to the logic L level.
【００３３】また、第１のバスマスタのシステムバスの
使用が終了すると、サイクル終了検知回路１３は、サイ
クル終了信号ＣＥを論理Ｌレベルに立ち下げ、これによ
り、バス使用制御回路６は、バス無効信号ＤＢ１を論理
Ｌレ これにより、第１のバスマスタは、システムバス
の使用権を獲得したことを知り、システムバスを用いた
データ転送などの動作を適宜に実施する。また、このシ
ステムバスの使用中には、データ転送の状況にしたがっ
て、リード／ライト制御信号Ｒ／Ｗの状態が変化する
（図２（ｏ）参照）。When the use of the system bus of the first bus master ends, the cycle end detection circuit 13 causes the cycle end signal CE to fall to the logic L level, which causes the bus use control circuit 6 to stop the bus invalid signal. As a result, the first bus master knows that it has acquired the right to use the system bus, and appropriately performs an operation such as data transfer using the system bus. Further, during the use of this system bus, the state of the read / write control signal R / W changes according to the status of data transfer (see FIG. 2 (o)).
【００３４】続いて、第２のバスマスタがシステムバス
を要求するために、バス要求信号ＲＱ２を出力するが、
このときには、より優先順位の高い第１のバスマスタが
システムバスを使用しているときなので、この第２のバ
スマスタのバス要求は、受け付けられず、第２のバスマ
スタは、システムバスの空き待ち状態となる。Then, the second bus master outputs the bus request signal RQ2 to request the system bus.
At this time, since the first bus master having a higher priority is using the system bus, the bus request of the second bus master is not accepted, and the second bus master waits for the system bus to be idle. Become.
【００３５】一方、バス要求信号ＲＱ１が論理Ｈレベル
に立ち上げられた状態で、バス使用許可信号ＡＫ１が論
理Ｈレベルに立ち上げられたとき、すなわち、第１のバ
スマスタに対してシステムバスの使用が許可された時点
で、アンド回路１の出力信号が論理Ｈレベルに立ち上が
り、したがって、オア回路７の出力信号が論理Ｈレベル
に立ち上がるとともに（図２（ｉ）参照）、アンド回路
８が動作可能な状態になる。On the other hand, when the bus request signal RQ1 is raised to the logic H level and the bus use permission signal AK1 is raised to the logic H level, that is, when the system bus is used by the first bus master. Is permitted, the output signal of the AND circuit 1 rises to the logical H level, and thus the output signal of the OR circuit 7 rises to the logical H level (see FIG. 2 (i)), and the AND circuit 8 is operable. It will be in a state.
【００３６】これにより、タイマ回路１２がトリガさ
れ、タイマ回路１２のセット時間Ｔを経過した時点で、
タイマ回路１２から出力されるタイムアウト信号ＴＯが
論理Ｈレベルに立ち上がるとともに（図２（ｊ）参
照）、信号ＴＭ１が論理Ｈレベルに立ち上がる（図２
（ｋ）参照）。As a result, the timer circuit 12 is triggered, and when the set time T of the timer circuit 12 has elapsed,
The time-out signal TO output from the timer circuit 12 rises to the logic H level (see FIG. 2 (j)), and the signal TM1 rises to the logic H level (FIG. 2).
(See (k)).
【００３７】サイクル終了検知回路１３は、タイムアウ
ト信号ＴＯが論理Ｈレベルに立ち上げられると、最初に
システムバスのサイクルの終了を検知した時点で、サイ
クル終了信号ＣＥを論理Ｈレベルに立ち上げる（図２
（ｐ）参照）。When the time-out signal TO is raised to the logic H level, the cycle end detection circuit 13 raises the cycle end signal CE to the logic H level when the end of the cycle of the system bus is first detected (see FIG. Two
(See (p)).
【００３８】それにより、バス使用制御回路６は、この
ときには、信号ＴＭ１が論理Ｈレベルに立ち上げられて
いるので、バス無効信号ＤＢ１を論理Ｈレベルに立ち上
げる（図２（ｑ）参照）。Thereby, the bus use control circuit 6 raises the bus invalid signal DB1 to the logic H level because the signal TM1 is raised to the logic H level at this time (see FIG. 2 (q)).
【００３９】これによって、バス競合制御回路５は、バ
ス使用許可信号ＡＫ１を論理Ｌレベルに立ち下げて、第
１のバスマスタに対するシステムバスの使用許可状態を
解除する。これにより、第１のバスマスタは、システム
バスを使用する状態から、システムバスの空き待ち状態
に移行する。As a result, the bus contention control circuit 5 lowers the bus use permission signal AK1 to the logic L level to release the use permission state of the system bus for the first bus master. As a result, the first bus master shifts from the state in which the system bus is used to the state in which the system bus is idle.
【００４０】また、第１のバスマスタのシステムバスの
使用が終了すると、サイクル終了検知回路１３は、サイ
クル終了信号ＣＥを論理Ｌレベルに立ち下げ、これによ
り、バス使用制御回路６は、バス無効信号ＤＢ１を論理
Ｌレベルに立ち下げる。When the use of the system bus of the first bus master ends, the cycle end detection circuit 13 causes the cycle end signal CE to fall to the logical L level, which causes the bus use control circuit 6 to stop the bus invalid signal. DB1 is lowered to the logic L level.
【００４１】このようにして、第１のバスマスタに対す
るシステムバスの使用割り当てを終了すると、このとき
には、バス要求信号ＲＱ２が論理Ｈレベルに立ち上げら
れていて、第２のバスマスタからのバス要求が出力され
ているので、バス競合制御回路５は、バス使用許可信号
ＡＫ２を論理Ｈレベルに立ち上げる（図２（ｆ）参
照）。When the use allocation of the system bus to the first bus master is completed in this way, at this time, the bus request signal RQ2 is raised to the logical H level, and the bus request from the second bus master is output. Therefore, the bus contention control circuit 5 raises the bus use permission signal AK2 to the logical H level (see FIG. 2 (f)).
【００４２】これにより、第２のバスマスタは、システ
ムバスの使用権を獲得したことを知り、システムバスを
用いたデータ転送などの動作を適宜に実施する。また、
このシステムバスの使用中にも、データ転送の状況にし
たがって、リード／ライト制御信号Ｒ／Ｗの状態が変化
する。As a result, the second bus master knows that the right to use the system bus has been acquired, and appropriately performs operations such as data transfer using the system bus. Also,
Even during use of this system bus, the state of the read / write control signal R / W changes according to the status of data transfer.
【００４３】一方、バス要求信号ＲＱ２が論理Ｈレベル
に立ち上げられた状態で、バス使用許可信号ＡＫ２が論
理Ｈレベルに立ち上げられたとき、すなわち、第２のバ
スマスタに対してシステムバスの使用が許可された時点
で、アンド回路２の出力信号が論理Ｈレベルに立ち上が
り、したがって、オア回路７の出力信号が論理Ｈレベル
に立ち上がるとともに、アンド回路９が動作可能な状態
になる。On the other hand, when the bus request signal RQ2 is raised to the logic H level and the bus use permission signal AK2 is raised to the logic H level, that is, the system bus is used by the second bus master. Is permitted, the output signal of the AND circuit 2 rises to the logical H level. Therefore, the output signal of the OR circuit 7 rises to the logical H level, and the AND circuit 9 becomes operable.
【００４４】これにより、タイマ回路１２がトリガさ
れ、タイマ回路１２のセット時間Ｔを経過した時点で、
タイマ回路１２から出力されるタイムアウト信号ＴＯが
論理Ｈレベルに立ち上がるとともに、信号ＴＭ２が論理
Ｈレベルに立ち上がる（図２（ｌ）参照）。As a result, the timer circuit 12 is triggered, and when the set time T of the timer circuit 12 has elapsed,
The time-out signal TO output from the timer circuit 12 rises to the logic H level and the signal TM2 rises to the logic H level (see FIG. 2 (l)).
【００４５】サイクル終了検知回路１３は、タイムアウ
ト信号ＴＯが論理Ｈレベルに立ち上げられると、最初に
システムバスのサイクルの終了を検知した時点で、サイ
クル終了信号ＣＥを論理Ｈレベルに立ち上げる。When the timeout signal TO is raised to the logic H level, the cycle end detection circuit 13 raises the cycle end signal CE to the logic H level when the end of the cycle of the system bus is first detected.
【００４６】それにより、バス使用制御回路６は、この
ときには、信号ＴＭ２が論理Ｈレベルに立ち上げられて
いるので、バス無効信号ＤＢ２を論理Ｈレベルに立ち上
げる（図２（ｒ）参照）。As a result, the bus use control circuit 6 raises the bus invalid signal DB2 to the logic H level because the signal TM2 is raised to the logic H level at this time (see FIG. 2 (r)).
【００４７】これによって、バス競合制御回路５は、バ
ス使用許可信号ＡＫ２を論理Ｌレベルに立ち下げて、第
２のバスマスタに対するシステムバスの使用許可状態を
解除する。これにより、第２のバスマスタは、システム
バスを使用する状態から、システムバスの空き待ち状態
に移行する。As a result, the bus contention control circuit 5 lowers the bus use permission signal AK2 to the logic L level, and releases the use permission state of the system bus for the second bus master. As a result, the second bus master shifts from the state in which the system bus is used to the state in which the system bus is idle.
【００４８】また、第２のバスマスタのシステムバスの
使用が終了すると、サイクル終了検知回路１３は、サイ
クル終了信号ＣＥを論理Ｌレベルに立ち下げ、これによ
り、バス使用制御回路６は、バス無効信号ＤＢ２を論理
Ｌレベルに立ち下げる。When the use of the system bus of the second bus master is completed, the cycle end detection circuit 13 causes the cycle end signal CE to fall to the logic L level, which causes the bus use control circuit 6 to make the bus invalid signal. DB2 is lowered to the logical L level.
【００４９】このようにして、第２のバスマスタに対す
るシステムバスの使用割り当てを終了すると、このとき
には、継続してバス要求信号ＲＱ１が論理Ｈレベルに立
ち上げられていて、第１のバスマスタからのバス要求が
出力されているので、バス競合制御回路５は、再度バス
使用許可信号ＡＫ１を論理Ｈレベルに立ち上げる。When the use allocation of the system bus to the second bus master is completed in this way, at this time, the bus request signal RQ1 is continuously raised to the logical H level, and the bus from the first bus master is continued. Since the request has been output, the bus contention control circuit 5 raises the bus use permission signal AK1 to the logical H level again.
【００５０】以下、上述した動作が繰り返し実行され、
優先順位がより上位の第１のバスマスタと優先順位が下
位の第２のバスマスタからそれぞれシステムバスの要求
が出力されている間、第１のバスマスタと第２のバスマ
スタに対して、時間Ｔずつシステムバスの使用権が交互
に割り当てられ、第１のバスマスタと第２のバスマスタ
が、それぞれシステムバスを使用することができる。Thereafter, the above operation is repeatedly executed,
While the system bus requests are being output from the first bus master having a higher priority and the second bus master having a lower priority, the system is provided to the first bus master and the second bus master for each time T. Bus usage rights are alternately assigned so that the first bus master and the second bus master can use the system bus, respectively.
【００５１】したがって、優先順位が下位に設定されて
いる第２のバスマスタの処理が待たされることがなく、
システム全体の処理能力が向上する。Therefore, there is no need to wait for the processing of the second bus master whose priority is set lower,
The processing capacity of the entire system is improved.
【００５２】ところで、上述した実施例では、第１のバ
スマスタ、第２のバスマスタ、第３のバスマスタ、およ
び、第４のバスマスタについて、システムバスの使用権
を割り当てる時間を、それぞれ共通の値に設定している
が、おのおののバスマスタに設定されている優先順位に
したがって、システムバスの使用権を割り当てる時間を
設定することができる。By the way, in the above-mentioned embodiment, the time for allocating the right to use the system bus is set to a common value for the first bus master, the second bus master, the third bus master, and the fourth bus master. However, it is possible to set the time to allocate the right to use the system bus according to the priority order set for each bus master.
【００５３】図３は、本発明の他の実施例にかかるバス
調停回路を示している。なお、同図において、図１と同
一部分および相当する部分には、同一符号を付してい
る。FIG. 3 shows a bus arbitration circuit according to another embodiment of the present invention. In the figure, the same parts as those in FIG. 1 and the corresponding parts are designated by the same reference numerals.
【００５４】同図において、レジスタ１５，１６，１
７，１８は、それぞれ第１のバスマスタ、第２のバスマ
スタ、第３のバスマスタ、および、第４のバスマスタに
対して、システムバスを割り当てる時間を記憶するため
のものであり、それぞれアンド回路１，２，３，４の出
力信号が論理Ｈレベルに立ち上がった時点で、その記憶
データを出力し、これらのレジスタ１５，１６，１７，
１８から出力されたデータは、タイマ回路１２’のロー
ド入力端に加えられている。In the figure, registers 15, 16, 1
Reference numerals 7 and 18 are for storing the system bus allocation times for the first bus master, the second bus master, the third bus master, and the fourth bus master, respectively. When the output signals of 2, 3 and 4 rise to the logic H level, the stored data is output and these registers 15, 16, 17 and
The data output from 18 is applied to the load input terminal of the timer circuit 12 '.
【００５５】したがって、例えば、第１のバスマスタか
らシステムバスが要求されて、バス要求信号ＲＱ１が論
理Ｈレベルに立ち上げられ、かつ、バス競合制御回路５
が第１のバスマスタに対してシステムバスを割り当てる
ためにバス使用許可信号ＡＫ１を論理Ｈレベルに立ち上
げると、アンド回路１の出力信号が論理Ｈレベルに立ち
上がり、それによって、レジスタ１５から第１のバスマ
スタに設定する時間データがタイマ回路１２’に出力さ
れるとともに、オア回路７の出力信号が論理Ｈレベルに
立ち上がる。Therefore, for example, the first bus master requests the system bus, the bus request signal RQ1 is raised to the logical H level, and the bus contention control circuit 5
When the bus enable signal AK1 rises to the logic H level in order to allocate the system bus to the first bus master, the output signal of the AND circuit 1 rises to the logic H level, whereby the register 15 outputs the first signal. The time data set in the bus master is output to the timer circuit 12 ', and the output signal of the OR circuit 7 rises to the logical H level.
【００５６】これによって、タイマ回路１２’は、その
ときにロード入力端に加えられている第１のバスマスタ
の設定時間データをロードし、そのロードした時間を計
時する動作を実行する。As a result, the timer circuit 12 'executes the operation of loading the set time data of the first bus master applied to the load input terminal at that time and measuring the loaded time.
【００５７】このようにして、本実施例では、おのおの
のバスマスタに対してシステムバスを割り当てる時間を
適宜に設定することができるので、システム全体の処理
の状況をより適切な状態にすることができる。In this way, in this embodiment, the time for allocating the system bus to each bus master can be set appropriately, so that the processing status of the entire system can be made more appropriate. .
【００５８】なお、レジスタ１５，１６，１７，１８に
セットする時間データは、外部から任意に設定すること
ができる。The time data set in the registers 15, 16, 17 and 18 can be arbitrarily set from the outside.
【００５９】図４は、本発明のさらに他の実施例にかか
るバス調停回路を示している。なお、同図において、図
１および図３と同一部分および相当する部分には、同一
符号を付している。FIG. 4 shows a bus arbitration circuit according to still another embodiment of the present invention. In the figure, the same parts as those in FIGS. 1 and 3 and corresponding parts are designated by the same reference numerals.
【００６０】同図において、バス要求信号ＲＱ１，ＲＱ
２，ＲＱ３，ＲＱ４は、排他的論理和回路２１，２２，
２３，２４の一方の入力端にも加えられており、また、
バス使用許可信号ＡＫ１，ＡＫ２，ＡＫ３，ＡＫ４は、
排他的論理和回路２１，２２，２３，２４の他方の入力
端にも加えられている。これらの排他的論理和回路２
１，２２，２３，２４の出力は、オア回路２５を介し、
アンド回路２６の一方の入力端に加えられている。In the figure, bus request signals RQ1, RQ
2, RQ3, RQ4 are exclusive OR circuits 21, 22,
It is also added to one of the input terminals of 23 and 24, and
The bus use permission signals AK1, AK2, AK3, AK4 are
It is also added to the other input ends of the exclusive OR circuits 21, 22, 23, and 24. These exclusive OR circuits 2
The outputs of 1, 22, 23 and 24 are passed through an OR circuit 25,
It is added to one input terminal of the AND circuit 26.
【００６１】また、アンド回路２６の他方の入力端に
は、タイマ回路１２’の出力信号か加えられており、こ
のアンド回路２６の出力信号が、タイムアウト信号ＴＯ
として、出力されている。The output signal of the timer circuit 12 'is added to the other input terminal of the AND circuit 26, and the output signal of the AND circuit 26 is used as the time-out signal TO.
Has been output as.
【００６２】したがって、タイマ回路１２’がタイムア
ウト動作して、その出力信号が論理Ｈレベルに立ち上が
った時点で、そのときにシステムバスを要求し、かつ、
システムバスを割り当てられていないバスマスタがある
場合に限って、アンド回路２６からタイムアウト信号Ｔ
Ｏが出力される。Therefore, when the timer circuit 12 'times out and its output signal rises to the logic H level, the system bus is requested at that time, and
The AND circuit 26 outputs the time-out signal T only when there is a bus master to which the system bus is not assigned.
O is output.
【００６３】例えば、第１のバスマスタがシステムバス
を要求して、システムバスの使用許可がされたとき、上
述したように、第１のバスマスタがシステムバスの使用
を開始してから、第１のバスマスタに設定された時間を
経過した時点で、タイマ回路１２’がタイムアウト動作
して、その出力信号が論理Ｈレベルに立ち上がる。For example, when the first bus master requests the system bus and the use of the system bus is permitted, as described above, the first bus master starts using the system bus, and then the first bus master starts using the system bus. When the time set in the bus master elapses, the timer circuit 12 'performs a time-out operation and its output signal rises to the logical H level.
【００６４】このとき、タイマ回路１２’がタイムアウ
ト動作する以前に、第２のバスマスタがシステムバスを
要求して、バス要求信号ＲＱ２を論理Ｈレベルに立ち上
げたとすると、このときには、第１のバスマスタがシス
テムバスを使用している状態なので、バス使用許可信号
ＡＫ２が論理Ｌレベルである。At this time, if the second bus master requests the system bus and raises the bus request signal RQ2 to the logical H level before the timer circuit 12 'times out, at this time, the first bus master Is using the system bus, the bus use permission signal AK2 is at the logic L level.
【００６５】したがって、この場合、排他的論理和回路
２２の出力が論理Ｈレベルになっており、オア回路２５
の出力信号が論理Ｈレベルになっているので、アンド回
路２６が動作可能な状態となる。Therefore, in this case, the output of the exclusive OR circuit 22 is at the logical H level, and the OR circuit 25
Since the output signal of is at the logical H level, the AND circuit 26 becomes operable.
【００６６】この状態で、上述のように、タイマ回路１
２’がタイムアウト動作して、その出力信号が論理Ｈレ
ベルに立ち上がると、アンド回路２６の出力信号が論理
Ｈレベルに立ち上がる。In this state, as described above, the timer circuit 1
When the output signal 2'becomes a time-out operation and its output signal rises to a logic H level, the output signal of the AND circuit 26 rises to a logic H level.
【００６７】これにより、タイムアウト信号ＴＯが論理
Ｈレベルに立ち上がって、上述した実施例と同様にし
て、第１のバスマスタから、第２のバスマスタに、シス
テムバスの使用権が移る。As a result, the time-out signal TO rises to the logic H level, and the right to use the system bus is transferred from the first bus master to the second bus master in the same manner as in the above-described embodiment.
【００６８】一方、第１のバスマスタのみが、継続して
システムバスを要求している場合、この場合には、排他
的論理和回路２１の２つの入力がともに論理Ｈレベルに
なっているとともに、排他的論理和回路２２，２３，２
４の２つの入力がともに論理Ｌレベルになっているの
で、排他的論理和回路２１，２２，２３，２４の出力は
全て論理Ｌレベルになる。On the other hand, when only the first bus master continuously requests the system bus, in this case, the two inputs of the exclusive OR circuit 21 are both at the logical H level, and Exclusive OR circuits 22, 23, 2
Since the two inputs 4 are both at the logical L level, the outputs of the exclusive OR circuits 21, 22, 23, 24 are all at the logical L level.
【００６９】したがって、この場合には、オア回路２５
の出力が論理Ｌレベルであり、アンド回路２６が動作不
能な状態になっているので、タイマ回路１２’がタイム
アウト動作して、その出力信号が論理Ｈレベルに立ち上
がっても、タイムアウト信号ＴＯが論理Ｌレベルのまま
であり、それにより、バス使用制御回路６からバス無効
信号ＤＢ１が出力されないので、第１のバスマスタが、
システムバスを継続して使用することができる。Therefore, in this case, the OR circuit 25
Since the output of is at the logic L level and the AND circuit 26 is in the inoperable state, even if the timer circuit 12 ′ performs the time-out operation and its output signal rises to the logic H level, the time-out signal TO becomes the logic level. Since the bus use control circuit 6 does not output the bus invalid signal DB1 as it is, the first bus master is
The system bus can be used continuously.
【００７０】このようにして、本実施例では、他のバス
マスタからシステムバスの使用要求が発行されていない
状態では、１つのバスマスタが連続してシステムバスを
使用することができるので、そのバスマスタの動作を継
続させることができ、システム動作を円滑にすることが
できる。In this way, in this embodiment, one bus master can continuously use the system bus in the state where the system bus use request is not issued from another bus master, so that the bus master The operation can be continued and the system operation can be smoothed.
【００７１】なお、上述した各実施例では、４つのバス
マスタに対して、システムバスの使用権を調停する場合
について説明したが、５つ以上のバスマスタに対してし
てシステムバスの使用権を調停する場合でも、本発明を
同様にして適用することができる。In each of the embodiments described above, the case where the system bus usage right is arbitrated with respect to four bus masters has been described, but the system bus usage right is arbitrated with respect to five or more bus masters. In the case of doing so, the present invention can be similarly applied.
【００７２】また、上述した実施例では、システムバス
のバスサイクルを監視するための信号として、リードラ
イト制御信号を用いたが、それ以外の信号を用いても、
バスサイクルを開始することができる。Further, in the above-mentioned embodiment, the read / write control signal is used as the signal for monitoring the bus cycle of the system bus, but other signals may be used.
The bus cycle can start.
【００７３】[0073]
【発明の効果】以上説明したように、本発明によれば、
システムバスの使用権を与えられたバスマスタは、所定
時間を経過した時点でシステムバスの使用が不許可状態
になるので、他のバスマスタの待ち時間が制限される。
また、おのおののバスマスタに対して、システムバスを
使用できる時間を設定するので、それぞれのバスマスタ
の優先度に応じ、システムバスがバスマスタに適切に割
り当てられる。また、１つのバスマスタがシステムバス
を使用しているときに、所定の使用時間が経過したとき
でも、他のバスマスタがシステムバスの使用要求を発行
していないときには、そのときにシステムバスを使用し
ているバスマスタに、システムバスを継続して使用させ
るようにしているので、システム全体の処理効率が向上
することができるという効果を得る。As described above, according to the present invention,
The bus master to which the right to use the system bus is not permitted to use the system bus when a predetermined time has elapsed, so that the waiting time of other bus masters is limited.
Also, since the time during which the system bus can be used is set for each bus master, the system bus is appropriately assigned to the bus master according to the priority of each bus master. Also, when one bus master is using the system bus, even if a predetermined usage time has elapsed, if another bus master has not issued a system bus usage request, the system bus is used at that time. Since the bus master that is currently operating is made to continuously use the system bus, the processing efficiency of the entire system can be improved.
【図１】本発明の一実施例にかかるシステムバス調停回
路を示したブロック図。FIG. 1 is a block diagram showing a system bus arbitration circuit according to an embodiment of the present invention.
【図２】図１の回路の動作を説明するための動作波形
図。FIG. 2 is an operation waveform diagram for explaining the operation of the circuit of FIG.
【図３】本発明の他の実施例にかかるシステムバス調停
回路を示したブロック図。FIG. 3 is a block diagram showing a system bus arbitration circuit according to another embodiment of the present invention.
【図４】本発明のさらに他の実施例にかかるシステムバ
ス調停回路を示したブロック図。FIG. 4 is a block diagram showing a system bus arbitration circuit according to still another embodiment of the present invention.
１〜４，８〜１１，２６ アンド回路 ５ バス競合制御回路 ６ バス使用制御回路 ７，２５ オア回路 １２，１２’ タイマ回路 １３ サイクル終了検知回路 １５〜１８ レジスタ ２１〜２５ 排他的論理和回路 1 to 4, 8 to 11, 26 AND circuit 5 bus competition control circuit 6 bus use control circuit 7, 25 OR circuit 12, 12 'timer circuit 13 cycle end detection circuit 15 to 18 register 21 to 25 exclusive OR circuit
Claims (4)
テムバスを使用する複数のバスマスタ装置間でのシステ
ムバスの使用権を調停するバス調停回路において、 おのおののバスマスタ装置から出力されるバス要求信号
を検出するバス要求信号検出手段と、 システムバスのアクセスサイクルの終了を監視するバス
サイクル終了監視手段と、 上記バス要求信号検出手段がいずれかのバスマスタ装置
から出力されたバス要求信号を検出すると、その検出し
たバス要求信号を出力したバスマスタ装置に対してバス
要求許可信号を出力するとともに、そのバス要求許可信
号を出力してから所定期間を経過した後で、最初に上記
バスサイクル終了監視手段がシステムバスのアクセスサ
イクルの終了を検出した時点で、上記バス要求許可信号
の出力を停止する制御手段を備えたことを特徴とするバ
ス調停回路。1. A bus arbitration circuit that arbitrates the right to use a system bus among a plurality of bus master devices connected to the same system bus and using the system bus, and outputs a bus request signal output from each bus master device. Bus request signal detecting means for detecting, bus cycle end monitoring means for monitoring the end of the access cycle of the system bus, and when the bus request signal detecting means detects a bus request signal output from any of the bus master devices, The bus request end signal is output to the bus master device that has output the detected bus request signal, and after the elapse of a predetermined period from the output of the bus request enable signal, the bus cycle end monitoring means is first operated by the system. When the end of the bus access cycle is detected, the output of the bus request enable signal is stopped. A bus arbitration circuit comprising control means for controlling the bus arbitration circuit.
テムバスを使用する複数のバスマスタ装置間でのシステ
ムバスの使用権を調停するバス調停回路において、 おのおののバスマスタ装置から出力されるバス要求信号
を検出するバス要求信号検出手段と、 システムバスのアクセスサイクルの終了を監視するバス
サイクル終了監視手段と、 上記バス要求信号検出手段がいずれかのバスマスタ装置
から出力されたバス要求信号を検出すると、その検出し
たバス要求信号を出力したバスマスタ装置に対してバス
要求許可信号を出力するとともに、そのバス要求許可信
号を出力してから、そのバスマスタ装置に設定されてい
る所定期間を経過した後で、最初に上記バスサイクル終
了監視手段がシステムバスのアクセスサイクルの終了を
検出した時点で、上記バス要求許可信号の出力を停止す
る制御手段を備えたことを特徴とするバス調停回路。2. A bus arbitration circuit that arbitrates the right to use the system bus between a plurality of bus master devices connected to the same system bus and using the system bus, and outputs a bus request signal output from each bus master device. Bus request signal detecting means for detecting, bus cycle end monitoring means for monitoring the end of the access cycle of the system bus, and when the bus request signal detecting means detects a bus request signal output from any of the bus master devices, First, after outputting the bus request permission signal to the bus master device that has output the detected bus request signal and after outputting the bus request permission signal, the predetermined period set in the bus master device has elapsed. When the bus cycle end monitoring means detects the end of the system bus access cycle Then, a bus arbitration circuit comprising control means for stopping the output of the bus request permission signal.
テムバスを使用する複数のバスマスタ装置間でのシステ
ムバスの使用権を調停するバス調停回路において、 おのおののバスマスタ装置から出力されるバス要求信号
を検出するバス要求信号検出手段と、 システムバスのアクセスサイクルの終了を監視するバス
サイクル終了監視手段と、 システムバスの使用権が与えられていないバスマスタ装
置からのバス要求信号を検出する保留バス要求信号検出
手段と、 上記バス要求信号検出手段が第１のバスマスタ装置から
出力されたバス要求信号を検出すると、その第１のバス
マスタ装置に対してバス要求許可信号を出力し、そのバ
ス要求許可信号を出力してから所定期間を経過した後
で、上記保留バス要求信号検出手段が第２のバスマスタ
装置からのバス要求信号を検出したときには、その検出
時点の後、最初に上記バスサイクル終了監視手段がシス
テムバスのアクセスサイクルの終了を検出した時点で、
上記第１のバスマスタ装置に対する上記バス要求許可信
号の出力を停止し、上記第２のバスマスタ装置に対して
バス要求許可信号を出力する制御手段を備えたことを特
徴とするバス調停回路。3. A bus arbitration circuit that arbitrates the right to use the system bus among a plurality of bus master devices connected to the same system bus and using the system bus, and outputs a bus request signal output from each bus master device. Bus request signal detecting means for detecting, bus cycle end monitoring means for monitoring the end of the access cycle of the system bus, and reserved bus request signal for detecting the bus request signal from the bus master device to which the right to use the system bus is not given When the detecting means and the bus request signal detecting means detect the bus request signal output from the first bus master device, a bus request permission signal is output to the first bus master device and the bus request permission signal is output. After a lapse of a predetermined period from the output, the holding bus request signal detecting means is the second bus master device. Upon detection of a bus request signal et, after the detection time point, at the first to the bus cycle completion monitoring means detects the end of the access cycle of the system bus,
A bus arbitration circuit comprising control means for stopping the output of the bus request permission signal to the first bus master device and outputting the bus request permission signal to the second bus master device.
テムバスを使用する複数のバスマスタ装置間でのシステ
ムバスの使用権を調停するバス調停回路において、 おのおののバスマスタ装置から出力されるバス要求信号
を検出するバス要求信号検出手段と、 システムバスのアクセスサイクルの終了を監視するバス
サイクル終了監視手段と、 システムバスの使用権が与えられていないバスマスタ装
置からのバス要求信号を検出する保留バス要求信号検出
手段と、 上記バス要求信号検出手段が第１のバスマスタ装置から
出力されたバス要求信号を検出すると、その第１のバス
マスタ装置に対してバス要求許可信号を出力し、そのバ
ス要求許可信号を出力してから上記第１のバスマスタ装
置に対応した所定期間を経過した後で、上記保留バス要
求信号検出手段が第２のバスマスタ装置からのバス要求
信号を検出したときには、その検出時点の後、最初に上
記バスサイクル終了監視手段がシステムバスのアクセス
サイクルの終了を検出した時点で、上記第１のバスマス
タ装置に対する上記バス要求許可信号の出力を停止し、
上記第２のバスマスタ装置に対してバス要求許可信号を
出力する制御手段を備えたことを特徴とするバス調停回
路。4. A bus arbitration circuit that arbitrates the right to use a system bus among a plurality of bus master devices connected to the same system bus and using the system bus, and outputs a bus request signal output from each bus master device. Bus request signal detecting means for detecting, bus cycle end monitoring means for monitoring the end of the access cycle of the system bus, and reserved bus request signal for detecting the bus request signal from the bus master device to which the right to use the system bus is not given When the detecting means and the bus request signal detecting means detect the bus request signal output from the first bus master device, a bus request permission signal is output to the first bus master device and the bus request permission signal is output. After the output of a predetermined period corresponding to the first bus master device from the output, the holding bus request When the signal detection means detects the bus request signal from the second bus master device, after the detection time, the first bus cycle end monitoring means detects the end of the access cycle of the system bus, and then the first Stop the output of the bus request permission signal to the bus master device of
A bus arbitration circuit comprising control means for outputting a bus request permission signal to the second bus master device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34516292A JPH06175973A (en) | 1992-12-02 | 1992-12-02 | Bus arbitrating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34516292A JPH06175973A (en) | 1992-12-02 | 1992-12-02 | Bus arbitrating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06175973A true JPH06175973A (en) | 1994-06-24 |
Family
ID=18374706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34516292A Pending JPH06175973A (en) | 1992-12-02 | 1992-12-02 | Bus arbitrating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06175973A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100594130B1 (en) * | 1998-12-28 | 2006-08-30 | 삼성전자주식회사 | Deadlock prevention device in a multi-bus master system |
| CN117194300A (en) * | 2023-08-30 | 2023-12-08 | 深圳市英锐恩科技有限公司 | Multi-device serial synchronization method, device and system and electronic device |
-
1992
- 1992-12-02 JP JP34516292A patent/JPH06175973A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100594130B1 (en) * | 1998-12-28 | 2006-08-30 | 삼성전자주식회사 | Deadlock prevention device in a multi-bus master system |
| CN117194300A (en) * | 2023-08-30 | 2023-12-08 | 深圳市英锐恩科技有限公司 | Multi-device serial synchronization method, device and system and electronic device |
| CN117194300B (en) * | 2023-08-30 | 2024-05-28 | 深圳市英锐恩科技有限公司 | Multi-device serial synchronization method, device and system and electronic device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5555383A (en) | Peripheral component interconnect bus system having latency and shadow timers | |
| US5119480A (en) | Bus master interface circuit with transparent preemption of a data transfer operation | |
| US5996037A (en) | System and method for arbitrating multi-function access to a system bus | |
| US5301282A (en) | Controlling bus allocation using arbitration hold | |
| US20020199052A1 (en) | System and method for controlling bus arbitration during cache memory burst cycles | |
| US20050010706A1 (en) | Dynamic bus arbitration method and bus arbiter | |
| US6360285B1 (en) | Apparatus for determining memory bank availability in a computer system | |
| JP2003050789A (en) | Circuit, processor and multi processor system | |
| US5933616A (en) | Multiple bus system bus arbitration according to type of transaction requested and the availability status of the data buffer between the buses | |
| JPH10143467A (en) | Method and device for arbitrating bus ownership in data processing system | |
| EP0217350B1 (en) | Data transfer control unit and system | |
| US5150466A (en) | Flexible distributed bus priority network | |
| JPH07244634A (en) | External storage control unit and bus switching control method | |
| JPH06175973A (en) | Bus arbitrating circuit | |
| JP2001282704A (en) | Device, method and system for processing data | |
| US5241629A (en) | Method and apparatus for a high performance round robin distributed bus priority network | |
| CN114461550A (en) | I2C communication-based multi-master control equipment access arbitration system and method | |
| JP2837893B2 (en) | Microcomputer device | |
| JP2000207354A (en) | Bus arbiter and inter-bus controller | |
| JP2001167049A (en) | Bus arbitrating device | |
| JPH06266657A (en) | Information processor | |
| JPH08137785A (en) | Dma controller | |
| JPH04250553A (en) | Programmable controller | |
| JP2626137B2 (en) | Bus control method | |
| JPH02281356A (en) | Shared memory device |