JPH06168597A

JPH06168597A - フラッシュメモリ及びレベル変換回路

Info

Publication number: JPH06168597A
Application number: JP6011693A
Authority: JP
Inventors: Yasushi Ryu; 靖笠; Kiyoyoshi Itano; 清義板野; Kazuki Ogawa; 和樹小川; Shoichi Kawamura; 祥一河村; Takao Akaogi; 隆男赤荻
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-03-19
Filing date: 1993-03-19
Publication date: 1994-06-14

Abstract

(57)【要約】【目的】本発明はフラッシュメモリに関し、消去時に
コントロールゲートに印加する負電圧を供給するロウデ
コーダの構成を小型で製作の容易なものにすることを目
的とする。【構成】アドレス信号をデコードしてメモリセルアレ
イ１をアクセスするデコード部４を備えるフラッシュメ
モリにおいて、デコード部４からの信号に応じて第１電
源端子６に印加される電圧と第２電源端子７に印加され
る電圧とを選択的に出力する駆動部５を有し、第１電源
端子６と第２電源端子７に与える電圧の高低関係を書込
・読出時と消去時とで反転するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶した情報を一括し
て又はブロック毎に一括して電気的消去が可能な不揮発
性半導体記憶装置、いわゆるフラッシュメモリに関し、
特に消去時にメモリセルの制御電極（コントロールゲー
ト）に負電圧を印加する不揮発性半導体記憶装置に関す
る。なお以下の説明においては、上記のフラッシュメモ
リという名称を使用することとする。

【０００２】

【従来の技術】図６０に、従来のフラッシュメモリの一
般的な概略構成図を示す。メモリセルアレイ５０１に対
して、ロウデコーダ５０３及びコラムデコーダ５０２で
それぞれロウデコード信号ＲＤＣ及びコラムデコード信
号ＣＤＣをデコードしてアクセスする構成である。

【０００３】フラッシュメモリでは、メモリセルに蓄え
られた電荷の有無で情報を記憶しており、図６１に、そ
のメモリセルの構造例を示す。同図に示すように、ゲー
トは、コントロールゲートＣＧ及びフローティングゲー
トＦＧの２層構造であり、コントロールゲートＣＧがワ
ード線ＷＬｉに、ドレインＤがビット線ＢＬｉに、それ
ぞれ接続されている。

【０００４】フラッシュメモリには、大きく分けてＮＯ
Ｒ型とＮＡＮＤ型と呼ばれる二つのタイプがあり、メモ
リセルへの情報の書き込み、読み出し及び消去の方法が
若干異なる。以下ＮＯＲ型のフラッシュメモリを例とし
てメモリセルへの情報の書き込み、読み出し及び消去に
ついて説明する。このような構造のメモリセルに対して
情報を書き込むには、図６２の（１）に示すように、Ｗ
Ｌｉ＝Ｖ_PP（約１２〔Ｖ〕）、ＢＬｉ＝約６〔Ｖ〕、Ｓ
＝０〔Ｖ〕として、コントロールゲートＣＧとドレイン
Ｄに高電圧を加えてメモリセルに電流を流す。この時、
メモリセルを流れる電子の一部はドレインＤ付近の高電
界により加速されてエネルギを獲得し、ゲート絶縁膜の
エネルギ障壁を越えてフローティングゲートＦＧに注入
される。フローティングゲートＦＧは他の回路部分と電
気的に接続されていないために、電荷を半永久的に蓄え
ることができる。

【０００５】また、メモリセルの情報を読み出すには、
図６２の（２）に示すように、ＷＬｉ＝Ｖ_CC（約５
〔Ｖ〕）、ＢＬｉ＝約１〔Ｖ〕、Ｓ＝０〔Ｖ〕として、
ワード線ＷＬｉとビット線ＢＬｉによりメモリセルを選
択する。フローティングゲートＦＧに蓄えられた電荷に
よりセルトランジスタのしきい値が変化し、選択された
メモリセルに流れる電流は蓄積された情報に応じて変化
する。この電流を検出し増幅することで情報が外部に読
み出される。

【０００６】また、メモリセルの情報を消去するには、
図６２の（３）に示すように、ＷＬｉ＝約０〔Ｖ〕、Ｂ
Ｌｉ＝開放、Ｓ＝Ｖ_PP（約１２〔Ｖ〕）として、ドレイ
ンＤを開放して、コントロールゲートＣＧに約０〔Ｖ〕
の電位を、ソースＳに高電位をそれぞれ印加していた。
ところが、ソースＳに高電位をかけるため、ソース側拡
散層の耐圧を高くする必要があり、深い拡散が必要にな
り、セル面積縮小の妨げとなっていた。

【０００７】また、分割して消去するためには、ソース
側配線（Ｖ_SS線）が部分的に別電位となるようにする必
要があり、配線分離や駆動回路の増加のため、チップサ
イズが大きくなっていた。この問題を解決するために、
ワード線ＷＬｉに負電圧を印加する方法がある。つま
り、図６２の（４）に示すように、コントロールゲート
ＣＧに負電圧（約−１０〔Ｖ〕）、ソースＳにＶ_CC（約
５〔Ｖ〕）をそれぞれ印加し、ドレインＤを開放して消
去する。

【０００８】この場合、ソースＳにかかる電位が低いの
で、ソース側の耐圧を上げる必要がなく、セル縮小に寄
与し、また、コントロールゲートＣＧの電位を選択的に
負にすることにより、部分的消去が可能になる。後述す
るように、消去方法にはフローティングゲート内の電荷
をチャンネル、すなわち基板に引き抜くチャンネル消去
方法もあるが、その場合にもコントロールゲートには負
電圧を印加する。前述のＮＡＮＤ方式のフラッシュメモ
リの消去方法はこのチャンネル消去方法を使用する。

【０００９】実際のフラッシュメモリでは、図６０のよ
うにメモリセルがアレイ状に多数配列されており、書込
時及び読み出し時のコントロールゲートＣＧ及びドレイ
ンＤへの電圧の印加は、ワード線及びビット線を介して
ロウデコーダ５０３及びコラムデコーダ５０２により行
なわれる。すなわち、書込時には書込を行なうメモリセ
ルに接続されるワード線（選択ワード線）には高電圧Ｖ
_PPが印加され、それ以外のワード線（非選択ワード線）
には零（接地）電圧Ｖ_SSが印加される。そして選択ビッ
ト線には約６Ｖが印加され、非選択ビット線は開放され
る。同様に読出時には、選択ワード線に正電圧Ｖ_CCが印
加され、非選択ワード線には零電圧Ｖ_SSが印加され、選
択ビット線には約１Ｖが印加され、非選択ビット線は開
放される。いずれの場合も、ソースＳには零電圧Ｖ_SSが
印加される。このようにして各メモリセルを個別にアク
セスして、情報の書込及び読出が行なえる。

【００１０】従って、図６０のロウデコーダ５０３は、
ロウデコード信号ＲＤＣに従ってワード線ＷＬｉに印加
する電圧を、電源Ｖ_PとＶ_Bの間で選択するが、電源Ｖ
_Pの電圧は書込時と読出時で変える必要がある。すなわ
ち書込時には電源Ｖ_Pの端子に高電圧Ｖ_PPが、読出時に
はＶ_Pに正電圧Ｖ_CCが印加されるように切り換える必要
がある。ロウデコーダ５０３に入力されるロウデコード
信号ＲＤＣは書込及び読出モードにかかわらず一定であ
り、ロウデコーダ５０３は選択信号に応じて異なる電圧
レベルの信号に切り換えるレベル変換機能を有すること
になる。

【００１１】負電圧印加による消去時には図６２の
（４）に示すように、ドレインＤを開放し、ソースＳに
正電圧Ｖ_CCを印加し、コントロールゲートＣＧに負電圧
Ｖ_BBを印加する必要がある。コントロールゲートＣＧへ
の負電圧Ｖ_BBの印加は消去するブロック毎に行なわれ、
消去しないブロックのワード線には正電圧Ｖ_CCが印加さ
れる。

【００１２】ワード線への負電圧の印加を行なうために
は、図６３に示すように、メモリセルアレイ１を挟んで
ロウデコーダの反対側に負電圧発生回路５０４を設けて
ワード線を接続し、それぞれの間に分離用スイッチ回路
を設け、このスイッチ回路によって、書き込み及び読み
出しモード時には負電圧発生回路を切り離し、消去時に
はロウデコーダを切り離すことが考えられる。図６３で
は、ロウデコーダ５０３とメモリセルアレイ５０１との
間にｐチャンネルトランジスタ５０５と５０６を設けて
分離用スイッチとしている。

【００１３】しかし図６３の回路では、読み出し及び書
き込みの通常動作時に、ワード線ＷＬｉの電位が消去状
態のセルの閾電圧Ｖ_thよりｐチャンネルトランジスタの
閾電圧Ｖ_th分高くなる恐れがあり、またｐチャンネルト
ランジスタを介するので、ワード線ＷＬｉの立ち下がり
の速度遅延を来たし易いという問題がある。またワード
線に選択的に負電圧を印加するためには、負電圧発生回
路をロウデコーダ回路に類似したものにする必要があ
り、その分回路が大規模になるという問題がある。

【００１４】そこでロウデコーダを利用してワード線に
負電圧を印加することが考えられる。しかしフラッシュ
メモリでは、読み出し時及び書き込み時には、選択され
たワード線ＷＬｉが高電圧になり、非選択のワード線Ｗ
Ｌｊ（ｊ≠ｉ）を接地電圧の電位にしなければならない
が、消去時においては、選択されたワード線ＷＬｉを負
電位に、非選択のワード線ＷＬｊを正電位にする必要が
ある。

【００１５】つまり、読み出し及び書き込み時において
は、（選択ワード線ＷＬｉの電位）＞（非選択ワード線ＷＬ
ｊの電位）であるのに対し、消去時においては、（選択ワード線ＷＬｉの電位）＜（非選択ワード線ＷＬ
ｊの電位）にしなければならず、電位差の関係を逆転させてやる必
要がある。そのためロウデコーダがワード線に印加する
負電圧を供給する時には、ロウデコーダは従来のレベル
変換機能に加えて負電圧Ｖ_BBと正電圧Ｖ_CCへのレベル変
換機能を有すると共に、ワード線の選択と非選択の論理
値に対してワード線に印加する電圧の高低関係を逆転で
きることが必要である。

【００１６】図６４は、ワード線への負電圧印加をロウ
デコーダで行なう時のロウデコーダの機能構成図であ
る。図示のように、ロウデコーダ５０３は、デコード部
５０７、論理変換部５０８、レベル変換部５０９、駆動
部５１０を有する。デコード部５０７はロウデコード信
号ＲＤＣをデコードしてこのロウデコーダ５０３に接続
されるワード線が選択か非選択かを判定する部分であ
る。駆動部５１０はワード線を駆動するために大きな駆
動能力を有する。ここで駆動部以外のデコード部５０
７、論理変換部５０８、及びレベル変換部５０９の順序
は自由に変えることができる。例えば、レベル変換部５
０９を最初に配置する等の場合である。しかしレベル変
換部５０９を前側に配置した場合、それ以降の部分はす
べてレベル変換された電圧レベルで動作する必要があ
る。また論理変換部５０８の機能をロウデコーダ１０３
に設けず、アドレス信号自体を変えることも可能である
が、その場合にはアドレス信号を変換する部分が必要に
なる。

【００１７】いずれにしろワード線への負電圧印加を行
なうロウデコーダは上記のような機能を必要とし、その
回路構成が複雑になるという問題がある。また前述のよ
うに、フラッシュメモリの消去は、量子トンネル効果を
利用してフローティングゲートからチャネル、もしくは
ソースに電子を引き抜くことにより行う。しかしこの引
き抜かれる電子による電流（トンネル電流）は、フロー
ティングゲートとチャネル、もしくはソース間の電界の
指数関数であり、この電界が変化するとトンネル電流は
指数関数的に変化する。フローティングゲートとチャネ
ル、もしくはソース間の電界は、コントロールゲートと
チャネル、もしくはソース間の電圧で決まるので、この
電圧が変化すれば、トンネル電流が指数関数的に変化す
ることになる。トンネル電流の大きさがフラッシュメモ
リの消去時間を決めているので、コントロールゲートと
チャネル、もしくはソース間の電圧が変化すれば、消去
時間も大きく変化することになる。

【００１８】コントロールゲートとチャネル、もしくは
ソース間の電圧が１Ｖ変化すると消去時間はおよそ１桁
変化する。消去時間には規格があり、規格時間内に消せ
ないフラッシュメモリは不良とされる。フラッシュメモ
リを携帯機器に搭載することを考えたとき、携帯機器を
駆動している電池が弱くなったとすると、消去時、コン
トロールゲートとチャネル、もしくはソース間の電圧が
小さくなる恐れがある。このとき、前述した理由から、
消去時間が大幅に長くなり、規格時間内に消去できず、
不良と判断される頻度が増大するという問題がある。

【００１９】本発明は上記問題点に鑑みてなされたもの
であり、負電圧印加可能なロウデコーダを簡単な回路で
実現したフラッシュメモリの提供、及び電源電圧等の外
部の状態が変化しても安定した消去特性を有するフラッ
シュメモリの提供を目的とする。

【００２０】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の態様の半導体記憶装置は、メモリセ
ルアレイと、複数の信号をデコードして前記メモリセル
アレイをアクセスするデコード部とを備える半導体記憶
装置であって、第１の電源端子と第２の電源端子とを備
え、前記デコード部の出力を入力して、前記第１の電源
端子に印加される電圧若しくは該電圧に近い電圧と、前
記第２の電源端子に印加される電圧若しくは該電圧に近
い電圧とを、選択的に出力する駆動部を有して構成し、
前記駆動部は、前記第１の電源端子に第１の電圧を、前
記第２の電源端子に前記第１の電圧より低い第２の電圧
を、それぞれ与える第１の動作モードと、前記第１の電
源端子に第３の電圧を、前記第２の電源端子に前記第３
の電圧より高い第４の電圧を、それぞれ与える第２の動
作モードとを備え、前記第１または第２の動作モードに
応じて出力電圧を切り換えることを特徴とする。

【００２１】また本発明の第２の態様は、第１の端子を
入力信号が入力される入力端子に接続され、第２の端子
を第１の出力信号が出力される第１の出力端子に接続さ
れた第１の接続スイッチ素子と、第１の端子を前記入力
端子に接続され、第２の端子を第２の出力信号が出力さ
れる第２の出力端子に接続された第２の接続スイッチ素
子と、入力端子を前記第１の接続スイッチ素子の第２の
端子に接続され、出力端子を前記第２の出力端子に接続
され、電源的には、電源電圧以上の所望の電圧が供給さ
れる第１の電圧線と接地電圧以下の所望の電圧が供給さ
れる第２の電圧線との間に接続された第１のインバータ
と、入力端子を前記第２の接続スイッチ素子の第２の端
子に接続され、出力端子を前記第１の出力端子に接続さ
れ、電源的には、前記第１の電圧線と前記第２の電圧線
との間に接続された第２のインバータとを設けて構成さ
れていることを特徴とするレベル変換回路、及びこのよ
うなレベル変換回路をロウデコーダに備えるフラッシュ
メモリである。

【００２２】また本発明の第３の態様のフラッシュメモ
リは、基板又はウエルの電位に対して負である電圧を発
生する負電圧源を備え、発生された負電圧をコントロー
ルゲートに印加することでフローティングゲート内の電
荷を消去するフラッシュメモリであって、負電圧源が発
生する負電圧が、基板又はウエルの電位に対して所定値
になるように規制する電圧規制手段を備えることを特徴
とする。

【００２３】

【作用】本発明のフラッシュメモリでは、ロウデコーダ
の駆動部において論理変換を行なえるようにすることで
論理変換部を省いて回路構成を簡単化する。そのため
に、駆動部を第１電源端子と第２電源端子に印加される
電圧を選択的に出力できるように構成し、モードに応じ
て第１電源端子と第２電源端子に印加する電圧の高低関
係を逆転させる。また第２の態様のレベル変換回路はレ
ベル変換機能と共に論理反転機能も有するので回路構成
が簡単になる。

【００２４】ここで駆動部からワード線に負電圧を印加
するために必要な条件について簡単に説明する。図１は
本発明第１の態様に基づくロウデコーダの例を示す図で
あり、図１の（１）は回路例を示し、図１の（２）は駆
動部５の構造例を示す図である。図１の（１）におい
て、４はデコード部であり、５が駆動部である。レベル
変換回路はデコード部４の前に設けられているがここで
は図示していない。電源端子Ｖ₁とＶ₂には書込、読出
及び消去の各モードに応じて高電圧Ｖ_PPと零電圧Ｖ _SS、
正電圧Ｖ_CCと零電圧Ｖ_SS及び負電圧Ｖ_BBと正電圧Ｖ_CCが
印加され、入力信号ＩＤＣに応じて選択時には信号ＯＤ
ＣがＶ_INになってｐチャンネルトランジスタＴ_p３がオ
ン状態になり、電源端子Ｖ₁の電圧が出力される。非選
択時にはｎチャンネルトランジスタＴ_n３がオン状態に
なり、電源端子Ｖ₂の電圧が出力される。

【００２５】ここでこの駆動部５は、図１の（２）に示
すように、２重ウエル構造になっている。これは駆動部
５の端子に負電圧を印加すると、基板と拡散層間が順バ
イアスになり、電流が流れて所定の電圧を出力できなく
なるという問題を防止するためである。図２はロウデコ
ーダを介しては負電圧を印加しない従来のフラッシュメ
モリの駆動部の構造例である。（１）がＰ型基板の場合
を示し、（２）がＮ型基板にＰウエルを形成した場合を
示している。

【００２６】図２の（１）に示すようにＰ形基板でＮｗ
ｅｌｌの場合、基板自体を下げると、通常電圧で動作し
ている箇所の特性が変化して、部分的に負にできず、負
電圧発生回路の負荷が重くなるという問題が生じる。ま
た、Ｎ形基板でＰｗｅｌｌの場合、Ｐｗｅｌｌの電位を
必要な箇所だけ負電位にすれば、上記問題は解決できる
が、書き込み時にｐチャネル形トランジスタの基板バイ
アスを部分的にＶ_PPにすることができないという問題が
生じる。

【００２７】このような問題が生じないためには、負電
圧駆動する駆動部５の構造として、（ａ）図３の（１）
に示す如く、Ｐ形基板上にあるＮｗｅｌｌ領域内にＰｗ
ｅｌｌ領域を形成し、その中にｎチャネル形ＭＯＳトラ
ンジスタを形成するか、（ｂ）図３の（２）に示す如
く、Ｎ形基板上にあるＰｗｅｌｌ領域内にＮｗｅｌｌ領
域を形成し、その中にｐチャネル形ＭＯＳトランジスタ
を形成するか、（ｃ）ＳＯＩ（ＳｉｌｉｃｏｎＯｎ
Ｉｎｓｕｌａｔｏｒ）構造、即ち絶縁基板上にｐチャネ
ル形トランジスタやｎチャネル形トランジスタを形成
し、Ｐｗｅｌｌ領域を負バイアスするかの、何れかを行
なえば、メモリセルのコントロールゲートＣＧに対して
負電圧印加は可能となる。本発明の駆動部は上記いずれ
かの構造を有するので、ロウデコーダでの負電圧印加が
可能になる。

【００２８】更に、本発明の別の基本構成を有するフラ
ッシュメモリにおいては、基板又はウエルに対して負で
ある電圧を負電圧源が発生し、この負電圧をコントロー
ルゲートに印加することで消去を行なうが、この時電圧
規制手段によって基板又はウエルに対する負電圧の電圧
値が一定値になる。これにより電圧源の電圧変動にかか
わらず、コントロールゲートと基板又はウエルとの間に
は一定の電圧が印加されるため安定した消去が行なえ
る。

【００２９】

【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。図４は本発明の第１実施例に係るフラッシュ
メモリの基本構成図である。図４に示すように、第１実
施例のフラッシュメモリは、メモリセルアレイ１、ロウ
デコーダ３、アドレスバッファプリデコーダ１７、レベ
ル変換回路９、駆動部電源切換回路１１、高電圧供給部
１３、低電圧供給部１４、及び電源制御回路１５とから
構成されている。本実施例では、レベル変換をワード線
毎に行なわず、レベル変換回路９でロウデコード信号Ｒ
ＤＣのレベルを変換した後、各デコード部に入力してい
る。これによりレベル変換回路９は共通化できる。

【００３０】メモリセルアレイ１を構成するメモリセル
は、従来例と同様に、図６１に示す構造を持つ。ロウデ
コーダ３は、各ワード線ＷＬｉ毎にデコード部４及び駆
動部５を備えて構成されている。デコード部４及び駆動
部５の回路図を、それぞれ図５の（１）及び（２）に示
す。

【００３１】デコード部４は、レベル変換回路９からの
複数の信号ＩＤＣをデコードしてメモリセルアレイ１を
アクセスする。また駆動部５は、第１の電源端子６と第
２の電源端子７とを備えて、デコード部４の出力を入力
して、該入力の電圧レベルに応じて、第１の電源端子６
に印加される電圧（Ｖ₁）若しくは該電圧に近い電圧
と、第２の電源端子７に印加される電圧（Ｖ₂）若しく
は該電圧に近い電圧とを、選択的に出力する。

【００３２】また、駆動部５の構造としては、図３の
（１）に示す如く、Ｐ形基板上にあるＮｗｅｌｌ領域内
にＰｗｅｌｌ領域を形成し、その中にｎチャネル形ＭＯ
Ｓトランジスタを形成するか、図３の（２）に示す如
く、Ｎ形基板上にあるＰｗｅｌｌ領域内にＮｗｅｌｌ領
域を形成し、その中にｐチャネル形ＭＯＳトランジスタ
を形成するか、或いは、ＳＯＩ構造、即ち絶縁基板上に
ｐチャネル形トランジスタやｎチャネル形トランジスタ
を形成して、Ｐｗｅｌｌ領域を負バイアスするか、の３
つの構造の内、何れかの構造を持つ。

【００３３】また、デコード部４は、図６の（１）に示
すように、論理反転した二相出力ＯＤＣ₀，ＯＤＣ₁と
し、図６の（２）に示すように、駆動部５を同一型（ｎ
型）のトランジスタＴ_n１３，Ｔ_n１４で構成した場合
も同様の機能を有することができる。すなわち、ＯＤＣ
₀信号が“Ｌ”レベルの場合、ＯＤＣ₁信号は“Ｈ”レ
ベルとなり、トランジスタＴ_n１３はＯＮ、トランジス
タＴ_n１４はＯＦＦ状態となる。また、ＯＤＣ₀信号が
“Ｈ”レベルの場合、ＯＤＣ₁信号は“Ｌ”レベルとな
りトランジスタＴ_n１３はＯＦＦ、トランジスタＴ_n１
４はＯＮ状態となる。

【００３４】高電圧供給部１３は、電源制御回路１５か
らの制御信号Ｃｏｎ１の制御の下、正電位（Ｖ_CC）と高
電位（Ｖ_PP）を選択的に供給する。また、負電圧供給部
１４は、電源制御回路１５からの制御信号Ｃｏｎ１の制
御の下、零電位（Ｖ_SS）と負電位（Ｖ_BB）を選択的に供
給する。尚、正電位（Ｖ_CC）、高電位（Ｖ_PP）、零電位
（Ｖ_SS）、及び負電位（Ｖ_BB）は、負電位（Ｖ_BB）＜零電位（Ｖ_SS）＜正電位（Ｖ_CC）＜高
電位（Ｖ_PP）なる関係を有している。

【００３５】レベル変換回路９は、デコード部４への信
号の電圧レベルを変換するもので、図７に示すように、
高電圧供給部１３の出力（Ｖ_IH）が供給される第１の端
子２１と、前記負電圧供給部１４の出力（Ｖ_IN）が供給
される第２の端子２２とを備え、ｎチャネル形ＭＯＳト
ランジスタＴ_n５，Ｔ_n６、及びＴ_n７と、ｐチャネル
形ＭＯＳトランジスタＴ_p５，Ｔ_p６、及びＴ_p７とか
ら構成されている。

【００３６】レベル変換回路９は、アドレスバッファプ
リデコーダ１７の出力ＲＤＣが“Ｈ”レベル（Ｖ_CC≦Ｖ
_IH）の時には第１の端子２１に印加される電圧（Ｖ_IH）
若しくは該電圧（Ｖ_IH）に近い電圧を、入力ＲＤＣが
“Ｌ”レベル（Ｖ_SS≧Ｖ_IN）の時には第２の端子２２に
印加される電圧（Ｖ_IN）若しくは該電圧（Ｖ_IN）に近い
電圧を選択的に出力する。

【００３７】駆動部電源切換回路１１は、駆動部５に対
して供給する電源電位Ｖ₁及びＶ₂を切り換えるもの
で、図８に示すように、図７に示すような２つのレベル
変換回路２５及び２６により構成される。出力Ｖ₁及び
Ｖ₂それぞれの切り換えは、レベル変換回路２５及び２
６に供給される電源制御回路１５からの制御信号Ｃｏｎ
２−１及びＣｏｎ２−２により制御される。即ち、メモ
リセルアレイ１のデータ読み出し時には、出力Ｖ₁を正
電位（Ｖ_CC）、出力Ｖ₂を零電位（Ｖ_SS）とし、メモリ
セルアレイ１のデータ書き込み時には、出力Ｖ₁を高電
位（Ｖ_PP）、出力Ｖ₂を零電位（Ｖ_SS）とし、メモリセ
ルアレイ１のデータ消去時には、出力Ｖ₁を負電位（Ｖ
_BB）、出力Ｖ₂を正電位（Ｖ_CC）とする。

【００３８】本実施例の半導体記憶装置では、メモリセ
ルに対する読み出し及び書き込み動作は、従来例と同様
にして行なわれる。即ち、書き込み時には、駆動部電源
切換回路１１の出力電圧Ｖ₁＝高電位（Ｖ _PP）、並びに
出力電圧Ｖ₂＝零電位（Ｖ_SS）として、ＷＬｉ＝Ｖ
_PP（約１２〔Ｖ〕）、ＢＬｉ＝約６〔Ｖ〕、Ｓ＝０
〔Ｖ〕とする。

【００３９】読み出し時には、駆動部電源切換回路１１
の出力電圧Ｖ₁＝正電位（Ｖ_CC）、並びに出力電圧Ｖ₂
＝零電位（Ｖ_SS）として、ＷＬｉ＝Ｖ_CC（約５
〔Ｖ〕）、ＢＬｉ＝約１〔Ｖ〕、Ｓ＝０〔Ｖ〕とする。
また、メモリセルの情報を消去するには、駆動部電源切
換回路１１の出力電圧Ｖ₁＝負電位（Ｖ_BB）、出力電圧
Ｖ₂＝正電位（Ｖ_CC）として、ＷＬｉ＝Ｖ_BB、ＢＬｉ＝
開放、Ｓ＝Ｖ_CCとする。

【００４０】この時ロウデコーダ３の駆動部５では、ト
ランジスタＴ_p３及びＴ_n３のオン／オフ動作は読み出
し及び書き込み時と変わらない。つまり、選択されたワ
ード線ＷＬｉにおいては、ｐチャネル形ＭＯＳトランジ
スタＴ_p３がオン、ｎチャネル形ＭＯＳトランジスタＴ
_n３がオフであり、非選択のワード線ＷＬｊ（ｊ≠ｉ）
においては、ｐチャネル形ＭＯＳトランジスタＴ_p３が
オフ、ｎチャネル形ＭＯＳトランジスタＴ_n３がオンに
なっている。

【００４１】消去時動作において、読み出し及び書き込
み動作時との相異点は、ワード線ＷＬｉと反対側（他
端）の拡散層（ソース側）に印加される電位である。つ
まり、ｐチャネル形ＭＯＳトランジスタＴ_p３のソース
側には負電位（Ｖ_BB）を、ｎチャネル形ＭＯＳトランジ
スタＴ_n３のソース側には正電位（Ｖ_CC）がそれぞれ印
加される。

【００４２】この時、選択されたワード線ＷＬｉにおい
ては、ｐチャネル形ＭＯＳトランジスタＴ_p３がオンし
ているが、ワード線ＷＬｉの電位は、負電位（Ｖ_BB）に
対してｐチャネル形ＭＯＳトランジスタＴ_p３のスレシ
ホールド（しきい）電圧Ｖ_th分低い値になり、また、非
選択のワード線ＷＬｊにおいては、ｎチャネル形ＭＯＳ
トランジスタＴ_n３がオンしているが、ワード線ＷＬｊ
の電位は、正電位（Ｖ _CC）に対してｎチャネル形ＭＯＳ
トランジスタＴ_n３のスレシホールド電圧Ｖ_th分低い値
になっている。

【００４３】また、消去時の負電位はＶ_BBに等しい値で
ある必要はない。電位Ｖ_BBは内部発生電位であるので、
ワード線ＷＬｉにかかる電圧が消去に適した値になるよ
うに、スレシホールド電圧Ｖ_th分を上乗せした電圧を発
生させればよい。尚、基板バイアス効果で、ｐチャネル
形ＭＯＳトランジスタＴ_p３のスレシホールド電圧Ｖ _th
及びｎチャネル形ＭＯＳトランジスタＴ_n３のスレシホ
ールド電圧Ｖ_thは、比較的大きな値になる。

【００４４】以上が第１実施例の説明であるが、図７に
示したレベル変換回路９について更に詳しく説明する。
なお以下の説明において、各電位は零電位（接地電位）
Ｖ_SSを基準とした電圧を印加することにより実現される
ので、電位Ｖ_PP，Ｖ_CC，Ｖ_SS，Ｖ_BBをそれぞれ高電圧Ｖ
_PP、正電圧Ｖ_CC、零電圧Ｖ_SS、負電圧Ｖ_BBと呼ぶことが
ある。

【００４５】このレベル変換回路９では、正電位Ｖ_CCか
ら零電位Ｖ_SSの振幅を有する入力信号ＲＤＣを電源端子
Ｖ_IHとＶ_INに印加される電圧に対応する電位を有する出
力信号ＩＤＣに変換できる。従って、電源端子Ｖ_IHとＶ
_INに高電圧Ｖ_PPと零（接地）電圧Ｖ_SSを入力すれば、高
電位Ｖ_PPから零電位Ｖ_SSまで変化する振幅の信号に変換
でき、電源端子Ｖ_IHとＶ_INに正電圧Ｖ_CCと負電圧Ｖ_BBを
入力すれば、正電位Ｖ _CCから負電位Ｖ_BBまで変化する振
幅の信号に変換できる。

【００４６】図７に示すように、このレベル変換回路で
は、プルアップ用のｐチャンネルトランジスタＴ_p６
と、高電圧阻止用のｎチャンネルトランジスタＴ_n５
と、負電圧阻止用のｐチャンネルトランジスタＴ_p５
と、プルダウン用のｎチャンネルトランジスタＴ_n６と
が電源端子Ｖ_IHとＶ_INの間に直列に接続されている。そ
して出力用ｐチャンネルトランジスタＴ_p７と出力用ｎ
チャンネルトランジスタＴ_n７も電源端子Ｖ_IHとＶ_INの
間に直列に接続されており、出力用ｐチャンネルトラン
ジスタＴ_p７のゲートはプルアップ用トランジスタＴ_p
６と高電圧阻止用トランジスタＴ_n５の接続点に接続さ
れ、出力用ｎチャンネルトランジスタＴ_n７のゲートは
負電圧阻止用トランジスタＴ_p５とプルダウン用トラン
ジスタＴ_n６の接続点に接続されている。出力用ｐチャ
ンネルトランジスタＴ_p７と出力用ｎチャンネルトラン
ジスタＴ_n７の接続点は、プルアップ用トランジスタＴ
_p６とプルダウン用トランジスタＴ_nのゲートに接続さ
れている。高電圧阻止用トランジスタＴ_n５のゲートに
は正電圧Ｖ_CCが印加され、チャンネルには零（接地）電
圧Ｖ_SSが印加されている。負電圧阻止用トランジスタＴ
_p５のゲートには零電圧Ｖ _SSが印加され、チャンネルに
は正電圧Ｖ_CCが印加されている。入力信号ＲＤＣは高電
圧阻止用トランジスタＴ_n５と負電圧阻止用トランジス
タＴ_p５の接続点に入力され、出力信号は出力用ｐチャ
ンネルトランジスタＴ_p７と出力用ｎチャンネルトラン
ジスタＴ_n７の接続点から得られる。

【００４７】次に図７のレベル変換回路の動作について
説明する。いま入力端子ｉｎに正電位Ｖ_CC（Ｈ）の信号
が入力され、入力信号ＲＤＣとして、零電位Ｖ_SSの信号
が出力されたとする。この時出力信号ＩＤＣは電源端子
Ｖ _IHに印加される電位Ｖ_PPになる。この状態から入力端
子ｉｎに印加される信号の電位がＶ_CCからＶ_SSに変化し
たとする。これに応じてレベル変換回路９への入力信号
ＲＤＣは正電位Ｖ_CCに変化し、低電圧阻止用トランジス
タＴ_p５がオン状態となり、点ｎ３の電位を上昇させ
る。この時プルダウン用トランジスタＴ_n６がオン状態
であるため、点ｎ２は電源端子Ｖ_INに接続された状態に
なるが、プルダウン用トランジスタＴ_n６の能力を小さ
くしておくことで、この部分の貫通電流を制限できる。
点ｎ３の電位も出力用ｎチャンネルトランジスタＴ_n７
をオン状態にできるだけ上昇すればよいため、問題はな
い。出力用ｎチャンネルトランジスタＴ_n７がオン状態
になることで、点ｎ４の電位が低下し、プルアップ用ト
ランジスタＴ_p６がオン状態になり、点ｎ１の電位が電
源端子Ｖ_IHに印加される電圧に対応する電位Ｖ_PPになる
ように上昇する。従って出力用ｐチャンネルトランジス
タＴ_p７はオフ状態に変化し、点ｎ４の電位は更に低下
して電源端子Ｖ_INの電位Ｖ_BBに近づく。そして点ｎ４の
電位が低下するためプルダウン用トランジスタＴ_n６が
オン状態になり、遷移が終了する。この状態は安定状態
であり、入力端子ｉｎに正電位Ｖ_CCの信号が印加される
限りこの状態が維持される。

【００４８】入力端子ｉｎに印加される電位が正電位Ｖ
_CCから零電位Ｖ_SSに変化する時の動作は、上記と逆に点
ｎ１の電位が低下することから始まるが、上記の動作と
同様の説明をすることが可能であり、ここでは省略す
る。図７のレベル変換回路の説明は以上の通りである
が、説明からも明らかなように、出力用のトランジスタ
の一方がオン状態になった時点ではもう一方の出力用ト
ランジスタはまだオン状態であり、一瞬ではあるが出力
用トランジスタＴ_p７とＴ_n７が両方共にオン状態にな
ることがある。この時両方のトランジスタを通して貫通
電流が流れ、点ｎ４の電位が中間電位になる。この点ｎ
４の電位はプルアップ用トランジスタＴ_p６とプルダウ
ン用トランジスタＴ_n６にゲート電位として印加される
ため、これらトランジスタの閾値を越えて変化できるよ
うに、各トランジスタの能力を設定する必要がある。

【００４９】このように図７のレベル変換回路９は、信
号変化時に大きな貫通電流が流れるという問題点と共
に、トランジスタの能力を正常な動作が行なえるように
設定する必要があり、トランジスタ能力のバランス設定
が難しいという問題があった。これらの問題を解決した
レベル変換回路が第２実施例である。図９は第２実施例
のレベル変換回路の構成を示す図であり、図７の回路と
異なる点は、出力用ｐチャンネルトランジスタＴ_p７と
出力用ｎチャンネルトランジスタＴ_n７の間に抵抗素子
成分としてデプリーション型のｎチャンネルトランジス
タＴ８を設けた点と、出力部に更に直列に接続された出
力用第２ｐチャンネルトランジスタＴ_p９と出力用第２
ｎチャンネルトランジスタＴ_n９を設けた点である。プ
ルアップ用トランジスタＴ_p６のゲートと第２出力用ｎ
チャンネルトランジスタＴ_n９のゲートは出力用ｎチャ
ンネルトランジスタＴ_n７のドレインに接続され、プル
ダウン用トランジスタＴ_n６のゲートと出力用第２ｐチ
ャンネルトランジスタＴ_p９のゲートは出力用ｐチャン
ネルトランジスタＴ_p７のドレインに接続されている。
図９の回路の出力端子２４の出力信号は、図７の回路の
出力信号ＩＤＣとは逆になる。

【００５０】図９の回路の動作は図７の回路の動作とほ
ぼ同様であるが、出力用ｐチャンネルトランジスタＴ_p
７と出力用ｎチャンネルトランジスタＴ_n７の両方がオ
ン状態になっても、デプリーション型トランジスタＴ８
によって貫通電流が制限される。トランジスタＴ８はデ
プリーション型であり、電位差によらず定電流動作を行
なうため、貫通電流が防げる。またプルアップ用トラン
ジスタＴ_p６とプルダウン用トランジスタＴ_n６のゲー
トはそれぞれデプリーション型トランジスタＴ８の両端
の点ｎ４とｎ５に接続されており、デプリーション型ト
ランジスタＴ８のドレインとソース間に生じた電位差に
より、確実にオン状態になるため、トランジスタのバラ
ンス設定が容易になる。

【００５１】また図９の回路では、点ｎ４とｎ５の電位
差の変化に時間差があるため、出力用第２ｐチャンネル
トランジスタＴ_p９と出力用第２ｎチャンネルトランジ
スタＴ_n９が同時にオン状態になるのを防ぎ、貫通電流
の発生を防止する。なお上記の説明から明らかなよう
に、デプリーション型トランジスタＴ８は点ｎ４とｎ５
の間に流れる電流を制限すると共に、両端電位差を生じ
るように動作する。このような動作は抵抗素子でも実現
できる。

【００５２】前述のように、レベル変換回路は異なる電
源電圧の回路間で信号を伝達する場合に使用される回路
であり、図４の第１実施例の回路においては、アドレス
バッファデコーダ１７とロウデコーダ３との間のレベル
変換に使用された。しかし前述のように、レベル変換回
路をロウデコーダ３の駆動部５の直前に設けることも可
能であり、その場合にはデコード部４には通常の正電圧
Ｖ_CCと零電圧Ｖ_SSが供給される。

【００５３】またフラッシュメモリにおいて、ロウデコ
ーダからワード線に負電圧を印加するためには、負電圧
印加時のみロウデコーダ内部の論理を逆転する必要があ
る。そこで第１実施例では、駆動部５の電源端子に印加
する電圧を反転させることで論理変換回路を省略してい
る。しかし別に論理反転回路を設けて、ワード線の選択
と非選択の論理を反転するようにしてもよい。第３実施
例は図９の回路において論理切換を可能にしたものであ
り、図４の駆動部５として使用できるようにするもので
ある。

【００５４】図１０は図９の回路にｎチャンネルトラン
ジスタＴ_n１０とｐチャンネルトランジスタＴ_p１０を
付加したもので、論理反転用端子２５と２６に印加する
相補信号Ｓ_PとＳ_Nを反転することにより出力が反転す
る。図１０のレベル変換回路は、図示のように、図９の
回路の高電圧阻止用トランジスタＴ_n５にドレイン同士
が接続され、一方のゲートと他方のソースがそれぞれ接
続されるｎチャンネルトランジスタＴ_n１０と、負電圧
阻止用トランジスタＴ_p５にドレイン同士が接続され、
一方のゲートと他方のソースがそれぞれ接続されるｐチ
ャンネルトランジスタＴ_p１０とを設けたものである。
高電圧阻止用トランジスタＴ_n５と負電圧阻止用トラン
ジスタＴ_p５のゲートがそれぞれ論理反転用端子２５と
２６に接続される。

【００５５】図１０の回路の論理値表は次の通りであ
る。

【００５６】

【表１】

【００５７】図１０の回路の動作を説明する。論理反転
用端子２５に切換信号Ｓ_Pとして正電圧Ｖ_CCが印加さ
れ、端子２６に信号Ｓ_Nとして零電圧Ｖ_SSが印加されて
いる場合、ｎチャンネルトランジスタＴ _n１０とｐチャ
ンネルトランジスタＴ_p１０はオフ状態となり、図９の
回路と同じ回路になる。従ってこの時は図９の回路と同
じ動作になる。

【００５８】論理反転用端子２５と２６に印加する信号
Ｓ_PとＳ_Nを逆転してＳ_Pを零電位Ｖ_SSとし、Ｓ_Nを正
電位Ｖ_CCとした場合、高電圧阻止用トランジスタＴ_n５
と負電圧阻止用トランジスタＴ_p５はオフ状態になり、
ｎチャンネルトランジスタＴ _n１０が高電圧阻止用とし
て動作し、ｐチャンネルトランジスタＴ_p１０が負電圧
阻止用として動作するようになる。この回路の動作は、
信号ＲＤＣのレベルに対してオン状態になるのが高電圧
阻止用トランジスタか負電圧阻止用トランジスタである
かという点が図９の回路の動作と異なるのみであり、他
は図９の回路と同様である。

【００５９】なおトランジスタＴ_n１０とＴ_p１０を付
加して論理反転させる部分は、図７の回路にも適用でき
る。図１０の回路をロウデコーダ３の駆動部５として使
用する場合には、出力用第２ｐチャンネルトランジスタ
Ｔ_p９と出力用第２ｎチャンネルトランジスタＴ_n９の
駆動能力をワード線の駆動が可能なように充分大きくす
る。そして書込及び読出時と消去時とで論理反転入力端
子２５と２６に供給する信号Ｓ_PとＳ_Nの電位レベルを
反転する。その場合、デコード部４には正電圧Ｖ_CCと零
電圧Ｖ_SSが供給され、駆動部５である図１０のレベル変
換回路の電源端子Ｖ_IHとＶ_INには高電圧供給部１３と負
電圧供給部１４から直接電圧が供給され、駆動部電源切
換回路１１は必要なくなる。

【００６０】次に論理反転機能を有するより簡単なレベ
ル変換回路を第４実施例として示す。図１１は第４実施
例のレベル変換回路の原理説明図であり、図中、４４は
入力信号ｉｎが入力される入力端子、４５は出力信号Ｓ
₁が出力される出力端子、４６は出力信号Ｓ₂が出力さ
れる出力端子、４７，４８は接続スイッチ素子、４９，
５０はインバータである。

【００６１】ここに、接続スイッチ素子４７は、その一
方の端子４７Ａを入力端子４４に接続され、その他方の
端子４７Ｂを出力端子４５に接続されており、接続スイ
ッチ素子４８は、その一方の端子４８Ａを入力端子４４
に接続され、その他方の端子４８Ｂを出力端子４６に接
続されている。また、インバータ４９は、その入力端子
を接続スイッチ素子４７の端子４７Ｂに接続されると共
に、その出力端子を出力端子４６に接続され、また、電
源的には、電源電圧Ｖ_CC以上の所望の電圧Ｖ_IHが供給さ
れる電圧線５１と零（接地）電圧Ｖ_SS以下の所望の電圧
Ｖ_INが供給される電圧線５２との間に接続されている。

【００６２】また、インバータ５０は、その入力端子を
接続スイッチ素子４８の端子４８Ｂに接続されると共
に、その出力端子を出力端子４５に接続され、また、電
源的には、電圧線５１と電圧線５２との間に接続されて
いる。入力信号ｉｎのＨレベルを電源電圧Ｖ_CC、Ｌレベ
ルを零（接地）電圧Ｖ_SSとすれば、Ｖ_IH≧Ｖ_CC、Ｖ_IN≦
Ｖ_SSであるから、本発明のレベル変換回路は、例えば、
表２に真理値表を示すように動作する。

【００６３】

【表２】

【００６４】したがって、電圧Ｖ_IH，Ｖ_INの電圧値をＶ
_IH≧Ｖ_CC、Ｖ_IN≦Ｖ_SSの範囲で所望の値にし、接続スイ
ッチ素子４７，４８のオン（ＯＮ）、オフ（ＯＦＦ）を
制御することにより、Ｖ_IH≧Ｖ_CC、Ｖ_IN≦Ｖ_SSの範囲で
所望の電圧の信号に変換することができ、また、レベル
変換をしないモードにもすることができる。また、特
に、スイッチ素子４７，４８を共にＯＦＦとすることに
より、現在の状態をラッチすることもできる。なお、接
続スイッチ素子４７，４８を共にＯＦＦとし、現在の状
態をラッチし、その後、電圧Ｖ_IH，Ｖ_INを変化させ、所
望の電圧を出力するように制御することもできる。

【００６５】ここに、本発明のレベル変換回路は、２個
の接続スイッチ素子４７，４８と、２個のインバータ４
９，５０とで構成することができるので、これを、例え
ば、レベル変換回路を必要とするフラッシュ・メモリに
使用する場合には、チップ面積の縮小化を図ることがで
きる。以下、図１２〜図２０を参照して、第４実施例の
レベル変換回路の具体的構成と動作について順に説明す
る。

【００６６】図１２は第４実施例のレベル変換回路の構
成を示す図であり、６１は入力信号ｉｎが入力される入
力端子、Ｔ_p１５は接続スイッチ素子をなすｐＭＯＳト
ランジスタ、６２はｐＭＯＳトランジスタＴ_p１５のＯ
Ｎ，ＯＦＦを制御する制御信号ＬＰが入力される制御信
号入力端子である。また、Ｔ_n１５は接続スイッチ素子
をなすｎＭＯＳトランジスタ、６３はｎＭＯＳトランジ
スタＴ_n１５のＯＮ，ＯＦＦを制御する制御信号ＬＮが
入力される制御信号入力端子である。

【００６７】また、５８，５９はインバータであり、Ｔ
_p１６，Ｔ_p１７はｐＭＯＳトランジスタ、Ｔ_n１６，
Ｔ_n１７はｎＭＯＳトランジスタである。なお、インバ
ータ５８の入力端とインバータ５９の出力端は接続され
ており、インバータ５８の出力端とインバータ５９の入
力端も接続されている。また、６４は電圧Ｖ_IHとして正
電位Ｖ_CC又は高電位Ｖ_PPが供給されるＶ₁電圧線、６５
は電圧Ｖ_INとして零電位Ｖ_SS又は負電圧Ｖ_BBが供給され
るＶ₂電圧線、６６は出力信号Ｓ₁が出力される出力端
子、６７は出力信号Ｓ₂が出力される出力端子である。

【００６８】なお、図示は省略するが、ｐＭＯＳトラン
ジスタＴ_p１５，Ｔ_p１６，Ｔ_p１７は、その基板（ウ
エル）に電圧Ｖ_IHが印加され、ｎＭＯＳトランジスタＴ
_n１５，Ｔ_n１６，Ｔ_n１７は、その基板（ウエル）に
電圧Ｖ_INが印加される。次に図１２の回路の動作を説明
する。表３は、このレベル変換回路の動作を示す真理値
表であり、図１３〜図２０は、このレベル変換回路の動
作を示す回路図である。

【００６９】

【表３】

【００７０】即ち、このレベル変換回路は、モードとし
て、無変換モード、反転モード、高電圧変換モード、負
電圧変換モード及びラッチモードを有している。まず、
無変換モードの場合、図１３に示すように、電位Ｖ_IH＝
Ｖ_CC、電位Ｖ_IN＝Ｖ_SS、制御信号ＬＰ＝Ｖ_CC、制御信号
ＬＮ＝Ｖ_CCで、ｐＭＯＳトランジスタＴ_p１５＝ＯＦ
Ｆ、ｎＭＯＳトランジスタＴ_n１５＝ＯＮとされる。

【００７１】ここに、入力信号ｉｎ＝「Ｌ」の場合、ｐ
ＭＯＳトランジスタＴ_p１７＝ＯＮ、ｎＭＯＳトランジ
スタＴ_n１７＝ＯＦＦ、ｐＭＯＳトランジスタＴ_p１６
＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n１６＝ＯＮで、出
力信号Ｓ₁＝Ｖ_CC、出力信号Ｓ₂＝Ｖ_SSとなる。これに
対して、入力信号ｉｎ＝「Ｈ」の場合、図１４に示すよ
うに、ｐＭＯＳトランジスタＴ_p１７＝ＯＦＦ、ｎＭＯ
ＳトランジスタＴ_n１７＝ＯＮ、ｐＭＯＳトランジスタ
Ｔ_p１６＝ＯＮ、ｎＭＯＳトランジスタＴ_n１６＝ＯＦ
Ｆで、出力信号Ｓ₁＝Ｖ_SS、出力信号Ｓ₂＝Ｖ_CCとな
る。

【００７２】また、反転モードの場合には、図１５に示
すように、電位Ｖ_IH＝Ｖ_CC、電位Ｖ _IN＝Ｖ_SS、制御信号
ＬＰ＝Ｖ_SS、制御信号ＬＮ＝Ｖ_SSで、ｐＭＯＳトランジ
スタＴ_p１５＝ＯＮ、ｎＭＯＳトランジスタＴ_n１５＝
ＯＦＦとされる。ここに、入力信号ｉｎ＝「Ｌ」の場
合、ｐＭＯＳトランジスタＴ_p１６＝ＯＮ、ｎＭＯＳト
ランジスタＴ_n１６＝ＯＦＦ、ｐＭＯＳトランジスタＴ
_p１７＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n１７＝ＯＮ
で、出力信号Ｓ₁＝Ｖ_SS、出力信号Ｓ₂＝Ｖ_CCとなる。

【００７３】これに対して、入力信号ｉｎ＝「Ｈ」の場
合、図１６に示すように、ｐＭＯＳトランジスタＴ_p１
６＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n１６＝ＯＮ、ｐ
ＭＯＳトランジスタＴ_p１７＝ＯＮ、ｎＭＯＳトランジ
スタＴ_n１７＝ＯＦＦで、出力信号Ｓ₁＝Ｖ_CC、出力信
号Ｓ₂＝Ｖ_SSとなる。また、高電圧変換モードの場合に
は、図１７に示すように、電位Ｖ_IH＝Ｖ_PP、電位Ｖ_IN＝
Ｖ_SS、制御信号ＬＰ＝Ｖ_PP、制御信号ＬＮ＝Ｖ_CCで、ｐ
ＭＯＳトランジスタＴ_p１５＝ＯＦＦ、ｎＭＯＳトラン
ジスタＴ_n１５＝ＯＮとされる。

【００７４】ここに、入力信号ｉｎ＝「Ｌ」の場合、ｐ
ＭＯＳトランジスタＴ_p１７＝ＯＮ、ｎＭＯＳトランジ
スタＴ_n１７＝ＯＦＦ、ｐＭＯＳトランジスタＴ_p１６
＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n１６＝ＯＮで、出
力信号Ｓ₁＝Ｖ_PP、出力信号Ｓ₂＝Ｖ_SSとなる。この場
合、制御信号ＬＰ＝Ｖ_PPとされているので、ｐＭＯＳト
ランジスタＴ_p１５はＯＮとはならず、インバータ５９
の出力端側から入力端子５３側へ電流が逆流することを
阻止することができる。

【００７５】これに対して、入力信号ｉｎ＝「Ｈ」の場
合、図１８に示すように、ｐＭＯＳトランジスタＴ_p１
７＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n１７＝ＯＮ、ｐ
ＭＯＳトランジスタＴ_p１６＝ＯＮ、ｎＭＯＳトランジ
スタＴ_n１６＝ＯＦＦで、出力信号Ｓ₁＝Ｖ_SS、出力信
号Ｓ₂＝Ｖ_PPとなる。なお、この場合、制御信号ＬＮ＝
Ｖ_CCとされているので、出力信号Ｓ₂の電位Ｖ_PPが入力
端子５３に加わることはない。

【００７６】また、負電圧変換モードの場合には、図１
９に示すように、電位Ｖ_IH＝Ｖ_CC、電位Ｖ_IN＝Ｖ_BB、制
御信号ＬＰ＝Ｖ_SS、制御信号ＬＮ＝Ｖ_BBで、ｐＭＯＳト
ランジスタＴ_p１５＝ＯＮ、ｎＭＯＳトランジスタＴ_n
１５＝ＯＦＦとされる。ここに、入力信号ｉｎ＝「Ｌ」
の場合、ｐＭＯＳトランジスタＴ_p１６＝ＯＮ、ｎＭＯ
ＳトランジスタＴ_n１６＝ＯＦＦ、ｐＭＯＳトランジス
タＴ_p１７＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n１７＝
ＯＮで、出力信号Ｓ₁＝Ｖ_BB、出力信号Ｓ₂＝Ｖ_CCとな
る。

【００７７】これに対して、入力信号ｉｎ＝「Ｈ」の場
合、図２０に示すように、ｐＭＯＳトランジスタＴ_p１
６＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n１６＝ＯＮ、ｐ
ＭＯＳトランジスタＴ_p１７＝ＯＮ、ｎＭＯＳトランジ
スタＴ_n１７＝ＯＦＦで、出力信号Ｓ₁＝Ｖ_CC、出力信
号Ｓ₂＝Ｖ_BBとなる。この場合、制御信号ＬＮ＝Ｖ_BBと
されているので、ｎＭＯＳトランジスタ５６はＯＮとは
ならず、入力端子５３側から出力端子６７側へ電流が逆
流することを阻止することができると共に、制御信号Ｌ
Ｐ＝Ｖ_SSとされているので、入力端子５３と出力端子６
７間の電位差により電流が逆流することを阻止すること
ができる。

【００７８】また、電位Ｖ_IH＝Ｖ_CC又はＶ_PP、電位Ｖ_IN
＝Ｖ_SS又はＶ_BB、制御信号ＬＰ＝Ｖ _IH、制御信号ＬＮ＝
Ｖ_INとする場合には、ｐＭＯＳトランジスタＴ_p１５＝
ＯＦＦ、ｎＭＯＳトランジスタＴ_n１５＝ＯＦＦとし
て、現時点の状態をラッチすることができる。なお、ｐ
ＭＯＳトランジスタＴ_p１５＝ＯＦＦ、ｎＭＯＳトラン
ジスタＴ_n１５＝ＯＦＦとして、現時点の状態をラッチ
した後、電圧Ｖ₁又は電圧Ｖ₂を変化させて出力信号Ｓ
₁又は出力信号Ｓ₂の電圧を変化させることもできる。

【００７９】このように図１２に示すレベル変換回路
は、３個のｐＭＯＳトランジスタＴ_p１５，Ｔ_p１６，
Ｔ_p１７と３個のｎＭＯＳトランジスタＴ_n１５，Ｔ_n
１６，Ｔ_n１７とで構成することができ、必要とするト
ランジスタの数が少ないので、これを、例えば、レベル
変換回路を必要とするフラッシュ・メモリに使用する場
合には、チップ面積の縮小化を図ることができる。

【００８０】第４実施例のレベル変換回路は論理反転機
能も有しており、そのままフラッシュメモリのロウデコ
ーダの駆動部として使用できる。図４の駆動部５として
図１２のレベル変換回路を使用する場合には、電源入力
端子Ｖ_IHとＶ_INには高電圧供給部１３と負電圧供給部１
４から直接電源電圧が供給され、駆動部電源切換回路１
１は必要なくなる。

【００８１】図２１は第４実施例のレベル変換回路をフ
ラッシュメモリのロウデコーダに適用した時の構成を示
している。なお、図１２に対応する部分には同一符号を
付している。図中、６８はロウアドレスバッファ（図示
せず）から供給される内部ロウアドレス信号をデコード
するＮＡＮＤ回路、６９はＮＡＮＤ回路６８の出力をレ
ベル変換するレベル変換回路、７０はフラッシュ・メモ
リ・セル・トランジスタ、ＷＬはワード線、ＢＬはビッ
ト線である。この例では、レベル変換回路６９の出力端
子６６にワード線ＷＬが接続されている。

【００８２】表４は、このロウデコーダの動作を示す真
理値表であり、図２２〜図２７は、このロウデコーダの
動作を示す回路図である。

【００８３】

【表４】

【００８４】即ち、このロウデコーダにおいては、読出
し時、図２２に示すように、電圧Ｖ _IH＝Ｖ_CC、電圧Ｖ_IN
＝Ｖ_SS、制御信号ＬＰ＝Ｖ_CC、制御信号ＬＮ＝Ｖ_CCとさ
れ、ｐＭＯＳトランジスタＴ_p１５＝ＯＦＦ、ｎＭＯＳ
トランジスタＴ_n１５＝ＯＮとされる。ここに、このロ
ウデコーダが選択されると、ＮＡＮＤ回路６８の出力＝
「Ｌ」で、ｐＭＯＳトランジスタＴ_p１７＝ＯＮ、ｎＭ
ＯＳトランジスタＴ_n１７＝ＯＦＦ、ｐＭＯＳトランジ
スタＴ_p１６＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n１６
＝ＯＮとなり、出力端子６６の電位＝Ｖ_CCとされ、これ
がワード線ＷＬに供給される。

【００８５】これに対して、このロウデコーダが非選択
とされる場合には、図２３に示すように、ＮＡＮＤ回路
６８の出力＝「Ｈ」で、ｐＭＯＳトランジスタＴ_p１７
＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n１７＝ＯＮ、ｐＭ
ＯＳトランジスタＴ_p１６＝ＯＮ、ｎＭＯＳトランジス
タＴ_n１６＝ＯＦＦとなり、出力端子６６の電位＝Ｖ _SS
とされ、これがワード線ＷＬに供給される。

【００８６】また、書込み時には、図２４に示すよう
に、電位Ｖ_IH＝Ｖ_PP、電位Ｖ_IN＝Ｖ_SS、制御信号ＬＰ＝
Ｖ_PP、制御信号ＬＮ＝Ｖ_CCとされ、ｐＭＯＳトランジス
タＴ_p１５＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n１５＝
ＯＮとされる。ここに、このロウデコーダが選択される
と、ＮＡＮＤ回路６８の出力＝「Ｌ」で、ｐＭＯＳトラ
ンジスタＴ_p１７＝ＯＮ、ｎＭＯＳトランジスタＴ_n１
７＝ＯＦＦ、ｐＭＯＳトランジスタＴ_p１６＝ＯＦＦ、
ｎＭＯＳトランジスタＴ_n１６＝ＯＮとなり、出力端子
６６の電位＝Ｖ_PPとされ、これがワード線ＷＬに供給さ
れる。

【００８７】この場合、制御信号ＬＰ＝Ｖ_PPとされてい
るので、ｐＭＯＳトランジスタＴ_p１５はＯＮとはなら
ず、インバータ５９の出力端側からＮＡＮＤ回路６８側
へ電流が逆流することを阻止することができる。これに
対して、このロウデコーダが非選択とされる場合には、
図２５に示すように、ＮＡＮＤ回路６８の出力＝「Ｈ」
で、ｐＭＯＳトランジスタＴ_p１７＝ＯＦＦ、ｎＭＯＳ
トランジスタＴ_n１７＝ＯＮ、ｐＭＯＳトランジスタＴ
_p１６＝ＯＮ、ｎＭＯＳトランジスタＴ_n１６＝ＯＦＦ
で、出力端子６６の電位＝Ｖ_SSとされ、これがワード線
ＷＬに供給される。

【００８８】また、消去時には、図２７に示すように、
電圧Ｖ_IH＝Ｖ_CC、電圧Ｖ_IN＝Ｖ_BB、制御信号ＬＰ＝
Ｖ_SS、制御信号ＬＮ＝Ｖ_BBとされ、ｐＭＯＳトランジス
タＴ_p１５＝ＯＮ、ｎＭＯＳトランジスタＴ_n１５＝Ｏ
ＦＦとされる。ここに、このロウデコーダが選択される
と、ＮＡＮＤ回路６８の出力＝「Ｌ」で、ｐＭＯＳトラ
ンジスタＴ_p１６＝ＯＮ、ｎＭＯＳトランジスタＴ_n１
６＝ＯＦＦ、ｐＭＯＳトランジスタＴ_p１７＝ＯＦＦ、
ｎＭＯＳトランジスタＴ_n１７＝ＯＮとなり、出力端子
６６の電位＝Ｖ_BBとされ、これがワード線ＷＬに供給さ
れる。

【００８９】これに対して、このロウデコーダが非選択
とされる場合には、図２７に示すように、ＮＡＮＤ回路
６８の出力＝「Ｈ」で、ｐＭＯＳトランジスタＴ_p１６
＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n１６＝ＯＮ、ｐＭ
ＯＳトランジスタＴ_p１７＝ＯＮ、ｎＭＯＳトランジス
タＴ_n１７＝ＯＦＦとなり、出力端子６６の電圧＝Ｖ _CC
とされ、これがワード線ＷＬに供給される。

【００９０】このように、このロウデコーダによれば、
ワード線ＷＬに対して、必要に応じて、正電圧Ｖ_CC、零
（接地）電圧Ｖ_SS、高電圧Ｖ_PP又は負電圧Ｖ_BBを供給す
ることができる。なお、電位Ｖ_IH＝Ｖ_CC又はＶ_PP、電位
Ｖ_IN＝Ｖ_SS又はＶ_BB、制御信号ＬＰ＝Ｖ _IH、制御信号Ｌ
Ｎ＝Ｖ_INとする場合には、ｐＭＯＳトランジスタＴ_p１
５＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n１５＝ＯＦＦと
して、現時点の状態をラッチすることができる。

【００９１】また、ｐＭＯＳトランジスタＴ_p１５＝Ｏ
ＦＦ、ｎＭＯＳトランジスタＴ_n１５＝ＯＦＦとして、
現時点の状態をラッチした後、電位Ｖ_IH又は電位Ｖ_INを
変化させることにより、ワード線ＷＬに供給する電圧を
変化させることもできる。以上のように、図１２のレベ
ル変換回路をフラッシュメモリのロウデコーダに使用す
れば、ロウデコーダのレベル変換回路６９は、３個のｐ
ＭＯＳトランジスタＴ_p１５，Ｔ_p１６，Ｔ_p１７と、
３個のｎＭＯＳトランジスタＴ_n１５，Ｔ _n１６，Ｔ_n
１７とで構成されているので、ロウデコーダの占有面積
を小さくし、チップ面積の縮小化を図ることができる。

【００９２】以上のように、図１２に示した第４実施例
のレベル変換回路はそのままロウデコーダの駆動部に使
用でき、第２インバータ回路の出力がワード線を駆動す
る。しかしワード線は負荷が大きいためインバータ回路
の出力で直接ワード線を駆動するのではなく、更にワー
ド線駆動用のドライバ回路を設けたのが、第５及び第６
実施例である。

【００９３】図２８は第５実施例のフラッシュ・メモリ
の要部を示す回路図であり、ロウデコーダの１個を示し
ている。なお、図１２、図２１に対応する部分には同一
符号を付している。図中、７１はＮＡＮＤ回路６８の出
力をレベル変換するレベル変換回路であり、このレベル
変換回路７１は、図１２に示すレベル変換回路の一実施
例を利用して構成されている。

【００９４】また、Ｔ_p１８はｐＭＯＳトランジスタ、
Ｔ_n１８はｎＭＯＳトランジスタであり、これらｐＭＯ
ＳトランジスタＴ_p１８とｎＭＯＳトランジスタＴ_n１
８とで、ワード線ドライバをなすインバータ７２が構成
されている。ここに、ｐＭＯＳトランジスタＴ_p１８の
ソースはＶ_IH電圧線６４に接続され、ｎＭＯＳトランジ
スタＴ_n１８のソースはＶ_IN電圧線６５に接続され、ｐ
ＭＯＳトランジスタＴ_p１８のゲートとｎＭＯＳトラン
ジスタＴ_n１８のゲートとの接続点７３はレベル変換回
路７１の出力端子６７に接続され、ｐＭＯＳトランジス
タＴ_p１８のドレインとｎＭＯＳトランジスタＴ_n１８
のドレインとの接続点７４がワード線ＷＬに接続されて
いる。このようにワード線ドライバをなすインバータ７
２には第１インバータ回路の出力が入力される。

【００９５】このロウデコーダの動作を示す真理値表は
表４に示す場合と同様になり、このロウデコーダにおい
ても、ワード線ＷＬに対して、必要に応じて、正電圧Ｖ
_CC、零電圧Ｖ_SS、高電圧Ｖ_PP又は負電圧Ｖ_BBを供給する
ことができ、また、ラッチ動作を行うこともできる。第
５実施例によるフラッシュ・メモリによれば、レベル変
換回路７１は、３個のｐＭＯＳトランジスタＴ_p１５，
Ｔ_p１６，Ｔ_p１７と、３個のｎＭＯＳトランジスタＴ
_n１５，Ｔ_n１６，Ｔ_n１７で構成されているので、ワ
ード線ドライバを設けてなるフラッシュ・メモリにおい
て、ロウデコーダの占有面積を小さくし、チップ面積の
縮小化を図ることができる。

【００９６】図２９は第６実施例のフラッシュ・メモリ
の要部を示す回路図であり、ロウデコーダの１個を示し
ている。なお、図１２、図２１に対応する部分には同一
符号を付している。図中、７５はＮＡＮＤ回路６８の出
力をレベル変換するレベル変換回路であり、このレベル
変換回路７５も、図１２に示す本発明によるレベル変換
回路の一実施例を利用して構成されている。

【００９７】また、Ｔ_n１９，Ｔ_n２０はｎＭＯＳトラ
ンジスタであり、これらｎＭＯＳトランジスタＴ_n１
９，Ｔ_n２０でワード線ドライブ回路をなすプッシュプ
ル回路７６が構成されている。この例では、ｎＭＯＳト
ランジスタＴ_n１９のドレインはＶ_IH電圧線６４に接続
され、ｎＭＯＳトランジスタＴ_n２０のソースはＶ_IN電
圧線６５に接続され、ｎＭＯＳトランジスタＴ_n１９の
ゲートは、レベル変換回路７５の出力端子６６に接続さ
れ、ｎＭＯＳトランジスタＴ_n２０のゲートはレベル変
換回路７５の出力端子６７に接続され、ｎＭＯＳトラン
ジスタＴ_n１９のソースとｎＭＯＳトランジスタＴ_n２
０のドレインとの接続点７７がワード線ＷＬに接続され
ている。

【００９８】このロウデコーダの動作を示す真理値表は
表３と同様になり、このロウデコーダにおいても、ワー
ド線ＷＬに対して、必要に応じて、電源電圧Ｖ_CC、零
（接地）電圧Ｖ_SS、高電圧Ｖ_PP又は負電圧Ｖ_BBを供給す
ることができ、また、ラッチ動作を行うこともできる。
第６実施例のフラッシュ・メモリによれば、レベル変換
回路７５は、３個のｐＭＯＳトランジスタＴ_p１５，Ｔ
_p１６，Ｔ_p１７と、３個のｎＭＯＳトランジスタＴ_n
１５，Ｔ_n１６，Ｔ_n１７で構成されているので、ワー
ド線ドライバを設けてなるフラッシュ・メモリにおい
て、ロウデコーダの占有面積を小さくし、チップ面積の
縮小化を図ることができる。

【００９９】次に図１２のレベル変換回路をフラッシュ
メモリのロウデコーダに使用した他の例を第７実施例に
示す。図３０は第７実施例のフラッシュ・メモリの要部
を示す回路図であり、ロウデコーダの１個を示してい
る。なお、図１２、図２１に対応する部分には同一符号
を付している。

【０１００】この第７実施例においては、ロウデコーダ
は、メインロウデコーダ７８とサブロウデコーダ７９と
を設けて構成されている。なお、ＷＬ₀〜ＷＬ₃はワー
ド線である。メインロウデコーダ７８において、８０は
ＮＡＮＤ回路６８の出力をレベル変換するレベル変換回
路であり、このレベル変換回路８０は、図１２に示す本
発明によるレベル変換回路の一実施例を利用して構成さ
れている。

【０１０１】また、サブロウデコーダ７９において、８
１₀〜８１₃はワード線ドライブ回路であり、８２₀〜
８２₃は正電圧Ｖ_CC、高電圧Ｖ_PP又は零電圧Ｖ_SSを供給
するＶ₃電圧線、８３₀〜８３₃は零電圧Ｖ_SS、負電圧
Ｖ_BB又は電源電圧Ｖ_CCを供給するＶ₄電圧線、Ｔ_p２０
₀〜Ｔ_p２０₃、Ｔ_p２１₀〜Ｔ_p２１₃はｐＭＯＳト
ランジスタ、Ｔ_n２０₀〜Ｔ_n２０₃、Ｔ_n２１₀〜Ｔ
_n２１₃はｎＭＯＳトランジスタである。

【０１０２】ここに、レベル変換回路８０の出力端子６
６は、ｐＭＯＳトランジスタＴ_p２１₀〜Ｔ_p２１₃及
びｎＭＯＳトランジスタＴ_n２１₀〜Ｔ_n２１₃のゲー
トに接続されており、レベル変換回路８０の出力端子６
７は、ｐＭＯＳトランジスタＴ_p２０₀〜Ｔ_p２０₃及
びｎＭＯＳトランジスタＴ_n２０₀〜Ｔ_n２０₃のゲー
トに接続されている。

【０１０３】なお、この例では、読出し時、Ｖ₃電圧線
８２₀〜８２₃のうち、いずれかのＶ₃電圧線＝Ｖ_CC、
その他のＶ₃電圧線＝Ｖ_SS、Ｖ₄電圧線８３₀〜８３₃
＝Ｖ _SSとされる。また、書込み時には、Ｖ₃電圧線８２
₀〜８２₃のうち、いずれかのＶ₃電圧線＝Ｖ_PP、その
他のＶ₃電圧線＝Ｖ_SS、Ｖ₄電圧線８３₀〜８３₃＝Ｖ
_SSとされる。

【０１０４】また、消去時には、Ｖ₃電圧線８２₀〜８
２₃＝Ｖ_CC、Ｖ₄電圧線８３₀〜８３₃のうち、いずれ
かのＶ₄電圧線＝Ｖ_BB、その他のＶ₄電圧線＝Ｖ_CCとさ
れる。表５は、レベル変換回路８０の動作を示す真理値
表、図３１〜図３６は、このロウデコーダの動作を示す
回路図である。

【０１０５】

【表５】

【０１０６】即ち、このロウデコーダにおいては、読出
し時には、図３１に示すように、電位Ｖ_IH＝Ｖ_CC、電位
Ｖ_IN＝Ｖ_SS、制御信号ＬＰ＝Ｖ_CC、制御信号ＬＮ＝Ｖ_CC
で、ｐＭＯＳトランジスタＴ_p１５＝ＯＦＦ、ｎＭＯＳ
トランジスタＴ_n１５＝ＯＮとされる。ここに、このロ
ウデコーダが選択されると、ＮＡＮＤ回路６８の出力＝
「Ｌ」で、ｐＭＯＳトランジスタＴ_p１７＝ＯＮ、ｎＭ
ＯＳトランジスタＴ_n１７＝ＯＦＦ、ｐＭＯＳトランジ
スタＴ_p１６＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n１６
＝ＯＮとなり、出力端子６６の電位＝Ｖ_CC、出力端子６
７の電位＝Ｖ_SSとなる。

【０１０７】この結果、ｎＭＯＳトランジスタＴ_n２１
₀〜Ｔ_n２１₃＝ＯＮ、ｐＭＯＳトランジスタＴ_p２１
₀〜Ｔ_p２１₃＝ＯＦＦ、ｐＭＯＳトランジスタＴ_p２
０₀〜Ｔ_p２０₃＝ＯＮ、ｎＭＯＳトランジスタＴ_n２
０₀〜Ｔ_n２０₃＝ＯＦＦとなる。ここに例えば、ワー
ド線ＷＬ₀が選択される場合には、Ｖ₃電圧線８２₀＝
Ｖ _CC、Ｖ₃電圧線８２₁〜８２₃＝Ｖ_SS、Ｖ₄電圧線８
３₀〜８３₃＝Ｖ_SSとされる。この結果、ワード線ＷＬ
₀＝Ｖ_CC、ワード線ＷＬ₁〜ＷＬ₃＝Ｖ_SSとされる。

【０１０８】これに対して、このロウデコーダが非選択
とされる場合には、図３２に示すように、ＮＡＮＤ回路
６８の出力＝「Ｈ」で、ｐＭＯＳトランジスタＴ_p１７
＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n１７＝ＯＮ、ｐＭ
ＯＳトランジスタＴ_p１６＝ＯＮ、ｎＭＯＳトランジス
タＴ_n１６＝ＯＦＦとなり、出力端子６６＝Ｖ_SS、出力
端子６７＝Ｖ_CCとなる。

【０１０９】この結果、ｎＭＯＳトランジスタＴ_n２１
₀〜Ｔ_n２１₃＝ＯＦＦ、ｐＭＯＳトランジスタＴ_p２
１₀〜Ｔ_p２１₃＝ＯＮ、ｐＭＯＳトランジスタＴ_p２
０₀〜Ｔ_p２０₃＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n
２０₀〜Ｔ_n２０₃＝ＯＮとなる。そこで、例えば、Ｖ
₃電圧線８２₀＝Ｖ_CC、Ｖ₃電圧線８２₁〜８２₃＝Ｖ
_SS、Ｖ₄電圧線８３₀〜８３₃＝Ｖ_SSとされるような場
合であっても、ワード線ＷＬ₀〜ＷＬ₃＝Ｖ_SSとされ
る。

【０１１０】また、書込み時には、図３３に示すよう
に、電位Ｖ_IH＝Ｖ_PP、電位Ｖ_IN＝Ｖ_SS、制御信号ＬＰ＝
Ｖ_PP、制御信号ＬＮ＝Ｖ_CCで、ｐＭＯＳトランジスタＴ
_p１５＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n１５＝ＯＮ
とされる。ここに、このロウデコーダが選択されると、
ＮＡＮＤ回路６８の出力＝「Ｌ」で、ｐＭＯＳトランジ
スタＴ_p１７＝ＯＮ、ｎＭＯＳトランジスタＴ_n１７＝
ＯＦＦ、ｐＭＯＳトランジスタＴ_p１６＝ＯＦＦ、ｎＭ
ＯＳトランジスタＴ_n１６＝ＯＮとなり、出力端子６６
の電圧＝Ｖ_PP、出力端子６７の電圧＝Ｖ_SSとなる。

【０１１１】この結果、ｎＭＯＳトランジスタＴ_n２１
₀〜Ｔ_n２１₃＝ＯＮ、ｐＭＯＳトランジスタＴ_p２１
₀〜Ｔ_p２１₃＝ＯＦＦ、ｐＭＯＳトランジスタＴ_p２
０₀〜Ｔ_p２０₃＝ＯＮ、ｎＭＯＳトランジスタＴ_n２
０₀〜Ｔ_n２０₃＝ＯＦＦとなる。ここに例えば、ワー
ド線ＷＬ₀が選択される場合には、Ｖ₃電圧線８２₀＝
Ｖ _PP、Ｖ₃電圧線８２₁〜８２₃＝Ｖ_SS、Ｖ₄電圧線８
３₀〜８３₃＝Ｖ_SSとされる。この結果、ワード線ＷＬ
₀＝Ｖ_PP、ワード線ＷＬ₁〜ＷＬ₃＝Ｖ_SSとされる。

【０１１２】これに対して、このロウデコーダが非選択
とされる場合には、図３４に示すように、ＮＡＮＤ回路
６８の出力＝「Ｈ」で、ｐＭＯＳトランジスタＴ_p１７
＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n１７＝ＯＮ、ｐＭ
ＯＳトランジスタＴ_p１６＝ＯＮ、ｎＭＯＳトランジス
タＴ_n１６＝ＯＦＦとなり、出力端子６６＝Ｖ_SS、出力
端子６７＝Ｖ_PPとなる。

【０１１３】この結果、ｎＭＯＳトランジスタＴ_n２１
₀〜Ｔ_n２１₃＝ＯＦＦ、ｐＭＯＳトランジスタＴ_p２
１₀〜Ｔ_p２１₃＝ＯＮ、ｐＭＯＳトランジスタＴ_p２
０₀〜Ｔ_p２０₃＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n
２０₀〜Ｔ_n２０₃＝ＯＮとなる。そこで、例えば、Ｖ
₃電圧線８２₀＝Ｖ_PP、Ｖ₃電圧線８２₁〜８２₃＝Ｖ
_SS、Ｖ₄電圧線８３₀〜８３₃＝Ｖ_SSとされるような場
合であっても、ワード線ＷＬ₀〜ＷＬ₃＝Ｖ_SSとされ
る。

【０１１４】また、消去時には、図３５に示すように、
電位Ｖ_IH＝Ｖ_CC、電位Ｖ_IN＝Ｖ_BB、制御信号ＬＰ＝
Ｖ_SS、制御信号ＬＮ＝Ｖ_BBで、ｐＭＯＳトランジスタＴ
_p１５＝ＯＮ、ｎＭＯＳトランジスタＴ_n１５＝ＯＦＦ
とされる。ここに、このロウデコーダが選択されると、
ＮＡＮＤ回路６８の出力＝「Ｌ」で、ｐＭＯＳトランジ
スタＴ_p１６＝ＯＮ、ｎＭＯＳトランジスタＴ_n１６＝
ＯＦＦ、ｐＭＯＳトランジスタＴ_p１７＝ＯＦＦ、ｎＭ
ＯＳトランジスタＴ_n１７＝ＯＮとなり、出力端子６６
の電位＝Ｖ_BB、出力端子６７の電位＝Ｖ_CCとなる。

【０１１５】この結果、ｎＭＯＳトランジスタＴ_n２１
₀〜Ｔ_n２１₃＝ＯＦＦ、ｐＭＯＳトランジスタＴ_p２
１₀〜Ｔ_p２１₃＝ＯＮ、ｐＭＯＳトランジスタＴ_p２
０₀〜Ｔ_p２０₃＝ＯＦＦ、ｎＭＯＳトランジスタＴ_n
２０₀〜Ｔ_n２０₃＝ＯＮとされる。ここに例えば、ワ
ード線ＷＬ₀が選択される場合には、Ｖ₃電圧線８２₀
〜８２₃＝Ｖ_CC、Ｖ₄電圧線８３₀＝Ｖ_BB、Ｖ₄電圧線
８３₁〜８３₃＝Ｖ_CCとされ、ワード線ＷＬ₀＝Ｖ_BB、
ワード線ＷＬ₁〜ＷＬ₃＝Ｖ_CCとされる。

【０１１６】これに対して、このロウデコーダが非選択
とされる場合には、図３６に示すように、ＮＡＮＤ回路
６８の出力＝「Ｈ」で、ｐＭＯＳトランジスタＴ_p１７
＝ＯＮ、ｎＭＯＳトランジスタＴ_n１７＝ＯＦＦ、ｐＭ
ＯＳトランジスタＴ_p１６＝ＯＦＦ、ｎＭＯＳトランジ
スタＴ_n１６＝ＯＮとなり、出力端子６６＝Ｖ_CC、出力
端子６７＝Ｖ_BBとなる。

【０１１７】この結果、ｎＭＯＳトランジスタＴ_n２１
₀〜Ｔ_n２１₃＝ＯＮ、ｐＭＯＳトランジスタＴ_p２１
₀〜Ｔ_p２１₃＝ＯＦＦ、ｐＭＯＳトランジスタＴ_p２
０₀〜Ｔ_p２０₃＝ＯＮ、ｎＭＯＳトランジスタＴ_n２
０₀〜Ｔ_n２０₃＝ＯＦＦとされる。そこで、例えば、
Ｖ₃電圧線８２₀〜８２₃＝Ｖ_CC、Ｖ₄電圧線８３₀＝
Ｖ_BB、Ｖ₄電圧線８３₁〜８３₃＝Ｖ_CCとされるような
場合であっても、ワード線ＷＬ₀〜ＷＬ₃＝Ｖ_CCとされ
る。

【０１１８】このロウデコーダにおいても、ワード線Ｗ
Ｌ₀〜ＷＬ₃に対して、必要に応じて、正電圧Ｖ_CC、接
地電圧Ｖ_SS、高電圧Ｖ_PP又は負電圧Ｖ_BBを供給すること
ができる。なお、電位Ｖ_IH＝Ｖ_CC又はＶ_PP、電位Ｖ_IN＝
Ｖ_SS又はＶ_BB、制御信号ＬＰ＝Ｖ _IH、制御信号ＬＮ＝Ｖ
_INとする場合には、ｐＭＯＳトランジスタＴ_p１５＝Ｏ
ＦＦ、ｎＭＯＳトランジスタＴ_n１５＝ＯＦＦとして、
現時点の状態をラッチすることができる。

【０１１９】また、ｐＭＯＳトランジスタＴ_p１５＝Ｏ
ＦＦ、ｎＭＯＳトランジスタＴ_n１５＝ＯＦＦとして、
現時点の状態をラッチした後、電位Ｖ_IH又は電位Ｖ_INを
変化させてワード線ＷＬに供給する電圧を変化させるこ
ともできる。また、全ロウデコーダを選択状態にし、全
Ｖ₃電圧線をＶ_CCとする場合には、全ワード線にＶ_CCを
供給し、全セルを読出し状態にすることができ、また、
全ロウデコーダを選択状態にし、全Ｖ₃電圧線をＶ_PPと
する場合には、全ワード線にＶ_PPを供給し、全セルを書
込み状態にすることができ、また、全ロウデコーダを選
択状態にし、全Ｖ₄電圧線をＶ_BBとする場合には、全ワ
ード線にＶ_BBを供給し、全セルを消去状態にすることが
できる。

【０１２０】また、全ロウデコーダを選択状態にし、全
Ｖ₃電圧線をＶ_CCとして全ワード線にＶ_CCを供給した
後、レベル変換回路８４をラッチモードにし、その後、
全Ｖ₃電圧線をＶ_PPとする場合には、全ワード線にＶ_PP
を供給し、全セルを書込み状態にすることができる。ま
た、全ロウデコーダを選択状態にし、全Ｖ₃電圧線をＶ
_CCとして全ワード線にＶ_CCを供給した後、レベル変換回
路８０をラッチモードにし、その後、全Ｖ₄電圧線をＶ
_BBとする場合には、全ワード線にＶ_BBを供給し、全セル
を消去状態にすることができる。

【０１２１】第７実施例フラッシュ・メモリによれば、
メインロウデコーダ７８のレベル変換回路８０は、３個
のｐＭＯＳトランジスタＴ_p１５，Ｔ_p１６，Ｔ_p１７
と、３個のｎＭＯＳトランジスタＴ_n１５，Ｔ_n１６，
Ｔ_n１７で構成されているので、ロウデコーダをメイン
ロウデコーダとサブロウデコーダを設けて構成されるフ
ラッシュ・メモリにおいて、ロウデコーダの占有面積を
小さくし、チップ面積の縮小化を図ることができる。

【０１２２】次に第７実施例のサブロウデコーダを構成
するトランジスタ数を減少させたフラッシュメモリを第
８実施例に示す。図３７は第８実施例のフラッシュ・メ
モリの要部を示す回路図であり、ロウデコーダの１個を
示している。なお、図１２、図２１、図３０に対応する
部分には同一符号を付している。

【０１２３】図中、８４はサブロウデコーダであり、こ
のサブロウデコーダ８４においては、図３０に示すサブ
ロウデコーダ７９で設けているｎＭＯＳトランジスタＴ
_p２１₀〜Ｔ_p２１₃が削除されており、その他につい
ては、図３０に示すサブロウデコーダ７９と同様に構成
されている。このロウデコーダにおいても、ワード線Ｗ
Ｌ₀〜ＷＬ₃に対して、必要に応じて、電源電圧Ｖ_CC、
零電圧Ｖ_SS、高電圧Ｖ_PP又は負電圧Ｖ_BBを供給すること
ができ、また、ラッチ動作、全セル選択動作について
も、図３０に示すロウデコーダと同様に、これを行うこ
とができる。

【０１２４】本実施例のフラッシュ・メモリによれば、
メインロウデコーダ７８のレベル変換回路８０は３個の
ｐＭＯＳトランジスタＴ_p１５，Ｔ_p１６，Ｔ_p１７
と、３個のｎＭＯＳトランジスタＴ_n１５，Ｔ_n１６，
Ｔ_n１７で構成されており、また、サブロウデコーダ８
４のトランジスタの数は図３０に示すサブロウデコーダ
７９のトランジスタの数よりも少なくされているので、
ロウデコーダをメインロウデコーダとサブロウデコーダ
を設けて構成されるフラッシュ・メモリに関し、図３０
に示す場合よりも、ロウデコーダの占有面積を小さく
し、チップ面積の縮小化を図ることができる。

【０１２５】図３８は第９実施例のフラッシュ・メモリ
の要部を示す回路図であり、ロウデコーダの１個を示し
ている。なお、図１２、図２１、図３０に対応する部分
には同一符号を付している。図中、８５はメインロウデ
コーダ、Ｔ_n２２は転送ゲートをなすｎＭＯＳトランジ
スタ、８６はｎＭＯＳトランジスタからなるキャパシ
タ、８７はインバータである。

【０１２６】また、インバータ８７において、８８はＶ
_CC電源線、Ｔ_p２３はｐＭＯＳトランジスタ、Ｔ_n２３
はｎＭＯＳトランジスタ、８９は読出し時、そのレベル
を「Ｈ」から「Ｌ」に立ち下げられる制御信号ＳＢが入
力される制御信号入力端子である。また、９１はサブロ
ウデコーダであり、このサブロウデコーダ９１では、図
３０に示すサブロウデコーダ７９が設けているｐＭＯＳ
トランジスタＴ_p２０₀〜Ｔ_p２０₃、Ｔ_p２１₀〜Ｔ
_p２１₃が削除されている。その他については、図３０
に示すサブロウデコーダ７９と同様に構成されている。

【０１２７】なお、この例においては、ｎＭＯＳトラン
ジスタＴ_n２２のゲートは、Ｖ_IH電源線６４に接続さ
れ、レベル変換回路８０の出力端子６６は、ｎＭＯＳト
ランジスタＴ_n２２を介してｎＭＯＳトランジスタＴ_n
２１₀〜Ｔ_n２１₃に接続され、インバータ８７の出力
端子９０は、キャパシタ８６を介してｎＭＯＳトランジ
スタＴ_n２１₀〜Ｔ_n２１₃のゲートに接続されてい
る。

【０１２８】このロウデコーダにおいては、読出し時、
レベル変換回路８０からｎＭＯＳトランジスタＴ_n２１
₀〜Ｔ_n２１₃のゲートに対してＶ_CCが供給されるが、
この場合、制御信号ＳＢは「Ｈ」から「Ｌ」に立ち下げ
られるので、インバータ９６の出力端子９０の電位は
「Ｌ」から「Ｈ」に立ち上げられる。この結果、ノード
９３の電位は、キャパシタ８６のカップリング作用によ
りＶ _CC以上、例えば、Ｖ_CC＋Ｖ_thに昇圧され、この昇圧
された電圧がｎＭＯＳトランジスタＴ_n２１₀〜Ｔ_n２
１₃のゲートに供給される。なお、この場合、ｎＭＯＳ
トランジスタＴ_n２２はＯＦＦ状態となるので、ノード
９３側からレベル変換回路８０側に電流が流れるという
ことはない。

【０１２９】したがって、このロウデコーダにおいて
は、読出し時、選択ワード線の電位はＶ_CC−Ｖ_th（ｎＭ
ＯＳトランジスタのしきい電圧）とはならず、Ｖ_CCとす
ることができ、書込時においても同様に、選択ワード線
の電位はＶ_PP−Ｖ_thとはならず、Ｖ_PPとすることができ
る。このロウデコーダは、この点の動作を除き、基本的
には、図３０に示すロウデコーダと同様に動作し、ワー
ド線ＷＬ₀〜ＷＬ₃に対して、必要に応じて、電源電圧
Ｖ_CC、接地電圧Ｖ_SS、高電圧Ｖ_PP又は負電圧Ｖ_BBを供給
することができ、また、ラッチ動作、全セル選択動作に
ついても、図３０に示すロウデコーダと同様に、これを
行うことができる。

【０１３０】第９実施例のフラッシュ・メモリによれ
ば、メインロウデコーダ８５のレベル変換回路８０は、
３個のｐＭＯＳトランジスタＴ_p１５，Ｔ_p１６，Ｔ_p
１７と、３個のｎＭＯＳトランジスタＴ_n１５，Ｔ_n１
６，Ｔ_n１７で構成されているので、ロウデコーダをメ
インロウデコーダとサブロウデコーダを設けて構成され
るフラッシュ・メモリにおいて、ロウデコーダの占有面
積を小さくし、チップ面積の縮小化を図ることができ
る。

【０１３１】以上のように、第４実施例から第９実施例
のレベル変換回路は、２個の接続スイッチ素子と２個の
インバータとで構成することができるので、これを、例
えば、レベル変換回路を必要とするフラッシュ・メモリ
に使用する場合には、チップ面積の縮小化を図ることが
できる。また、このようなレベル変換回路をフラッシュ
メモリのロウデコーダに使用すれば、ロウデコーダの占
有面積を小さくし、チップ面積の縮小化を図ることがで
きる。

【０１３２】しかし図１２に示した第４実施例から第９
実施例で使用されたレベル変換回路は、図７のレベル変
換回路と同様の原因で、貫通電流が大きいという問題と
共にトランジスタのバランス設定が難しいという問題が
ある。第１０及び第１１実施例はこれらの問題を解決し
たレベル変換回路である。図３９は第１０実施例のレベ
ル変換回路を示す図である。図からも明らかなように、
図３９の回路は図１２のレベル変換回路において、第１
インバータを構成するｐチャンネルトランジスタＴ_p１
６とｎチャンネルトランジスタＴ_n１６の間に第１デプ
リーション型トランジスタＴ１８を設け、第２インバー
タを構成するｐチャンネルトランジスタＴ_p１７とｎチ
ャンネルトランジスタＴ_n１７の間に第２デプリーショ
ン型トランジスタＴ１９を設けたものである。そして入
力信号は、ソース同士が入力端子に接続され、ゲート同
士が制御端子ＬＮに接続された２個のｎチャンネルトラ
ンジスタＴ_n２０とＴ_n２１を介して第１デプリーショ
ン型トランジスタＴ１８の両端に入力されると共に、ソ
ース同士が入力端子に接続され、ゲート同士が制御端子
ＬＰに接続された２個のｐチャンネルトランジスタＴ_p
２２とＴ_p２２を介して第２デプリーション型トランジ
スタＴ１９の両端に入力される。

【０１３３】このデプリーション型トランジスタＴ１８
とＴ１９の作用は、図９に示した第２実施例のレベル変
換回路のデプリーショントランジスタＴ８と同様であ
り、それ以外は図１２の回路と同様であるので、図３９
の回路の詳しい説明は省略するが、表６が図３９の回路
の真理値表である。

【０１３４】

【表６】

【０１３５】図４０は第１１実施例のレベル変換回路で
あり、図１２のレベル変換回路において、ｐチャンネル
トランジスタＴ_p１７のソースを付加ｐチャンネルトラ
ンジスタＴ_p２４を介して制御端子６３に接続し、付加
ｐチャンネルトランジスタＴ _p２４のゲートを入力端子
５３に接続したものに相当する。この付加ｐチャンネル
トランジスタＴ_p２４は、第２インバータのｐチャンネ
ルトランジスタＴ_p１７がゲートに印加される電圧の変
化に応じて導通状態から非導通状態に変化する時に、あ
らかじめ入力信号の変化に応じてｐチャンネルトランジ
スタＴ_p１７のソースを切断する。これにより第２イン
バータに貫通電流が流れて点ｎ２４の電位が中間電位に
なるのを防止し、回路がより確実に動作するようにな
る。図４０の回路の真理値表は図３９の回路と同じ表６
である。

【０１３６】これまでは、フラッシュメモリにおいて消
去時のワード線への負電圧印加をロウデコーダを介して
行なう実施例及びそのためのレベル変換回路の実施例に
ついて説明した。ロウデコーダで負電圧を印加する場合
には、前述のように（図１及び図３参照）、拡散層と基
板又はウエルとの間の順バイアス電流を防止するため、
駆動部の基板又はウエルを負電位にバイアスする。但
し、書込時及び読出時には、負電位を用いないため、基
板又はウエルは電源電位Ｖ_SSにする。

【０１３７】上記のような基板（ウエル）電位の制御回
路として図４１に示すような回路が従来使用されてい
た。図４１の回路において、Ｖ_BSが基板（ウエル）電圧
線であり、負電圧源１００より出力される負電圧Ｖ_BBと
零（接地）電圧Ｖ_SSとの間で基板（ウエル）電圧線Ｖ_BS
に印加する電圧を切り換えるためにｐチャンネルデプレ
ーション型トランジスタＴ_p２５が使用される。トラン
ジスタＴ_p２５のゲート電圧を通常の電源電位Ｖ_SSとＶ
_CCの間で切り換えることにより、基板電圧線Ｖ_BSに印加
する電圧が切り換えられる。基板電源線Ｖ_BSに零電圧Ｖ
_SSが出力される時には、負電圧源１００は非動作状態に
なり、負電圧Ｖ_BBを出力しない。

【０１３８】図４１の回路では電源の切り換えにｐチャ
ンネルデプリーション型トランジスタＴ_p２５を使用し
ており、このトランジスタＴ_p２５のしきい電圧Ｖ_thを
零電位Ｖ_SSと正電位Ｖ_CCの間に設定することにより、制
御信号Ｇが“Ｈ（Ｖ_CC）”ならばトランジスタＴ_p２５
はオフ状態になり、“Ｌ（Ｖ_SS）”ならばトランジスタ
Ｔ_p２５はオン状態になる。図４１の回路の真理値表を
表７に示す。

【０１３９】

【表７】

【０１４０】図４１の基板（ウエル）電位の制御回路
は、構造が簡単であるという利点があるが、反面次のよ
うな問題点がある。（１）ｐチャンネルデプリーションを製作するための別
工程が必要であり、工程が複雑になる。（２）ｐチャンネルデプリーショントランジスタのしき
い電圧Ｖ_thを正確に制御する必要があり、工程管理が難
しくなる。

【０１４１】（３）ｐチャンネルトランジスタはｎチャ
ンネルトランジスタに比べて面積が大きくなるため、回
路が大きくなる。（４）基板（ウエル）電源線Ｖ_BSに負電圧Ｖ_BBが印加さ
れている時には、トランジスタＴ_p２５のゲートには正
電圧Ｖ_CCが印加される。そのためゲートドレイン間には
正電位Ｖ_CCと負電位Ｖ_BBとの差が印加されるので印加電
圧が大きくなる。そのためゲートとドレイン間の耐圧を
高くする必要があり、耐圧を高くするにはゲート配化膜
を厚くする必要があるが、これにより面積が増大すると
いう問題がある。

【０１４２】そこでｐチャンネルデプリーション型トラ
ンジスタを使用しない基板（ウエル）電位制御回路とし
て図４２に示すような回路も従来使用されていた。図４
２の回路の真理値表を表８に示す。

【０１４３】

【表８】

【０１４４】図４２の回路では、エンハンスメント型ト
ランジスタのみを用いるため工程の増加はないが、基板
（ウエル）電源線Ｖ_BSを零電位Ｖ_SSにする時には点ｎ４
１の電位を負電圧に保つ必要があり、そのためには常時
負電圧源１００から負電圧を出力しなければならない。
従って負電圧源１００は常に動作状態である必要があ
り、電力消費が大きくなるという問題がある。また上記
の問題点のうち（３）の回路が大きい、及び（４）の大
きな耐圧が必要であるという問題点については同様であ
り解決されない。

【０１４５】以上のように従来の基板（ウエル）電位制
御回路は、チップ面積が大きく、スタンバイ時の消費電
力が大きく、製造工程が複雑であるという問題点があ
り、これらの問題のない回路が要望されている。図４３
は上記問題点を解決する本発明の基板（ウエル）電位制
御回路の原理構成図である。

【０１４６】図４３に示すように、本発明の基板（ウエ
ル）電位制御回路は、電位制御対象部分に接続される電
源線Ｖ_BSに負電圧を出力する負電圧源１００と、基板又
はウエルとソースとが負電源線Ｖ_BSに接続され、ドレイ
ンが零電位Ｖ_SSを出力する電源に接続される第１のｎチ
ャンネル型トランジスタＴ_n３０と、基板又はウエルと
ソースとが負電源線Ｖ_BSに接続され、ドレインが第１の
ｎチャンネル型トランジスタＴ_n３０のゲートに接続さ
れた第２のｎチャンネル型トランジスタＴ_n２９と、第
１のｎチャンネル型トランジスタＴ_n３０のゲートと正
電圧Ｖ_CCを出力する電源との間に設けられた第１スイッ
チＳＷ１と、第２のｎチャンネル型トランジスタＴ_n２
９のゲートを、正電位Ｖ_CCのを出力する電源、又は零電
位Ｖ_SSを出力する電源に接続するか、開放するかの選択
が可能な第２スイッチＳＷ２と、第２のｎチャンネル型
トランジスタＴ_n２９のゲートとソース間に接続された
容量素子Ｃとを備え、負電圧を印加しない時には、前記
負電圧源１００を非出力状態とし、前記第１スイッチＳ
Ｗ１を接続状態とし、前記第２スイッチＳＷ２を零電位
側に接続し、負電圧を印加する時には、まず前記第１ス
イッチＳＷ１を開放すると同時に前記第２スイッチＳＷ
２を正電位側に接続し、その後前記第２スイッチＳＷ２
を開放すると共に負電圧源１００を出力状態とすること
を特徴とする。

【０１４７】

【表９】

【０１４８】表９は図４３の真理値表である。上記のよ
うな制御を行なうことにより、負電圧印加時点ｎ５１の
電圧は容量手段Ｃに蓄積された電荷によりトランジスタ
Ｔ_n２９の基板（ウエル）に対してＶ_CCに保持されるた
め、大きな電圧差が印加されることなしにトランジスタ
Ｔ_n２９のオン状態が維持され、切換トランジスタＴ _n
３０がオフ状態になる。零電圧Ｖ_SS印加時には、トラン
ジスタＴ_n２９がオフ状態となり、トランジスタＴ_n３
０がオン状態になって基板（ウエル）電源線を零電位Ｖ
_SSにする。

【０１４９】図４３の回路はエンハンスメント型トラン
ジスタのみで構成できるので小型であり、耐圧の問題も
ない。図４４は図４３の原理構成図に従って具体化した
第１２実施例の回路構成を示す図である。図４５と表１
０は図４５の回路の動作を示す各部の電圧変化と真理値
表であり、真理値表の状態変化はグラフの時間軸に対応
する。

【０１５０】

【表１０】

【０１５１】図４４の回路においては、第１スイッチＳ
Ｗ１をｐチャンネルトランジスタＴ _p３１のソース電圧
を切り換えることで実現しており、第２スイッチＳＷ２
の開閉動作及び第２スイッチＳＷ２の端子への電圧の切
換動作を行なうために正電源Ｖ_CCと零電圧源Ｖ_SSとの間
に直列に接続されたｐチャンネルトランジスタＴ_p３２
とｎチャンネルトランジスタＴ_n３２を備えている。ト
ランジスタＴ_p３２及びＴ_n３２のゲートが制御端子に
なり、正電位Ｖ_CCと零電位Ｖ_SSの振幅信号Ｇ１とＧ２で
制御される。１００は負電圧発生回路であり、端子φと
１φに相補クロック信号を入力することにより負電圧を
発生する。トランジスタＴ_n３０は、電源線Ｖ_BSを駆動
するため、駆動能力を大きくしてある。

【０１５２】図４４の回路の動作を図４５及び表１０に
従って説明する。第１期間では、Ｇ１とＧ２が“Ｈ”に
設定され、Ｇ３が“Ｌ”に設定され、端子Ｓ３にはＶ_CC
が印加されている。そして負電圧発生回路１００は動作
を停止している。この状態から負電圧を印加するために
は、第２期間において、Ｇ１とＧ２を“Ｌ”に変化さ
せ、端子１０２に印加する電位信号Ｓ３をＶ_SSに変化さ
せる。これにより点ｎ５１の電位は“Ｈ”レベル、すな
わちＶ_CCに上昇し、トランジスタＴ_n２９がオン状態に
なる。トランジスタＴ_p３１は信号Ｓ３がＶ_SSに変化し
たためオフ状態になる。これにより点ｎ５２の電位が
“Ｌ”、すなわちＶ_SSになりトランジスタＴ _n３０がオ
フ状態になる。

【０１５３】第３期間では、Ｇ１を“Ｈ”レベルに変化
させ、負電圧発生回路１００の動作を開始する。これに
より点ｎ５１は切り離された状態になる。そして第４及
び第５期間で電源線Ｖ_BSの電圧はＶ_BBに向って降下を始
め、点ｎ５１の電位もこの電源線Ｖ_BSとコンデンサＣで
結合されているため降下する。しかしトランジスタＴ _n
２９のゲート・ソース間電圧はコンデンサＣによって維
持されるので、トランジスタＴ_n２９はオン状態であ
り、点ｎ５２の電位も降下し、トランジスタＴ_n３０は
オフ状態のままである。

【０１５４】ここで点ｎ５１の電位はコンデンサＣに蓄
積された電荷によって定まる電圧分だけ電源線Ｖ_BSより
高い状態を維持しながら、電源線Ｖ_BSの電位降下に従っ
て降下する。しかし点ｎ５１の電位がＶ_SSに対してわず
かに負電圧になり、トランジスタＴ_n３２のしきい電圧
になるとそれ以上は降下しなくなる。第６期間は負圧印
加中に相当し、この時にはＧ２を“Ｈ”レベルにする。

【０１５５】負電圧印加が終了すると、負電圧発生回路
１００の動作を停止し、端子１０２に印加する電位信号
Ｓ３をＶ_CCに変化させる。するとトランジスタＴ_p３１
がオン状態になり、点ｎ５２の電位が上昇を始める。こ
れに応じて電源線Ｖ_BSの電位も上昇を始める。この時点
ｎ５１の電位はＶ_SSであるためトランジスタＴ_n２９は
オフ状態である。そして点５２の電位が上昇するためト
ランジスタＴ_n３０がオン状態になり電源線Ｖ_BSはＶ_SS
に接続される。

【０１５６】図４６は第１３実施例の基板（ウエル）電
位制御回路の構成を示す図であり、図４４の回路とはト
ランジスタＴ_p３１のソースが正電位Ｖ_CCを出力する電
源に固定されている点と、トランジスタＴ_p３１のゲー
ト電位が制御される点のみが異なり他は同じである。動
作において図４４の回路と異なる点は、トランジスタＴ
_p３１のソースに印加する電圧をＶ_SSに切り換える替り
に、トランジスタＴ_p３１をオフ状態にする点であり、
この点を除けば図４４の回路とほぼ同様の動作を行な
う。表１１に図４６の回路の動作を示す真理値表を示
す。

【０１５７】

【表１１】

【０１５８】なお図４４の回路を実現する場合、基板又
はウエルと拡散層間での順バイアス電流の発生を防止す
るため図４７の（１）に示すようなトリプルウエル構造
を用いる必要があるが、図４６の回路であれば、図４７
の（２）のようなｎ基板Ｐウエル構造が使用できる。上
記の第１２及び第１３実施例では、図４３に示した原理
構成図のようにコンデンサを使用することによりトラン
ジスタＴ_n２９のゲート−ソース間電圧が所定値
（Ｖ_CC）以上にならないようにしていた。これによりゲ
ート−ソース間の耐圧を大きくする必要をなくしてい
た。しかしコンデンサを使用せずにゲートの電位を制御
することにより同等の効果を得ることが可能であり、そ
の例を第１４実施例に示す。

【０１５９】図４８は第１４実施例の基板（ウエル）電
位制御回路の構成を示す図であり、図４９はその制御信
号と電源線Ｖ_BSの電位変化を示している。図４８の回路
は、図示の通り図４３の回路とほぼ同様の構成を有する
が、容量手段Ｃが除かれている。１０２と１０６は制御
端子であり、Ｖ_SSとＶ_CCを論理レベルとする信号ＡとＢ
が印加される。図４８の回路の動作を図４９のグラフに
従って説明する。

【０１６０】図４９に示すように、Ｖ_SS印加時には信号
ＡをＶ_CCとし、信号ＢをＶ_SSにする。これによりｐチャ
ンネルトランジスタＴ_p３１がオン状態に、ｎチャンネ
ルトランジスタＴ_n２９がオフ状態になるため、トラン
ジスタＴ_n３０のゲート電位がＶ_CCになり、トランジス
タＴ_n３０がオン状態になり、電源線Ｖ_BSにはＶ_SSが出
力される。

【０１６１】Ｖ_BB印加時には、信号Ａの電位をＶ_SSに切
り換え、信号Ｂの電位をＶ_CCに切り換える。これにより
トランジスタＴ_p３１とＴ_n３０がオフ状態になり、ト
ランジスタＴ_n２９がオン状態になる。そして負電圧発
生回路を動作させると電源線Ｖ_BSの電位は除々に降下す
る。そしてその電圧がトランジスタＴ４のしきい電圧以
下に低下した時点で信号ＢをＶ_SSに変化させる。それで
もトランジスタＴ_n２９はオン状態のままであり、電源
線Ｖ_BSの電位はそのまま降下する。これにより電源線Ｖ
_BSの電位がＶ_BBに低下してもトランジスタＴ_n２９のゲ
ート−ソース間に印加される電圧はＶ_SS−Ｖ_BB、すなわ
ち−Ｖ_Bであり、従来例に比べて小さくすることができ
る。

【０１６２】以上説明したように、第１２から第１４実
施例に示した基板（ウエル）電位制御回路を使用すれ
ば、デプリーション型トランジスタを使用しないので工
程が増加せず、ｎチャンネルトランジスタを使用するの
で占有面積が小さく、耐圧を改善できるという効果があ
り、デバイスの小型化及び工程の簡素化により、歩留り
向上、信頼性向上及び低コスト化が可能になる。

【０１６３】前述のようにフラッシュメモリにおいて、
フローティングゲートに蓄積された電荷を消去する時に
は、コントロールゲートとチャンネル又はソース間に印
加する電圧が消去時間等に大きな影響を及ぼすために重
要であるということについては既に述べた。ここでフラ
ッシュメモリにおける消去方法について簡単に説明す
る。

【０１６４】フラッシュメモリの消去方法には、フロー
ティングゲートの電荷をチャンネルに逃すチャンネル消
去方法と、電荷をソースに逃すソース消去法がある。ま
たコントロールゲートに０Ｖを印加してチャンネル又は
ソースに高電圧Ｖ_Pを印加する正電圧を印加する方法
と、コントロールゲートに負電圧を印加してチャンネル
又はソースに正電圧Ｖ_CCを印加する負電圧印加方法とが
ある。負電圧印加方法は外部からの高電圧を必要としな
いため、フラッシュメモリの低電圧化及び単一電源化に
適している。

【０１６５】図５０から図５３は上記の各消去方法を用
いる場合のメモリセルにおける電圧印加状態を示す図で
ある。なおメモリセルはすべてｎチャンネルトランジス
タを例としている。図５０は正電圧印加によるチャンネ
ル消去方法を使用する場合を示しており、ドレインＤと
ソースＳを開放してコントロールゲートＣＧを０Ｖに
し、チャンネルに相当するＰウエルを高電位Ｖ_PPにす
る。チャンネル消去の場合、チャンネルに正バイアスを
印加するため図示のようにトリプルウエル構造を有して
いる。

【０１６６】図５１は正電圧印加によるソース消去方法
を使用する場合を示しており、ドレインＤを開放した上
でコントロールゲートＣＧを０Ｖにし、ソースＳを高電
位Ｖ _PPにする。基板は開放するか又は０Ｖにされる。図
５２は負電圧印加によるチャンネル消去方法を使用する
場合を示しており、ドレインＤとソースＳを開放してコ
ントロールゲートＣＧを負電位Ｖ_BBにし、チャンネルに
相当するＰウエルに正電位Ｖ_CCを印加する。従ってコン
トロールゲートＣＧとチャンネル間にはＶ_BB−Ｖ_CCが印
加される。

【０１６７】図５３は負電圧印加によるソース消去方法
を使用する場合を示しており、ドレインＤを開放した上
でコントロールゲートＣＧを負電位Ｖ_BBにし、ソースＳ
を正電位Ｖ_CCにする。以上がフラッシュメモリの消去方
法であるが、いずれの場合もコントロールゲートＣＧと
チャンネル又はソースＳ間に印加される電圧が消去動作
に大きく影響する。そのため常に安定した消去動作が行
なわれるためには、外部電源の変動にかかわらずコント
ロールゲートとチャンネル又はソース間に印加する電圧
を一定に保つことが重要である。特に現在のところフラ
ッシュメモリの応用分野として考えられているものに携
帯用機器の記憶装置があり、このような携帯用機器では
電源として電池が使用されるため、外部電源の電圧変動
が避けられない。そのため外部電源の変動にかかわらず
安定した消去が行なえるフラッシュメモリの消去方法及
びそのような消去方法で消去されるフラッシュメモリが
要望されている。以下の実施例はこのような要望に答え
るためのものである。

【０１６８】図５４は第１５実施例の構成を示す図であ
り、１個のメモリセルと、そのメモリセルのコントロー
ルゲートＣＧに接続されるワード線にアクセス信号を印
加するロウデコーダと、負電圧を印加するための回路を
示している。図中、１１０は負電圧チャージポンプ回
路、１１１は負電圧バイアス回路、１１２はデコーダ回
路、ＴＣはセルトランジスタ、１１３及び１１４はそれ
ぞれｎチャンネルエンハンスメント電界効果トランジス
タＴＮ１〜ＴＮｎとｔｎ１〜ｔｎｍで構成されるＭＯＳ
ダイオード列、ｎ６０及びｎ６１はノード、ＷＬはワー
ド線、Ｄはドレイン、Ｓはソース、ＢＧはウエルコンタ
クト、ＣＧはコントロールゲート、ＦＧはフローティン
グゲート、ＣＬＫはクロック信号、ＥＳは消去選択信
号、Ｖ_PPは外部電源電圧、Ｖ_SSは零（接地）電位であ
る。

【０１６９】読出時には、消去選択信号ＥＳを“Ｌ”、
クロック信号ＣＬＫを“Ｈ”に固定する。この時デコー
ダ回路１１２は選択時に“Ｈ”、非選択時に“Ｌ”を出
力する。ワード線ＷＬが“Ｌ”の時、ＮＯＲゲートはク
ロック信号ＣＬＫを受けられる状態になるが、クロック
信号ＣＬＫは“Ｈ”に固定されているので、負電圧バイ
アス回路１１１は動作せず、ワード線ＷＬに負電圧チャ
ージポンプ１１０の発生する負電圧Ｖ_BBが印加されるこ
とはない。

【０１７０】消去時には、消去選択信号ＥＳを“Ｈ”に
し、クロック信号ＣＬＫを入力する。この時デコーダ回
路１１２は選択時に“Ｌ”、非選択時に“Ｈ”を出力す
る。ワード線ＷＬが“Ｌ”の時、ＮＯＲゲートはクロッ
ク信号ＣＬＫを受けられる状態になり、負電圧バイアス
回路１１１が動作して負電圧チャージポンプ回路１１０
の発生する負電圧Ｖ_BBがワード線ＷＬに印加される。ま
たこの時、メモリセルＴＣのドレインＤ及びソースＳは
開放、ウエルコンタクトＢＧには電圧Ｖ_PPを印加する。
これによりメモリセルＴＣが書き込まれていれば、フロ
ーティングゲートＦＧからチャンネルへトンネル効果に
より電子が抜け、消去が行なわれる。

【０１７１】ノードｎ６０とｎ６１は、トランジスタ列
１１３，１１４で形成されるＭＯＳダイオード列によっ
て所定の電圧にクランプされている。このように本実施
例においては、書込時及び読出時の選択されたワード線
ＷＬへの高電圧Ｖ_PP及び正電圧Ｖ_CCの印加と、非選択ワ
ード線への零電圧Ｖ_SSの印加はロウデコーダ１１２によ
って行なわれる。負電圧の印加は負電圧チャージポンプ
回路１１０によって行なわれるが、選択されたワード線
にのみ負電圧が印加されるようにする制御はロウデコー
ダ１１２によって行なわれる。ロウデコーダ１１２は、
書込時及び読出時と消去時とで論理を反転した出力を行
なうため、論理反転機能を備えている。

【０１７２】負電圧チャージポンプ１１０は、常時又は
負電圧印加時に負電圧を発生して出力するものであり、
出力電圧は高電圧源Ｖ_PPとの間に接続されたトランジス
タ列によって所定値に規定される。負電圧バイアス回路
１１１は、特願平４−２５６５９４号に記載のものであ
り、ここでは詳しい説明を省略するが、クロック信号Ｃ
ＬＫを入力することにより、ワード線に負電圧チャージ
ポンプ１１０が出力する電圧が出力される。

【０１７３】ここでＶ_PPがａＶ低くなった場合を考え
る。ＴＮ１〜ｎで形成されるＭＯＳダイオードにより、
Ｖ_PPとｎ６０間の電位差は常にＶ_PP−Ｖ_BB に保たれている。Ｖ_PPがａＶ低くなった時、ｎ６０の電
圧はＶ_BB−ａになる。従って、メモリセルＴＣのコントロールゲート
ＣＧとチャネル間の電圧は、Ｖ_PP−Ｖ_BB に保たれる。

【０１７４】次に、Ｖ_PPがａＶ高くなった場合を考え
る。Ｖ_PPがａＶ高くなった時、ｎ６０の電圧はＶ_BB＋ａになる。従って、メモリセルＴＣのコントロールゲート
ＣＧとチャネル間の電圧は、Ｖ_PP−Ｖ_BB に保たれる。

【０１７５】以上、外部電圧Ｖ_PPが変化しても、コント
ロールゲートＣＧとチャネル間の電圧は常に一定に保た
れ、安定した消去特性が得られる。上記の第１５実施例
においては、負電圧チャージポンプ１１０の出力電圧
を、トランジスタ列によってＰウエルに印加される高電
圧源Ｖ_PPに対して所定値になるように規制することで、
一定の電圧を印加できるようにした。これに対し、次の
第１６実施例では、コントロールゲートＣＧに印加する
負電圧Ｖ_BBとＰウエルに印加する正電圧Ｖ_CCを共に接地
（零）電位Ｖ_SSに対して規制することで負電圧と正電圧
の電圧差を一定に保つ。

【０１７６】図５５は第１６実施例の構成を示す図であ
る。図５４の回路と異なるのは、Ｐウエルに印加される
電圧を生成するインバータの出力がトランジスタ列ｔｎ
ｎからｔｎｚによって規制されており、零（接地）電位
Ｖ_SSに対して常に一定である点と、負電圧チャージポン
プ１１０の出力がトランジスタＴＮ１からＴＮｎによっ
て接地電位Ｖ_SSに対して一定になるように規制されてい
る点である。

【０１７７】ここでＶ_PPが変化した場合を考える。ＴＮ
１〜ｎ及びｔｎ１〜ｍにより形成されるＭＯＳダイオー
ド列により、ｎ６０とＶ_SS、ウエルコンタクトＢＧとＶ
_SS間の電圧は一定に保たれている。Ｖ_SSは零（接地）電
位であるので、Ｖ_PPの変化には影響されず、Ｖ_PPの変化
に係わらず、コントロールゲートＣＧ及びウエルコンタ
クトＢＧには常に一定の電圧が供給され、コントロール
ゲートＣＧとチャネル間の電圧は常に一定に保たれる。

【０１７８】以上、外部電圧Ｖ_PPが変化しても、コント
ロールゲートＣＧとチャネル間の電圧は常に一定に保た
れ、安定した消去特性が得られる。図５６はチャンネル
消去法の更に別の第１７実施例を示す図である。図中、
１１０は負電圧チャージポンプ回路、１１１は負電圧バ
イアス回路、１１２はデコーダ回路、１１６，１１９，
１２０はインバータ、ＴＣはセルトランジスタ、１１
４，１１５，１１７，１１８はＴｎ１〜Ｔｎｍ、ｔｎｍ
〜ｔｎｚ、ＴＮ１〜ＴＮｐ及びＴＮ１〜ＴＮｑで構成さ
れるＮチャネル型エンハンスメント電界効果トランジス
タ列、ｎ６０〜ｎ６４はノード、ＷＬはワード線、Ｄは
ドレイン、Ｓはソース、ＢＧはウエルコンタクト、ＣＬ
Ｋ１〜３はクロック信号、ＥＳは消去選択信号、／ＥＳ
は消去電源切換信号、Ｖ_PPは外部電源電圧、Ｖ_SSは接地
電位である。

【０１７９】次にこの回路の動作の説明をする。読出時
は、消去選択信号ＥＳを‘Ｌ’、消去電源切換信号／Ｅ
Ｓを‘Ｈ’、クロック信号ＣＬＫ１〜３を‘Ｈ’に固定
する。この時、ウエルコンタクトＢＧはインバータ１１
６によりＶ_SSにバイアスされる。デコーダ回路１１２
は、選択時に‘Ｈ’、非選択時に‘Ｌ’を出力する。Ｗ
Ｌが‘Ｌ’の時、ＮＯＲはクロック信号ＣＬＫ１を受け
入れられる状態になるが、クロック信号ＣＬＫ１は
‘Ｈ’固定なので負電圧バイアス回路１１１は動作せ
ず、またクロック信号ＣＬＫ２、クロック信号ＣＬＫ３
も‘Ｈ’固定なので負電圧チャージポンプ回路１１０も
Ｖ_BBを発生せず、ＷＬに負電圧が印加されることはな
い。

【０１８０】消去時は、消去選択信号ＥＳを‘Ｈ’、消
去電源切換信号／ＥＳを‘Ｌ’にする。クロックＣＬＫ
１〜３にはクロック信号を入力する。クロック信号ＣＬ
Ｋ２とクロック信号ＣＬＫ３に入力するクロック信号は
互いに逆位相とする。デコーダ回路１１２は選択時に
‘Ｌ’、非選択時に‘Ｈ’を出力する。ＷＬが‘Ｌ’の
時、ＮＯＲはクロック信号ＣＬＫ１を受け入れられる状
態になり、負電圧バイアス回路１１１が動作して負電圧
チャージポンプ回路１１０で発生したＶ_BBをＷＬに印加
する。また、この時、ＴＣのＳ及びＤはオープン、ウエ
ルコンタクトＢＧはインバータ１１６により高電圧が印
加される。これにより、ＴＣが書き込まれていれば、ト
ンネル効果により、コントロールゲートＣＧからチャネ
ルに電子が抜け、消去が行われる。

【０１８１】Ｎ６１〜６３及びウエルコンタクトＢＧは
ｔｎ１〜ｔｎｍ、ｔｎｎ〜ｔｎｚ、ＴＮ１〜ＴＮｐ及び
ＴＮ１〜ＴＮｑより形成されるＭＯＳダイオードにより
Ｖ_SSを基準電圧として、ある電圧にクランプされてい
る。ここで、Ｖ_PPが変化した場合を考える。負電圧チャ
ージポンプ回路１１０の発生する電圧Ｖ_BBの値は負電圧
チャージポンプ回路１１０に入力される信号の振幅とカ
ップリングレシオ、トランジスタのしきい値電圧で決ま
るが、製品として出た時には問題となるのは入力信号の
振幅である。しかし、本実施例では、負電圧チャージポ
ンプ回路１１０の入端ｎ６３及びｎ６４はＶ_SSを基準電
圧として一定の電圧にクランプされており、Ｖ_PPの変化
に影響されない。従って、負電圧チャージポンプ回路１
１０の出力電圧Ｖ_BBはＶ_PPの変化に係わらず常に一定で
ある。また、ウエルコンタクトＢＧに印加される電圧も
同様にＶ_SSを基準電圧としてクランプされており、Ｖ_PP
の変化に係わらず常に一定であるよって、Ｖ_PPが変化し
たとしても、コントロールゲートＣＧとチャネル間の電
圧は常に一定に保たれる。

【０１８２】以上、外部電圧Ｖ_PPが変化しても、コント
ロールゲートＣＧとチャネル間の電圧は常に一定に保た
れ、安定した消去特性が得られる。以上がチャンネル消
去法においてコントロールゲートとチャンネル間に印加
する電圧を一定することにより安定した消去を行なえる
ようにした実施例であるが、ソース消去法についても同
様に印加電圧を規制することにより安定した消去が行な
えるようになる。

【０１８３】図５７から図５９は、ソース消去を安定的
に行なう第１８から第２０実施例を示す図であり、図５
５から図５７に示したチャンネル消去の実施例におい
て、Ｐウエルに印加する電圧をソースＳに印加するよう
にしたものである。

【０１８４】

【発明の効果】以上説明したように、本発明のフラッシ
ュメモリでは消去のための負電圧の印加が簡単なロウデ
コーダによって行なえるため回路の小型が図れ、高集積
化が可能になる。また安定した消去が行なえるようにな
るため信頼性の向上が図れる。

【図面の簡単な説明】

【図１】本発明のフラッシュメモリの第１の態様の動作
説明図である。

【図２】従来の問題の説明図であり、図１０（１）はＰ
−ｓｕｂ，Ｎｗｅｌｌの場合、図１０（２）はＮ−ｓｕ
ｂ，Ｐｗｅｌｌの場合である。

【図３】本発明の駆動部の構造図である。

【図４】本発明の第１一実施例の半導体記憶装置の構成
図である。

【図５】（１）は第１実施例のデコード部の回路図、
（２）は第１実施例の駆動部の回路図である。

【図６】（１）は第１実施例の他のデコード部の回路例
の回路図、（２）は他の駆動部の回路例の回路図であ
る。

【図７】第１実施例のレベル変換回路の回路図である。

【図８】第１実施例の駆動部電源切換回路の構成図であ
る。

【図９】第２実施例のレベル変換回路の図である。

【図１０】第３実施例のレベル変換回路の図である。

【図１１】第４実施例のレベル変換回路の原理説明図で
ある。

【図１２】第４実施例のレベル変換回路の具体的回路図
である。

【図１３】図１２のレベル変換回路の動作（無変換モー
ド）を示す回路図である。

【図１４】図１２のレベル変換回路の動作（無変換モー
ド）を示す回路図である。

【図１５】図１２のレベル変換回路の動作（反転モー
ド）を示す回路図である。

【図１６】図１２のレベル変換回路の動作（反転モー
ド）を示す回路図である。

【図１７】図１２のレベル変換回路の動作（高電圧変換
モード）を示す回路図である。

【図１８】図１２のレベル変換回路の動作（高電圧変換
モード）を示す回路図である。

【図１９】図１２のレベル変換回路の動作（負電圧変換
モード）を示す回路図である。

【図２０】図１２のレベル変換回路の動作（負電圧変換
モード）を示す回路図である。

【図２１】図１２のレベル変換回路をフラッシュ・メモ
リのロウデコーダに使用した時の構成を示す回路図であ
る。

【図２２】図２１に示すロウデコーダの動作（読出し
時、選択された場合）を示す回路図である。

【図２３】図２１に示すロウデコーダの動作（読出し
時、非選択とされた場合）を示す回路図である。

【図２４】図２１に示すロウデコーダの動作（書込み
時、選択された場合）を示す回路図である。

【図２５】図２１に示すロウデコーダの動作（書込み
時、非選択とされた場合）を示す回路図である。

【図２６】図２１に示すロウデコーダの動作（消去時、
選択された場合）を示す回路図である。

【図２７】図２１に示すロウデコーダの動作（消去時、
非選択とされた場合）を示す回路図である。

【図２８】第５実施例のフラッシュ・メモリの要部（ロ
ウデコーダ）を示す回路図である。

【図２９】第６実施例のフラッシュ・メモリの要部（ロ
ウデコーダ）を示す回路図である。

【図３０】第７実施例のフラッシュ・メモリの要部（ロ
ウデコーダ）を示す回路図である。

【図３１】図３０に示すロウデコーダの動作（読出し
時、選択された場合）を示す回路図である。

【図３２】図３０に示すロウデコーダの動作（読出し
時、非選択とされた場合）を示す回路図である。

【図３３】図３０に示すロウデコーダの動作（書込み
時、選択された場合）を示す回路図である。

【図３４】図３０に示すロウデコーダの動作（書込み
時、非選択とされた場合）を示す回路図である。

【図３５】図３０に示すロウデコーダの動作（消去時、
選択された場合）を示す回路図である。

【図３６】図３０に示すロウデコーダの動作（消去時、
非選択とされた場合）を示す回路図である。

【図３７】第８実施例フラッシュ・メモリの要部（ロウ
デコーダ）を示す回路図である。

【図３８】第９実施例フラッシュ・メモリの要部（ロウ
デコーダ）を示す回路図である。

【図３９】第１０実施例のレベル変換回路の図である。

【図４０】第１１実施例のレベル変換回路の図である。

【図４１】従来の基板（ウエル）電位制御回路の例を示
す図である。

【図４２】従来の基板（ウエル）電位制御回路の他の例
を示す図である。

【図４３】本発明の基板（ウエル）電位制御回路の原理
構成図である。

【図４４】第１２実施例の基板（ウエル）電位制御回路
を示す図である。

【図４５】図４４の回路の動作を示すタイムチャートで
ある。

【図４６】第１３実施例の基板（ウエル）電位制御回路
を示す図である。

【図４７】本発明の基板（ウエル）電位制御回路の構造
例を示す図である。

【図４８】第１４実施例の基板（ウエル）電位制御回路
を示す図である。

【図４９】図４８の回路の制御及び動作を示すタイムチ
ャートである。

【図５０】高電圧印加によるチャンネル消去の説明図で
ある。

【図５１】高電圧印加によるソース消去の説明図であ
る。

【図５２】負電圧印加によるチャンネル消去の説明図で
ある。

【図５３】負電圧印加によるソース消去の説明図であ
る。

【図５４】第１５実施例の回路構成を示す図である。

【図５５】第１６実施例の回路構成を示す図である。

【図５６】第１７実施例の回路構成を示す図である。

【図５７】第１８実施例の回路構成を示す図である。

【図５８】第１９実施例の回路構成を示す図である。

【図５９】第２０実施例の回路構成を示す図である。

【図６０】従来のフラッシュメモリの構成図である。

【図６１】メモリセルの構造図である。

【図６２】フラッシュメモリの読出・書込及び消去の方
法説明図である。

【図６３】負電圧印加用回路を別に設ける例を示す図で
ある。

【図６４】負電圧印加用ロウデコーダの機能構成図であ
る。

【符号の説明】

１…メモリセルアレイ３…ロウデコーダ４…デコード部５…駆動部６…第１の電源端子７…第２の電源端子９…レベル変換回路１１…駆動部電源切換回路１３…高電圧供給部１４…負電圧供給部１５…電源制御回路１７…アドレスバッファプリデコーダ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年１月１０日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図６

【補正方法】変更

【補正内容】

【図６】

フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者河村祥一神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者赤荻隆男神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】電気的に消去可能な複数の不揮発性メモ
リセルを配列したメモリセルアレイ（１）と、複数の信
号をデコードして前記メモリセルアレイ（１）をアクセ
スするデコード部（４）とを備えるフラッシュメモリで
あって、第１の電源端子（６）と第２の電源端子（７）とを備
え、前記デコード部（４）の出力を入力して、前記第１
の電源端子（６）に印加される電圧若しくは該電圧に近
い電圧と、前記第２の電源端子（７）に印加される電圧
若しくは該電圧に近い電圧とを、選択的に出力する駆動
部（５）を有し、前記駆動部（５）は、前記第１の電源端子（６）に第１
の電圧を、前記第２の電源端子（７）に前記第１の電圧
より低い第２の電圧を、それぞれ与える第１の動作モー
ドと、前記第１の電源端子（６）に第３の電圧を、前記
第２の電源端子（７）に前記第３の電圧より高い第４の
電圧を、それぞれ与える第２の動作モードとを備え、前
記第１または第２の動作モードに応じて出力電圧を切り
換えることを特徴とするフラッシュメモリ。
【請求項２】前記デコード部（４）及び駆動部（５）
は、前記メモリセルアレイ（１）の列を選択するロウデ
コーダ（３）であって、前記フラッシュメモリは、前記デコード部（４）への信号のレベルを変換するレベ
ル変換回路（９）と、前記駆動部（５）の電源を切り換える駆動部電源切換回
路（１１）と、正電位と高電位を選択的に供給する高電圧供給部（１
３）と、零電位と負電位を選択的に供給する負電圧供給部（１
４）とを有し、前記正電位、高電位、零電位、及び負電位は、負電位＜
零電位＜正電位＜高電位なる関係を有し、前記駆動部電源切換回路（１１）は、前記メモリセルアレイ（１）のデータ読み出し時には、
前記駆動部（５）の第１の電源端子（６）に前記正電位
を、前記第２の電源端子（７）に前記零電位をそれぞれ
供給し、前記メモリセルアレイ（１）のデータ書き込み時には、
前記駆動部（５）の第１の電源端子（６）に前記高電位
を、前記第２の電源端子（７）に前記零電位をそれぞれ
供給し、前記メモリセルアレイ（１）のデータ消去時には、前記
駆動部（５）の第１の電源端子（６）に前記負電位を、
前記第２の電源端子（７）に前記正電位をそれぞれ供給
することを特徴とする請求項１に記載のフラッシュメモ
リ。
【請求項３】前記レベル変換回路（９）は、前記高電
圧供給部（１３）の出力（Ｖ_IH）が供給される第１の端
子（２１）と、前記負電圧供給部（１４）の出力
（Ｖ_IN）が供給される第２の端子（２２）とを有し、当該レベル変換回路の入力が“Ｈ”レベル（≦高電圧供
給部（１３）の出力）の時には前記第１の端子（２１）
に印加される電圧若しくは該電圧に近い電圧を、前記入
力が“Ｌ”レベル（≧負電圧供給部（１４）の出力）の
時には前記第２の端子（２２）に印加される電圧若しく
は該電圧に近い電圧を選択的に出力することを特徴とす
る請求項２に記載のフラッシュメモリ。
【請求項４】前記駆動部（５）は、第１導電型の基板（Ｐ−ｓｕｂまたはＮ−ｓｕｂ）上に
形成される第２導電型のウエル領域（Ｎｗｅｌｌまたは
Ｐｗｅｌｌ）に内包される第１導電型のウエル領域（Ｐ
ｗｅｌｌまたはＮｗｅｌｌ）と、前記第２導電型のウエル領域（ＮｗｅｌｌまたはＰｗｅ
ｌｌ）に形成される第１導電型チャネルトランジスタ
と、前記第１導電型のウエル領域（ＰｗｅｌｌまたはＮｗｅ
ｌｌ）に形成される第２導電型チャネルトランジスタと
を有することを特徴とする請求項１、２または３に記載
のフラッシュメモリ。
【請求項５】前記デコード部（４）は、論理が互いに
反転した二相出力を有し、前記駆動部（５）は、第１導電型の基板（Ｐ−ｓｕｂまたはＮ−ｓｕｂ）上に
形成される第２導電型のウエル領域（Ｎｗｅｌｌまたは
Ｐｗｅｌｌ）に内包される第１導電型のウエル領域（Ｐ
ｗｅｌｌまたはＮｗｅｌｌ）と、前記第１導電型のウエル領域（ＰｗｅｌｌまたはＮｗｅ
ｌｌ）に形成される第２導電型チャネルトランジスタを
二個有し、前記二相出力のそれぞれを該トランジスタの
ゲートに接続したことを特徴とする請求項１、２または
３に記載のフラッシュメモリ。
【請求項６】プルアップ用のｐチャンネルトランジス
タ（Ｔ_p６）と、高電圧阻止用のｎチャンネルトランジ
スタ（Ｔ_n５）と、負電圧阻止用のｐチャンネルトラン
ジスタ（Ｔ_p５）と、プルダウン用のｎチャンネルトラ
ンジスタ（Ｔ _n６）とが直列に接続されたトランジスタ
列と、前記プルアップ用トランジスタ（Ｔ_p６）と前記高電圧
阻止用トランジスタ（Ｔ_n５）の接続点にゲートが接続
され、前記プルダウン用トランジスタ（Ｔ_n６）のゲー
トにドレインが接続された出力用ｐチャンネルトランジ
スタ（Ｔ_p７）と、前記負電圧阻止用トランジスタ（Ｔ_p５）と前記プルダ
ウン用トランジスタ（Ｔ_n６）の接続点にゲートが接続
され、前記プルアップ用トランジスタ（Ｔ_p６）のゲー
トにドレインが接続された出力用ｎチャンネルトランジ
スタ（Ｔ_n７）とを備え、前記出力用ｐチャンネルトラ
ンジスタ（Ｔ_p７）のドレインと前記出力用ｎチャンネ
ルトランジスタ（Ｔ_n７）のドレインとが接続されてい
ることを特徴とするレベル変換回路。
【請求項７】前記高電圧阻止用トランジスタ（Ｔ
_n５）とドレイン同士が接続され且つ一方のゲートと他
方のソースをそれぞれ接続した反転用ｎチャンネルトラ
ンジスタ（Ｔ_n１０）と、前記負電圧阻止用トランジスタ（Ｔ_p５）とドレイン同
士が接続され且つ一方のゲートと他方のソースをそれぞ
れ接続した反転用ｐチャンネルトランジスタ（Ｔ_p１
０）とを備え、前記高電圧阻止用トランジスタ（Ｔ
_n５）と前記負電圧阻止用トランジスタ（Ｔ_p５）のゲ
ートに接続された端子に、論理的に反転した信号がそれ
ぞれ印加されることを特徴とする請求項６に記載のレベ
ル変換回路。
【請求項８】前記出力用ｐチャンネルトランジスタ
（Ｔ_p７）のドレインと前記出力用ｎチャンネルトラン
ジスタ（Ｔ_n７）のドレインとの間に抵抗素子成分を備
えることを特徴とする請求項６又は７のいずれかに記載
のレベル変換回路。
【請求項９】請求項７から１０のいずれかに記載のレ
ベル変換回路を、デコード部（４）への信号のレベルを
変換するレベル変換回路（９）として備えることを特徴
とする請求項２に記載のフラッシュメモリ。
【請求項１０】第１の端子（４７Ａ）を入力信号（ｉ
ｎ）が入力される入力端子（４４）に接続され、第２の
端子（４７Ｂ）を第１の出力信号（Ｓ₁）が出力される
第１の出力端子（４５）に接続された第１の接続スイッ
チ素子（４７）と、第１の端子（４８Ａ）を前記入力端子（４４）に接続さ
れ、第２の端子（４８Ｂ）を第２の出力信号（Ｓ₂）が
出力される第２の出力端子（４６）に接続された第２の
接続スイッチ素子（４８）と、入力端子を前記第１の接続スイッチ素子（４７）の第２
の端子（４７Ｂ）に接続され、出力端子を前記第２の出
力端子（４６）に接続され、電源的には、電源電圧（Ｖ
_CC）以上の所望の電圧（Ｖ_IH）が供給される第１の電圧
線（５１）と零電圧（Ｖ_SS）以下の所望の電圧（Ｖ_IN）
が供給される第２の電圧線（５２）との間に接続された
第１のインバータ（４９）と、入力端子を前記第２の接続スイッチ素子（４８）の第２
の端子（４８Ｂ）に接続され、出力端子を前記第１の出
力端子（４５）に接続され、電源的には、前記第１の電
圧線（５１）と前記第２の電圧線（５２）との間に接続
された第２のインバータ（５０）とを設けて構成されて
いることを特徴とするレベル変換回路。
【請求項１１】前記第１のスイッチ素子（４７）は、
そのゲートを制御端子とするｐＭＯＳトランジスタで構
成され、前記第２のスイッチ素子（４８）は、そのゲー
トを制御端子とするｎＭＯＳトランジスタで構成されて
いることを特徴とする請求項１０記載のレベル変換回
路。
【請求項１２】前記第１の電圧線（５１）及び前記ｐ
ＭＯＳトランジスタのゲートに電源電圧（Ｖ_CC）よりも
高い所望の電圧（Ｖ_IH）を供給し、前記ｎＭＯＳトラン
ジスタのゲートに前記電源電圧（Ｖ_CC）を供給すること
により、高電圧変換を行うように制御されることを特徴
とする請求項１１記載のレベル変換回路。
【請求項１３】前記第２の電圧線（５２）及び前記ｎ
ＭＯＳトランジスタのゲートに零電圧（Ｖ_SS）よりも低
い所望の電圧（Ｖ_IN）を供給し、前記ｐＭＯＳトランジ
スタのゲートに零電圧（Ｖ_SS）を供給することにより、
負電圧変換を行うように制御されることを特徴とする請
求項１１記載のレベル変換回路。
【請求項１４】前記ｐＭＯＳトランジスタ及び前記ｎ
ＭＯＳトランジスタをオフとすることで現在の状態をラ
ッチした後、前記第１の電圧線（５１）に電源電圧（Ｖ
_CC）よりも高い所望の電圧（Ｖ_IH）を供給することによ
り、高電圧変換を行うように制御されることを特徴とす
る請求項１１記載のレベル変換回路。
【請求項１５】前記ｐＭＯＳトランジスタ及び前記ｎ
ＭＯＳトランジスタをオフとすることで現在の状態をラ
ッチした後、前記第２の電圧線（５２）に零電圧
（Ｖ_SS）よりも低い所望の電圧（Ｖ_IN）を供給すること
により、負電圧変換を行うように制御されることを特徴
とする請求項１１記載のレベル変換回路。
【請求項１６】前記第２のインバータ（５０）の正側
の電源端子は、前記第１の電圧線（５１）に接続されず
に、付加ｐチャンネルトランジスタ（Ｔ_p２４）を介し
て前記第１のスイッチ素子（４７）のｐＭＯＳトランジ
スタのゲート制御端子に接続され、前記付加ｐチャンネ
ルトランジスタ（Ｔ_p２４）のゲートは前記入力端子に
接続されていることを特徴とする請求項１０から１５の
いずれかに記載のレベル変換回路。
【請求項１７】プルアップ用のｐチャンネルトランジ
スタ（Ｔ_p１６）と、第１抵抗素子成分と、プルダウン
用のｎチャンネルトランジスタ（Ｔ_n１６）とが直列に
接続された第１トランジスタ抵抗列と、前記プルアップ用トランジスタ（Ｔ_p１６）と前記第１
抵抗素子成分の接続点にゲートが接続され、ドレインが
前記プルダウン用トランジスタ（Ｔ_n１６）のゲートに
接続された第１種の導電型トランジスタ（Ｔ_p１７）
と、前記プルダウン用トランジスタ（Ｔ_n１６）と前記第１
抵抗素子成分の接続点にゲートが接続され、ドレインが
前記プルアップ用トランジスタ（Ｔ_p１６）のゲートに
接続された第２種の導電型トランジスタ（Ｔ_n１７）
と、前記第１種の導電型トランジスタ（Ｔ_p１７）のドレイ
ンと前記第２種の導電型トランジスタ（Ｔ_n１７）のド
レインの間に接続された第２抵抗素子成分と、ドレインが前記第１抵抗素子成分の両端にそれぞれ接続
され且つゲートとソース同士がそれぞれ接続された２個
の第２種の導電型トランジスタ（Ｔ_n２０，Ｔ _n２１）
と、ドレインが前記第２抵抗素子成分の両端にそれぞれ接続
され且つゲートとソース同士がそれぞれ接続され、該ソ
ースが前記２個の第２種の導電型トランジスタ（Ｔ_n２
０，Ｔ_n２１）のソースに接続された第１種の導電型ト
ランジスタ（Ｔ _p２２，Ｔ_p２３）とを備えることを特
徴とするレベル変換回路。
【請求項１８】ロウデコーダに請求項１０から１７の
いずれかに記載のレベル変換回路を備え、該レベル変換
回路の出力でワード線を駆動するように構成されている
ことを特徴とするフラッシュ・メモリ。
【請求項１９】ロウデコーダに請求項１０から１７の
いずれかに記載のレベル変換回路を備え、該レベル変換
回路の後段に複数のワード線ドライバを設け、該複数の
ワード線ドライバの電源線の電圧を独立に制御し、ワー
ド線を駆動するように構成されていることを特徴とする
フラッシュ・メモリ。
【請求項２０】電位制御対象部分に接続される電源線
（Ｖ_BS）に負電圧を出力する負電圧源（１００）と、基板又はウエルとソースとが前記電源線（Ｖ_BS）に接続
され、ドレインが零電源（Ｖ_SS）に接続される第１のｎ
チャンネル型トランジスタ（Ｔ_n３０）と、基板又はウエルとソースとが前記電源線（Ｖ_BS）に接続
され、ドレインが前記第１のｎチャンネル型トランジス
タ（Ｔ_n３０）のゲートに接続された第２のｎチャンネ
ル型トランジスタ（Ｔ_n２９）と、前記第１のｎチャンネル型トランジスタ（Ｔ_n３０）の
ゲートと正電源（Ｖ_CC）との間に設けられた第１スイッ
チ（ＳＷ１）と、前記第２のｎチャンネル型トランジスタ（Ｔ_n２９）の
ゲートを、正電源（Ｖ _CC）又は零電源（Ｖ_SS）に接続す
るか、開放するかの選択が可能な第２スイッチ（ＳＷ
２）と、前記第２のｎチャンネル型トランジスタ（Ｔ_n２９）の
ゲートとソース間に接続された容量素子（Ｃ）とを備
え、負電圧を印加しない時には、前記負電圧源（１００）を
非出力状態とし、前記第１スイッチ（ＳＷ１）を接続状
態とし、前記第２スイッチ（ＳＷ２）を零電源（Ｖ_SS）
に接続し、負電圧を印加する時には、まず前記第１スイッチ（ＳＷ
１）を開放すると同時に前記第２スイッチ（ＳＷ２）を
正電源（Ｖ_CC）に接続し、その後前記第２スイッチ（Ｓ
Ｗ２）を開放すると共に前記負電圧源（Ｖ_BB）を出力状
態とすることを特徴とする基板電位制御回路。
【請求項２１】基板又はウエルに接続される電源線
（Ｖ_BS）に負電圧を出力する負電圧源（１００）と、基板又はウエルとソースとが前記電源線（Ｖ_BS）に接続
され、ドレインが零電源（Ｖ_SS）に接続される第１のｎ
チャンネル型トランジスタ（Ｔ_n３０）と、基板又はウエルとソースとが前記電源線（Ｖ_BS）に接続
され、ドレインが前記第１のｎチャンネル型トランジス
タ（Ｔ_n３０）のゲートに接続された第２のｎチャンネ
ル型トランジスタ（Ｔ_n２９）と、前記第１のｎチャンネル型トランジスタ（Ｔ_n３０）の
ゲートに正電源（Ｖ_CC）と零電源（Ｖ_SS）の電圧を選択
的に印加する第１ゲート電圧源（１０２）と、前記第２のｎチャンネル型トランジスタ（Ｔ_n２９）の
ゲートを、正電源（Ｖ _CC）又は零電源（Ｖ_SS）に接続す
るか、開放するかの選択が可能な第２スイッチ（ＳＷ
２）と、前記第２のｎチャンネル型トランジスタ（Ｔ_n２９）の
ゲートとソース間に接続された容量素子（Ｃ）とを備
え、負電圧を印加しない時には、前記負電圧源（１００）を
非出力状態とし、前記第１ゲート電圧源（１０２）は正
電源（Ｖ_CC）の電圧を出力し、前記第２スイッチ（ＳＷ
２）を零電源（Ｖ_SS）に接続し、負電圧を印加する時には、まず前記第１ゲート電圧源
（１０２）が零電源（Ｖ _SS）の電圧を出力するように切
り換えると同時に前記第２スイッチ（ＳＷ２）を正電源
（Ｖ_CC）に接続し、その後前記第２スイッチ（ＳＷ２）
を開放すると共に前記負電圧源（Ｖ_BB）を出力状態とす
ることを特徴とする基板電位制御回路。
【請求項２２】メモリセルのコントロールゲート（Ｃ
Ｇ）に、該メモリセルのチャンネルの電圧に対して負で
ある電圧を印加することで記憶情報の消去を行なうフラ
ッシュメモリの消去方法において、前記コントロールゲート（ＣＧ）に印加する負電圧を、
前記チャンネルに印加されるチャンネル電圧に対して一
定値になるように規制することを特徴とするフラッシュ
メモリの消去方法。
【請求項２３】メモリセルのコントロールゲート（Ｃ
Ｇ）に、該メモリセルのチャンネルの電圧に対して負で
ある電圧を印加することで記憶情報の消去を行なうフラ
ッシュメモリの消去方法において、前記コントロールゲート（ＣＧ）に印加する負電圧を基
準電圧に対して一定値になるように規制すると共に、前
記チャンネルに印加されるチャンネル電圧を前記基準電
圧に対して一定値になるように規制することを特徴とす
るフラッシュメモリの消去方法。
【請求項２４】メモリセルのコントロールゲート（Ｃ
Ｇ）に、該メモリセルのソース（Ｓ）の電圧に対して負
である電圧を印加することで記憶情報の消去を行なうフ
ラッシュメモリの消去方法において、前記コントロールゲート（ＣＧ）に印加する負電圧を、
前記ソース（Ｓ）に印加されるソース電圧に対して一定
値になるように規制することを特徴とするフラッシュメ
モリ。
【請求項２５】メモリセルのコントロールゲート（Ｃ
Ｇ）に、該メモリセルのソース（Ｓ）の電圧に対して負
である電圧を印加することで記憶情報の消去を行なうフ
ラッシュメモリの消去方法において、前記コントロールゲート（ＣＧ）に印加する負電圧を、
基準電圧に対して一定値になるように規制すると共に、
前記ソース（Ｓ）に印加されるソース電圧を前記基準電
圧に対して一定値になるように規制することを特徴とす
るフラッシュメモリの消去方法。
【請求項２６】基板又はウエルに印加される電圧に対
して負である電圧を発生する負電圧源（１１０）を備
え、発生された負電圧をコントロールゲート（ＣＧ）に
印加することでフローティングゲート（ＦＧ）内の電荷
を消去するフラッシュメモリにおいて、負電圧源（１１０）が発生する負電圧が、前記基板又は
ウエルの電位に対して所定値になるように規制する電圧
規制手段（１１３）を備えることを特徴とするフラッシ
ュメモリ。
【請求項２７】基板又はウエルに印加する電圧を発生
する基板電圧源（１１６）と、コントロールゲート（Ｃ
Ｇ）に印加する負電圧を発生する負電圧源（１１０）と
を備え、前記基板又はウエルの電位に対して負である電
圧を前記コントロールゲート（ＣＧ）に印加することで
フローティングゲート（ＦＧ）内の電荷を消去するフラ
ッシュメモリにおいて、前記基板電圧源（１１６）が発生する電圧を基準電位に
対して第１の所定値になるように規制する基板電圧規制
手段（１１５）と、前記負電圧源（１１０）が発生する
負電圧を前記基準電位に所して第２の所定値になるよう
に規制する負電圧規制手段（１１３）とを備えることを
特徴とするフラッシュメモリ。
【請求項２８】ソース（Ｓ）の電位に対して負である
電圧を発生する負電圧源（１１０）を備え、発生された
負電圧をコントロールゲート（ＣＧ）に印加することで
フローティングゲート（ＦＧ）内の電荷を消去するフラ
ッシュメモリにおいて、負電圧源（１１０）が発生する負電圧が、前記ソース
（Ｓ）の電位に対して所定値になるように規制する電圧
規制手段（１１３）を備えることを特徴とするフラッシ
ュメモリ。
【請求項２９】ソース（Ｓ）に印加する電圧を発生す
るソース電圧源（１１６）と、コントロールゲート（Ｃ
Ｇ）に印加する負電圧を発生する負電圧源（１１０）と
を備え、前記ソース（Ｓ）の電位に対して負である電圧
を前記コントロールゲート（ＣＧ）に印加することでフ
ローティングゲート（ＦＧ）内の電荷を消去するフラッ
シュメモリにおいて、前記ソース電圧源（１１６）が発生する電圧を基準電位
に対して第１の所定値になるように規制するソース電圧
規制手段（１１５）と、前記負電圧源（１１０）が発生
する負電圧を前記基準電位に所して第２の所定値になる
ように規制する負電圧規制手段（１１３）とを備えるこ
とを特徴とするフラッシュメモリ。