JPH06164359A - Level converting circuit - Google Patents
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- JPH06164359A JPH06164359A JP43A JP30700792A JPH06164359A JP H06164359 A JPH06164359 A JP H06164359A JP 43 A JP43 A JP 43A JP 30700792 A JP30700792 A JP 30700792A JP H06164359 A JPH06164359 A JP H06164359A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、レベル変換回路に関
し、ディジタル信号の論理レベルを他の論理レベルに変
換するレベル変換回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a level conversion circuit, and more particularly to a level conversion circuit for converting a logic level of a digital signal into another logic level.
【０００２】[0002]
【従来の技術】図７は、従来のレベル変換回路の構成図
であり、ＴＴＬレベルからＢｉ−ＣＭＯＳレベルへの変
換回路例である。この図において、ＴＴＬレベルの信号
Ｓi は、２つのＰチャネルＭＯＳ−ＦＥＴ（以下、ＰＭ
ＯＳ）ＴP1、ＴP2により、所定の基準電圧Ｖ1 （ＴＴＬ
レベルのしきい値電圧≒１．５Ｖに相当する電圧）と比
較され、Ｓi とＶ1 の差から、ＴP1のドレイン電流ＩD1
とＴP2のドレイン電流Ｉ D2の割合が決定される。ＩD1と
ＩD2とを加えた電流は、飽和領域で動作するＰチャネル
ＭＯＳトランジスタＴP3のドレイン電流ＩD3と等しく、
Ｓi とＶ1 が同じ値であればＩD1＝ＩD2＝１／２×ＩD3
となり、またＶ1 よりもＳi が大きければＩD1＞ＩD2、
あるいは、Ｖ1 よりもＳi が小さければＩD1＜ＩD2とな
る。すなわち、ＴP3のドレイン電流ＩD3が、ＴＴＬレベ
ルの信号Ｓi と基準電圧Ｖ1 とのレベル差に応じた割合
で、ＴP1のドレイン電流ＩD1とＴP1のドレイン電流ＩD2
に配分される。2. Description of the Related Art FIG. 7 is a block diagram of a conventional level conversion circuit.
And change from the TTL level to the Bi-CMOS level.
It is an example of a replacement circuit. In this figure, a TTL level signal
SiAre two P-channel MOS-FETs (hereinafter PM
OS) TP1, TP2The predetermined reference voltage V1(TTL
Level threshold voltage ≒ voltage equivalent to 1.5V) and ratio
Compared, SiAnd V1From the difference of TP1Drain current ID1
And TP2Drain current I D2Is determined. ID1When
ID2The current added with is the P channel operating in the saturation region.
MOS transistor TP3Drain current ID3Equal to
SiAnd V1Are the same, ID1= ID2= 1/2 x ID3
And again V1Than SiIs large, ID1> ID2,
Or V1Than SiI is smallD1<ID2Tona
It That is, TP3Drain current ID3But TTL level
Signal SiAnd reference voltage V1Ratio according to the level difference with
And TP1Drain current ID1And TP1Drain current ID2
Be distributed to.
【０００３】ここで、ＶCC（例えば＋５Ｖ）とＧＮＤ
（０Ｖ）間に接続された第１のダイオード群１、抵抗２
および第２のダイオード群３は、ＧＮＤからダイオード
２段分（≒１．５Ｖ）上がった一定の電圧Ｖ1 （ＴP2の
ゲート電圧になる）と、ＶCCからダイオード３段分（≒
２Ｖ）下がった一定の電圧Ｖ2 （ＴP3のゲート電圧にな
る）とを発生する基準電圧発生回路４を構成する。Here, V CC (for example, +5 V) and GND
First diode group 1, resistor 2 connected between (0V)
The second diode group 3 has a constant voltage V 1 (which becomes the gate voltage of T P2 ) raised by two diode stages (≈1.5 V) from GND and three diode stages (≈) from V CC.
The reference voltage generating circuit 4 is configured to generate a constant voltage V 2 (which becomes the gate voltage of T P3 ) lowered by 2V.
【０００４】ＴP3のゲート−ソース間電圧ＶGSは、抵抗
１０の両端電圧（ＩD3に比例）と上記Ｖ2 との差電圧で
与えられる。すなわち、ＩD3の変動を抑制するように動
作点が変化するから、ＴP3は定電流源として機能する。
ＴP2のドレイン電流ＩD2は抵抗５に流れ込み、その両端
にＩD2の大きさに比例した電圧Ｖａを発生する。抵抗５
の値は、Ｓi ＝Ｖ1 のときにＶａがＣＭＯＳレベルのし
きい値電圧（≒２．５Ｖ）相当となるように設定されて
いる。The gate-source voltage V GS of T P3 is given by the difference voltage between the voltage across the resistor 10 (proportional to I D3 ) and the above V 2 . That is, since the operating point changes so as to suppress the fluctuation of I D3 , T P3 functions as a constant current source.
The drain current I D2 of T P2 flows into the resistor 5, and a voltage Va proportional to the magnitude of I D2 is generated across the resistor 5. Resistance 5
The value of is set so that Va corresponds to the threshold voltage of CMOS level (≈2.5 V) when S i = V 1 .
【０００５】今、ＶａがＣＭＯＳレベルのＨレベル領域
にあるとき、すなわちＶａが≒２．５Ｖよりも高いとき
には、ＮチャネルＭＯＳ−ＦＥＴ（以下、ＮＭＯＳ）Ｔ
N1がオン、ＰＭＯＳＴP4がオフとなり、出力段のＰＭＯ
ＳＴP5がオン、ＮＭＯＳＴN2がオフとなる。一方、Ｖａ
がＣＭＯＳレベルのＬレベル領域にあるとき、すなわち
Ｖａが≒２．５Ｖよりも低いときには、上記とは逆に、
ＴN1がオフ、ＴP4がオンとなり、出力段のＴP5がオフ、
ＴN2がオンとなる。従って、ＣＭＯＳレベルのしきい値
電圧を境に、２つのＮＰＮバイポーラトランジスタ６、
７が相補的にオン／オフ動作し、ＣＭＯＳレベルの２値
信号Ｓo が生成される。なお、図７において、８、９は
バイアス抵抗、１０は負荷抵抗、１１、１２は入力保護
ダイオード、１３はクランプダイオードである。Now, when Va is in the H level region of the CMOS level, that is, when Va is higher than .apprxeq.2.5V, an N channel MOS-FET (hereinafter, NMOS) T is used.
N1 turns on, PMOST P4 turns off, and the output stage PMO
ST P5 is turned on and NMOST N2 is turned off. On the other hand, Va
Is in the L level region of the CMOS level, that is, when Va is lower than ≈2.5V, contrary to the above,
T N1 is off, T P4 is on, T P5 in the output stage is off,
T N2 turns on. Therefore, with the threshold voltage at the CMOS level as a boundary, the two NPN bipolar transistors 6,
7 is complementarily turned on / off to generate a CMOS level binary signal S o . In FIG. 7, 8 and 9 are bias resistors, 10 is a load resistor, 11 and 12 are input protection diodes, and 13 is a clamp diode.
【０００６】[0006]
【発明が解決しようとする課題】一般に、ＭＯＳ−ＦＥ
Ｔを飽和領域で動作させるには、ドレイン−ソース間電
圧ＶDSをピンチオフ電圧ＶP （または制限電圧ＶL ）よ
りも大きくしなければならず、｜ＶDS｜＞｜ＶP ｜の領
域で動作させる必要があるが、従来の構成では、ＴP3の
ＶDSがＶCCとＧＮＤ間の電位差よりも小さい電圧で与え
られるため、例えばＶCCが減少側に大きく変動した場合
に、上記の動作条件を満足しなくなることがあり、この
場合、ＴP3が定電流源として正しく機能しなくなるか
ら、レベル変換動作が不正確になるといった問題点があ
った。 ［目的］そこで、本発明は、電源電圧の変動に影響され
ない正確なレベル変換動作を得ることを目的とする。Generally, MOS-FE is used.
In order to operate T in the saturation region, the drain-source voltage V DS must be made larger than the pinch-off voltage V P (or the limit voltage V L ), and in the region of | V DS |> | V P | In the conventional configuration, V DS of T P3 is given by a voltage smaller than the potential difference between V CC and GND. Therefore, for example, when V CC fluctuates greatly to the decreasing side, the above operation is performed. The condition may not be satisfied, and in this case, T P3 does not function properly as a constant current source, which causes a problem that the level conversion operation becomes inaccurate. [Object] Therefore, an object of the present invention is to obtain an accurate level conversion operation that is not affected by fluctuations in the power supply voltage.
【０００７】[0007]
【課題を解決するための手段】本発明は、上記目的を達
成するその原理構成を図１に示すように、基準電圧を発
生する基準電圧発生手段と、定電流を発生する定電流発
生手段と、前記基準電圧と入力電圧とのレベル差に応じ
た割合で前記定電流を第１の電流と第２の電流に配分す
る電流配分手段と、前記第１の電流または第２の電流の
大きさに比例する比例電圧を発生する比例電圧発生手段
と、前記比例電圧を所定論理レベルの２値論理信号に変
換する変換手段と、を有するレベル変換回路において、
前記基準電圧とエミッタ電流に比例する電圧との差電圧
をベース−エミッタ間電圧とするバイポーラトランジス
タと、該バイポーラトランジスタを流れるコレクタ電流
の所定倍の電流を前記定電流とするカレントミラー回路
と、を備えたことを特徴とする。The present invention, as shown in FIG. 1 as a principle configuration for achieving the above object, includes a reference voltage generating means for generating a reference voltage and a constant current generating means for generating a constant current. Current distribution means for distributing the constant current to the first current and the second current at a rate according to the level difference between the reference voltage and the input voltage, and the magnitude of the first current or the second current. A level conversion circuit having a proportional voltage generating means for generating a proportional voltage proportional to the following: and a converting means for converting the proportional voltage into a binary logic signal of a predetermined logic level,
A bipolar transistor having a base-emitter voltage which is a difference voltage between the reference voltage and a voltage proportional to the emitter current, and a current mirror circuit having a constant current which is a predetermined multiple of a collector current flowing through the bipolar transistor. It is characterized by having.
【０００８】[0008]
【作用】本発明では、カレントミラー回路を流れる電流
がバイポーラトランジスタのベース−エミッタ間電圧、
すなわち基準電圧とエミッタ電流に比例する電圧との差
電圧によって一定に保たれる。ここで、バイポーラトラ
ンジスタの動作点（バイアス）は、通常、コレクタ電圧
とコレクタ電流で決められるが、これらはコレクタ−ベ
ース間電圧とエミッタ電流でもほぼ同じである。終段電
力増幅などのように出力電力を問題とする場合を除き、
一般にコレクタ電圧によってパラメータが大きく変化す
ることはない。従って、ＭＯＳ−ＦＥＴに比べて電源電
圧の変動の影響を受けにくく、カレントミラー回路を流
れる電流を安定的に定電流化でき、正確なレベル変換動
作を得ることができる。In the present invention, the current flowing through the current mirror circuit is the base-emitter voltage of the bipolar transistor,
That is, it is kept constant by the difference voltage between the reference voltage and the voltage proportional to the emitter current. Here, the operating point (bias) of the bipolar transistor is usually determined by the collector voltage and the collector current, but these are almost the same for the collector-base voltage and the emitter current. Except when output power is a problem, such as final stage power amplification,
In general, the collector voltage does not significantly change the parameters. Therefore, compared to the MOS-FET, it is less affected by the fluctuation of the power supply voltage, the current flowing through the current mirror circuit can be stably made constant, and an accurate level conversion operation can be obtained.
【０００９】[0009]
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図６は本発明に係るレベル変換回路の一実
施例を示す図である。なお、従来例と共通する回路要素
には、同一の符号を付してある。図２において、２０は
基準電圧および定電流発生手段である。基準電圧および
定電流発生手段２０は、ＶCCとＧＮＤ間に接続された抵
抗２１およびダイオード接続の第１、第２のバイポーラ
トランジスタ２２、２３と、該第１、第２のバイポーラ
トランジスタ２２、２３の両端に抵抗（エミッタ抵抗）
２４を介して接続された第３のバイポーラトランジスタ
２５とを備える。第１、第２のバイポーラトランジスタ
２２、２３の両端に、バイポーラトランジスタのベース
−エミッタ間電圧ＶBE（≒０．８Ｖ）の２倍に相当する
一定の電圧（以下、基準電圧Ｖ3 ）を現し、その基準電
圧Ｖ3 とエミッタ抵抗２４の両端電圧Ｖ24（エミッタ電
流に比例する電圧）との差電圧により、第３のバイポー
ラトランジスタ２５の動作点（バイアス）を決定する。
すなわち、第３のバイポーラトランジスタ２５のベース
には＋Ｖ3 が与えられ、エミッタには＋Ｖ24が与えられ
るから、第３のバイポーラトランジスタ２５のベース−
エミッタ間電圧ＶBEは、両者の差電圧「Ｖ3 −Ｖ24」で
与えられる。従って、第３のバイポーラトランジスタ２
５のコレクタ電流ＩC が変化すると、その変化に追随し
てエミッタ電流も変化し、動作点が移動して上記コレク
タ電流の変化が打ち消されるから、第３のバイポーラト
ランジスタ２５を定電流源として動作させることができ
る。Embodiments of the present invention will be described below with reference to the drawings. 2 to 6 are diagrams showing an embodiment of the level conversion circuit according to the present invention. The circuit elements common to the conventional example are given the same reference numerals. In FIG. 2, reference numeral 20 is a reference voltage and constant current generating means. The reference voltage and constant current generating means 20 includes a resistor 21 and a diode-connected first and second bipolar transistor 22 and 23 connected between V CC and GND, and the first and second bipolar transistors 22 and 23. Resistance at both ends of (emitter resistance)
And a third bipolar transistor 25 connected via 24. At both ends of the first and second bipolar transistors 22 and 23, a constant voltage (hereinafter referred to as a reference voltage V 3 ) corresponding to twice the base-emitter voltage V BE (≈0.8 V) of the bipolar transistor appears. , The operating voltage (bias) of the third bipolar transistor 25 is determined by the difference voltage between the reference voltage V 3 and the voltage V 24 across the emitter resistor 24 (voltage proportional to the emitter current).
That is, since + V 3 is applied to the base of the third bipolar transistor 25 and + V 24 is applied to the emitter, the base of the third bipolar transistor 25 −.
The emitter-to-emitter voltage V BE is given by the difference voltage “V 3 −V 24 ” of the two. Therefore, the third bipolar transistor 2
When the collector current I C of 5 changes, the emitter current also changes following the change and the operating point moves to cancel the change in the collector current. Therefore, the third bipolar transistor 25 operates as a constant current source. Can be made.
【００１０】３０は２個のＰＭＯＳＴP10 、ＴP11 から
なるカレントミラー回路であり、このカレントミラー回
路３０は、ＴP10 のドレイン電流ＩD10 と、ＴP11 のド
レイン電流（第３のバイポーラトランジスタ２５のコレ
クタ電流ＩC ）との関係を、常にｎ：１に維持する。但
し、ｎは、ＴP10 とＴP11 のゲート幅の比で決まるミラ
ー比である。Reference numeral 30 is a current mirror circuit composed of two PMOS T P10 and T P11 . This current mirror circuit 30 has a drain current I D10 of T P10 and a drain current of T P11 (of the third bipolar transistor 25). The relationship with the collector current I C ) is always maintained at n: 1. However, n is a mirror ratio determined by the ratio of the gate widths of T P10 and T P11 .
【００１１】ＴP1、ＴP2は、上記の基準電圧Ｖ3 と入力
電圧Ｓi とのレベル差に応じた割合で、ＴP10 のドレイ
ン電流ＩD10 （換言すれば、ｎ倍された第３のバイポー
ラトランジスタ２５のコレクタ電流ＩC ）を、第１の電
流（ＴP1のドレイン電流ＩD1）と第２の電流（ＴP2のド
レイン電流ＩD2）とに配分する電流配分手段として機能
し、また、抵抗５は、第２の電流（ＩD2）の大きさに比
例する比例電圧Ｖａを発生する比例電圧発生手段として
機能するものである。なお、逆極性になるが第１の電流
を使用して比例電圧Ｖａを発生することも可能である。T P1 and T P2 are drain currents I D10 of T P10 (in other words, n times multiplied by the third value) in proportion to the level difference between the reference voltage V 3 and the input voltage S i . It functions as a current distribution means for distributing the collector current I C of the bipolar transistor 25 to the first current (drain current I D1 of T P1 ) and the second current (drain current I D2 of T P2 ), and , The resistor 5 functions as a proportional voltage generating means for generating a proportional voltage Va proportional to the magnitude of the second current (I D2 ). It is also possible to generate the proportional voltage Va by using the first current although it has the opposite polarity.
【００１２】さらに、ＴP4、ＴN1、ＴP5、ＴN2、抵抗
８、９および２個のバイポーラトランジスタ６、７から
なる回路は、全体で、比例電圧Ｖａを所定論理レベル
（ここではＢｉ−ＣＭＯＳレベル）の２値論理信号Ｓo
に変換する変換手段３１として機能するものである。な
お、３２は比例電圧Ｖａのハイレベルを約＋０．８Ｖに
クランプするためのトランジスタである。Further, in the circuit composed of T P4 , T N1 , T P5 , T N2 , resistors 8 and 9 and two bipolar transistors 6 and 7, as a whole, the proportional voltage Va is set to a predetermined logic level (here Bi- CMOS level) binary logic signal S o
It functions as a conversion means 31 for converting into. Reference numeral 32 is a transistor for clamping the high level of the proportional voltage Va to about + 0.8V.
【００１３】以上のように、本実施例では、第１、第２
のバイポーラトランジスタ２２、２３をダイオード接続
して一定の基準電圧Ｖ3 を作り出し、その基準電圧Ｖ3
を利用して第３のバイポーラトランジスタ２５のコレク
タ電流ＩC を定電流化するとともに、そのコレクタ電流
ＩC をカレントミラー回路３０によってｎ倍し、電流配
分手段（ＴP1、ＴP2）に与えている。すなわち、定電流
源にバイポーラトランジスタを用いている。従って、Ｍ
ＯＳ−ＦＥＴに比べて電源電圧の変動の影響が少なくな
るから、カレントミラー回路を流れる電流を安定的に定
電流化でき、正確なレベル変換動作を得ることができ
る。As described above, in this embodiment, the first and second
The bipolar transistors 22 and 23 and diode-connected creating a constant reference voltage V 3 of the reference voltage V 3
Is used to make the collector current I C of the third bipolar transistor 25 constant, and the collector current I C is multiplied by n by the current mirror circuit 30 and given to the current distribution means (T P1 , T P2 ). There is. That is, a bipolar transistor is used as the constant current source. Therefore, M
Since the influence of the fluctuation of the power supply voltage is less than that of the OS-FET, the current flowing through the current mirror circuit can be stably made constant and an accurate level conversion operation can be obtained.
【００１４】なお、本発明の実施態様は上記例に限るも
のではなく、その意図する範囲において様々な変形例が
考えられる。例えば、図３に一実施例の第１の改良構成
図を示すように、カレントミラー回路４０を２個のバイ
ポーラトランジスタ４１、４２で構成してもよく、ある
いは、図４に一実施例の第２の改良構成図を示すよう
に、１個のバイポーラトランジスタ４３を追加してもよ
い。特に、図４の構成によれば、バイポーラトランジス
タ４１、４２のベース電流を追加トランジスタ４３のｈ
ＦＥ（電流増幅率）相当に小さくでき、これらのベース
電流がバイポーラトランジスタ４２のコレクタ側に流れ
込むによって引き起こされるコレクタ電流ＩC42 の変動
を抑えることができるので、より安定化した定電流動作
を得ることができる。なお、図４の構成を図５のように
改良すると、バイポーラトランジスタ４１のコレクタ電
流ＩC41 の変動も、追加トランジスタ４４のｈＦＥによ
り抑えることができるので好ましい。The embodiment of the present invention is not limited to the above example, and various modifications can be considered within the intended range. For example, the current mirror circuit 40 may be composed of two bipolar transistors 41 and 42 as shown in the first improved configuration diagram of one embodiment in FIG. 3, or in FIG. One bipolar transistor 43 may be added as shown in FIG. Particularly, according to the configuration of FIG. 4, the base currents of the bipolar transistors 41 and 42 are set to the h of the additional transistor 43.
FE (current amplification factor) can be made considerably small, and fluctuations in the collector current I C42 caused by these base currents flowing into the collector side of the bipolar transistor 42 can be suppressed, so that a more stable constant current operation can be obtained. You can It is preferable to improve the configuration of FIG. 4 as shown in FIG. 5 because the variation of the collector current I C41 of the bipolar transistor 41 can be suppressed by the hFE of the additional transistor 44.
【００１５】また、図６に一実施例の第４の改良構成図
を示すように、カレントミラーを構成する一対のバイポ
ーラトランジスタ５１、５２のエミッタ側に、バイポー
ラトランジスタ５３を挿入してもよい。このようにする
と、一方のバイポーラトランジスタ５１にはＶBE（ベー
ス−エミッタ間電圧）の１段分に相当する電圧が、他方
のバイポーラトランジスタ５２にはＶBEの２段分に相当
する電圧が常に加えられるため、これら一対のバイポー
ラトランジスタ５１、５２のコレクタ電圧を安定させる
ことができる。Further, as shown in FIG. 6 which is a fourth improved configuration diagram of one embodiment, a bipolar transistor 53 may be inserted on the emitter side of a pair of bipolar transistors 51 and 52 forming a current mirror. In this way, one bipolar transistor 51 always has a voltage corresponding to one stage of V BE (base-emitter voltage), and the other bipolar transistor 52 always has a voltage corresponding to two stages of V BE. Since they are added, the collector voltages of the pair of bipolar transistors 51 and 52 can be stabilized.
【００１６】[0016]
【発明の効果】本発明によれば、定電流源にバイポーラ
トランジスタを用いたので、電源電圧の変動に影響され
ない正確なレベル変換動作を得ることができる。According to the present invention, since the bipolar transistor is used as the constant current source, it is possible to obtain an accurate level conversion operation which is not affected by the fluctuation of the power supply voltage.
【図１】本発明の原理図である。FIG. 1 is a principle diagram of the present invention.
【図２】一実施例の構成図である。FIG. 2 is a configuration diagram of an embodiment.
【図３】一実施例の第１の改良構成図である。FIG. 3 is a first improved configuration diagram of an embodiment.
【図４】一実施例の第２の改良構成図である。FIG. 4 is a second improved configuration diagram of the embodiment.
【図５】一実施例の第３の改良構成図である。FIG. 5 is a third improved configuration diagram of an embodiment.
【図６】一実施例の第４の改良構成図である。FIG. 6 is a fourth improved configuration diagram of an embodiment.
【図７】従来例の構成図である。FIG. 7 is a configuration diagram of a conventional example.
ＴP1、ＴP2：ＰＭＯＳ（電流配分手段） ＩD1：ドレイン電流（第１の電流） ＩD2：ドレイン電流（第２の電流） Ｖａ：比例電圧 Ｖ3 ：基準電圧 ５：抵抗（比例電圧発生手段） ２０：基準電圧発生手段および定電流発生手段 ２５：バイポーラトランジスタ ３０、４０、５０：カレントミラー回路 ３２：変換手段T P1 , T P2 : PMOS (current distribution means) I D1 : Drain current (first current) I D2 : Drain current (second current) Va: Proportional voltage V 3 : Reference voltage 5: Resistance (proportional voltage generation) Means) 20: Reference voltage generating means and constant current generating means 25: Bipolar transistors 30, 40, 50: Current mirror circuit 32: Conversion means
Claims (1)
記定電流を第１の電流と第２の電流に配分する電流配分
手段と、 前記第１の電流または第２の電流の大きさに比例する比
例電圧を発生する比例電圧発生手段と、 前記比例電圧を所定論理レベルの２値論理信号に変換す
る変換手段と、 を有するレベル変換回路において、 前記基準電圧とエミッタ電流に比例する電圧との差電圧
をベース−エミッタ間電圧とするバイポーラトランジス
タと、 該バイポーラトランジスタを流れるコレクタ電流の所定
倍の電流を前記定電流とするカレントミラー回路と、を
備えたことを特徴とするレベル変換回路。1. A reference voltage generating means for generating a reference voltage, a constant current generating means for generating a constant current, and the constant current as a first current at a ratio according to a level difference between the reference voltage and an input voltage. And a current distribution unit that distributes to the second current, a proportional voltage generation unit that generates a proportional voltage proportional to the magnitude of the first current or the second current, and a binary value of the proportional voltage having a predetermined logic level. In a level conversion circuit having a conversion means for converting to a logic signal, a bipolar transistor having a base-emitter voltage which is a difference voltage between the reference voltage and a voltage proportional to the emitter current, and a collector current flowing through the bipolar transistor. A level conversion circuit, comprising: a current mirror circuit having a constant current of a predetermined multiple.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06164359A (en) | 1992-11-17 | 1992-11-17 | Level converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06164359A (en) | 1992-11-17 | 1992-11-17 | Level converting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164359A true JPH06164359A (en) | 1994-06-10 |
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ID=17963897
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| JP43A Withdrawn JPH06164359A (en) | 1992-11-17 | 1992-11-17 | Level converting circuit |
Country Status (1)
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|---|---|
| JP (1) | JPH06164359A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011161820A (en) * | 2010-02-10 | 2011-08-25 | Oki Data Corp | Driving circuit, driving device, and image forming device |
-
1992
- 1992-11-17 JP JP43A patent/JPH06164359A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011161820A (en) * | 2010-02-10 | 2011-08-25 | Oki Data Corp | Driving circuit, driving device, and image forming device |
| US9090094B2 (en) | 2010-02-10 | 2015-07-28 | Oki Data Corporation | Driving circuit and apparatus, and image forming apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |