JPH0616358Y2 - 世界時計 - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、一つの基準時計の時刻信号に基いて世界各地
の時刻を同時に表示する複数の表示時計を有する世界時
計に関するものである。

［従来の技術］ 今日、例えば世界地図と複数の時計とを組み合せて世界
各地の時刻を表示する世界時計が増加しつつある。

この様に複数の時計により同時に各地の現地時刻を表示
する世界時計としては、各時計は別個独立に時刻を計時
して時刻表示を行なうもの、基準時計において基本とな
る地域の時刻と時差データを加えた各地の時刻とを合せ
て計時し、この基準時計から基準時刻データ及び各地の
時刻データを各々の表示時計に送り、以て各表示時計に
て時刻表示を行なうもの、更に各時計は独立して計時を
行ないつつ基準時計からの信号により各時計の計時誤差
を修正する様にしたもの（例えば実開昭62-141.781号）
等、種々の形式のものが有る。

［考案が解決しようとする課題］ 前述の様に、世界時計は複数の表示時計を用いて夫々に
異なる時刻を表示させるものであるも、表示する地域及
び表示時計の個数は顧客の要望により異なるものであ
る。

そして、各時計が別個独立して時刻を計時する世界時計
は、表示時計の個数及び時差の設定に広い自由度を有す
るも、各時計毎に計時誤差の修正を行なわなければなら
ず、該世界時計を維持修正するには手数を要し、且つ、
時計を多数必要とする故、高価になる欠点が有った。

又、基準時計により基準時刻と時差データを加えた各地
の時刻を計時させる世界時計は、時差データの設定によ
り表示地域が決定される為、表示時計の個数や表示地域
の異なる世界時計毎に時差データの設定を行なわなけれ
ばならず、世界時計を画一的に量産することが困難であ
り、又、基準時計から各表示時計への配線が複雑になる
欠点が有った。

更に、各表示時計は独立して時刻を計時しつつ基準時計
から誤差の修正信号を受けるものは、時計を複数個必要
とする為に比較的高価となり、又、基準時計において時
差を計算し、以て所要時刻毎に修正信号を基準時計から
出力させる故、修正信号の出力時刻を表示時計の個数や
表示地域の異なる世界時計毎に設定しなければならず、
量産に適さなかった。

［課題を解決するための手段］ 時刻を計時してスタート信号と分基準信号及び時基準信
号とを出力する基準時計回路と、スタート信号が入力さ
れると所要時間だけクロック信号と分制御信号及び時制
御信号とを出力するタイミング制御回路と、スタート信
号により分基準信号を読み込み、分基準信号と該分基準
信号の値に所定の値を順次加えた値の信号とをシリアル
信号の分信号として順次出力し、且つ、一つの値を出力
する毎に分ブロック信号を出力する補助分カウンタ回路
と、スタート信号により時基準信号を読み込み、時基準
信号と該時基準信号に順次１を加えた値の信号とをシリ
アル信号の時信号として順次出力し、且つ、一つの値を
出力する毎に時ブロック信号を出力する補助時カウンタ
回路と、前記分ブロック信号又は時ブロック信号をタイ
ミング信号として出力するタイミング信号出力回路と、
分ブロック信号と分制御信号とが入力されると補助分カ
ウンタ回路のカウント値を進める分進信号を出力する分
進回路と、前記分信号又は時信号をデータ信号として出
力するデータ出力回路と、データ信号、タイミング信号
及びクロック信号が入力され、データ信号の内の所要の
値の分信号及び時信号により時刻を表示する複数の表示
時計部とにより世界時計を構成する。

［作用］ 本考案は基準時計回路により基準となる時刻を計時して
分基準時計及び時基準信号を出力させ、補助分カウンタ
回路においてこの分基準信号に一定の数値を時差として
順次加えた分信号を作り、この分信号を補助分カウンタ
回路から順次シリアル信号として出力させ、補助時カウ
ンタ回路において時基準信号に順次１を加えた時信号を
作り、この時信号を補助時カウンタ回路から順次シリア
ル信号として出力させることができ、且つ、一つの数値
の分信号をシリアル信号として出力させる毎に分ブロッ
ク信号を出力させ、一つの数値の時信号をシリアル信号
として出力させる毎に時ブロック信号を出力させ、又、
タイミング制御回路からはクロック信号が出力されると
共に一定期間の時制御信号と分制御信号とを出力させ、
時制御信号が出力されるとタイミング信号出力回路は時
ブロック信号をタイミング信号として通過させ、且つ、
データ出力回路は時信号をデータ信号として通過させる
ことができ、又、タイミング制御回路から分制御信号が
出力されるとタイミング信号出力回路は分ブロック信号
をタイミング信号として通過させ、データ出力回路は分
信号をデータ信号として通過させることができ、更に分
進回路は分ブロック信号が出力される毎に補助分カウン
タ回路のカウント値を一定数ずつ増加させる分進信号を
出力する。

更に前記データ信号は表示時計部に送られ、表示時計部
はタイミング信号に基いて特定の数値の分信号及び時信
号のみを読み込み、この分信号及び時信号による時刻を
表示部に表示する。

［実施例］ 本考案に係る実施例は、第１図に示す様に発振回路12の
基準信号出力端子を分周回路14を介して分カウンタ16及
び時カウンタ18に接続する基準時計回路10を有し、該基
準時計回路10における分カウンタ16のカウント値信号及
び時カウンタ18のカウント値信号を信号出力回路22を介
して複数の表示時計部86に送るものであり、発振回路12
は水晶発振器を内蔵し、高精度の基準信号を出力するも
のであり、この基準信号は分周回路14で適宜分周され、
分カウンタ16及び時カウンタ18において分周された基準
信号をカウントすることにより計時するものであり、分
カウンタ16はこのカウント値を８ビットパラレルの分基
準信号として出力し、時カウンタ18はそのカウント値を
５ビットパラレルの時基準信号として出力するものであ
る。尚、修正回路20は分カウンタ16及び時カウンタ18に
おける計時誤差を修正する為の回路である。

そして、信号出力回路22は、８ビットパラレルとされた
Ｙ信号である分基準信号を分カウンタ16から受ける補助
分カウンタ回路36、５ビットパラレルとされたＺ信号で
ある時基準信号を時カウンタ18から受ける補助時カウン
タ回路46、その他、タイミング制御回路24等で構成され
る。

このタイミング制御回路24は、第２図に示す様に、２個
のオア回路、１個のインバータ及びアンド回路、更に37
ビットのジョンソンカウンタで構成し、後述のタイミン
グ信号出力回路70の出力端子を第１インバータ26を介し
て第１ジョンソンカウンタ28の入力端子に、第１ジョ
ンソンカウンタ28の第１ビット乃至第24ビット出力端子
は24入力型オア回路である第１オア回路30により１本に
まとめ、第１オア回路30の出力端子は後述のタイミング
信号出力回路70及びデータ出力回路78に、又、第１ジョ
ンソンカウンタ28の第25ビット乃至第36ビット出力端子
は12入力型オア回路である第２オア回路32により１本に
まとめ、第２オア回路32の出力端子を後述の分進回路5
6、タイミング信号出力回路70及びデータ出力回路78に
接続し、第37ビット出力端子は２入力型アンド回路であ
る第１アンド回路34の否定入力端子に接続し、第１アン
ド回路34の他の入力端子である通常入力端子は前記基準
時計回路10における分周回路14の_１基準信号出力端子
に接続し、該第１アンド回路34の出力端子は後述の表示
時計部86へ接続すると共に後述の補助分カウンタ回路36
と補助時カウンタ回路46とに接続し、第１ジョンソンカ
ウンタ28のリセット端子は基準時計回路10における分周
回路14の_３基準信号出力端子に接続する。

このジョンソンカウンタは出力端子の何れか１つをＨレ
ベルとするものであり、リセット状態で第１ビット出力
端子をＨレベルとし、以後、入力端子にクロック信号
が入力されるとクロック入力の１パルス毎に第１ビット
出力端子から第２ビット出力端子、第３ビット出力端子
へと順次Ｈレベル信号を出力する出力端子を切り換える
ものである。

従って、タイミング制御回路24は、Ａ信号である_３基
準信号にＨパルスのスタート信号が出力されると、該ス
タート信号により第１ジョンソンカウンタ28の第１ビッ
トをＨレベルとする様に第１ジョンソンカウンタ28をリ
セットし、第１オア回路30の出力であるＢ信号にＨレベ
ルの時制御信号を出力すると共に第１アンド回路34を開
き、分周回路14からの_１基準信号をクロック信号とし
て第１アンド回路34からＥ信号に出力する。そして第１
ジョンソンカウンタ28の入力端子にＨパルスのタイミ
ング信号が入力されると、タイミング信号の１パルス毎
に第２ビット出力端子、第３ビット出力端子へとＨレベ
ル信号の出力を順次移動させ、タイミング信号として24
個のパルスが入力される間は第１オア回路30からＨレベ
ルの時制御信号を出力し、25番目のパルスから12個のパ
ルスが入力される間は第２オア回路32からＨレベルの分
制御信号をＣ信号に出力し、37番目のパルス入力により
第１アンド回路34を閉じ、クロック信号の出力を停止す
る。尚、第１インバータ26はタイミング信号におけるＨ
パルスの立ち下りに同期して第１ジョンソンカウンタ28
のＨレベルを出力する出力端子を順送りさせる為のもの
である。

そして、補助分カウンタ回路36は、プリセッタブルカウ
ンタ、ジョンソンカウンタ、アンド回路、及びオア回路
で構成し、プリセッタブルカウンタである第２分カウン
タ38のデータ入力端子は前記基準時計回路10における分
カウンタ16のデータ出力端子に接続し、第２分カウンタ
38のロード端子は該補助分カウンタ回路36における第２
ジョンソンカウンタ40のリセット端子と共に基準時計回
路10における分周回路14の_３基準信号出力端子に接続
し、第２ジョンソンカウンタ40は分基準信号のビット数
よりも１ビット多い９ビットジョンソンカウンタを使用
し、該第２ジョンソンカウンタ40の第１ビット乃至第８
ビット出力端子は８個のアンド回路で構成される第１ア
ンド回路群42の各アンド回路の１入力端子に接続し、第
９ビット出力端子は後述のタイミング信号出力回路70及
び分進回路56に接続する。そして第１アンド回路群42に
おける各アンド回路の他の入力端子は第２分カウンタ38
のデータ出力端子に順次接続し、第１アンド回路群42に
おける各アンド回路の出力端子は８入力型オア回路であ
る第３オア回路44により１本にまとめ、第３オア回路44
の出力端子を後述のデータ出力回路78に接続し、第２分
カウンタ38の入力端子は後述の分進回路56に、又、第
２ジョンソンカウンタ40の入力端子は前記タイミング
制御回路24における第１アンド回路34の出力端子に接続
する。

従って、補助分カウンタ回路36では、Ａ信号にＨパルス
のスタート信号が出力されると、該スタート信号により
第２分カウンタ38が基準時計回路10における分カウンタ
16のカウント値をプリセットし、且つ、第２ジョンソン
カウンタ40がスタート信号によりリセットされる。そし
て、第２ジョンソンカウンタ40にタイミング制御回路24
からのクロック信号が入力されると第２ジョンソンカウ
ンタ40は第１ビット出力端子から順次第９ビット出力端
子へとＨレベルを出力する出力端子を変化させる故、第
１ビット乃至第８ビット出力端子からの出力信号によっ
て第１アンド回路群42の各アンド回路を順次１つずつ開
き、第２分カウンタ38にプリセットされた分カウンタ16
のカウント値である８ビットの信号を順次第３オア回路
44に送り、以て８ビットパラレルの信号である分基準信
号を８ビットシリアルの分信号に変換して第３オア回路
44の出力であるＦ信号に出力し、第３オア回路44から８
ビットの分信号を出力した後、第２ジョンソンカウンタ
40の第９ビット出力端子からのＨパルスを分ブロック信
号としてＧ信号に出力し、以て分ブロック信号をタイミ
ング信号出力回路70と分進回路56とに送り、再度、第２
分カウンタ38の値をシリアル信号の分信号として第３オ
ア回路44から出力させることを繰り返す。そして、第２
分カウンタ38に分進回路56からの分進信号が入力される
と、第２分カウンタ38はプリセットされた分基準信号の
値に分進信号のパルス数を加算した値をカウント値と
し、この新たな値を分信号として出力するものであり、
分進信号が第２分カウンタ38に入力される毎に順次カウ
ント値を増加させ、この値を８ビットパラレルの分信号
として第３オア回路44から出力すると共に第２ジョンソ
ンカウンタ40の第９ビット出力端子から分ブロック信号
を出力することを繰り返す。

又、補助時カウンタ回路46も補助分カウンタ回路36と略
同様であり、プリセッタブルカウンタをもって第２時カ
ウンタ48とし、時基準信号が５ビットのパラレル信号で
ある故、６ビットジョンソンカウンタを用いて第３ジョ
ンソンカウンタ50とし、第３ジョンソンカウンタ50の第
１ビット乃至第５ビット出力端子は５個のアンド回路で
構成される第２アンド回路群52の各アンド回路の入力端
子に接続し、該第２アンド回路群52における各アンド回
路の他の入力端子を各々第２時カウンタ48のデータ出力
端子に接続し、第２アンド回路群52の全出力端子を第４
オア回路54により１本にまとめ、第４オア回路54の出力
端子を後述のデータ出力回路78に接続し、第２時カウン
タ48のデータ入力端子は基準時計回路10における時カウ
ンタ18のデータ出力端子に、第２時カウンタ48のロード
端子は第３ジョンソンカウンタ50のリセット端子と共に
基準時計回路10における分周回路14の_３基準信号出力
端子に接続し、第３ジョンソンカウンタ50の第６ビット
出力端子は第２時カウンタ48の入力端子に接続すると
共に後述のタイミング信号出力回路70に接続し、第３ジ
ョンソンカウンタ50の入力端子は前記タイミング制御
回路24における第１アンド回路34の出力端子に接続す
る。

従って補助時カウンタ回路46では、スタート信号が入力
されると、５ビットパラレルの時基準信号により時カウ
ンタ18のカウント値が第２時カウンタ48にプリセットさ
れ、第３ジョンソンカウンタ50が同時にリセットされる
こととなり、タイミング制御回路24からのクロック信号
により第３ジョンソンカウンタ50が第１ビット出力端子
から順次Ｈレベル信号を出力し、第１ビット乃至第５ビ
ット出力端子のＨレベル信号により第２時カウンタ48の
カウント値を５ビットシリアルの時信号として第４オア
回路54の出力であるＨ信号に出力し、５ビットのシリア
ル信号を第４オア回路54から出力させた後、第６ビット
出力端子をＨレベルとすることによりＨパルスの時ブロ
ック信号をＩ信号に出力し、このＨパルスの時ブロック
信号により第２時カウンタ48のカウント値を１つ増加さ
せると共に、時ブロック信号をタイミング信号出力回路
70に送る。そして、第２時カウンタ48の新たなカウント
値を５ビットシリアルの時信号として第４オア回路54か
ら出力させ、更に時ブロック信号を出力させると共に第
２時カウンタ48のカウント値を再度１増加させることを
繰り返す。

そして、分進回路56は３個のアンド回路、２個のインバ
ータ、及び５ビットのジョンソンカウンタで構成し、前
記補助分カウンタ回路36における第２ジョンソンカウン
タ40の第９ビット出力端子を第２アンド回路58の入力端
子に接続すると共に第３インバータ68を介して第４ジョ
ンソンカウンタ66のリセット端子に接続し、第２アンド
回路58の他の入力端子はタイミング制御回路24における
第２オア回路32の出力端子に接続し、第２アンド回路58
の出力端子を第３アンド回路60の入力端子に、第３アン
ド回路の他の入力端子は基準時計回路10における分周回
路14の_０基準信号出力端子に、第３アンド回路60の出
力端子は第４アンド回路62の入力端子に、第４アンド回
路62の他の入力端子は否定入力型として第４ジョンソン
カウンタ66の第５ビット出力端子に接続し、第４アンド
回路62の出力端子は第２インバータ64を介して第４ジョ
ンソンカウンタ66の入力端子に接続すると共に前記補
助分カウンタ回路36における第２分カウンタ38の入力
端子に接続する。

尚、_０基準信号は前記_１基準信号の約10倍の周波数
を有するパルス信号としておく。

この分進回路56は、タイミング制御回路24がＣ信号にＨ
レベルの分制御信号を出力している状態において、補助
分カウンタ回路36における第２ジョンソンカウンタ40か
らＨパルスの分ブロック信号が出力されると、該分ブロ
ック信号が出力されている間だけ第２アンド回路58の出
力をＨレベルとして第３アンド回路60を開き、第３アン
ド回路60の出力端子から_０基準信号を出力させるもの
であり、このとき、第３インバータ68を介して分ブロッ
ク信号を第４ジョンソンカウンタ66のリセット端子に入
力する故、分ブロック信号により第４ジョンソンカウン
タ66のリセット状態を解除し、以て第４アンド回路62を
通過した_０基準信号を分進信号として前記補助分カウ
ンタ回路36における第２分カウンタ38に送ると共に、当
該分進回路56における第４ジョンソンカウンタ66にも
_０基準信号を送り、第４アンド回路62が_０基準信号の
パルスを５個通過させると第４ジョンソンカウンタ66の
第５ビット出力端子がＨレベルとなって第４アンド回路
62を閉じ、補助分カウンタ回路36への分進信号である
_０基準信号の出力を停止し、その後、分ブロック信号の
出力が停止されてＧ信号がＬレベルに戻ると第４ジョン
ソンカウンタ66がリセットされて第５ビット出力端子を
Ｌレベルに戻す。従って、この分進回路56は分ブロック
信号が出力される毎に５個のパルスを第２分カウンタ38
に出力するものである。

又、タイミング信号出力回路70は２個のアンド回路と１
個のオア回路で構成し、第５アンド回路72の入力端子は
補助分カウンタ回路36における第２ジョンソンカウンタ
40の第９ビット出力端子とタイミング制御回路24におけ
る第２オア回路32の出力端子とに接続し、第６アンド回
路74の入力端子は補助時カウンタ回路46における第３ジ
ョンソンカウンタ50の第６ビット出力端子とタイミング
制御回路24における第１オア回路30の出力端子とに接続
し、第５アンド回路72の出力端子と第６アンド回路74の
出力端子とを第５オア回路76の入力端子に、第５オア回
路76の出力端子は後述の表示時計部86に接続すると共に
前述の様にタイミング制御回路24に接続するものであ
る。

従ってタイミング信号出力回路70は、分制御信号が入力
されると第５アンド回路72を開いて分ブロック信号をタ
イミング信号として第５オア回路76の出力であるＭ信号
に出力し、又、時制御信号が入力されると第６アンド回
路74を開いて時ブロック信号をタイミング信号として第
５オア回路76の出力であるＭ信号に出力し、このタイミ
ング信号をタイミング制御回路24及び表示時計部86へ出
力するものである。

そしてデータ出力回路78も２個のアンド回路と１個のオ
ア回路で構成し、第７アンド回路80の入力端子は補助分
カウンタ回路36における第３オア回路44の出力端子とタ
イミング制御回路24における第２オア回路32の出力端子
とに接続し、第８アンド回路82の入力端子は補助時カウ
ンタ回路46における第４オア回路54の出力端子とタイミ
ング制御回路24における第１オア回路30の出力端子とに
接続し、第７アンド回路80の出力端子と第８アンド回路
82の出力端子とを第６オア回路84の入力端子に、第６オ
ア回路84の出力端子を後述の表示時計部86に接続するも
のである。

従ってデータ出力回路78は分制御信号が入力されると第
７アンド回路80を開いて補助分カウンタ回路36からの分
信号を通過させ、時制御信号が入力されると第８アンド
回路82を開いて補助時カウンタ回路46からの時信号を通
過させ、以て第６オア回路84から分信号又は時信号をデ
ータ信号としてＰ信号に出力するものである。

上述の様に構成された信号出力回路22全体としての作動
は、スタート信号である_３基準信号を1/60Hzとするこ
とにより１分毎に分カウンタ16からの分基準信号及び時
カウンタ18からの時基準信号を補助分カウンタ回路36に
おける第２分カウンタ38及び補助時カウンタ回路46にお
ける第２時カウンタ48にプリセットし、このスタート信
号により、補助分カウンタ回路36における第２ジョンソ
ンカウンタ40と補助時カウンタ回路46における第３ジョ
ンソンカウンタ50及びタイミング制御回路24における第
１ジョンソンカウンタ28とをリセットする。従って、タ
イミング制御回路24はクロック信号の出力を開始すると
共に時制御信号を出力し、時制御信号によりタイミング
信号出力回路70における第６アンド回路74及びデータ出
力回路78における第８アンド回路82を開く。そしてタイ
ミング制御回路24からのクロック信号により補助時カウ
ンタ回路46は第４オア回路54から５ビットの時信号をＨ
信号に出力し、この時信号はデータ出力回路78からＰ信
号にデータ信号として出力され、５ビットのデータ信号
が出力される毎に時ブロック信号がＩ信号に出力され、
第２時カウンタ48のカウント値を１つ増加させ、且つ、
該時ブロック信号はタイミング信号出力回路70を通って
タイミング信号とされ、タイミング制御回路24における
第１ジョンソンカウンタ28のＨレベルを出力する出力端
子を第２ビット出力端子に切り換え、続いて第２時カウ
ンタ48のカウント値を５ビットシリアルの時信号即ちデ
ータ信号として出力し、第２時カウンタ48のカウント値
を１つ増加させ、第１ジョンソンカウンタ28のＨレベル
出力端子を１つ繰り上げることを繰り返し、時ブロック
信号が24個出力されると第２時カウンタ48のカウント値
は24（10進数）加えられて一巡し、このときタイミング
制御回路24における第１ジョンソンカウンタ28は第25ビ
ット端子出力をＨレベルとして第２オア回路32からＨレ
ベルの分制御信号を出力し、時制御信号の出力は停止す
る。この為、タイミング信号出力回路70では第６アンド
回路74が閉じて第５アンド回路72が開き、データ出力回
路78では第８アンド回路82が閉じて第７アンド回路80が
開き、データ出力回路78は補助分カウンタ回路36が出力
する分信号をデータ信号として出力することとなり、第
２分カウンタ38にプリセットされた分カウンタ16の値が
８ビットシリアルの分信号として出力されると補助分カ
ウンタ回路36は分ブロック信号を出力し、タイミング制
御回路24における第１ジョンソンカウンタ28のＨレベル
出力端子を１つ繰り上げ、且つ、分進回路56における第
１アンド回路58及び第２アンド回路60を開いてＪ信号に
５個のパルスを分進信号として出力させ、この分進信号
により第２分カウンタ38のカウント値を５増加させ、分
カウンタ16の値よりも５（10進数）多い値を再度８ビッ
トシリアルの分信号として出力し、５ずつ増加させた値
の分信号を12回出力すると、この間に出力される分ブロ
ック信号が12個のタイミング信号としてタイミング制御
回路24に順次入力され、第１ジョンソンカウンタ28の第
37ビット端子出力がＨレベル信号を出力して第１アンド
回路34を閉じ、クロック信号の出力を停止して信号出力
回路22の全ての動作が停止する。

従って信号出力回路22は、１分毎に基準時計回路10にお
ける分カウンタ16及び時カウンタ18のカウント値を読み
込み、この時カウンタ18のカウント値及び順次１を加え
た値を時信号とするデータ信号を24回出力し、続いて分
カウンタ16のカウント値及び順次５を加えた値を分信号
とするデータ信号を12回出力して停止するものであり、
分周回路14からの_１基準信号を例えば１KHzの基準信
号とすると、約0.25秒の間に24時間を５分刻みとした全
ての時刻データを出力することができる。

そして各表示時計部86は、第３図に示す様に37ビットの
ジョンソンカウンタ及び２個のナンド回路、シフトレジ
スタ、ラッチ回路、デコーダドライバ及び１個の表示部
で構成し、37ビットの第５ジョンソンカウンタ88の第１
ビット出力端子乃至第24ビット出力端子の何れかを第２
ナンド回路92の１入力端子に、第25ビット出力端子乃至
第36ビット出力端子の何れかを第１ナンド回路90の１入
力端子に接続し、第１ナンド回路90の出力端子を８ビッ
トシリアルインパラレルアウトの第１シフトレジスタ94
の入力端子に、第２ナンド回路92の出力端子を５ビッ
トシリアルインパラレルアウトの第２シフトレジスタ86
の入力端子に接続し、第１シフトレジスタ94のデータ
出力端子は第１ラッチ回路98のデータ入力端子に、第２
シフトレジスタ96のデータ出力端子は第２ラッチ回路10
0のデータ入力端子に接続し、第１ラッチ回路98のロー
ド端子及び第２ラッチ回路100のロード端子は共に第５
ジョンソンカウンタ88の第37ビット出力端子に接続し、
第１ラッチ回路98の出力端子は第１デコーダドライバ10
2を介して表示部106に、第２ラッチ回路100の出力端子
も第２デコーダドライバ104を介して表示部106に接続す
るものであり、この表示時計部86における第５ジョンソ
ンカウンタ88の入力端子を前記タイミング信号出力回
路70に、第１ナンド回路90及び第２ナンド回路92の各１
入力端子を共にタイミング制御回路24の第１アンド回路
34に、第１シフトレジスタ94及び第２シフトレジスタ96
の各データ入力端子を共にデータ出力回路78に接続する
ものである。尚第５ジョンソンカウンタ88は第37ビット
出力端子からの信号を遅延回路97を介してリセットされ
る。

この表示時計部86では、第２ナンド回路92の１入力端子
を第５ジョンソンカウンタ88の第１ビット乃至第24ビッ
ト出力端子の何れかに接続している故、タイミング信号
としての第１パルスから第24パルスの内、接続した第５
ジョンソンカウンタ88の出力端子をＨレベルとする１パ
ルスの区間だけ第２ナンド回路92が開き、このときだけ
タイミング制御回路24からのクロック信号を第２シフト
レジスタ96の入力端子に入力し、このときにデータ信
号としてＰ信号に出力されている５ビットの時信号を第
２シフトレジスタ96に記憶する。又、第１ナンド回路90
が第５ジョンソンカウンタ88の第25ビット乃至第36ビッ
ト出力端子の何れかに接続されている故、この接続され
ている第５ジョンソンカウンタ88の出力端子をＨレベル
とする１パルスの区間だけ第１ナンド回路90は開かれ、
このときだけタイミング制御回路24からのクロック信号
を第１シフトレジスタ94の入力端子に入力し、このと
きにデータ信号としてＰ信号に出力されている８ビット
の分信号を第１シフトレジスタ94に記憶させ、タイミン
グ信号としてＰ信号に37番目のＨパルスが出力されると
第５ジョンソンカウンタ88は第37ビット出力端子にＨレ
ベル信号を出力し、第１シフトレジスタ94の記憶値を第
１ラッチ回路98にラッチし、第２シフトレジスタ96の記
憶値を第２ラッチ回路100にラッチする。従って、この
第１ラッチ回路98及び第２ラッチ回路100にラッチされ
た値が第１デコーダドライバ102及び第２デコーダドラ
イバ104を介することにより表示部106で表示される。

従って本実施例における世界時計は、第１ナンド回路90
の１入力端子を第５ジョンソンカウンタ88の第１乃至第
24ビット出力端子の何れに接続するかを選択し、又、第
２ナンド回路92の１入力端子を第５ジョンソンカウンタ
88の第25乃至第36ビット出力端子の何れに接続するかを
選択することにより、基準時刻及び５分刻みの時差によ
る各地の時刻を自由に表示時計部86で表示させることが
でき、又、各表示時計部86の入力端子は並列に接続して
信号出力回路22におけるデータ出力回路78、タイミング
信号出力回路70、タイミング制御回路24に接続する故、
表示時計部86の個数も自由に定め得る。

［考案の効果］ 本考案に係る世界時計は、時計として１個の基準時計回
路を有するのみである故、安価にして、且つ、計時誤差
の修正が極めて容易であり、又、信号出力回路における
補助分カウンタ回路及び補助時カウンタ回路により24時
間を等分して各種時差を有する多くの時信号及び分信号
をデータ信号として出力することができる。

そして、前記データ信号はシリアル信号として１本の信
号線で出力するものである故、データ出力回路からの信
号線、タイミング信号出力回路からの信号線、タイミン
グ制御回路からの信号線の３本の信号線を多数設ける表
示時計部に配線するのみであって、表示時計部は並列に
設けることができる故、表示時計部への配線を単純と
し、更に、多くの時信号及び分信号を信号出力回路から
出力している故、表示時計部の個数及び地域を自由に定
めることができ、世界時計を安価に量産することが可能
となる。

【図面の簡単な説明】

第１図は本考案に係る世界時計の回路全体を示すブロッ
ク図、 第２図は信号出力回路の実施例を示す図、 第３図は表示時計部の回路例を示す図、 第４図は信号出力回路の信号を表わすタイムチャート図
である。 10……基準時計回路、16……分カウンタ、 18……時カウンタ18、22……信号出力回路、 24……タイミング制御回路、 36……補助分カウンタ回路、 46……補助時カウンタ回路、 56……分進回路、70……タイミング信号出力回路、78…
…データ出力回路、 86……表示時計部。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】基準信号を出力する発振回路と該発振回路
   からの基準信号を分周する分周回路とを内蔵し、分周回
   路で分周された基準信号を分カウンタ及び時カウンタで
   カウントすることにより分基準信号及び時基準信号を出
   力すると共に、前記分周回路から一定周期のスタート信
   号を出力する基準時計回路と、 スタート信号によりクロック信号の出力を開始し、後記
   タイミング信号が入力されると、タイミング信号に基い
   て所要時間だけ時制御信号を出力し、時制御信号を出力
   していないときに所要時間だけ分制御信号を出力し、且
   つ、時制御信号又は分制御信号を出力している期間、ク
   ロック信号の出力を維持するタイミング制御回路と、 前記分カウンタからの分基準信号をスタート信号により
   読み込み、この分基準信号を前記クロック信号と同期し
   たシリアル信号である分信号として出力すると共に、分
   カウンタの値に所定の値を順次加えた値をもシリアル信
   号の分信号として順次出力することを繰り返し、シリア
   ル信号が一つの値を出力し終る毎に分ブロック信号を出
   力する補助分カウンタ回路と、 前記時カウンタからの時基準信号をスタート信号により
   読み込み、この時基準信号を前記クロック信号と同期し
   たシリアル信号である時信号として出力すると共に、時
   カウンタの値に順次１を加えた値をもシリアル信号の時
   信号として順次出力することを繰り返し、シリアル信号
   が一つの値を出力し終る毎に時ブロック信号を出力する
   補助時カウンタ回路と、 前記分ブロック信号及び時ブロック信号と分制御信号及
   び時制御信号とが入力され、分ブロック信号又は時ブロ
   ック信号をタイミング信号として出力するタイミング信
   号出力回路と、 前記分ブロック信号と分制御信号とが入力されると前記
   補助分カウンタ回路のカウント値を進める分進信号を出
   力する分進回路と、 前記分信号及び時信号と分制御信号及び時制御信号とが
   入力され、時信号又は分信号をデータ信号として出力す
   るデータ出力回路と、 前記データ信号、タイミング信号、クロック信号が入力
   され、データ信号の内の所要の数値の分信号と、データ
   信号の内の所要の数値の時信号とをタイミング信号によ
   り読み込み、この分信号及び時信号により時刻を表示す
   る複数の表示時計部と、 を有することを特徴とする世界時計。