JPH0616358Y2 - 世界時計 - Google Patents
世界時計Info
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- JPH0616358Y2 JPH0616358Y2 JP8928988U JP8928988U JPH0616358Y2 JP H0616358 Y2 JPH0616358 Y2 JP H0616358Y2 JP 8928988 U JP8928988 U JP 8928988U JP 8928988 U JP8928988 U JP 8928988U JP H0616358 Y2 JPH0616358 Y2 JP H0616358Y2
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- JP
- Japan
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- signal
- circuit
- minute
- output
- counter
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- Electric Clocks (AREA)
Description
【考案の詳細な説明】 [産業上の利用分野] 本考案は、一つの基準時計の時刻信号に基いて世界各地
の時刻を同時に表示する複数の表示時計を有する世界時
計に関するものである。
の時刻を同時に表示する複数の表示時計を有する世界時
計に関するものである。
[従来の技術] 今日、例えば世界地図と複数の時計とを組み合せて世界
各地の時刻を表示する世界時計が増加しつつある。
各地の時刻を表示する世界時計が増加しつつある。
この様に複数の時計により同時に各地の現地時刻を表示
する世界時計としては、各時計は別個独立に時刻を計時
して時刻表示を行なうもの、基準時計において基本とな
る地域の時刻と時差データを加えた各地の時刻とを合せ
て計時し、この基準時計から基準時刻データ及び各地の
時刻データを各々の表示時計に送り、以て各表示時計に
て時刻表示を行なうもの、更に各時計は独立して計時を
行ないつつ基準時計からの信号により各時計の計時誤差
を修正する様にしたもの(例えば実開昭62-141.781号)
等、種々の形式のものが有る。
する世界時計としては、各時計は別個独立に時刻を計時
して時刻表示を行なうもの、基準時計において基本とな
る地域の時刻と時差データを加えた各地の時刻とを合せ
て計時し、この基準時計から基準時刻データ及び各地の
時刻データを各々の表示時計に送り、以て各表示時計に
て時刻表示を行なうもの、更に各時計は独立して計時を
行ないつつ基準時計からの信号により各時計の計時誤差
を修正する様にしたもの(例えば実開昭62-141.781号)
等、種々の形式のものが有る。
[考案が解決しようとする課題] 前述の様に、世界時計は複数の表示時計を用いて夫々に
異なる時刻を表示させるものであるも、表示する地域及
び表示時計の個数は顧客の要望により異なるものであ
る。
異なる時刻を表示させるものであるも、表示する地域及
び表示時計の個数は顧客の要望により異なるものであ
る。
そして、各時計が別個独立して時刻を計時する世界時計
は、表示時計の個数及び時差の設定に広い自由度を有す
るも、各時計毎に計時誤差の修正を行なわなければなら
ず、該世界時計を維持修正するには手数を要し、且つ、
時計を多数必要とする故、高価になる欠点が有った。
は、表示時計の個数及び時差の設定に広い自由度を有す
るも、各時計毎に計時誤差の修正を行なわなければなら
ず、該世界時計を維持修正するには手数を要し、且つ、
時計を多数必要とする故、高価になる欠点が有った。
又、基準時計により基準時刻と時差データを加えた各地
の時刻を計時させる世界時計は、時差データの設定によ
り表示地域が決定される為、表示時計の個数や表示地域
の異なる世界時計毎に時差データの設定を行なわなけれ
ばならず、世界時計を画一的に量産することが困難であ
り、又、基準時計から各表示時計への配線が複雑になる
欠点が有った。
の時刻を計時させる世界時計は、時差データの設定によ
り表示地域が決定される為、表示時計の個数や表示地域
の異なる世界時計毎に時差データの設定を行なわなけれ
ばならず、世界時計を画一的に量産することが困難であ
り、又、基準時計から各表示時計への配線が複雑になる
欠点が有った。
更に、各表示時計は独立して時刻を計時しつつ基準時計
から誤差の修正信号を受けるものは、時計を複数個必要
とする為に比較的高価となり、又、基準時計において時
差を計算し、以て所要時刻毎に修正信号を基準時計から
出力させる故、修正信号の出力時刻を表示時計の個数や
表示地域の異なる世界時計毎に設定しなければならず、
量産に適さなかった。
から誤差の修正信号を受けるものは、時計を複数個必要
とする為に比較的高価となり、又、基準時計において時
差を計算し、以て所要時刻毎に修正信号を基準時計から
出力させる故、修正信号の出力時刻を表示時計の個数や
表示地域の異なる世界時計毎に設定しなければならず、
量産に適さなかった。
[課題を解決するための手段] 時刻を計時してスタート信号と分基準信号及び時基準信
号とを出力する基準時計回路と、スタート信号が入力さ
れると所要時間だけクロック信号と分制御信号及び時制
御信号とを出力するタイミング制御回路と、スタート信
号により分基準信号を読み込み、分基準信号と該分基準
信号の値に所定の値を順次加えた値の信号とをシリアル
信号の分信号として順次出力し、且つ、一つの値を出力
する毎に分ブロック信号を出力する補助分カウンタ回路
と、スタート信号により時基準信号を読み込み、時基準
信号と該時基準信号に順次1を加えた値の信号とをシリ
アル信号の時信号として順次出力し、且つ、一つの値を
出力する毎に時ブロック信号を出力する補助時カウンタ
回路と、前記分ブロック信号又は時ブロック信号をタイ
ミング信号として出力するタイミング信号出力回路と、
分ブロック信号と分制御信号とが入力されると補助分カ
ウンタ回路のカウント値を進める分進信号を出力する分
進回路と、前記分信号又は時信号をデータ信号として出
力するデータ出力回路と、データ信号、タイミング信号
及びクロック信号が入力され、データ信号の内の所要の
値の分信号及び時信号により時刻を表示する複数の表示
時計部とにより世界時計を構成する。
号とを出力する基準時計回路と、スタート信号が入力さ
れると所要時間だけクロック信号と分制御信号及び時制
御信号とを出力するタイミング制御回路と、スタート信
号により分基準信号を読み込み、分基準信号と該分基準
信号の値に所定の値を順次加えた値の信号とをシリアル
信号の分信号として順次出力し、且つ、一つの値を出力
する毎に分ブロック信号を出力する補助分カウンタ回路
と、スタート信号により時基準信号を読み込み、時基準
信号と該時基準信号に順次1を加えた値の信号とをシリ
アル信号の時信号として順次出力し、且つ、一つの値を
出力する毎に時ブロック信号を出力する補助時カウンタ
回路と、前記分ブロック信号又は時ブロック信号をタイ
ミング信号として出力するタイミング信号出力回路と、
分ブロック信号と分制御信号とが入力されると補助分カ
ウンタ回路のカウント値を進める分進信号を出力する分
進回路と、前記分信号又は時信号をデータ信号として出
力するデータ出力回路と、データ信号、タイミング信号
及びクロック信号が入力され、データ信号の内の所要の
値の分信号及び時信号により時刻を表示する複数の表示
時計部とにより世界時計を構成する。
[作用] 本考案は基準時計回路により基準となる時刻を計時して
分基準時計及び時基準信号を出力させ、補助分カウンタ
回路においてこの分基準信号に一定の数値を時差として
順次加えた分信号を作り、この分信号を補助分カウンタ
回路から順次シリアル信号として出力させ、補助時カウ
ンタ回路において時基準信号に順次1を加えた時信号を
作り、この時信号を補助時カウンタ回路から順次シリア
ル信号として出力させることができ、且つ、一つの数値
の分信号をシリアル信号として出力させる毎に分ブロッ
ク信号を出力させ、一つの数値の時信号をシリアル信号
として出力させる毎に時ブロック信号を出力させ、又、
タイミング制御回路からはクロック信号が出力されると
共に一定期間の時制御信号と分制御信号とを出力させ、
時制御信号が出力されるとタイミング信号出力回路は時
ブロック信号をタイミング信号として通過させ、且つ、
データ出力回路は時信号をデータ信号として通過させる
ことができ、又、タイミング制御回路から分制御信号が
出力されるとタイミング信号出力回路は分ブロック信号
をタイミング信号として通過させ、データ出力回路は分
信号をデータ信号として通過させることができ、更に分
進回路は分ブロック信号が出力される毎に補助分カウン
タ回路のカウント値を一定数ずつ増加させる分進信号を
出力する。
分基準時計及び時基準信号を出力させ、補助分カウンタ
回路においてこの分基準信号に一定の数値を時差として
順次加えた分信号を作り、この分信号を補助分カウンタ
回路から順次シリアル信号として出力させ、補助時カウ
ンタ回路において時基準信号に順次1を加えた時信号を
作り、この時信号を補助時カウンタ回路から順次シリア
ル信号として出力させることができ、且つ、一つの数値
の分信号をシリアル信号として出力させる毎に分ブロッ
ク信号を出力させ、一つの数値の時信号をシリアル信号
として出力させる毎に時ブロック信号を出力させ、又、
タイミング制御回路からはクロック信号が出力されると
共に一定期間の時制御信号と分制御信号とを出力させ、
時制御信号が出力されるとタイミング信号出力回路は時
ブロック信号をタイミング信号として通過させ、且つ、
データ出力回路は時信号をデータ信号として通過させる
ことができ、又、タイミング制御回路から分制御信号が
出力されるとタイミング信号出力回路は分ブロック信号
をタイミング信号として通過させ、データ出力回路は分
信号をデータ信号として通過させることができ、更に分
進回路は分ブロック信号が出力される毎に補助分カウン
タ回路のカウント値を一定数ずつ増加させる分進信号を
出力する。
更に前記データ信号は表示時計部に送られ、表示時計部
はタイミング信号に基いて特定の数値の分信号及び時信
号のみを読み込み、この分信号及び時信号による時刻を
表示部に表示する。
はタイミング信号に基いて特定の数値の分信号及び時信
号のみを読み込み、この分信号及び時信号による時刻を
表示部に表示する。
[実施例] 本考案に係る実施例は、第1図に示す様に発振回路12の
基準信号出力端子を分周回路14を介して分カウンタ16及
び時カウンタ18に接続する基準時計回路10を有し、該基
準時計回路10における分カウンタ16のカウント値信号及
び時カウンタ18のカウント値信号を信号出力回路22を介
して複数の表示時計部86に送るものであり、発振回路12
は水晶発振器を内蔵し、高精度の基準信号を出力するも
のであり、この基準信号は分周回路14で適宜分周され、
分カウンタ16及び時カウンタ18において分周された基準
信号をカウントすることにより計時するものであり、分
カウンタ16はこのカウント値を8ビットパラレルの分基
準信号として出力し、時カウンタ18はそのカウント値を
5ビットパラレルの時基準信号として出力するものであ
る。尚、修正回路20は分カウンタ16及び時カウンタ18に
おける計時誤差を修正する為の回路である。
基準信号出力端子を分周回路14を介して分カウンタ16及
び時カウンタ18に接続する基準時計回路10を有し、該基
準時計回路10における分カウンタ16のカウント値信号及
び時カウンタ18のカウント値信号を信号出力回路22を介
して複数の表示時計部86に送るものであり、発振回路12
は水晶発振器を内蔵し、高精度の基準信号を出力するも
のであり、この基準信号は分周回路14で適宜分周され、
分カウンタ16及び時カウンタ18において分周された基準
信号をカウントすることにより計時するものであり、分
カウンタ16はこのカウント値を8ビットパラレルの分基
準信号として出力し、時カウンタ18はそのカウント値を
5ビットパラレルの時基準信号として出力するものであ
る。尚、修正回路20は分カウンタ16及び時カウンタ18に
おける計時誤差を修正する為の回路である。
そして、信号出力回路22は、8ビットパラレルとされた
Y信号である分基準信号を分カウンタ16から受ける補助
分カウンタ回路36、5ビットパラレルとされたZ信号で
ある時基準信号を時カウンタ18から受ける補助時カウン
タ回路46、その他、タイミング制御回路24等で構成され
る。
Y信号である分基準信号を分カウンタ16から受ける補助
分カウンタ回路36、5ビットパラレルとされたZ信号で
ある時基準信号を時カウンタ18から受ける補助時カウン
タ回路46、その他、タイミング制御回路24等で構成され
る。
このタイミング制御回路24は、第2図に示す様に、2個
のオア回路、1個のインバータ及びアンド回路、更に37
ビットのジョンソンカウンタで構成し、後述のタイミン
グ信号出力回路70の出力端子を第1インバータ26を介し
て第1ジョンソンカウンタ28の入力端子に、第1ジョ
ンソンカウンタ28の第1ビット乃至第24ビット出力端子
は24入力型オア回路である第1オア回路30により1本に
まとめ、第1オア回路30の出力端子は後述のタイミング
信号出力回路70及びデータ出力回路78に、又、第1ジョ
ンソンカウンタ28の第25ビット乃至第36ビット出力端子
は12入力型オア回路である第2オア回路32により1本に
まとめ、第2オア回路32の出力端子を後述の分進回路5
6、タイミング信号出力回路70及びデータ出力回路78に
接続し、第37ビット出力端子は2入力型アンド回路であ
る第1アンド回路34の否定入力端子に接続し、第1アン
ド回路34の他の入力端子である通常入力端子は前記基準
時計回路10における分周回路14の1基準信号出力端子
に接続し、該第1アンド回路34の出力端子は後述の表示
時計部86へ接続すると共に後述の補助分カウンタ回路36
と補助時カウンタ回路46とに接続し、第1ジョンソンカ
ウンタ28のリセット端子は基準時計回路10における分周
回路14の3基準信号出力端子に接続する。
のオア回路、1個のインバータ及びアンド回路、更に37
ビットのジョンソンカウンタで構成し、後述のタイミン
グ信号出力回路70の出力端子を第1インバータ26を介し
て第1ジョンソンカウンタ28の入力端子に、第1ジョ
ンソンカウンタ28の第1ビット乃至第24ビット出力端子
は24入力型オア回路である第1オア回路30により1本に
まとめ、第1オア回路30の出力端子は後述のタイミング
信号出力回路70及びデータ出力回路78に、又、第1ジョ
ンソンカウンタ28の第25ビット乃至第36ビット出力端子
は12入力型オア回路である第2オア回路32により1本に
まとめ、第2オア回路32の出力端子を後述の分進回路5
6、タイミング信号出力回路70及びデータ出力回路78に
接続し、第37ビット出力端子は2入力型アンド回路であ
る第1アンド回路34の否定入力端子に接続し、第1アン
ド回路34の他の入力端子である通常入力端子は前記基準
時計回路10における分周回路14の1基準信号出力端子
に接続し、該第1アンド回路34の出力端子は後述の表示
時計部86へ接続すると共に後述の補助分カウンタ回路36
と補助時カウンタ回路46とに接続し、第1ジョンソンカ
ウンタ28のリセット端子は基準時計回路10における分周
回路14の3基準信号出力端子に接続する。
このジョンソンカウンタは出力端子の何れか1つをHレ
ベルとするものであり、リセット状態で第1ビット出力
端子をHレベルとし、以後、入力端子にクロック信号
が入力されるとクロック入力の1パルス毎に第1ビット
出力端子から第2ビット出力端子、第3ビット出力端子
へと順次Hレベル信号を出力する出力端子を切り換える
ものである。
ベルとするものであり、リセット状態で第1ビット出力
端子をHレベルとし、以後、入力端子にクロック信号
が入力されるとクロック入力の1パルス毎に第1ビット
出力端子から第2ビット出力端子、第3ビット出力端子
へと順次Hレベル信号を出力する出力端子を切り換える
ものである。
従って、タイミング制御回路24は、A信号である3基
準信号にHパルスのスタート信号が出力されると、該ス
タート信号により第1ジョンソンカウンタ28の第1ビッ
トをHレベルとする様に第1ジョンソンカウンタ28をリ
セットし、第1オア回路30の出力であるB信号にHレベ
ルの時制御信号を出力すると共に第1アンド回路34を開
き、分周回路14からの1基準信号をクロック信号とし
て第1アンド回路34からE信号に出力する。そして第1
ジョンソンカウンタ28の入力端子にHパルスのタイミ
ング信号が入力されると、タイミング信号の1パルス毎
に第2ビット出力端子、第3ビット出力端子へとHレベ
ル信号の出力を順次移動させ、タイミング信号として24
個のパルスが入力される間は第1オア回路30からHレベ
ルの時制御信号を出力し、25番目のパルスから12個のパ
ルスが入力される間は第2オア回路32からHレベルの分
制御信号をC信号に出力し、37番目のパルス入力により
第1アンド回路34を閉じ、クロック信号の出力を停止す
る。尚、第1インバータ26はタイミング信号におけるH
パルスの立ち下りに同期して第1ジョンソンカウンタ28
のHレベルを出力する出力端子を順送りさせる為のもの
である。
準信号にHパルスのスタート信号が出力されると、該ス
タート信号により第1ジョンソンカウンタ28の第1ビッ
トをHレベルとする様に第1ジョンソンカウンタ28をリ
セットし、第1オア回路30の出力であるB信号にHレベ
ルの時制御信号を出力すると共に第1アンド回路34を開
き、分周回路14からの1基準信号をクロック信号とし
て第1アンド回路34からE信号に出力する。そして第1
ジョンソンカウンタ28の入力端子にHパルスのタイミ
ング信号が入力されると、タイミング信号の1パルス毎
に第2ビット出力端子、第3ビット出力端子へとHレベ
ル信号の出力を順次移動させ、タイミング信号として24
個のパルスが入力される間は第1オア回路30からHレベ
ルの時制御信号を出力し、25番目のパルスから12個のパ
ルスが入力される間は第2オア回路32からHレベルの分
制御信号をC信号に出力し、37番目のパルス入力により
第1アンド回路34を閉じ、クロック信号の出力を停止す
る。尚、第1インバータ26はタイミング信号におけるH
パルスの立ち下りに同期して第1ジョンソンカウンタ28
のHレベルを出力する出力端子を順送りさせる為のもの
である。
そして、補助分カウンタ回路36は、プリセッタブルカウ
ンタ、ジョンソンカウンタ、アンド回路、及びオア回路
で構成し、プリセッタブルカウンタである第2分カウン
タ38のデータ入力端子は前記基準時計回路10における分
カウンタ16のデータ出力端子に接続し、第2分カウンタ
38のロード端子は該補助分カウンタ回路36における第2
ジョンソンカウンタ40のリセット端子と共に基準時計回
路10における分周回路14の3基準信号出力端子に接続
し、第2ジョンソンカウンタ40は分基準信号のビット数
よりも1ビット多い9ビットジョンソンカウンタを使用
し、該第2ジョンソンカウンタ40の第1ビット乃至第8
ビット出力端子は8個のアンド回路で構成される第1ア
ンド回路群42の各アンド回路の1入力端子に接続し、第
9ビット出力端子は後述のタイミング信号出力回路70及
び分進回路56に接続する。そして第1アンド回路群42に
おける各アンド回路の他の入力端子は第2分カウンタ38
のデータ出力端子に順次接続し、第1アンド回路群42に
おける各アンド回路の出力端子は8入力型オア回路であ
る第3オア回路44により1本にまとめ、第3オア回路44
の出力端子を後述のデータ出力回路78に接続し、第2分
カウンタ38の入力端子は後述の分進回路56に、又、第
2ジョンソンカウンタ40の入力端子は前記タイミング
制御回路24における第1アンド回路34の出力端子に接続
する。
ンタ、ジョンソンカウンタ、アンド回路、及びオア回路
で構成し、プリセッタブルカウンタである第2分カウン
タ38のデータ入力端子は前記基準時計回路10における分
カウンタ16のデータ出力端子に接続し、第2分カウンタ
38のロード端子は該補助分カウンタ回路36における第2
ジョンソンカウンタ40のリセット端子と共に基準時計回
路10における分周回路14の3基準信号出力端子に接続
し、第2ジョンソンカウンタ40は分基準信号のビット数
よりも1ビット多い9ビットジョンソンカウンタを使用
し、該第2ジョンソンカウンタ40の第1ビット乃至第8
ビット出力端子は8個のアンド回路で構成される第1ア
ンド回路群42の各アンド回路の1入力端子に接続し、第
9ビット出力端子は後述のタイミング信号出力回路70及
び分進回路56に接続する。そして第1アンド回路群42に
おける各アンド回路の他の入力端子は第2分カウンタ38
のデータ出力端子に順次接続し、第1アンド回路群42に
おける各アンド回路の出力端子は8入力型オア回路であ
る第3オア回路44により1本にまとめ、第3オア回路44
の出力端子を後述のデータ出力回路78に接続し、第2分
カウンタ38の入力端子は後述の分進回路56に、又、第
2ジョンソンカウンタ40の入力端子は前記タイミング
制御回路24における第1アンド回路34の出力端子に接続
する。
従って、補助分カウンタ回路36では、A信号にHパルス
のスタート信号が出力されると、該スタート信号により
第2分カウンタ38が基準時計回路10における分カウンタ
16のカウント値をプリセットし、且つ、第2ジョンソン
カウンタ40がスタート信号によりリセットされる。そし
て、第2ジョンソンカウンタ40にタイミング制御回路24
からのクロック信号が入力されると第2ジョンソンカウ
ンタ40は第1ビット出力端子から順次第9ビット出力端
子へとHレベルを出力する出力端子を変化させる故、第
1ビット乃至第8ビット出力端子からの出力信号によっ
て第1アンド回路群42の各アンド回路を順次1つずつ開
き、第2分カウンタ38にプリセットされた分カウンタ16
のカウント値である8ビットの信号を順次第3オア回路
44に送り、以て8ビットパラレルの信号である分基準信
号を8ビットシリアルの分信号に変換して第3オア回路
44の出力であるF信号に出力し、第3オア回路44から8
ビットの分信号を出力した後、第2ジョンソンカウンタ
40の第9ビット出力端子からのHパルスを分ブロック信
号としてG信号に出力し、以て分ブロック信号をタイミ
ング信号出力回路70と分進回路56とに送り、再度、第2
分カウンタ38の値をシリアル信号の分信号として第3オ
ア回路44から出力させることを繰り返す。そして、第2
分カウンタ38に分進回路56からの分進信号が入力される
と、第2分カウンタ38はプリセットされた分基準信号の
値に分進信号のパルス数を加算した値をカウント値と
し、この新たな値を分信号として出力するものであり、
分進信号が第2分カウンタ38に入力される毎に順次カウ
ント値を増加させ、この値を8ビットパラレルの分信号
として第3オア回路44から出力すると共に第2ジョンソ
ンカウンタ40の第9ビット出力端子から分ブロック信号
を出力することを繰り返す。
のスタート信号が出力されると、該スタート信号により
第2分カウンタ38が基準時計回路10における分カウンタ
16のカウント値をプリセットし、且つ、第2ジョンソン
カウンタ40がスタート信号によりリセットされる。そし
て、第2ジョンソンカウンタ40にタイミング制御回路24
からのクロック信号が入力されると第2ジョンソンカウ
ンタ40は第1ビット出力端子から順次第9ビット出力端
子へとHレベルを出力する出力端子を変化させる故、第
1ビット乃至第8ビット出力端子からの出力信号によっ
て第1アンド回路群42の各アンド回路を順次1つずつ開
き、第2分カウンタ38にプリセットされた分カウンタ16
のカウント値である8ビットの信号を順次第3オア回路
44に送り、以て8ビットパラレルの信号である分基準信
号を8ビットシリアルの分信号に変換して第3オア回路
44の出力であるF信号に出力し、第3オア回路44から8
ビットの分信号を出力した後、第2ジョンソンカウンタ
40の第9ビット出力端子からのHパルスを分ブロック信
号としてG信号に出力し、以て分ブロック信号をタイミ
ング信号出力回路70と分進回路56とに送り、再度、第2
分カウンタ38の値をシリアル信号の分信号として第3オ
ア回路44から出力させることを繰り返す。そして、第2
分カウンタ38に分進回路56からの分進信号が入力される
と、第2分カウンタ38はプリセットされた分基準信号の
値に分進信号のパルス数を加算した値をカウント値と
し、この新たな値を分信号として出力するものであり、
分進信号が第2分カウンタ38に入力される毎に順次カウ
ント値を増加させ、この値を8ビットパラレルの分信号
として第3オア回路44から出力すると共に第2ジョンソ
ンカウンタ40の第9ビット出力端子から分ブロック信号
を出力することを繰り返す。
又、補助時カウンタ回路46も補助分カウンタ回路36と略
同様であり、プリセッタブルカウンタをもって第2時カ
ウンタ48とし、時基準信号が5ビットのパラレル信号で
ある故、6ビットジョンソンカウンタを用いて第3ジョ
ンソンカウンタ50とし、第3ジョンソンカウンタ50の第
1ビット乃至第5ビット出力端子は5個のアンド回路で
構成される第2アンド回路群52の各アンド回路の入力端
子に接続し、該第2アンド回路群52における各アンド回
路の他の入力端子を各々第2時カウンタ48のデータ出力
端子に接続し、第2アンド回路群52の全出力端子を第4
オア回路54により1本にまとめ、第4オア回路54の出力
端子を後述のデータ出力回路78に接続し、第2時カウン
タ48のデータ入力端子は基準時計回路10における時カウ
ンタ18のデータ出力端子に、第2時カウンタ48のロード
端子は第3ジョンソンカウンタ50のリセット端子と共に
基準時計回路10における分周回路14の3基準信号出力
端子に接続し、第3ジョンソンカウンタ50の第6ビット
出力端子は第2時カウンタ48の入力端子に接続すると
共に後述のタイミング信号出力回路70に接続し、第3ジ
ョンソンカウンタ50の入力端子は前記タイミング制御
回路24における第1アンド回路34の出力端子に接続す
る。
同様であり、プリセッタブルカウンタをもって第2時カ
ウンタ48とし、時基準信号が5ビットのパラレル信号で
ある故、6ビットジョンソンカウンタを用いて第3ジョ
ンソンカウンタ50とし、第3ジョンソンカウンタ50の第
1ビット乃至第5ビット出力端子は5個のアンド回路で
構成される第2アンド回路群52の各アンド回路の入力端
子に接続し、該第2アンド回路群52における各アンド回
路の他の入力端子を各々第2時カウンタ48のデータ出力
端子に接続し、第2アンド回路群52の全出力端子を第4
オア回路54により1本にまとめ、第4オア回路54の出力
端子を後述のデータ出力回路78に接続し、第2時カウン
タ48のデータ入力端子は基準時計回路10における時カウ
ンタ18のデータ出力端子に、第2時カウンタ48のロード
端子は第3ジョンソンカウンタ50のリセット端子と共に
基準時計回路10における分周回路14の3基準信号出力
端子に接続し、第3ジョンソンカウンタ50の第6ビット
出力端子は第2時カウンタ48の入力端子に接続すると
共に後述のタイミング信号出力回路70に接続し、第3ジ
ョンソンカウンタ50の入力端子は前記タイミング制御
回路24における第1アンド回路34の出力端子に接続す
る。
従って補助時カウンタ回路46では、スタート信号が入力
されると、5ビットパラレルの時基準信号により時カウ
ンタ18のカウント値が第2時カウンタ48にプリセットさ
れ、第3ジョンソンカウンタ50が同時にリセットされる
こととなり、タイミング制御回路24からのクロック信号
により第3ジョンソンカウンタ50が第1ビット出力端子
から順次Hレベル信号を出力し、第1ビット乃至第5ビ
ット出力端子のHレベル信号により第2時カウンタ48の
カウント値を5ビットシリアルの時信号として第4オア
回路54の出力であるH信号に出力し、5ビットのシリア
ル信号を第4オア回路54から出力させた後、第6ビット
出力端子をHレベルとすることによりHパルスの時ブロ
ック信号をI信号に出力し、このHパルスの時ブロック
信号により第2時カウンタ48のカウント値を1つ増加さ
せると共に、時ブロック信号をタイミング信号出力回路
70に送る。そして、第2時カウンタ48の新たなカウント
値を5ビットシリアルの時信号として第4オア回路54か
ら出力させ、更に時ブロック信号を出力させると共に第
2時カウンタ48のカウント値を再度1増加させることを
繰り返す。
されると、5ビットパラレルの時基準信号により時カウ
ンタ18のカウント値が第2時カウンタ48にプリセットさ
れ、第3ジョンソンカウンタ50が同時にリセットされる
こととなり、タイミング制御回路24からのクロック信号
により第3ジョンソンカウンタ50が第1ビット出力端子
から順次Hレベル信号を出力し、第1ビット乃至第5ビ
ット出力端子のHレベル信号により第2時カウンタ48の
カウント値を5ビットシリアルの時信号として第4オア
回路54の出力であるH信号に出力し、5ビットのシリア
ル信号を第4オア回路54から出力させた後、第6ビット
出力端子をHレベルとすることによりHパルスの時ブロ
ック信号をI信号に出力し、このHパルスの時ブロック
信号により第2時カウンタ48のカウント値を1つ増加さ
せると共に、時ブロック信号をタイミング信号出力回路
70に送る。そして、第2時カウンタ48の新たなカウント
値を5ビットシリアルの時信号として第4オア回路54か
ら出力させ、更に時ブロック信号を出力させると共に第
2時カウンタ48のカウント値を再度1増加させることを
繰り返す。
そして、分進回路56は3個のアンド回路、2個のインバ
ータ、及び5ビットのジョンソンカウンタで構成し、前
記補助分カウンタ回路36における第2ジョンソンカウン
タ40の第9ビット出力端子を第2アンド回路58の入力端
子に接続すると共に第3インバータ68を介して第4ジョ
ンソンカウンタ66のリセット端子に接続し、第2アンド
回路58の他の入力端子はタイミング制御回路24における
第2オア回路32の出力端子に接続し、第2アンド回路58
の出力端子を第3アンド回路60の入力端子に、第3アン
ド回路の他の入力端子は基準時計回路10における分周回
路14の0基準信号出力端子に、第3アンド回路60の出
力端子は第4アンド回路62の入力端子に、第4アンド回
路62の他の入力端子は否定入力型として第4ジョンソン
カウンタ66の第5ビット出力端子に接続し、第4アンド
回路62の出力端子は第2インバータ64を介して第4ジョ
ンソンカウンタ66の入力端子に接続すると共に前記補
助分カウンタ回路36における第2分カウンタ38の入力
端子に接続する。
ータ、及び5ビットのジョンソンカウンタで構成し、前
記補助分カウンタ回路36における第2ジョンソンカウン
タ40の第9ビット出力端子を第2アンド回路58の入力端
子に接続すると共に第3インバータ68を介して第4ジョ
ンソンカウンタ66のリセット端子に接続し、第2アンド
回路58の他の入力端子はタイミング制御回路24における
第2オア回路32の出力端子に接続し、第2アンド回路58
の出力端子を第3アンド回路60の入力端子に、第3アン
ド回路の他の入力端子は基準時計回路10における分周回
路14の0基準信号出力端子に、第3アンド回路60の出
力端子は第4アンド回路62の入力端子に、第4アンド回
路62の他の入力端子は否定入力型として第4ジョンソン
カウンタ66の第5ビット出力端子に接続し、第4アンド
回路62の出力端子は第2インバータ64を介して第4ジョ
ンソンカウンタ66の入力端子に接続すると共に前記補
助分カウンタ回路36における第2分カウンタ38の入力
端子に接続する。
尚、0基準信号は前記1基準信号の約10倍の周波数
を有するパルス信号としておく。
を有するパルス信号としておく。
この分進回路56は、タイミング制御回路24がC信号にH
レベルの分制御信号を出力している状態において、補助
分カウンタ回路36における第2ジョンソンカウンタ40か
らHパルスの分ブロック信号が出力されると、該分ブロ
ック信号が出力されている間だけ第2アンド回路58の出
力をHレベルとして第3アンド回路60を開き、第3アン
ド回路60の出力端子から0基準信号を出力させるもの
であり、このとき、第3インバータ68を介して分ブロッ
ク信号を第4ジョンソンカウンタ66のリセット端子に入
力する故、分ブロック信号により第4ジョンソンカウン
タ66のリセット状態を解除し、以て第4アンド回路62を
通過した0基準信号を分進信号として前記補助分カウ
ンタ回路36における第2分カウンタ38に送ると共に、当
該分進回路56における第4ジョンソンカウンタ66にも
0基準信号を送り、第4アンド回路62が0基準信号の
パルスを5個通過させると第4ジョンソンカウンタ66の
第5ビット出力端子がHレベルとなって第4アンド回路
62を閉じ、補助分カウンタ回路36への分進信号である
0基準信号の出力を停止し、その後、分ブロック信号の
出力が停止されてG信号がLレベルに戻ると第4ジョン
ソンカウンタ66がリセットされて第5ビット出力端子を
Lレベルに戻す。従って、この分進回路56は分ブロック
信号が出力される毎に5個のパルスを第2分カウンタ38
に出力するものである。
レベルの分制御信号を出力している状態において、補助
分カウンタ回路36における第2ジョンソンカウンタ40か
らHパルスの分ブロック信号が出力されると、該分ブロ
ック信号が出力されている間だけ第2アンド回路58の出
力をHレベルとして第3アンド回路60を開き、第3アン
ド回路60の出力端子から0基準信号を出力させるもの
であり、このとき、第3インバータ68を介して分ブロッ
ク信号を第4ジョンソンカウンタ66のリセット端子に入
力する故、分ブロック信号により第4ジョンソンカウン
タ66のリセット状態を解除し、以て第4アンド回路62を
通過した0基準信号を分進信号として前記補助分カウ
ンタ回路36における第2分カウンタ38に送ると共に、当
該分進回路56における第4ジョンソンカウンタ66にも
0基準信号を送り、第4アンド回路62が0基準信号の
パルスを5個通過させると第4ジョンソンカウンタ66の
第5ビット出力端子がHレベルとなって第4アンド回路
62を閉じ、補助分カウンタ回路36への分進信号である
0基準信号の出力を停止し、その後、分ブロック信号の
出力が停止されてG信号がLレベルに戻ると第4ジョン
ソンカウンタ66がリセットされて第5ビット出力端子を
Lレベルに戻す。従って、この分進回路56は分ブロック
信号が出力される毎に5個のパルスを第2分カウンタ38
に出力するものである。
又、タイミング信号出力回路70は2個のアンド回路と1
個のオア回路で構成し、第5アンド回路72の入力端子は
補助分カウンタ回路36における第2ジョンソンカウンタ
40の第9ビット出力端子とタイミング制御回路24におけ
る第2オア回路32の出力端子とに接続し、第6アンド回
路74の入力端子は補助時カウンタ回路46における第3ジ
ョンソンカウンタ50の第6ビット出力端子とタイミング
制御回路24における第1オア回路30の出力端子とに接続
し、第5アンド回路72の出力端子と第6アンド回路74の
出力端子とを第5オア回路76の入力端子に、第5オア回
路76の出力端子は後述の表示時計部86に接続すると共に
前述の様にタイミング制御回路24に接続するものであ
る。
個のオア回路で構成し、第5アンド回路72の入力端子は
補助分カウンタ回路36における第2ジョンソンカウンタ
40の第9ビット出力端子とタイミング制御回路24におけ
る第2オア回路32の出力端子とに接続し、第6アンド回
路74の入力端子は補助時カウンタ回路46における第3ジ
ョンソンカウンタ50の第6ビット出力端子とタイミング
制御回路24における第1オア回路30の出力端子とに接続
し、第5アンド回路72の出力端子と第6アンド回路74の
出力端子とを第5オア回路76の入力端子に、第5オア回
路76の出力端子は後述の表示時計部86に接続すると共に
前述の様にタイミング制御回路24に接続するものであ
る。
従ってタイミング信号出力回路70は、分制御信号が入力
されると第5アンド回路72を開いて分ブロック信号をタ
イミング信号として第5オア回路76の出力であるM信号
に出力し、又、時制御信号が入力されると第6アンド回
路74を開いて時ブロック信号をタイミング信号として第
5オア回路76の出力であるM信号に出力し、このタイミ
ング信号をタイミング制御回路24及び表示時計部86へ出
力するものである。
されると第5アンド回路72を開いて分ブロック信号をタ
イミング信号として第5オア回路76の出力であるM信号
に出力し、又、時制御信号が入力されると第6アンド回
路74を開いて時ブロック信号をタイミング信号として第
5オア回路76の出力であるM信号に出力し、このタイミ
ング信号をタイミング制御回路24及び表示時計部86へ出
力するものである。
そしてデータ出力回路78も2個のアンド回路と1個のオ
ア回路で構成し、第7アンド回路80の入力端子は補助分
カウンタ回路36における第3オア回路44の出力端子とタ
イミング制御回路24における第2オア回路32の出力端子
とに接続し、第8アンド回路82の入力端子は補助時カウ
ンタ回路46における第4オア回路54の出力端子とタイミ
ング制御回路24における第1オア回路30の出力端子とに
接続し、第7アンド回路80の出力端子と第8アンド回路
82の出力端子とを第6オア回路84の入力端子に、第6オ
ア回路84の出力端子を後述の表示時計部86に接続するも
のである。
ア回路で構成し、第7アンド回路80の入力端子は補助分
カウンタ回路36における第3オア回路44の出力端子とタ
イミング制御回路24における第2オア回路32の出力端子
とに接続し、第8アンド回路82の入力端子は補助時カウ
ンタ回路46における第4オア回路54の出力端子とタイミ
ング制御回路24における第1オア回路30の出力端子とに
接続し、第7アンド回路80の出力端子と第8アンド回路
82の出力端子とを第6オア回路84の入力端子に、第6オ
ア回路84の出力端子を後述の表示時計部86に接続するも
のである。
従ってデータ出力回路78は分制御信号が入力されると第
7アンド回路80を開いて補助分カウンタ回路36からの分
信号を通過させ、時制御信号が入力されると第8アンド
回路82を開いて補助時カウンタ回路46からの時信号を通
過させ、以て第6オア回路84から分信号又は時信号をデ
ータ信号としてP信号に出力するものである。
7アンド回路80を開いて補助分カウンタ回路36からの分
信号を通過させ、時制御信号が入力されると第8アンド
回路82を開いて補助時カウンタ回路46からの時信号を通
過させ、以て第6オア回路84から分信号又は時信号をデ
ータ信号としてP信号に出力するものである。
上述の様に構成された信号出力回路22全体としての作動
は、スタート信号である3基準信号を1/60Hzとするこ
とにより1分毎に分カウンタ16からの分基準信号及び時
カウンタ18からの時基準信号を補助分カウンタ回路36に
おける第2分カウンタ38及び補助時カウンタ回路46にお
ける第2時カウンタ48にプリセットし、このスタート信
号により、補助分カウンタ回路36における第2ジョンソ
ンカウンタ40と補助時カウンタ回路46における第3ジョ
ンソンカウンタ50及びタイミング制御回路24における第
1ジョンソンカウンタ28とをリセットする。従って、タ
イミング制御回路24はクロック信号の出力を開始すると
共に時制御信号を出力し、時制御信号によりタイミング
信号出力回路70における第6アンド回路74及びデータ出
力回路78における第8アンド回路82を開く。そしてタイ
ミング制御回路24からのクロック信号により補助時カウ
ンタ回路46は第4オア回路54から5ビットの時信号をH
信号に出力し、この時信号はデータ出力回路78からP信
号にデータ信号として出力され、5ビットのデータ信号
が出力される毎に時ブロック信号がI信号に出力され、
第2時カウンタ48のカウント値を1つ増加させ、且つ、
該時ブロック信号はタイミング信号出力回路70を通って
タイミング信号とされ、タイミング制御回路24における
第1ジョンソンカウンタ28のHレベルを出力する出力端
子を第2ビット出力端子に切り換え、続いて第2時カウ
ンタ48のカウント値を5ビットシリアルの時信号即ちデ
ータ信号として出力し、第2時カウンタ48のカウント値
を1つ増加させ、第1ジョンソンカウンタ28のHレベル
出力端子を1つ繰り上げることを繰り返し、時ブロック
信号が24個出力されると第2時カウンタ48のカウント値
は24(10進数)加えられて一巡し、このときタイミング
制御回路24における第1ジョンソンカウンタ28は第25ビ
ット端子出力をHレベルとして第2オア回路32からHレ
ベルの分制御信号を出力し、時制御信号の出力は停止す
る。この為、タイミング信号出力回路70では第6アンド
回路74が閉じて第5アンド回路72が開き、データ出力回
路78では第8アンド回路82が閉じて第7アンド回路80が
開き、データ出力回路78は補助分カウンタ回路36が出力
する分信号をデータ信号として出力することとなり、第
2分カウンタ38にプリセットされた分カウンタ16の値が
8ビットシリアルの分信号として出力されると補助分カ
ウンタ回路36は分ブロック信号を出力し、タイミング制
御回路24における第1ジョンソンカウンタ28のHレベル
出力端子を1つ繰り上げ、且つ、分進回路56における第
1アンド回路58及び第2アンド回路60を開いてJ信号に
5個のパルスを分進信号として出力させ、この分進信号
により第2分カウンタ38のカウント値を5増加させ、分
カウンタ16の値よりも5(10進数)多い値を再度8ビッ
トシリアルの分信号として出力し、5ずつ増加させた値
の分信号を12回出力すると、この間に出力される分ブロ
ック信号が12個のタイミング信号としてタイミング制御
回路24に順次入力され、第1ジョンソンカウンタ28の第
37ビット端子出力がHレベル信号を出力して第1アンド
回路34を閉じ、クロック信号の出力を停止して信号出力
回路22の全ての動作が停止する。
は、スタート信号である3基準信号を1/60Hzとするこ
とにより1分毎に分カウンタ16からの分基準信号及び時
カウンタ18からの時基準信号を補助分カウンタ回路36に
おける第2分カウンタ38及び補助時カウンタ回路46にお
ける第2時カウンタ48にプリセットし、このスタート信
号により、補助分カウンタ回路36における第2ジョンソ
ンカウンタ40と補助時カウンタ回路46における第3ジョ
ンソンカウンタ50及びタイミング制御回路24における第
1ジョンソンカウンタ28とをリセットする。従って、タ
イミング制御回路24はクロック信号の出力を開始すると
共に時制御信号を出力し、時制御信号によりタイミング
信号出力回路70における第6アンド回路74及びデータ出
力回路78における第8アンド回路82を開く。そしてタイ
ミング制御回路24からのクロック信号により補助時カウ
ンタ回路46は第4オア回路54から5ビットの時信号をH
信号に出力し、この時信号はデータ出力回路78からP信
号にデータ信号として出力され、5ビットのデータ信号
が出力される毎に時ブロック信号がI信号に出力され、
第2時カウンタ48のカウント値を1つ増加させ、且つ、
該時ブロック信号はタイミング信号出力回路70を通って
タイミング信号とされ、タイミング制御回路24における
第1ジョンソンカウンタ28のHレベルを出力する出力端
子を第2ビット出力端子に切り換え、続いて第2時カウ
ンタ48のカウント値を5ビットシリアルの時信号即ちデ
ータ信号として出力し、第2時カウンタ48のカウント値
を1つ増加させ、第1ジョンソンカウンタ28のHレベル
出力端子を1つ繰り上げることを繰り返し、時ブロック
信号が24個出力されると第2時カウンタ48のカウント値
は24(10進数)加えられて一巡し、このときタイミング
制御回路24における第1ジョンソンカウンタ28は第25ビ
ット端子出力をHレベルとして第2オア回路32からHレ
ベルの分制御信号を出力し、時制御信号の出力は停止す
る。この為、タイミング信号出力回路70では第6アンド
回路74が閉じて第5アンド回路72が開き、データ出力回
路78では第8アンド回路82が閉じて第7アンド回路80が
開き、データ出力回路78は補助分カウンタ回路36が出力
する分信号をデータ信号として出力することとなり、第
2分カウンタ38にプリセットされた分カウンタ16の値が
8ビットシリアルの分信号として出力されると補助分カ
ウンタ回路36は分ブロック信号を出力し、タイミング制
御回路24における第1ジョンソンカウンタ28のHレベル
出力端子を1つ繰り上げ、且つ、分進回路56における第
1アンド回路58及び第2アンド回路60を開いてJ信号に
5個のパルスを分進信号として出力させ、この分進信号
により第2分カウンタ38のカウント値を5増加させ、分
カウンタ16の値よりも5(10進数)多い値を再度8ビッ
トシリアルの分信号として出力し、5ずつ増加させた値
の分信号を12回出力すると、この間に出力される分ブロ
ック信号が12個のタイミング信号としてタイミング制御
回路24に順次入力され、第1ジョンソンカウンタ28の第
37ビット端子出力がHレベル信号を出力して第1アンド
回路34を閉じ、クロック信号の出力を停止して信号出力
回路22の全ての動作が停止する。
従って信号出力回路22は、1分毎に基準時計回路10にお
ける分カウンタ16及び時カウンタ18のカウント値を読み
込み、この時カウンタ18のカウント値及び順次1を加え
た値を時信号とするデータ信号を24回出力し、続いて分
カウンタ16のカウント値及び順次5を加えた値を分信号
とするデータ信号を12回出力して停止するものであり、
分周回路14からの1基準信号を例えば1KHzの基準信
号とすると、約0.25秒の間に24時間を5分刻みとした全
ての時刻データを出力することができる。
ける分カウンタ16及び時カウンタ18のカウント値を読み
込み、この時カウンタ18のカウント値及び順次1を加え
た値を時信号とするデータ信号を24回出力し、続いて分
カウンタ16のカウント値及び順次5を加えた値を分信号
とするデータ信号を12回出力して停止するものであり、
分周回路14からの1基準信号を例えば1KHzの基準信
号とすると、約0.25秒の間に24時間を5分刻みとした全
ての時刻データを出力することができる。
そして各表示時計部86は、第3図に示す様に37ビットの
ジョンソンカウンタ及び2個のナンド回路、シフトレジ
スタ、ラッチ回路、デコーダドライバ及び1個の表示部
で構成し、37ビットの第5ジョンソンカウンタ88の第1
ビット出力端子乃至第24ビット出力端子の何れかを第2
ナンド回路92の1入力端子に、第25ビット出力端子乃至
第36ビット出力端子の何れかを第1ナンド回路90の1入
力端子に接続し、第1ナンド回路90の出力端子を8ビッ
トシリアルインパラレルアウトの第1シフトレジスタ94
の入力端子に、第2ナンド回路92の出力端子を5ビッ
トシリアルインパラレルアウトの第2シフトレジスタ86
の入力端子に接続し、第1シフトレジスタ94のデータ
出力端子は第1ラッチ回路98のデータ入力端子に、第2
シフトレジスタ96のデータ出力端子は第2ラッチ回路10
0のデータ入力端子に接続し、第1ラッチ回路98のロー
ド端子及び第2ラッチ回路100のロード端子は共に第5
ジョンソンカウンタ88の第37ビット出力端子に接続し、
第1ラッチ回路98の出力端子は第1デコーダドライバ10
2を介して表示部106に、第2ラッチ回路100の出力端子
も第2デコーダドライバ104を介して表示部106に接続す
るものであり、この表示時計部86における第5ジョンソ
ンカウンタ88の入力端子を前記タイミング信号出力回
路70に、第1ナンド回路90及び第2ナンド回路92の各1
入力端子を共にタイミング制御回路24の第1アンド回路
34に、第1シフトレジスタ94及び第2シフトレジスタ96
の各データ入力端子を共にデータ出力回路78に接続する
ものである。尚第5ジョンソンカウンタ88は第37ビット
出力端子からの信号を遅延回路97を介してリセットされ
る。
ジョンソンカウンタ及び2個のナンド回路、シフトレジ
スタ、ラッチ回路、デコーダドライバ及び1個の表示部
で構成し、37ビットの第5ジョンソンカウンタ88の第1
ビット出力端子乃至第24ビット出力端子の何れかを第2
ナンド回路92の1入力端子に、第25ビット出力端子乃至
第36ビット出力端子の何れかを第1ナンド回路90の1入
力端子に接続し、第1ナンド回路90の出力端子を8ビッ
トシリアルインパラレルアウトの第1シフトレジスタ94
の入力端子に、第2ナンド回路92の出力端子を5ビッ
トシリアルインパラレルアウトの第2シフトレジスタ86
の入力端子に接続し、第1シフトレジスタ94のデータ
出力端子は第1ラッチ回路98のデータ入力端子に、第2
シフトレジスタ96のデータ出力端子は第2ラッチ回路10
0のデータ入力端子に接続し、第1ラッチ回路98のロー
ド端子及び第2ラッチ回路100のロード端子は共に第5
ジョンソンカウンタ88の第37ビット出力端子に接続し、
第1ラッチ回路98の出力端子は第1デコーダドライバ10
2を介して表示部106に、第2ラッチ回路100の出力端子
も第2デコーダドライバ104を介して表示部106に接続す
るものであり、この表示時計部86における第5ジョンソ
ンカウンタ88の入力端子を前記タイミング信号出力回
路70に、第1ナンド回路90及び第2ナンド回路92の各1
入力端子を共にタイミング制御回路24の第1アンド回路
34に、第1シフトレジスタ94及び第2シフトレジスタ96
の各データ入力端子を共にデータ出力回路78に接続する
ものである。尚第5ジョンソンカウンタ88は第37ビット
出力端子からの信号を遅延回路97を介してリセットされ
る。
この表示時計部86では、第2ナンド回路92の1入力端子
を第5ジョンソンカウンタ88の第1ビット乃至第24ビッ
ト出力端子の何れかに接続している故、タイミング信号
としての第1パルスから第24パルスの内、接続した第5
ジョンソンカウンタ88の出力端子をHレベルとする1パ
ルスの区間だけ第2ナンド回路92が開き、このときだけ
タイミング制御回路24からのクロック信号を第2シフト
レジスタ96の入力端子に入力し、このときにデータ信
号としてP信号に出力されている5ビットの時信号を第
2シフトレジスタ96に記憶する。又、第1ナンド回路90
が第5ジョンソンカウンタ88の第25ビット乃至第36ビッ
ト出力端子の何れかに接続されている故、この接続され
ている第5ジョンソンカウンタ88の出力端子をHレベル
とする1パルスの区間だけ第1ナンド回路90は開かれ、
このときだけタイミング制御回路24からのクロック信号
を第1シフトレジスタ94の入力端子に入力し、このと
きにデータ信号としてP信号に出力されている8ビット
の分信号を第1シフトレジスタ94に記憶させ、タイミン
グ信号としてP信号に37番目のHパルスが出力されると
第5ジョンソンカウンタ88は第37ビット出力端子にHレ
ベル信号を出力し、第1シフトレジスタ94の記憶値を第
1ラッチ回路98にラッチし、第2シフトレジスタ96の記
憶値を第2ラッチ回路100にラッチする。従って、この
第1ラッチ回路98及び第2ラッチ回路100にラッチされ
た値が第1デコーダドライバ102及び第2デコーダドラ
イバ104を介することにより表示部106で表示される。
を第5ジョンソンカウンタ88の第1ビット乃至第24ビッ
ト出力端子の何れかに接続している故、タイミング信号
としての第1パルスから第24パルスの内、接続した第5
ジョンソンカウンタ88の出力端子をHレベルとする1パ
ルスの区間だけ第2ナンド回路92が開き、このときだけ
タイミング制御回路24からのクロック信号を第2シフト
レジスタ96の入力端子に入力し、このときにデータ信
号としてP信号に出力されている5ビットの時信号を第
2シフトレジスタ96に記憶する。又、第1ナンド回路90
が第5ジョンソンカウンタ88の第25ビット乃至第36ビッ
ト出力端子の何れかに接続されている故、この接続され
ている第5ジョンソンカウンタ88の出力端子をHレベル
とする1パルスの区間だけ第1ナンド回路90は開かれ、
このときだけタイミング制御回路24からのクロック信号
を第1シフトレジスタ94の入力端子に入力し、このと
きにデータ信号としてP信号に出力されている8ビット
の分信号を第1シフトレジスタ94に記憶させ、タイミン
グ信号としてP信号に37番目のHパルスが出力されると
第5ジョンソンカウンタ88は第37ビット出力端子にHレ
ベル信号を出力し、第1シフトレジスタ94の記憶値を第
1ラッチ回路98にラッチし、第2シフトレジスタ96の記
憶値を第2ラッチ回路100にラッチする。従って、この
第1ラッチ回路98及び第2ラッチ回路100にラッチされ
た値が第1デコーダドライバ102及び第2デコーダドラ
イバ104を介することにより表示部106で表示される。
従って本実施例における世界時計は、第1ナンド回路90
の1入力端子を第5ジョンソンカウンタ88の第1乃至第
24ビット出力端子の何れに接続するかを選択し、又、第
2ナンド回路92の1入力端子を第5ジョンソンカウンタ
88の第25乃至第36ビット出力端子の何れに接続するかを
選択することにより、基準時刻及び5分刻みの時差によ
る各地の時刻を自由に表示時計部86で表示させることが
でき、又、各表示時計部86の入力端子は並列に接続して
信号出力回路22におけるデータ出力回路78、タイミング
信号出力回路70、タイミング制御回路24に接続する故、
表示時計部86の個数も自由に定め得る。
の1入力端子を第5ジョンソンカウンタ88の第1乃至第
24ビット出力端子の何れに接続するかを選択し、又、第
2ナンド回路92の1入力端子を第5ジョンソンカウンタ
88の第25乃至第36ビット出力端子の何れに接続するかを
選択することにより、基準時刻及び5分刻みの時差によ
る各地の時刻を自由に表示時計部86で表示させることが
でき、又、各表示時計部86の入力端子は並列に接続して
信号出力回路22におけるデータ出力回路78、タイミング
信号出力回路70、タイミング制御回路24に接続する故、
表示時計部86の個数も自由に定め得る。
[考案の効果] 本考案に係る世界時計は、時計として1個の基準時計回
路を有するのみである故、安価にして、且つ、計時誤差
の修正が極めて容易であり、又、信号出力回路における
補助分カウンタ回路及び補助時カウンタ回路により24時
間を等分して各種時差を有する多くの時信号及び分信号
をデータ信号として出力することができる。
路を有するのみである故、安価にして、且つ、計時誤差
の修正が極めて容易であり、又、信号出力回路における
補助分カウンタ回路及び補助時カウンタ回路により24時
間を等分して各種時差を有する多くの時信号及び分信号
をデータ信号として出力することができる。
そして、前記データ信号はシリアル信号として1本の信
号線で出力するものである故、データ出力回路からの信
号線、タイミング信号出力回路からの信号線、タイミン
グ制御回路からの信号線の3本の信号線を多数設ける表
示時計部に配線するのみであって、表示時計部は並列に
設けることができる故、表示時計部への配線を単純と
し、更に、多くの時信号及び分信号を信号出力回路から
出力している故、表示時計部の個数及び地域を自由に定
めることができ、世界時計を安価に量産することが可能
となる。
号線で出力するものである故、データ出力回路からの信
号線、タイミング信号出力回路からの信号線、タイミン
グ制御回路からの信号線の3本の信号線を多数設ける表
示時計部に配線するのみであって、表示時計部は並列に
設けることができる故、表示時計部への配線を単純と
し、更に、多くの時信号及び分信号を信号出力回路から
出力している故、表示時計部の個数及び地域を自由に定
めることができ、世界時計を安価に量産することが可能
となる。
第1図は本考案に係る世界時計の回路全体を示すブロッ
ク図、 第2図は信号出力回路の実施例を示す図、 第3図は表示時計部の回路例を示す図、 第4図は信号出力回路の信号を表わすタイムチャート図
である。 10……基準時計回路、16……分カウンタ、 18……時カウンタ18、22……信号出力回路、 24……タイミング制御回路、 36……補助分カウンタ回路、 46……補助時カウンタ回路、 56……分進回路、70……タイミング信号出力回路、78…
…データ出力回路、 86……表示時計部。
ク図、 第2図は信号出力回路の実施例を示す図、 第3図は表示時計部の回路例を示す図、 第4図は信号出力回路の信号を表わすタイムチャート図
である。 10……基準時計回路、16……分カウンタ、 18……時カウンタ18、22……信号出力回路、 24……タイミング制御回路、 36……補助分カウンタ回路、 46……補助時カウンタ回路、 56……分進回路、70……タイミング信号出力回路、78…
…データ出力回路、 86……表示時計部。
Claims (1)
- 【請求項1】基準信号を出力する発振回路と該発振回路
からの基準信号を分周する分周回路とを内蔵し、分周回
路で分周された基準信号を分カウンタ及び時カウンタで
カウントすることにより分基準信号及び時基準信号を出
力すると共に、前記分周回路から一定周期のスタート信
号を出力する基準時計回路と、 スタート信号によりクロック信号の出力を開始し、後記
タイミング信号が入力されると、タイミング信号に基い
て所要時間だけ時制御信号を出力し、時制御信号を出力
していないときに所要時間だけ分制御信号を出力し、且
つ、時制御信号又は分制御信号を出力している期間、ク
ロック信号の出力を維持するタイミング制御回路と、 前記分カウンタからの分基準信号をスタート信号により
読み込み、この分基準信号を前記クロック信号と同期し
たシリアル信号である分信号として出力すると共に、分
カウンタの値に所定の値を順次加えた値をもシリアル信
号の分信号として順次出力することを繰り返し、シリア
ル信号が一つの値を出力し終る毎に分ブロック信号を出
力する補助分カウンタ回路と、 前記時カウンタからの時基準信号をスタート信号により
読み込み、この時基準信号を前記クロック信号と同期し
たシリアル信号である時信号として出力すると共に、時
カウンタの値に順次1を加えた値をもシリアル信号の時
信号として順次出力することを繰り返し、シリアル信号
が一つの値を出力し終る毎に時ブロック信号を出力する
補助時カウンタ回路と、 前記分ブロック信号及び時ブロック信号と分制御信号及
び時制御信号とが入力され、分ブロック信号又は時ブロ
ック信号をタイミング信号として出力するタイミング信
号出力回路と、 前記分ブロック信号と分制御信号とが入力されると前記
補助分カウンタ回路のカウント値を進める分進信号を出
力する分進回路と、 前記分信号及び時信号と分制御信号及び時制御信号とが
入力され、時信号又は分信号をデータ信号として出力す
るデータ出力回路と、 前記データ信号、タイミング信号、クロック信号が入力
され、データ信号の内の所要の数値の分信号と、データ
信号の内の所要の数値の時信号とをタイミング信号によ
り読み込み、この分信号及び時信号により時刻を表示す
る複数の表示時計部と、 を有することを特徴とする世界時計。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8928988U JPH0616358Y2 (ja) | 1988-07-04 | 1988-07-04 | 世界時計 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8928988U JPH0616358Y2 (ja) | 1988-07-04 | 1988-07-04 | 世界時計 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH029897U JPH029897U (ja) | 1990-01-22 |
JPH0616358Y2 true JPH0616358Y2 (ja) | 1994-04-27 |
Family
ID=31313841
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8928988U Expired - Lifetime JPH0616358Y2 (ja) | 1988-07-04 | 1988-07-04 | 世界時計 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0616358Y2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52129993U (ja) * | 1976-03-31 | 1977-10-03 | ||
JPS5578408A (en) * | 1978-12-06 | 1980-06-13 | Okazaki Mfg Co Ltd | Cable for inserting tube |
-
1988
- 1988-07-04 JP JP8928988U patent/JPH0616358Y2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH029897U (ja) | 1990-01-22 |
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