JPH06163535A - Semiconductor device and fabrication thereof - Google Patents
Semiconductor device and fabrication thereofInfo
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- JPH06163535A JPH06163535A JP4316988A JP31698892A JPH06163535A JP H06163535 A JPH06163535 A JP H06163535A JP 4316988 A JP4316988 A JP 4316988A JP 31698892 A JP31698892 A JP 31698892A JP H06163535 A JPH06163535 A JP H06163535A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は半導体装置およびその
製造方法に関するものであり、特に、アルミニウム配線
とゲート電極間の絶縁性の向上に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to improvement of insulation between an aluminum wiring and a gate electrode.
【０００２】[0002]
【従来の技術】一般に半導体装置の製造においては、ゲ
ート電極の絶縁性を高めるために種々の絶縁膜が設けら
れている。ゲート電極を絶縁するための絶縁膜につい
て、トランジスタの製造工程に沿って説明する。2. Description of the Related Art Generally, in the manufacture of semiconductor devices, various insulating films are provided in order to enhance the insulating property of a gate electrode. The insulating film for insulating the gate electrode will be described along with the manufacturing process of the transistor.
【０００３】図６Ａは、ＳＲＡＭ（Static RAM）、ＤＲ
ＡＭ（Dynamic RAM）のトランスファートランジスタ部
の代表的な構造を示すものである。従来、このような構
造は下記のようにして製造されていた。FIG. 6A shows an SRAM (Static RAM) and a DR.
1 shows a typical structure of a transfer transistor unit of AM (Dynamic RAM). Conventionally, such a structure has been manufactured as follows.
【０００４】まず、シリコン基板２を酸化して上面にシ
リコン酸化膜を形成する。ＬＯＣＯＳ（Local Oxidatio
n of Silicon）法により素子分離を行って素子分離用酸
化膜10および素子形成領域を形成した後、チャネル濃度
を調整するためにホウ素イオンをイオン注入する（チャ
ネルイオン注入）。First, the silicon substrate 2 is oxidized to form a silicon oxide film on the upper surface. LOCOS (Local Oxidatio
After the element isolation is performed by the n of Silicon) method to form the element isolation oxide film 10 and the element formation region, boron ions are ion-implanted to adjust the channel concentration (channel ion implantation).
【０００５】次に、素子形成領域の表面を熱処理してゲ
ート酸化膜14を形成する。ゲート電極を形成するため、
電極材料であるポリシリコンを構造体の全表面に堆積さ
せてポリシリコン層とする。ポリシリコン層の層内全域
にリンを熱拡散により拡散させ、ｎ+ポリシリコン層と
する。Next, the surface of the element forming region is heat treated to form a gate oxide film 14. To form the gate electrode,
Electrode material polysilicon is deposited on the entire surface of the structure to form a polysilicon layer. Phosphorus is diffused by thermal diffusion all over the polysilicon layer to form an n + polysilicon layer.
【０００６】次に、ポリシリコン層上にレジストを塗布
しゲート電極の形状にパターニングする。レジストをマ
スクとしてエッチングを行い、ポリシリコン層からなる
ゲート電極を得る。Next, a resist is applied on the polysilicon layer and patterned into the shape of the gate electrode. Etching is performed using the resist as a mask to obtain a gate electrode made of a polysilicon layer.
【０００７】この状態から、ｐ形シリコン基板２にソー
スおよびドレインを形成する。まず、ｐ形シリコン基板
２にイオン注入によりヒ素を注入して、低濃度ｎ形不純
物拡散層26を形成する。From this state, a source and a drain are formed on the p-type silicon substrate 2. First, arsenic is implanted into the p-type silicon substrate 2 by ion implantation to form the low-concentration n-type impurity diffusion layer 26.
【０００８】さらに、ゲート電極21の側面にＣＶＤ（Ch
emical Vapor Depression）法によりシリコン窒化膜28
を形成する。続いて、ＲＩＥ（Reactive Ion Etching）
によりシリコン窒化膜28をエッチングし、シリコン窒化
膜サイドウォール30を形成する。この後、ｐ形シリコン
基板２にヒ素をイオン注入して、高濃度ｎ形不純物拡散
層32を形成する。イオン注入の際にｐ形シリコン基板２
の表面がアモルファス層になるので、アニールしてシリ
コン結晶に戻す。Further, the CVD (Ch
Silicon nitride film 28 by the emical vapor deposition method
To form. Next, RIE (Reactive Ion Etching)
Thus, the silicon nitride film 28 is etched to form the silicon nitride film sidewall 30. After that, arsenic is ion-implanted into the p-type silicon substrate 2 to form the high-concentration n-type impurity diffusion layer 32. P-type silicon substrate 2 for ion implantation
Since the surface of is an amorphous layer, it is annealed to return it to a silicon crystal.
【０００９】次に、素子間にＡｌ配線を施すために、ま
ずＣＶＤ法によりウエーハ全面を層間絶縁用酸化膜34で
覆う。この後、マスク合わせを行って、配線の取り出し
口のみレジストに穴を開ける。次いで、レジストをマス
クとして層間絶縁用酸化膜34をＲＩＥによってエッチン
グ除去し、コンタクトホールを設ける。Next, in order to provide Al wiring between the elements, first, the entire surface of the wafer is covered with an oxide film 34 for interlayer insulation by the CVD method. After that, mask alignment is performed and holes are formed in the resist only at the wiring take-out port. Next, the interlayer insulating oxide film 34 is removed by etching by RIE using the resist as a mask to form a contact hole.
【００１０】この後、全面にＡｌ−Ｓｉ（Ｓｉの含有量
１％以下）の合金をスパッタリングし、Ａｌ配線36を形
成する。再度、マスク合わせとＲＩＥによるエッチング
を行って配線パターンを形成する。ウエーハをシンタリ
ングした後、Ａｌ配線36を保護するためパッシベーショ
ン膜で覆う。以上のステップを経て、図７Ａの半導体装
置が製造される。After that, an Al—Si alloy (Si content of 1% or less) is sputtered on the entire surface to form an Al wiring 36. Again, mask alignment and etching by RIE are performed to form a wiring pattern. After the wafer is sintered, it is covered with a passivation film to protect the Al wiring 36. Through the above steps, the semiconductor device of FIG. 7A is manufactured.
【００１１】[0011]
【発明が解決しようとする課題】しかしながら、上記の
ような従来の半導体装置においては、次のような問題が
あった。However, the conventional semiconductor device as described above has the following problems.
【００１２】Ａｌ配線36の取り出し口であるコンタクト
ホールは、ゲート電極21から絶縁された状態で形成する
必要がある。このため、通常、コンタクトホールは隣り
合うゲート電極21間に位置するようにパターン設計さ
れ、この設計に沿ってフォトレジストがエッチングされ
る。The contact hole, which is the outlet for the Al wiring 36, must be formed in a state of being insulated from the gate electrode 21. For this reason, the contact hole is usually designed to be located between the adjacent gate electrodes 21, and the photoresist is etched according to this design.
【００１３】ところで、コンタクトホールの位置決めを
行うためのマスク合わせにずれ（アライメントずれ）が
発生すると、図６Ｂに示すように、コンタクトホールが
ずれて形成され、ゲート電極21とＡｌ配線36が短絡（シ
ョート）する。When the mask alignment for positioning the contact holes is misaligned (alignment misalignment), the contact holes are misaligned as shown in FIG. 6B, and the gate electrode 21 and the Al wiring 36 are shorted ( Short).
【００１４】そこでこの問題を防ぐため、隣り合うゲー
ト電極21は一定以上の距離を隔てて設け、多少のアライ
メントずれには対応できるように設計していた。しかし
ながら、これでは、個々の半導体素子が大きくなり、大
容量を必要とする半導体装置、特に、ＳＲＡＭやＤＲＡ
Ｍ等の半導体記憶装置を小型化する上で障害になってい
た。Therefore, in order to prevent this problem, the adjacent gate electrodes 21 are provided with a certain distance or more, and are designed to be able to cope with a slight misalignment. However, this increases the size of individual semiconductor elements, and semiconductor devices that require large capacity, especially SRAMs and DRAs.
This has been an obstacle to the miniaturization of semiconductor memory devices such as M.
【００１５】この発明は、上記のような問題を解決し
て、Ａｌ配線36とゲート電極21を確実に絶縁でき、しか
も、素子を小型化できる半導体装置の構造およびその製
造方法を提供することを目的とする。The present invention solves the above problems and provides a structure of a semiconductor device and a method of manufacturing the same which can reliably insulate the Al wiring 36 and the gate electrode 21 and can miniaturize the element. To aim.
【００１６】[0016]
【課題を解決するための手段】請求項１の半導体装置
は、シリコン基板に設けられた第一導電型の第一の領
域、第一の領域と隣り合ってシリコン基板に設けられた
第二導電型の第二の領域第一の領域の上に酸化絶縁膜を
介して設けられた導電膜、導電膜の上の第一の絶縁膜、
導電膜および第一の絶縁膜の側面に形成された第二の絶
縁膜、少なくとも第二の領域上に開口部を有する第三の
絶縁膜、第三の絶縁膜の上に設けられ、開口部に達する
配線、を備えたことを特徴とする。According to a first aspect of the present invention, there is provided a semiconductor device comprising: a first region of a first conductivity type provided on a silicon substrate; and a second conductivity type provided on a silicon substrate adjacent to the first region. Second region of the mold conductive film provided on the first region via an oxide insulating film, a first insulating film on the conductive film,
The second insulating film formed on the side surfaces of the conductive film and the first insulating film, the third insulating film having an opening at least in the second region, and the opening provided on the third insulating film. It is characterized by having wiring reaching up to.
【００１７】請求項２の半導体装置の製造方法は、第一
導電型のシリコン基板の表面に酸化絶縁膜を形成する酸
化絶縁膜形成ステップ、酸化絶縁膜の上に導電膜を形成
する導電膜形成ステップ、導電膜の上に第一の絶縁膜を
形成する第一絶縁膜形成ステップ、導電膜および第一の
絶縁膜の側面に第二の絶縁膜を形成する第二絶縁膜形成
ステップ、シリコン基板のうち、上部に導電膜が設けら
れていない部分に第二導電型のイオンを注入して第二導
電型の第二の領域を形成する第二領域形成ステップ、少
なくとも第二の領域上に開口部を有するように第三の絶
縁膜を形成する第三絶縁膜形成ステップ、第三の絶縁膜
の上に、開口部に達する配線を形成する配線形成ステッ
プ、を備えたことを特徴とする。According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein an oxide insulating film forming step of forming an oxide insulating film on a surface of a first conductivity type silicon substrate and a conductive film forming of a conductive film on the oxide insulating film. A step, a first insulating film forming step of forming a first insulating film on the conductive film, a second insulating film forming step of forming a second insulating film on the side surfaces of the conductive film and the first insulating film, a silicon substrate Of the above, a second region forming step of forming second regions of the second conductivity type by implanting ions of the second conductivity type into a portion where the conductive film is not provided on the upper part, opening at least on the second region A third insulating film forming step of forming a third insulating film so as to have a portion, and a wiring forming step of forming a wiring reaching the opening on the third insulating film.
【００１８】[0018]
【作用】請求項１、２の半導体装置およびその製造方法
では、導電膜の上に第一の絶縁膜を形成する。これによ
り、導電膜の上表面部が配線と短絡するのを防止する。
また、導電膜の側面に第二の絶縁膜を形成する。これに
より、導電膜の側面部が配線と短絡するのを防止する。
したがって、導電膜が配線と短絡するのを確実に防止す
ることができる。In the semiconductor device and the manufacturing method thereof according to the first and second aspects, the first insulating film is formed on the conductive film. This prevents the upper surface of the conductive film from short-circuiting with the wiring.
In addition, a second insulating film is formed on the side surface of the conductive film. This prevents the side surface of the conductive film from short-circuiting with the wiring.
Therefore, it is possible to reliably prevent the conductive film from short-circuiting with the wiring.
【００１９】[0019]
【実施例】この発明の一実施例による半導体装置の製造
方法について図面に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings.
【００２０】まず、図１Ａに示すように、第一導電型で
あるｐ形シリコン基板２を９００℃〜１０００℃で熱酸
化して、上面に膜厚約２００オングストローム〜４００
オングストロームのシリコン酸化膜４を形成する。ＬＯ
ＣＯＳ法による素子分離にしたがって、シリコン窒化膜
（図示せず）を用いてシリコン表面を選択的に酸化し、
図１Ｂの素子分離用酸化膜10および素子形成領域12を形
成する。素子分離用酸化膜10の膜厚は３０００オングス
トローム〜６０００オングストロームに形成される。First, as shown in FIG. 1A, the p-type silicon substrate 2 of the first conductivity type is thermally oxidized at 900 ° C. to 1000 ° C. to have a film thickness of about 200 Å to 400 Å on the upper surface.
An angstrom silicon oxide film 4 is formed. LO
According to the element isolation by the COS method, the silicon surface is selectively oxidized using a silicon nitride film (not shown),
An element isolation oxide film 10 and an element formation region 12 of FIG. 1B are formed. The element isolation oxide film 10 is formed to a thickness of 3000 angstroms to 6000 angstroms.
【００２１】素子分離が終了すると、次に、素子形成領
域12のシリコン表面を９００℃〜１０００℃で熱酸化し
て、図１Ｃに示す膜厚１００オングストローム〜３００
オングストロームの酸化絶縁膜であるゲート酸化膜14を
形成する（ゲート酸化）。When the element isolation is completed, the silicon surface of the element forming region 12 is then thermally oxidized at 900 ° C. to 1000 ° C. to have a film thickness of 100 Å to 300 Å shown in FIG. 1C.
A gate oxide film 14 which is an angstrom oxide insulating film is formed (gate oxidation).
【００２２】ゲート酸化が終了すると、トランジスタの
閾値Ｖthを所定の値にするため、リソグラフィーにより
トランジスタ部分にホウ素を１０11〜１０12個／ｃｍ2
程度イオン注入する（チャネルイオン注入）。When the gate oxidation is completed, in order to set the threshold value Vth of the transistor to a predetermined value, 10 11 to 10 12 boron / cm 2 of boron is formed in the transistor portion by lithography.
Ion implantation is performed to some extent (channel ion implantation).
【００２３】チャネルイオン注入の終了したウエーハ
は、レジストを除去して洗浄する。この後、導電膜とし
て二層膜構造（ポリサイド）のゲート電極膜を形成す
る。まず、下層を形成するため、シラン（ＳｉＨ4）の
熱分解によるＣＶＤ法によって、厚さ１０００オングス
トローム〜３０００オングストロームのポリシリコン層
16を全面に堆積する。ポリシリコン層16はリンを１０20
個／ｃｍ3以上イオン注入して拡散しｎ+ポリシリコン層
とする。次に、上層として、ＷＳｉ2層18をスパッタリ
ングにより厚さ１０００オングストローム〜３０００オ
ングストロームに形成する。このようにして、下層にポ
リシリコン層16、上層にＷＳｉ2層18を有する二層膜構
造のゲート電極膜20が形成される（図１Ｄ）。The wafer after the channel ion implantation is cleaned by removing the resist. After that, a gate electrode film having a two-layer film structure (polycide) is formed as a conductive film. First, a polysilicon layer having a thickness of 1000 angstroms to 3000 angstroms is formed by a CVD method by thermal decomposition of silane (SiH 4 ) to form a lower layer.
16 is deposited on the entire surface. The polysilicon layer 16 contains 10 20 phosphorus.
Ions / cm 3 or more are ion-implanted and diffused to form an n + polysilicon layer. Next, a WSi 2 layer 18 is formed as an upper layer by sputtering so as to have a thickness of 1000 Å to 3000 Å. Thus, the gate electrode film 20 having a two-layer film structure having the polysilicon layer 16 as the lower layer and the WSi 2 layer 18 as the upper layer is formed (FIG. 1D).
【００２４】さらに、ＷＳｉ2層18の上にＣＶＤ法によ
り膜厚１０００オングストローム〜２０００オングスト
ロームの第一シリコン窒化膜22を形成する。続いて、第
一シリコン窒化膜22の上にＣＶＤ法により膜厚１００オ
ングストローム〜２００オングストロームのシリコン窒
化膜保護用酸化膜24を形成する（図２Ａ）。なお、第一
シリコン窒化膜22およびシリコン窒化膜保護用酸化膜24
が、この発明における第一の絶縁膜である。Further, a first silicon nitride film 22 having a film thickness of 1000 angstroms to 2000 angstroms is formed on the WSi 2 layer 18 by the CVD method. Subsequently, a silicon nitride film protecting oxide film 24 having a film thickness of 100 Å to 200 Å is formed on the first silicon nitride film 22 by the CVD method (FIG. 2A). The first silicon nitride film 22 and the silicon nitride film protective oxide film 24
Is the first insulating film in the present invention.
【００２５】以上のようにして、ゲート電極膜20等の形
成が終了すると、シリコン窒化膜保護用酸化膜24の上に
レジスト（図示せず）がゲート電極の形状にパターニン
グされる。続いて、ＲＩＥにより、シリコン窒化膜保護
用酸化膜24、第一シリコン窒化膜22、二層膜構造のゲー
ト電極膜20を順次エッチングし、図２Ｂに示すゲート電
極21等を得る。When the formation of the gate electrode film 20 and the like is completed as described above, a resist (not shown) is patterned on the silicon nitride film protecting oxide film 24 in the shape of the gate electrode. Subsequently, the silicon nitride film protection oxide film 24, the first silicon nitride film 22, and the gate electrode film 20 having a two-layer film structure are sequentially etched by RIE to obtain the gate electrode 21 and the like shown in FIG. 2B.
【００２６】次に、ｐ形シリコン基板２にヒ素を５０Ｋ
Ｖで１０13〜１０14個／ｃｍ2イオン注入して拡散す
る。これにより、図２Ｃに示すように、ｐ形シリコン基
板２に低濃度ｎ形不純物拡散層26が形成される。Next, 50K of arsenic is applied to the p-type silicon substrate 2.
10 13 to 10 14 ions / cm 2 of ions are implanted and diffused. As a result, as shown in FIG. 2C, the low concentration n-type impurity diffusion layer 26 is formed on the p-type silicon substrate 2.
【００２７】さらに、図３Ａに示すように、ＣＶＤ法に
より膜厚２０００オングストローム〜３０００オングス
トロームの第二の絶縁膜である第二シリコン窒化膜28を
形成する。続いて、レジストパターンをマスクとして、
ＲＩＥにより第二シリコン窒化膜28をエッチングし、第
二の絶縁膜であるシリコン窒化膜サイドウォール30を形
成する。この後、ｐ形シリコン基板２に第二導電型のイ
オンであるヒ素を５０ＫＶで１０15〜１０16個／ｃｍ2
イオン注入して拡散する。これにより、図３Ｃに示すよ
うに、ｐ形シリコン基板２に第二領域である高濃度ｎ形
不純物拡散層32が形成される。イオン注入の際にｐ形シ
リコン基板２の表面がアモルファス層になるので、９０
０℃〜１０００℃でアニールしてシリコン結晶に戻す。Further, as shown in FIG. 3A, a second silicon nitride film 28 which is a second insulating film having a film thickness of 2000 angstroms to 3000 angstroms is formed by the CVD method. Then, using the resist pattern as a mask,
The second silicon nitride film 28 is etched by RIE to form a silicon nitride film sidewall 30 which is a second insulating film. Thereafter, arsenic, which is a second conductivity type ion, is applied to the p-type silicon substrate 2 at 50 KV at 10 15 to 10 16 ions / cm 2.
Ion implantation and diffusion. As a result, as shown in FIG. 3C, the high-concentration n-type impurity diffusion layer 32 which is the second region is formed in the p-type silicon substrate 2. Since the surface of the p-type silicon substrate 2 becomes an amorphous layer at the time of ion implantation, 90
Anneal at 0 ° C. to 1000 ° C. to return to silicon crystals.
【００２８】次に、素子間にＡｌ配線を施すために、ま
ずウエーハ全面を第三の絶縁膜である層間絶縁用酸化膜
34で覆う（図４Ａ）。層間絶縁用酸化膜34は、ＣＶＤ法
によりＰＳＧ（Phospho-Silicate Glass）を用いて、膜
厚２０００オングストローム〜４０００オングストロー
ムに形成する。Ａｌ配線時のリソグラフィー精度を向上
させるため、１０００℃〜１１００℃でＰＳＧをリフロ
ーしてウエーハ表面を平坦にする。Next, in order to provide Al wiring between the elements, first, the entire surface of the wafer is covered with an oxide film for interlayer insulation which is a third insulating film.
Cover with 34 (FIG. 4A). The interlayer insulating oxide film 34 is formed by a CVD method using PSG (Phospho-Silicate Glass) to a film thickness of 2000 angstroms to 4000 angstroms. In order to improve the lithography accuracy during Al wiring, the PSG is reflowed at 1000 ° C. to 1100 ° C. to flatten the wafer surface.
【００２９】ＰＳＧのリフローが終了するとマスク合わ
せを行って、配線の取り出し口のみレジストに穴を開け
るようにパターニングする。次いで、レジストをマスク
として層間絶縁用酸化膜34をＲＩＥによってエッチング
除去し、配線の取り出し用の開口部であるコンタクトホ
ール35を設ける（図４Ｂ）。When the PSG reflow is completed, mask alignment is performed and patterning is performed so that only the wiring take-out port has holes in the resist. Next, the interlayer insulating oxide film 34 is removed by etching by RIE using the resist as a mask to form a contact hole 35 which is an opening for taking out the wiring (FIG. 4B).
【００３０】この後、全面にＡｌ−Ｓｉ（Ｓｉの含有量
１％以下）の合金をスパッタリングし、膜厚５０００オ
ングストローム〜１００００オングストロームのＡｌ配
線３６を形成する。再度、マスク合わせとＲＩＥによる
エッチングを行って配線パターンを形成する（図５
Ａ）。ウエーハをフォーミングガスの中で４５０℃で３
０分間熱処理（シンタリング）した後、Ａｌ配線３６を
保護するためパッシベーション膜38で覆う（図５Ｂ）。
以上のステップを経て、半導体装置が製造される。After that, an alloy of Al-Si (Si content of 1% or less) is sputtered on the entire surface to form an Al wiring 36 having a film thickness of 5000 Å to 10000 Å. Again, mask alignment and etching by RIE are performed to form a wiring pattern (FIG. 5).
A). Place the wafer in forming gas at 450 ° C for 3
After heat treatment (sintering) for 0 minutes, the Al wiring 36 is covered with a passivation film 38 to protect it (FIG. 5B).
A semiconductor device is manufactured through the above steps.
【００３１】なお、この実施例では、ゲート電極21をＡ
ｌ配線36から絶縁するために第一の絶縁膜としてシリコ
ン窒化膜と酸化膜（第一シリコン窒化膜22およびシリコ
ン窒化膜保護用酸化膜24）を用いたが、他の絶縁膜を用
いても良い。また、第一の絶縁膜はシリコン窒化膜のみ
であっても良い。In this embodiment, the gate electrode 21 is
Although a silicon nitride film and an oxide film (first silicon nitride film 22 and oxide film 24 for protecting the silicon nitride film) are used as the first insulating film to insulate from the 1 wiring 36, other insulating films may be used. good. Moreover, the first insulating film may be only a silicon nitride film.
【００３２】さらに、この実施例では、ゲート電極21を
Ａｌ配線36から絶縁するために第二の絶縁膜としてシリ
コン窒化膜（シリコン窒化膜サイドウォール30）を用い
たが、他の絶縁膜を用いても良い。Further, in this embodiment, the silicon nitride film (silicon nitride film sidewall 30) is used as the second insulating film to insulate the gate electrode 21 from the Al wiring 36, but another insulating film is used. May be.
【００３３】なお、ゲート電極21をＡｌ配線36から絶縁
するために設けるシリコン窒化膜の膜厚は上記実施例の
みに限定されない。The thickness of the silicon nitride film provided to insulate the gate electrode 21 from the Al wiring 36 is not limited to that in the above embodiment.
【００３４】[0034]
【発明の効果】請求項１、２の半導体装置およびその製
造方法では、導電膜の上に形成された第一の絶縁膜によ
り、導電膜の上表面部が配線と短絡するのを防止し、導
電膜の側面に形成された第二の絶縁膜により、導電膜の
側面部が配線と短絡するのを防止するため、導電膜が配
線と短絡するのを確実に防止することができる。したが
って、配線形成のためのマスク合わせにおいて、アライ
メントずれが発生しても導電膜と配線が短絡しない。According to the semiconductor device and the method of manufacturing the same of claims 1 and 2, the first insulating film formed on the conductive film prevents the upper surface of the conductive film from being short-circuited with the wiring. Since the second insulating film formed on the side surface of the conductive film prevents the side surface portion of the conductive film from short-circuiting with the wiring, it is possible to reliably prevent the conductive film from short-circuiting with the wiring. Therefore, in the mask alignment for forming the wiring, the conductive film and the wiring are not short-circuited even if misalignment occurs.
【００３５】また、このため、従来のようにアライメン
トずれをあらかじめ見込んで、隣り合う導電膜に一定以
上の距離を設ける必要がなくなる。したがって、隣り合
う導電膜を近接して設けることができ、半導体装置を小
型化することができる。For this reason, it is no longer necessary to anticipate an alignment deviation in advance and to provide a distance of a certain distance or more between adjacent conductive films as in the prior art. Therefore, adjacent conductive films can be provided close to each other, and the size of the semiconductor device can be reduced.
【図１】この発明の一実施例による半導体装置の製造方
法を示す図である。FIG. 1 is a diagram showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】この発明の一実施例による半導体装置の製造方
法を示す別の図である。FIG. 2 is another diagram showing the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図３】この発明の一実施例による半導体装置の製造方
法を示すさらに別の図である。FIG. 3 is still another diagram showing the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図４】この発明の一実施例による半導体装置の製造方
法を示すさらに別の図である。FIG. 4 is still another diagram showing the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図５】この発明の一実施例による半導体装置の製造方
法を示すさらに別の図である。FIG. 5 is still another diagram showing the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図６】従来の方法による半導体装置の構造を示す図で
ある。FIG. 6 is a diagram showing a structure of a semiconductor device according to a conventional method.
２・・・・・ｐ形シリコン基板 14・・・・・ゲート酸化膜 20・・・・・ゲート電極膜 21・・・・・ゲート電極 22・・・・・第一シリコン窒化膜 24・・・・・シリコン窒化膜保護用酸化膜 30・・・・・シリコン窒化膜サイドウォール 32・・・・・高濃度ｎ形不純物拡散層 34・・・・・層間絶縁用酸化膜 35・・・・・コンタクトホール 36・・・・・Ａｌ配線 2 ... p-type silicon substrate 14 ... gate oxide film 20 ... gate electrode film 21 ... gate electrode 22 ... first silicon nitride film 24 ...・ ・ ・ Oxide film for protecting silicon nitride film 30 ・ ・ ・ Silicon nitride film sidewall 32 ・ ・ ・ ・ ・ High concentration n-type impurity diffusion layer 34 ・ ・ ・ Interlayer insulating oxide film 35 ・ ・ ・・ Contact hole 36 ・ ・ ・ Al wiring
Claims (2)
一の領域、 第一の領域と隣り合ってシリコン基板に設けられた第二
導電型の第二の領域 第一の領域の上に酸化絶縁膜を介して設けられた導電
膜、 導電膜の上の第一の絶縁膜、 導電膜および第一の絶縁膜の側面に形成された第二の絶
縁膜、 少なくとも第二の領域上に開口部を有する第三の絶縁
膜、 第三の絶縁膜の上に設けられ、開口部に達する配線、を
備えたことを特徴とする半導体装置。1. A first area of a first conductivity type provided on a silicon substrate, a second area of a second conductivity type provided on a silicon substrate adjacent to the first area, and above the first area. A conductive film provided via an oxide insulating film, a first insulating film on the conductive film, a second insulating film formed on a side surface of the conductive film and the first insulating film, at least on the second region A semiconductor device comprising: a third insulating film having an opening in the first insulating film; and wiring provided on the third insulating film to reach the opening.
縁膜を形成する酸化絶縁膜形成ステップ、 酸化絶縁膜の上に導電膜を形成する導電膜形成ステッ
プ、 導電膜の上に第一の絶縁膜を形成する第一絶縁膜形成ス
テップ、 導電膜および第一の絶縁膜の側面に第二の絶縁膜を形成
する第二絶縁膜形成ステップ、 シリコン基板のうち、上部に導電膜が設けられていない
部分に第二導電型のイオンを注入して第二導電型の第二
の領域を形成する第二領域形成ステップ、 少なくとも第二の領域上に開口部を有するように第三の
絶縁膜を形成する第三絶縁膜形成ステップ、 第三の絶縁膜の上に、開口部に達する配線を形成する配
線形成ステップ、を備えたことを特徴とする半導体装置
の製造方法。2. An oxide insulating film forming step of forming an oxide insulating film on the surface of a silicon substrate of the first conductivity type; a conductive film forming step of forming a conductive film on the oxide insulating film; A first insulating film forming step of forming an insulating film of, a second insulating film forming step of forming a second insulating film on a side surface of the conductive film and the first insulating film, and a conductive film provided on an upper part of the silicon substrate A second region forming step of forming second regions of the second conductivity type by implanting ions of the second conductivity type into the uninsulated portion, and third insulating so as to have an opening on at least the second region. A method of manufacturing a semiconductor device, comprising: a third insulating film forming step of forming a film; and a wiring forming step of forming a wiring reaching an opening on the third insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316988A JPH06163535A (en) | 1992-11-26 | 1992-11-26 | Semiconductor device and fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316988A JPH06163535A (en) | 1992-11-26 | 1992-11-26 | Semiconductor device and fabrication thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163535A true JPH06163535A (en) | 1994-06-10 |
Family
ID=18083171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4316988A Pending JPH06163535A (en) | 1992-11-26 | 1992-11-26 | Semiconductor device and fabrication thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163535A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1992
- 1992-11-26 JP JP4316988A patent/JPH06163535A/en active Pending
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