JPH06152338A - Multiplying circuit - Google Patents
Multiplying circuitInfo
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- JPH06152338A JPH06152338A JP29284292A JP29284292A JPH06152338A JP H06152338 A JPH06152338 A JP H06152338A JP 29284292 A JP29284292 A JP 29284292A JP 29284292 A JP29284292 A JP 29284292A JP H06152338 A JPH06152338 A JP H06152338A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は逓倍回路に関し、特にＬ
ＳＩ論理回路により構成される逓倍回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiplication circuit, and more particularly to L
The present invention relates to a multiplication circuit composed of an SI logic circuit.
【０００２】[0002]
【従来の技術】一般に、逓倍回路は、ある特定の周波数
の信号を２倍の周波数に変化させたいときに用いられ、
特にＬＳＩ論理回路内において使用されることが多い。2. Description of the Related Art Generally, a multiplication circuit is used when it is desired to change a signal of a certain specific frequency to double the frequency.
Especially, it is often used in an LSI logic circuit.
【０００３】従来、この種の逓倍回路は、ある固定の遅
延量を持つ遅延回路により構成されていた。また可変の
遅延量調整回路を備えることもあるが、その遅延量調整
回路を制御するための入力端子が必要であった。以上の
構成を、図３に示す。Conventionally, this type of multiplication circuit has been constituted by a delay circuit having a fixed delay amount. Although a variable delay amount adjusting circuit may be provided, an input terminal for controlling the delay amount adjusting circuit is required. The above configuration is shown in FIG.
【０００４】図３において、従来の逓倍回路は、入力信
号Ｓ１が入力されるＥＸＯＲゲート１１及び遅延回路
１，２，３，４と、２つの制御信号Ｃ１，Ｃ２が入力さ
れるデコーダ回路１３とを有し、このデコーダ回路１３
の出力によりＯＲゲート５，６，７，８のどれかを
〔開〕とする。各遅延回路１〜４の各出力は、ＯＲケー
ト５〜８に入力され、その出力はいずれもＡＮＤゲート
１０に入力され、その出力はＥＸＯＲゲート１１に入力
される。遅延回路１〜４は、いずれも固定の遅延量を有
し、しかも互いに異なる遅延量を有する。入力信号Ｓ１
の周波数により、遅延回路１〜４のうちどれを選んで使
用するかを制御信号Ｃ１，Ｃ２で決定する。In FIG. 3, the conventional multiplication circuit includes an EXOR gate 11 and an input delay circuit 1, 2, 3, and 4 to which an input signal S1 is input, and a decoder circuit 13 to which two control signals C1 and C2 are input. And has this decoder circuit 13
Depending on the output of, any of the OR gates 5, 6, 7 and 8 is [open]. The outputs of the delay circuits 1 to 4 are input to the OR gates 5 to 8, their outputs are input to the AND gate 10, and their outputs are input to the EXOR gate 11. Each of the delay circuits 1 to 4 has a fixed delay amount, and also has a different delay amount. Input signal S1
The control signals C1 and C2 determine which one of the delay circuits 1 to 4 is selected and used according to the frequency of.
【０００５】[0005]
【発明が解決しようとする課題】前述した従来の回路構
成では、ある固定の遅延量により構成されており、半導
体集積回路として造りこんでしまってからは、遅延量を
変更することが出来ず、プロセスのばらつきなどにより
十分な遅延量が得られず、その逓倍された信号をフリッ
プ・フロップの制御信号に使う場合などに誤動作が生じ
た。In the above-mentioned conventional circuit configuration, the delay amount is fixed, and the delay amount cannot be changed after it is built as a semiconductor integrated circuit. Due to process variations and the like, a sufficient amount of delay cannot be obtained, and malfunction occurs when the multiplied signal is used as the control signal of the flip-flop.
【０００６】また、可変の遅延量調整回路（デコーダ回
路１３等）により半導体集積回路として造りこんでから
遅延量を調整しようとしても、遅延量調整回路を制御す
るための入力端子が複数必要であるため、端子数に余裕
の無い場合など実現が困難であるという欠点がある。Further, even if the delay amount is adjusted after the semiconductor integrated circuit is built by the variable delay amount adjusting circuit (decoder circuit 13 and the like), a plurality of input terminals for controlling the delay amount adjusting circuit are required. Therefore, there is a drawback that it is difficult to realize such as when the number of terminals is insufficient.
【０００７】[0007]
【課題を解決するための手段】本発明の逓倍回路の構成
は、入力信号の端子に接続され、前記入力信号をそれぞ
れ遅延させるＮ（正の整数）個の遅延回路と、前記Ｎ個
の遅延回路から出力される遅延信号をそれぞれ一方の入
力端子に入力し、他方の入力端子には所定の選択信号を
それぞれ入力するＮ個のＯＲゲートと、前記入力信号と
出力端子の出力信号とを入力して、複数のレベル信号を
出力するレベル信号選択出力回路と、前記レベル信号選
択出力回路から出力される複数のレベル信号を受けて、
前記Ｎ個のＯＲゲートに入力されるＮ個の前記選択信号
を出力するデコーダ回路と、前記Ｎ個のＯＲゲートの出
力信号の論理積を出力するＡＮＤゲートと、前記ＡＮＤ
ゲートの出力信号と前記入力信号との排他的論理和を前
記出力端子の出力信号として出力する回路とを備えるこ
とを特徴とする。SUMMARY OF THE INVENTION A multiplier circuit according to the present invention has N (positive integer) delay circuits connected to terminals of an input signal and delaying the input signal respectively, and the N delay circuits. The delayed signals output from the circuit are input to one of the input terminals, and the other input terminal is input with N OR gates for inputting a predetermined selection signal, respectively, and the input signal and the output signal of the output terminal. A level signal selection output circuit for outputting a plurality of level signals, and a plurality of level signals output from the level signal selection output circuit,
A decoder circuit that outputs the N selection signals that are input to the N OR gates; an AND gate that outputs a logical product of output signals of the N OR gates;
A circuit for outputting an exclusive OR of the output signal of the gate and the input signal as an output signal of the output terminal.
【０００８】特に前記レベル信号選択出力回路が、出力
端子の出力信号を制御クロックとするトグル型フリップ
・フロップ回路と、前記トグル型フリップ・フロップ回
路の出力と前記入力信号との論理和を出力するＯＲゲー
トと、前記ＯＲゲートの出力信号を制御クロックとし、
複数のレベル信号を出力する分周カウンタ回路とを備え
ることを特徴とする。In particular, the level signal selection output circuit outputs a toggle type flip-flop circuit using the output signal of the output terminal as a control clock, and a logical sum of the output of the toggle type flip-flop circuit and the input signal. An OR gate and an output signal of the OR gate as a control clock,
A frequency division counter circuit for outputting a plurality of level signals.
【０００９】[0009]
【実施例】以下に本発明について図面を参照して説明す
る。図１は本発明の一実施例の逓倍回路の回路図であ
る。ここでロウレベルを“Ｌ”レベル、ハイレベルを
“Ｈ”レベルとする。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram of a multiplier circuit according to an embodiment of the present invention. Here, the low level is "L" level and the high level is "H" level.
【００１０】図１に示されるように、本実施例は、入力
信号ｂを遅延させる遅延回路１〜４と、これらの遅延回
路１〜４を選択するＯＲゲート５〜８と、ＯＲゲート５
〜８の出力を受けて論理積を出力するＡＮＤゲート１０
と、そのＡＮＤゲート１０の出力信号ｃと入力信号ｂと
の排他的論理和（ＥＸＯＲ）を出力するＥＸＯＲゲート
１１と、ＥＸＯＲゲート１１の出力信号ｇを制御クロッ
クとして動作し、入力信号ａをリセット信号とするトグ
ル型フリップ・フロップ回路１４と、そのトグル型フリ
ップ・フロップ回路１４の出力（Ｑ）信号ｆと入力信号
ｂとの論理和を出力するＯＲゲート９と、ＯＲゲート９
の出力の立ち下がりエッジにて動作し入力信号ａをリセ
ット信号とする分周カウンタ回路１２と、分周カウンタ
回路１２の２つの出力信号ｄ，ｅを入力して、Ｙ０，Ｙ
１，Ｙ２及びＹ３の各端子から、ＡＮＤゲート５〜６に
選択用の信号を出力するデコード回路１３とを備えて構
成される。As shown in FIG. 1, in this embodiment, delay circuits 1 to 4 for delaying the input signal b, OR gates 5 to 8 for selecting these delay circuits 1 to 4, and an OR gate 5 are provided.
AND gate 10 that receives the outputs of 8 to 8 and outputs a logical product
And an EXOR gate 11 that outputs an exclusive OR (EXOR) of the output signal c of the AND gate 10 and the input signal b, and an output signal g of the EXOR gate 11 operate as control clocks and reset the input signal a. A toggle flip-flop circuit 14 as a signal, an OR gate 9 that outputs a logical sum of an output (Q) signal f of the toggle flip-flop circuit 14 and an input signal b, and an OR gate 9.
Of the frequency division counter circuit 12 which operates at the falling edge of the output of the frequency division counter and uses the input signal a as a reset signal, and the two output signals d and e of the frequency division counter circuit 12 to input Y0, Y
The decoding circuit 13 outputs a signal for selection to the AND gates 5 to 6 from the respective terminals Y1, Y2 and Y3.
【００１１】図２の各信号は、図１の各信号ａ乃至ｇに
対応して、示されている。図１，図２において、入力信
号ａはリセット信号であり最初にフリップ・フロップ回
路１４、分周カウンタ回路１２の初期設定を行なう。こ
のとき、分周カウンタ回路１２の出力信号ｄは“Ｌ”レ
ベル、出力信号ｅは“Ｌ”レベルとなるため、前記出力
信号ｄ，ｅを制御信号とするデコーダ回路１３の出力は
Ｙ０端子のみ“Ｌ”レベルに、それ以外のＹ１〜Ｙ３端
子までは“Ｈ”レベルとなる。それにより、遅延回路１
が選択され、出力信号ｃは入力信号ｂに対し、遅延回路
１とＯＲゲート５とＡＮＤゲート１０の遅延差を持つ
為、ＥＸＯＲゲート１１より、入力信号ｂの２倍の周波
数の出力信号ｇが出力される。The signals of FIG. 2 are shown corresponding to the signals a to g of FIG. In FIGS. 1 and 2, the input signal a is a reset signal, and the flip-flop circuit 14 and the frequency division counter circuit 12 are initially initialized. At this time, since the output signal d of the frequency division counter circuit 12 becomes "L" level and the output signal e becomes "L" level, the output of the decoder circuit 13 using the output signals d and e as control signals is only the Y0 terminal. It goes to "L" level, and the other terminals Y1 to Y3 go to "H" level. Thereby, the delay circuit 1
Is selected, and the output signal c has the delay difference of the delay circuit 1, the OR gate 5, and the AND gate 10 with respect to the input signal b, the output signal g having a frequency twice that of the input signal b is output from the EXOR gate 11. Is output.
【００１２】このとき、前記出力信号ｇが、前記信号ｇ
を制御クロックとするトグル型フリップ・フロップ回路
１４を動作させるに足り得ないパルス型であった場合、
前記トグル型フリップ・フロップ回路１４の出力端子Ｑ
の出力信号ｆは“Ｌ”レベルのままなので、入力信号ｂ
の立ち下がりに同期して分周カンウンタ回路１２は動作
を開始することにより、前記分周カウンタ回路１２の出
力信号ｄは“Ｈ”レベル、出力信号ｅは“Ｌ”レベルと
なり、前記出力信号ｄ、ｅを制御信号とするデコーダ回
路１３の出力はＹ１端子のみ“Ｌ”レベルに、それ以外
のＹＯ、Ｙ２，Ｙ３端子は“Ｈ”レベルとなる。それに
より入力信号ｂに対し、遅延回路１と遅延回路２とＯＲ
ゲート６とＡＮＤゲート１０の遅延差を持った入力信号
ｂの２倍の周波数の出力信号ｇがＥＸＯＲゲート１１よ
り出力される。At this time, the output signal g is equal to the signal g
If the pulse type is insufficient to operate the toggle type flip-flop circuit 14 using
Output terminal Q of the toggle flip-flop circuit 14
Since the output signal f of the input signal b remains at the “L” level,
When the frequency division counter circuit 12 starts its operation in synchronization with the fall of the output signal d, the output signal d of the frequency division counter circuit 12 becomes "H" level, the output signal e becomes "L" level, and the output signal d , E as control signals, the output of the decoder circuit 13 is at "L" level only at the Y1 terminal, and the other YO, Y2 and Y3 terminals are at "H" level. Thereby, for the input signal b, the delay circuit 1, the delay circuit 2 and the OR
An output signal g having a frequency twice that of the input signal b having a delay difference between the gate 6 and the AND gate 10 is output from the EXOR gate 11.
【００１３】このように順次、前記ＥＸＯＲゲート１１
の出力信号ｇが前記トグル型フリップ・フロップ回路１
４を動作するに足り得るパルス幅になるまで、上記動作
を繰り返す。As described above, the EXOR gate 11 is sequentially operated.
Of the output signal g of the toggle flip-flop circuit 1
The above operation is repeated until the pulse width is sufficient to operate No. 4.
【００１４】また、前記ＥＸＯＲゲート１１の出力信号
ｇが前記トグル型フリップ・フロップ回路１４を動作す
るに足り得るパルス幅になった場合、前記トグル型フリ
ップ・フロップ回路１４の出力端子Ｑは反転して出力信
号ｆは“Ｈ”レベルとなるので、ＯＲゲート９の出力は
“Ｈ”レベルとなり、分周カウンタ回路１２は動作を停
止し、出力信号ｇは入力信号の逓倍され、かつフリップ
・フロップを制御するに足り得るパルス幅を自動的に確
保することが可能になる。When the output signal g of the EXOR gate 11 has a pulse width sufficient to operate the toggle flip-flop circuit 14, the output terminal Q of the toggle flip-flop circuit 14 is inverted. Since the output signal f becomes "H" level, the output of the OR gate 9 becomes "H" level, the frequency division counter circuit 12 stops its operation, the output signal g is multiplied by the input signal, and the flip flop It is possible to automatically secure a pulse width that is sufficient to control the pulse width.
【００１５】尚、前記の実施例においては、逓倍された
信号のパルス幅をトグル型フリップ・フロップにて検出
しているが、これと同一レベルの信号を検出することの
できる手段であれば、他の回路でもよい。In the above embodiment, the toggle type flip-flop detects the pulse width of the multiplied signal, but any means capable of detecting a signal of the same level as this is used. Other circuits may be used.
【００１６】[0016]
【発明の効果】以上説明したように、本発明は、パルス
幅に対応して遅延時間選択用のデコーダ回路に対する入
力信号レベルを制御する手段を備えることにより、逓倍
された信号のパルス幅によりフリップ・フロップを制御
するに足り得るパルス幅を自動的に確保することが出来
るという効果がある。As described above, the present invention has means for controlling the input signal level to the decoder circuit for selecting the delay time according to the pulse width, so that flipping is performed according to the pulse width of the multiplied signal. -There is an effect that a pulse width sufficient to control the flop can be automatically secured.
【図１】本発明の一実施例の逓倍回路を示すブロック図
である。FIG. 1 is a block diagram showing a multiplier circuit according to an embodiment of the present invention.
【図２】図１の実施例の各部における信号波形図であ
る。FIG. 2 is a signal waveform diagram in each part of the embodiment of FIG.
【図３】従来の逓倍回路を示すブロック図である。FIG. 3 is a block diagram showing a conventional multiplication circuit.
１〜４ 遅延回路 ５〜９ ＯＲゲート １０ ＡＮＤゲート １１ ＥＸＯＲゲート １２ 分周カウンタ回路 １３ デコーダ回路 １４ トグル型フリップ・フロップ回路 1 to 4 delay circuit 5 to 9 OR gate 10 AND gate 11 EXOR gate 12 frequency division counter circuit 13 decoder circuit 14 toggle type flip-flop circuit
Claims (2)
号をそれぞれ遅延させるＮ（正の整数）個の遅延回路
と、前記Ｎ個の遅延回路から出力される遅延信号をそれ
ぞれ一方の入力端子に入力し、他方の入力端子には所定
の選択信号をそれぞれ入力するＮ個のＯＲゲートと、前
記入力信号と出力端子の出力信号とを入力して、複数の
レベル信号を出力するレベル信号選択出力回路と、前記
レベル信号選択出力回路から出力される複数のレベル信
号を受けて、前記Ｎ個のＯＲゲートに入力されるＮ個の
前記選択信号を出力するデコーダ回路と、前記Ｎ個のＯ
Ｒゲートの出力信号の論理積を出力するＡＮＤゲート
と、前記ＡＮＤゲートの出力信号と前記入力信号との排
他的論理和を前記出力端子の出力信号として出力する回
路とを備えることを特徴とする逓倍回路。1. An N (positive integer) number of delay circuits connected to input signal terminals for delaying the input signals respectively, and a delay signal output from the N number of delay circuits respectively at one input terminal. To the other input terminal and a predetermined selection signal is input to each of the N OR gates, and the input signal and the output signal from the output terminal are input to output a plurality of level signals. An output circuit, a decoder circuit that receives a plurality of level signals output from the level signal selection output circuit, and outputs the N selection signals input to the N OR gates, and the N O
An AND gate that outputs a logical product of output signals of the R gate, and a circuit that outputs an exclusive OR of the output signal of the AND gate and the input signal as an output signal of the output terminal are provided. Multiplier circuit.
出力信号を制御クロックとするトグル型フリップ・フロ
ップ回路と、前記トグル型フリップ・フロップ回路の出
力と前記入力信号との論理和を出力するＯＲゲートと、
前記ＯＲゲートの出力信号を制御クロックとし、複数の
レベル信号を出力する分周カウンタ回路とを備える請求
項１に記載の逓倍回路。2. A level signal selection output circuit outputs a toggle flip-flop circuit using an output signal of an output terminal as a control clock, and a logical sum of an output of the toggle flip-flop circuit and the input signal. OR gate,
The frequency multiplying circuit according to claim 1, further comprising: a frequency dividing counter circuit that outputs a plurality of level signals by using the output signal of the OR gate as a control clock.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29284292A JPH06152338A (en) | 1992-10-30 | 1992-10-30 | Multiplying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29284292A JPH06152338A (en) | 1992-10-30 | 1992-10-30 | Multiplying circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152338A true JPH06152338A (en) | 1994-05-31 |
Family
ID=17787074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29284292A Withdrawn JPH06152338A (en) | 1992-10-30 | 1992-10-30 | Multiplying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152338A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5635866A (en) * | 1993-04-30 | 1997-06-03 | Sgs-Thomson Microelectronics Limited | Frequency Doubler |
-
1992
- 1992-10-30 JP JP29284292A patent/JPH06152338A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5635866A (en) * | 1993-04-30 | 1997-06-03 | Sgs-Thomson Microelectronics Limited | Frequency Doubler |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |