JPH06149680A

JPH06149680A - アドレス変換装置

Info

Publication number: JPH06149680A
Application number: JP4302077A
Authority: JP
Inventors: Hiroshi Katayama; 博史片山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-11-12
Filing date: 1992-11-12
Publication date: 1994-05-31

Abstract

(57)【要約】【目的】グラフィックス・プロセッサが、仮想記憶で管
理されるメイン・メモリに対し高速な描画を可能とす
る。【構成】グラフィックス・プロセッサ内のＭＭＵがミス
・ヒットした時に、当該アドレスに対するページ・エン
トリのみならず、その前後のページ・エントリ情報を一
括してＴＬＢへ登録する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアドレス変換装置に関
し、特にディスプレイやプリンタ等における図形を描画
するための図形描画装置とシステム・メモリとのインタ
フェースに関する。

【０００２】

【従来の技術】ワークステーションやパーソナルコンピ
ュータ等においてディスプレイ上にグラフィックスを表
示するため、あるいはプリンタが印字イメージを生成す
るために、図形描画専用のＬＳＩ（以下、グラフィック
ス・プロセッサと呼ぶ）を利用する場合がある。

【０００３】グラフィックス・プロセッサは、中央処理
装置（ＣＰＵ）が自身で行うより高速に図形を描画する
ことができ、かつグラフィックス・プロセッサとＣＰＵ
が並列に処理を進められるために、ＣＡＤシステムやマ
ルチウインドウ表示などのように、グラフィック描画の
速度が重要となる場面での利用価値が高い。

【０００４】一般的な図形描画システムの形態を図２に
示す。図２において、ＣＰＵ１がシステム・バス７を経
由してグラフィックス・プロセッサ３へ描画命令を指示
すると、グラフィックス・プロセッサ３はグラフィック
ス・バス８を経由してフレーム・バッファ４に描画を行
う。システム・バス７とグラフィックス・バス８は分離
したままの場合もあるが、バス・アービタ６を介してＣ
ＰＵ１が直接にフレーム・バッファ４をアクセスできる
ようにする場合もある。

【０００５】このようはシステムにおいては、通常はグ
ラフィックス・プロセッサ３はフレーム・バッファ４へ
の描画しかできない。すなわち、メイン・メモリ２へ直
接に描画することができなくなっている。そのような必
要性がなかったからである。また、必要ならば、双方向
に動作するバス・アービタ６を用いて、システム・バス
７とグラフィックス・バス８とを相互接続し、メイン・
メモリ２への描画を可能とする事も不可能ではなかっ
た。

【０００６】しかし、近年になってこの状況が逆になり
つつある。グラフィックス・プロセッサ３が、メイン・
メモリ２に対して描画する必要があるにもかかわらず、
それができないという状況である。

【０００７】グラフィックス・プロセッサ３がメイン・
メモリ２に描画を求められる要因は、Ｘ−Ｗｉｎｄｏｗ
を代表とするグラフィックスを多用するウインドウ・シ
ステムが広まってきたことである。これらの中には、フ
レーム・バッファ４とメイン・メモリ２へ同等に描画で
きることを要求するものがある。また、それぞれの間で
画像データを転送しあえることも必要である。すなわ
ち、フレーム・バッファ４とメイン・メモリ２の相違
は、その内容が表示装置５に表示されるか否かというこ
とのみで、描画に関しては対等であるということが求め
られている。

【０００８】一方、グラフィックス・プロセッサ３が、
メイン・メモリ２に描画できない要因は、ウインドウ・
システムを実行するＣＰＵ１の多くがＭＭＵ（メモリ管
理ユニット）を内蔵し、仮想記憶によってメモリ管理を
実施していることである。仮想記憶によって管理される
メモリは、ベージと呼ばれる数キロバイトを単位として
論理アドレスと物理アドレスの対応付けがなされる。こ
の対応付けは、算術演算や論理演算等によって関連づけ
られるような対応でなく、オペレーティング・システム
（ＯＳ）がメモリの使用状況等によって動的に決定する
対応であるために、ＯＳ以外がこの対応関係を知ること
には困難がある。このことは、ＣＰＵの外部に位置する
ことになるグラフィックス・プロセッサにとって大きな
問題である。

【０００９】一般にグラフィックス・プロセッサは、そ
の描画パラメータをＸＹ座標系による座標値として受け
取る。そして内部でＸＹ座標とアドレスの変換を行い、
変換されたアドレスを使用してメモリへアクセスする。
しかし、この変換によって得られるアドレスは論理アド
レスであり、実際にメモリをアクセスするためには、こ
の論理アドレスを物理アドレスに変換しなければならな
い。しかし、この変換にはプロセッサが内蔵するＭＭＵ
と同等のアドレス変換機構と、ＭＭＵが保持しているア
ドレス変換情報を必要とする。

【００１０】ＭＭＵが行うアドレス変換について、図
５，図６を用いて簡単に説明する。図５の例では、アド
レス変換は２段のページ・テーブル５４，５５を用いて
行われる。まず、論理アドレス５１を３つのフィールド
に分割し、ページ・テーブル・ベース５２とインデック
ス１によって第１ページ・テーブル５４からページ・テ
ーブル・エントリ（ＰＴＥ１）の一つを選択する。次
に、選択されたＰＴＥ１の内容に示されるページ・フレ
ーム番号（ＰＦＮ１）をベースとして、インデックス２
により第２ページ・テーブル５５からページ・テーブル
・エントリ（ＰＴＥ２）の一つを選択する。最後に、Ｐ
ＴＥ２の内容に示されるＰＦＮ２とオフセットを結合
し、物理アドレス５３を得る。

【００１１】ところで、前述した手続きでは２つのペー
ジ・テーブル５４，５５を参照するが、これらのページ
・テーブル５４，５５はメモリ上に配置されている。そ
のため、１回のメモリ・アクセスのたびに３回ものメモ
リ・アクセスが必要となる。

【００１２】そこで実際のＭＭＵでは、その内部にアド
レス変換バッファ（ＴＬＢ）と呼ばれるキャッシュメモ
リを搭載し、一度論理アドレス６１と物理アドレス６４
の対応がとれたページに対しては、２度目からはＴＬＢ
がヒットすることによってページ・テーブルの検索が省
略できるようになっている。（図６）。

【００１３】さて、次にグラフィックス・プロセッサ
が、プロセッサが内蔵するものと同等のＭＭＵ（ＧＭＭ
Ｕ）を持ったときの動作について検討する。

【００１４】グラフィックス・プロセッサが論理アドレ
スを出力し、それをＧＭＭＵに通して物理アドレスを得
る。ＧＭＭＵのＴＬＢがヒットする場合は、そのままＧ
ＭＭＵの出力を得るだけであるが、ミス・ヒットした場
合はメイン・メモリ上のページ・テーブルをアクセスし
て、論理アドレスとそれに対応するＰＦＮをＴＬＢに新
たに登録しなければならない。このとき、次の２つの方
法が考えられる。

【００１５】第１の方法は、ＧＭＭＵのミス・ヒット信
号によりＣＰＵへ割り込みをかけ、ページ・テーブルを
辿ってＰＦＮを読み出す処理をＣＰＵにまかせる方法。

【００１６】第２の方法は、あらかじめページ・テーブ
ル・ベースの値をＧＭＭＵに登録しておき、ＧＭＭＵ自
身がページ・テーブルを辿ってＰＦＮを読み出す方法で
ある。

【００１７】この２つの方法の得失は、第１の方法では
ＣＰＵが割り込み処理を行うためのオーバーヘッドが生
じ、第２の方法ではＧＭＭＵが完全にＭＭＵと同等のメ
モリ管理（アクセス権のチェックや２次記憶装置とのペ
ージ・スワップ等）を必要とすることである。ただし、
どちらの方法も共通していることは、ミス・ヒット処理
を行う度に２つのページ・テーブルをアクセスし、ＰＦ
Ｎを読み出さなければならないことである。すなわち、
ミス・ヒットの場合には、１回の描画のためのメモリ・
アクセスの代わりに、３回のメモリ・アクセスが必要と
なる。

【００１８】ところで、グラウィックス描画の特性とし
て、メモリ・アクセスの局所性が小さいということがあ
る。ＣＰＵのプログラムの場合は、ある処理を実行する
ためのコードは比較的小さな領域に固まって存在する場
合が多い。そのために、ＴＬＢを使用した場合にもヒッ
トする確率が高い、一方、グラフィックス描画の場合
は、直線の描画や矩形領域の塗りつぶしを考えるとわか
るように、一度描画を行った画素に対して、短時間の間
に再び描画が行われる可能性は非常に小さい。そのため
に、ＴＬＢがミス・ヒットする可能性は非常に高い。

【００１９】

【発明が解決しようとする課題】前述したように、従来
のグラフィックス・プロセッサは、仮想記憶によって管
理されるメモリ領域に対して描画することができなかっ
た。また、仮に描画を可能にしたとしても、その動作速
度は極めて低速にならざるを得ない。これは、グラフィ
ックス・プロセッサが直接に出力できるアドレスが論理
アドレスのみであり、論理アドレスを物理アドレスに変
換するための情報を高速に取得できないからである。

【００２０】仮に２分の１の確率でＴＬＢがミス・ヒッ
トすると、１画素当りのメモリ・アクセスの回数は平均
で２回、すなわちＴＬＢがヒットし続ける場合の２倍の
処理時間が必要になる。実際には、その他のオーバーヘ
ッドも生ずるので、さらに遅くなると考えられる。

【００２１】本発明の目的は、前記欠点が解決され、処
理時間を短縮したアドレス変換装置を提供することにあ
る。

【００２２】

【課題を解決するための手段】本発明の構成は、第１の
メモリ管理ユニットを内蔵するグラフィックス描画装置
が、ＣＰＵが第２のメモリ管理ユニットを使用して仮想
記憶方式によって管理するメモリ領域に対して、描画を
行うアドレス変換装置において、前記グラフィックス描
画装置が描画しようとするアドレスが、前記第１のメモ
リ管理ユニットが内蔵するアドレス変換バッファにミス
・ヒットした時には前記第１のメモリ管理ユニットは前
記ＣＰＵに対して、ミス・ヒットしたアドレスに対応す
るアドレス変換情報と共に、その周辺のアドレスに対す
る複数のアドレス変換情報をも一括して通知するように
要請する手段を有し、前記第１のメモリ管理ユニット
は、前記複数のアドレス変換情報を、前記第１のメモリ
管理ユニットが内蔵するアドレス変換バッファに登録す
る手段を有することを特徴とする。

【００２３】

【実施例】図１は本発明の一実施例のグラフィックス・
プロセッサ内のメモリ管理ユニット（ＧＭＭＵ）を示す
ブロック図である。

【００２４】図１において、図形描画回路１０とメモリ
管理ユニット９とがある。メモリ管理ユニット（ＧＭＭ
Ｕ）９は、フレーム・バッファ境界レジスタ１１，アド
レス比較回路１２，アドレス変換回路１３，セレクタ１
４，制御回路１９を有する。図形描画回路１０からは、
論理アドレス１５が、アドレス比較回路１２，アドレス
変換回路１３，セレクタ１４に印加される。セレクタ１
４からは、物理アドレス１７が出力される。アドレス変
換回路１３からは、ミス・ヒット信号１８が出力され
る。

【００２５】グラフィックス・プロセッサ３は、ＣＰＵ
１からシステム・バス７を通じて描画命令や描画パラメ
ータ等を受け取ると、グラフィックス・バス８を通した
メモリ・アクセスにより、描画を実行しようとする。こ
のとき、グラフィックス・プロセッサ３の内部では、描
画回路１０が論理アドレス１５を出力し、それをアドレ
ス比較器１２とアドレス変換器１３とへ入力する。

【００２６】アドレス比較器１２は、入力された論理ア
ドレス１５とフレーム・バッファがマップされる領域を
示すフレーム・バッファ境界レジスタ１１の値を比較
し、そのアクセスがフレーム・バッファ４に対するアク
セスか、それともメイン・メモリ２に対するアクセスか
を判定する。この判定の結果、フレーム・バッファ４へ
のアクセスであれば、物理アドレス１７として論理アド
レス１５の値をそのまま出力し、メイン・メモリ２への
アクセスであれば、アドレス変換器１３の出力を物理ア
ドレスとする。

【００２７】アドレス変換器１３は、論理アドレス１５
のインデックス部を内蔵するＴＬＢへ入力し、ＴＬＢ内
に一致するエントリがあれば、そのエントリを用いて物
理アドレスを生成する。ＴＬＢ内に一致するエントリが
無ければ、ミス・ヒット信号１８を発生して、ＣＰＵ１
へ割り込みを発生し、グラフィックス・プロセッサ３は
ＣＰＵ１による割り込み処理が終了するまで、その動作
を一時中断する。

【００２８】図３は図２のＧＭＭＵ９を使用するフロー
図である。図３において、ＧＭＭＵ９側の処理では、ス
テップ１００でＣＰＵ１へ割り込みをかける。ステップ
１０１で、カウント＞０であれば、次のステップ１０２
へ、なければステップ１０５へ飛ぶ。ステップ１０２で
は、論理ページ番号をＰＦＮをＴＬＢへ登録する。次
に、ステップ１０３で論理ページ番号をインクリメント
（デクリメント）する。次に、ステップ１０４で、カウ
ント値をデクリメントして、ステップ１０１へもどる。
ステップ１０５では、ミス・ヒットしたアクセスをリト
ライして、ミス・ヒット処理が終了する。

【００２９】ＣＰＵ１は、ミス・ヒット信号１８による
割り込みで、図４に示すように、以下の動作を行う。

【００３０】（１）ミス・ヒットの原因となった論理ア
ドレス１５とその時点のステータスを、グラフィックス
・プロセッサ３から読みだす（ステップ１１０）。

【００３１】（２）その論理アドレスに対する第２ペー
ジ・テーブルのページ・テーブル・エントリ（ＰＴＥ
ｎ）のアドレスを求める（ステップ１１１）。

【００３２】（３）読みだしたステータスから、描画の
進行方法と登録カウント数を取り出し、（ａ）描画がメ
モリ・アドレスの増加する方向へ進行すらならば、ＰＴ
Ｅｎを起点としてエントリ番号が増加する方向に、登録
カウント数で示される数のページ・テーブル・エントリ
（ＰＴＥｎ，ＰＴＥｎ＋１，ＰＴＥｎ＋２，…）をグラ
フィックス・プロセッサのＴＬＢに登録する（ステップ
１１２〜１１５）。

【００３３】（ｂ）描画がメモリ・アドレスの減少する
方向へ進行するたらば、ＰＴＥｎを起点としてエントリ
番号が減少する方向に、登録カウント数で示される数の
ページ・テーブル・エントリ（ＰＴＥｎ，ＰＴＥｎ−
１，ＰＴＵｎ−２，…）をグラフィックス・プロセッサ
のＴＬＢに登録する（ステップ１１２〜１１５）。

【００３４】ここで、登録カウント数とは、ＧＭＭＵ９
が内蔵するＴＬＢのエントリ数をＮとしたときに、直線
描画であればＮ，矩形領域コピーであればＮ／２等と、
あらかじめ定めておく数である。直線描画であれば、Ｔ
ＬＢの全てのエントリを一度に書き換えてもよいが、矩
形領域コピーであれば転送元と転送先の２つについて、
それぞれＴＬＢへの登録を行う必要があるためである。

【００３５】（４）ＴＬＢへの登録が終了したら、ＣＰ
Ｕは割り込み処理を終了し、ＧＭＭＵはミス・ヒットに
よって中断していたメモリ・アクセスを再開して、処理
を継続する。

【００３６】グラフィックス描画におけるメモリ・アク
セスは、連続するページに対して行われる確率が大きい
ので、前述したように一回のミスヒットで複数のページ
・エントリをＴＬＢに登録すると、第１ページ・テーブ
ルをアクセスする回数を削減することができる。

【００３７】以上説明したように、本実施例のアドレス
変換装置は、メモリ管理ユニット（ＧＭＭＵ）を内蔵す
るグラフィックス描画装置が、ＣＰＵがメモリ管理ユニ
ット（ＭＭＵ）を使用して仮想記憶方式によって管理す
るメモリ領域に対して、描画を行おうとする場合におい
て、前記グラフィックス描画装置が描画しようとするア
ドレスが、前記ＧＭＭＵが内蔵するアドレス変換バッフ
ァに、ミス・ヒットした時に、前記ＧＭＭＵは前記ＣＰ
Ｕに対して、ミス・ヒットしたアドレスに対応するアド
レス変換情報と共に、その周辺のアドレスに対する複数
のアドレス変換情報をも一括して通知するように要請
し、前記ＧＭＭＵは、前記複数のアドレス変換情報を、
前記ＧＭＭＵが内蔵するアドレス変換バッファに登録す
る機能を有し、特に前記複数のアドレス変換情報が前記
ミス・ヒットしたアドレス，および描画が進行すること
によって近い将来にアクセスされると予測されるアドレ
スに対するアドレス変換情報であることを特徴とする。

【００３８】

【発明の効果】前述したように、本発明によるアドレス
変換装置では、グラフィックス・プロセッサが仮想記憶
により管理されているメイン・メモリに対して実用的な
速度で描画が可能となる効果がある。

【００３９】具体例を挙げて、その効果を説明する。縦
横それぞれ５１２画素で各画素が３２ビットである領域
をメイン・メモリ上に設定し、描画する場合を考える。
１ページの大きさを４キロバイトとすると、この設定領
域を水平２ラインで１ページを構成することになる。従
って、この領域に対して垂直線を描画すると、２回に１
回はＴＬＢがミス・ヒットすることになる。ミス・ヒッ
ト時に、ＣＰＵに割り込みをかけ、ページ・テーブルを
辿って対応するＰＦＮを求め、ＴＬＢに登録し、ミス・
ヒットしたアクセスを再度行う、という操作を行うに
は、６〜８クロック程度は必要となる。即ち、一画素あ
たりの平均描画速度は４〜５クロックである。この場
合、ＣＰＵに割り込みをかけてからその割り込みが受け
付けられる時間の割合が大きい。

【００４０】一方、本発明によれば、最初の一画素を描
画しようとしてＴＬＢがミス・ヒットすると、ミス・ヒ
ットしたページと、近い将来アクセスされる可能性のあ
るページのＰＦＮを一括してＴＬＢに登録するが、この
ときの処理時間は、一括して登録エントリ数を８とする
と、１８〜２０クロック、平均描画速度は３．１クロッ
ク程度となる。即ち、２５〜４０％近く高速になること
がわかる。

【図面の簡単な説明】

【図１】本発明の一実施例のアドレス変換装置における
グラフィックス・プロセッサ内のメモリ管理ユニットを
示すブロック図である。

【図２】グラフィックス・プロセッサを使用する画像シ
ステムのブロック図である。

【図３】グラフィックス・プロセッサ内のＴＬＢがミス
・ヒットしたときのＧＭＭＵ側の処理を示すフロー図で
ある。

【図４】グラフィックス・プロセッサ内のＴＬＢがミス
・ヒットしたときのＣＰＵ側の処理を示すフロー図であ
る。

【図５】メモリ管理ユニットの第１の動作を示す図であ
る。

【図６】メモリ管理ユニットの第２の動作を示す図であ
る。

【符号の説明】

１ＣＰＵ２メイン・メモリ３グラフィックス・プロセッサ４フレーム・バッファ６バス・アービタ７システム・バス８グラフィックス・バス９グラフィックスメモリ管理ユーニット（ＧＭＭ
Ｕ）１０図形描画回路１３アドレス変換回路１５論理アドレス１７物理アドレス１８ミス・ヒット信号

Claims

【特許請求の範囲】

【請求項１】第１のメモリ管理ユニットを内蔵するグ
ラフィックス描画装置が、ＣＰＵが第２のメモリ管理ユ
ニットを使用して仮想記憶方式によって管理するメモリ
領域に対して、描画を行うアドレス変換装置において、
前記グラフィックス描画装置が描画しようとするアドレ
スが、前記第１のメモリ管理ユニットが内蔵するアドレ
ス変換バッファにミス・ヒットした時には前記第１のメ
モリ管理ユニットは前記ＣＰＵに対して、ミス・ヒット
したアドレスに対応するアドレス変換情報と共に、その
周辺のアドレスに対する複数のアドレス変換情報をも一
括して通知するように要請する手段を有し、前記第１の
メモリ管理ユニットは、前記複数のアドレス変換情報
を、前記第１のメモリ管理ユニットが内蔵するアドレス
変換バッファに登録する手段を有することを特徴とする
アドレス変換装置。