JPH06149430A - インターフェース回路 - Google Patents
インターフェース回路Info
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- JPH06149430A JPH06149430A JP4327595A JP32759592A JPH06149430A JP H06149430 A JPH06149430 A JP H06149430A JP 4327595 A JP4327595 A JP 4327595A JP 32759592 A JP32759592 A JP 32759592A JP H06149430 A JPH06149430 A JP H06149430A
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- Japan
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- transmission line
- data
- logic
- interface circuit
- circuit
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Abstract
(57)【要約】
【目的】 小型かつ低消費電力の小振幅用インターフェ
ース回路を提供する。 【構成】 パルス発生回路６は、デ−タ送受信用論理回
路１１から出力される論理データＤ1 に応答したワンシ
ョットのパルス信号Ｐを発生する。パルス信号Ｐのパル
ス幅ＴP は、送受信データの最小サイクルよりも十分に
短い値に設定される。記憶回路１７は、デ−タ送受信用
論理回路１１から出力される受信クロックＷに応答して
差動比較器８の出力信号Ｄ2 を一時的に記憶する。
ース回路を提供する。 【構成】 パルス発生回路６は、デ−タ送受信用論理回
路１１から出力される論理データＤ1 に応答したワンシ
ョットのパルス信号Ｐを発生する。パルス信号Ｐのパル
ス幅ＴP は、送受信データの最小サイクルよりも十分に
短い値に設定される。記憶回路１７は、デ−タ送受信用
論理回路１１から出力される受信クロックＷに応答して
差動比較器８の出力信号Ｄ2 を一時的に記憶する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はインターフェース回路に
係り、特に、信号振幅が１Ｖ以下である小振幅用の入出
力インターフェースに好適なインターフェース回路に関
する。
係り、特に、信号振幅が１Ｖ以下である小振幅用の入出
力インターフェースに好適なインターフェース回路に関
する。
【０００２】
【従来の技術】近年、ＭＰＵ，メモリ等の高速化に伴な
って高速伝送を可能とする入出力インターフェースの必
要性が高まりつつある。ところが、従来のＴＴＬレベル
の伝送では、反射等の雑音により高速化には限界があっ
たため、ＥＣＬレベルのように低振幅レベルとして、高
速化と共に低消費電力化をも可能とする小振幅の入出力
インターフェースが提案され始めている。
って高速伝送を可能とする入出力インターフェースの必
要性が高まりつつある。ところが、従来のＴＴＬレベル
の伝送では、反射等の雑音により高速化には限界があっ
たため、ＥＣＬレベルのように低振幅レベルとして、高
速化と共に低消費電力化をも可能とする小振幅の入出力
インターフェースが提案され始めている。
【０００３】これはすなわち、伝送ラインを整合終端す
ることにより反射等の雑音を抑え、かつ小振幅とするこ
とにより伝送ラインを高速に充放電させて高速化を図
り、更には、各ドランバをＣＭＯＳ回路構成として、低
電圧化、低消費電力化を達成しようとするものである。
ることにより反射等の雑音を抑え、かつ小振幅とするこ
とにより伝送ラインを高速に充放電させて高速化を図
り、更には、各ドランバをＣＭＯＳ回路構成として、低
電圧化、低消費電力化を達成しようとするものである。
【０００４】なお、このような小振幅の入出力インター
フェースに関しては、例えば米国特許第５０２３４８８
号、日経エレクトロニクス１９９２年６月８日号、第１
３３〜１３６頁などに記載されている。
フェースに関しては、例えば米国特許第５０２３４８８
号、日経エレクトロニクス１９９２年６月８日号、第１
３３〜１３６頁などに記載されている。
【０００５】図１０は、両端が整合終端用の抵抗を介し
て固定電位に接続された伝送ライン３、および当該伝送
ライン３を介して２値データを相互に送受信する従来の
論理回路網１００の構成を示した図であり、当該論理回
路網は、伝送ライン３との間で送受信データの授受を行
う入出力インターフェースを具備している。
て固定電位に接続された伝送ライン３、および当該伝送
ライン３を介して２値データを相互に送受信する従来の
論理回路網１００の構成を示した図であり、当該論理回
路網は、伝送ライン３との間で送受信データの授受を行
う入出力インターフェースを具備している。
【０００６】同図において、伝送ライン３の両端には整
合終端用の終端抵抗２の一端が接続され、終端抵抗２の
他端は終端電圧１（１．２Ｖ）に接続されている。伝送
ライン３には複数の論理回路網１００（１００−１〜１
００−ｎ）が接続されている。各論理回路網１００は、
伝送ライン３と接地電位との間に接続されたオープンド
レインＮチャンネルＭＯＳトランジスタ４（以下、単に
ＮＭＯＳと表現する）、差動比較器８、駆動回路５１、
およびデ−タ送受信用論理回路１１から構成され、通常
はＶＬＳＩとして集積されている。
合終端用の終端抵抗２の一端が接続され、終端抵抗２の
他端は終端電圧１（１．２Ｖ）に接続されている。伝送
ライン３には複数の論理回路網１００（１００−１〜１
００−ｎ）が接続されている。各論理回路網１００は、
伝送ライン３と接地電位との間に接続されたオープンド
レインＮチャンネルＭＯＳトランジスタ４（以下、単に
ＮＭＯＳと表現する）、差動比較器８、駆動回路５１、
およびデ−タ送受信用論理回路１１から構成され、通常
はＶＬＳＩとして集積されている。
【０００７】差動比較器８の反転入力端は伝送ライン３
と接続され、非反転入力端には基準電圧Ｖref （０．８
Ｖ）が入力される。デ−タ送受信用論理回路１１には送
信許可信号ＴENが入力され、これによって指定された唯
一の論理回路網１００のみが伝送ライン３へのデータ送
信を許可される。
と接続され、非反転入力端には基準電圧Ｖref （０．８
Ｖ）が入力される。デ−タ送受信用論理回路１１には送
信許可信号ＴENが入力され、これによって指定された唯
一の論理回路網１００のみが伝送ライン３へのデータ送
信を許可される。
【０００８】このような構成において、論理回路網１０
０がドライバ（データ送出端）として機能する場合、Ｎ
ＭＯＳ４のゲ−トに“Ｈ”レベル信号が印加されてこれ
がオン状態になると、伝送ライン３は“Ｌ”レベルとな
り、伝送ライン３の電位はＮＭＯＳ４のオン出力電圧Ｖ
OL（０．４Ｖ）となる。
０がドライバ（データ送出端）として機能する場合、Ｎ
ＭＯＳ４のゲ−トに“Ｈ”レベル信号が印加されてこれ
がオン状態になると、伝送ライン３は“Ｌ”レベルとな
り、伝送ライン３の電位はＮＭＯＳ４のオン出力電圧Ｖ
OL（０．４Ｖ）となる。
【０００９】一方、ＮＭＯＳ４のゲ−トに“Ｌ”レベル
信号が印加されてこれがオフ状態になると、伝送ライン
３は終端電圧１（１．２Ｖ）と同電位となる。すなわ
ち、伝送ライン３上での信号振幅は、終端電圧１（１．
２Ｖ）−ＶOL（０．４Ｖ）＝０．８Ｖとなって小振幅と
なる。
信号が印加されてこれがオフ状態になると、伝送ライン
３は終端電圧１（１．２Ｖ）と同電位となる。すなわ
ち、伝送ライン３上での信号振幅は、終端電圧１（１．
２Ｖ）−ＶOL（０．４Ｖ）＝０．８Ｖとなって小振幅と
なる。
【００１０】
【発明が解決しようとする課題】上記した従来技術で
は、伝送ライン３へ“Ｌ”レベルを出力中の論理回路網
１００では、{[終端電圧１（１．２Ｖ）−ＶOL（０．４
Ｖ）]/終端並列抵抗２} ×ＶOL（０．４Ｖ）の電力が消
費され、さらに、伝送ライン３の終端抵抗２では、{[終
端電圧１（１．２Ｖ）−ＶOL（０．４Ｖ）]/終端並列抵
抗２} ×振幅（０．８Ｖ）の電力が消費されるため、消
費電力が比較的大きいという問題がある。
は、伝送ライン３へ“Ｌ”レベルを出力中の論理回路網
１００では、{[終端電圧１（１．２Ｖ）−ＶOL（０．４
Ｖ）]/終端並列抵抗２} ×ＶOL（０．４Ｖ）の電力が消
費され、さらに、伝送ライン３の終端抵抗２では、{[終
端電圧１（１．２Ｖ）−ＶOL（０．４Ｖ）]/終端並列抵
抗２} ×振幅（０．８Ｖ）の電力が消費されるため、消
費電力が比較的大きいという問題がある。
【００１１】しかも、終端抵抗２の抵抗値は５０Ω前後
であり、ＮＭＯＳ４のオン抵抗は終端抵抗２の数分の１
にしなければならないため、ＮＭＯＳ４のサイズを大き
くしなければならない。この結果、チップ面積が大きく
なるばかりか、伝送データが“Ｌ”レベルの期間中は常
に大きな直流電流が流れ続けるので、電力が無駄に消費
されるという問題がある。
であり、ＮＭＯＳ４のオン抵抗は終端抵抗２の数分の１
にしなければならないため、ＮＭＯＳ４のサイズを大き
くしなければならない。この結果、チップ面積が大きく
なるばかりか、伝送データが“Ｌ”レベルの期間中は常
に大きな直流電流が流れ続けるので、電力が無駄に消費
されるという問題がある。
【００１２】本発明の目的は、上記した従来技術の問題
点を解決して、小型かつ低消費電力の小振幅用インター
フェース回路を提供することにある。
点を解決して、小型かつ低消費電力の小振幅用インター
フェース回路を提供することにある。
【００１３】
【課題を解決するための手段】上記した目的を達成する
ために、本発明では、両端が整合終端用の抵抗を介して
固定電位に接続された伝送ラインと２値データを相互に
送受信する各論理回路網との間で送受信データの授受を
行うインターフェース回路において、伝送ラインと接地
電位との間に接続されたスイッチング素子と、論理回路
網側から伝送ライン側へ“Ｌ”レベルデータを送出する
際、前記スイッチング素子に送受信データの最小サイク
ルよりも十分に短いパルス幅の信号を印加してこれを導
通させる手段と、伝送ライン側から論理回路網側へデー
タを送出する際、前記スイッチング素子が導通している
期間における伝送ライン上の論理レベルを記憶する手段
とを具備した。
ために、本発明では、両端が整合終端用の抵抗を介して
固定電位に接続された伝送ラインと２値データを相互に
送受信する各論理回路網との間で送受信データの授受を
行うインターフェース回路において、伝送ラインと接地
電位との間に接続されたスイッチング素子と、論理回路
網側から伝送ライン側へ“Ｌ”レベルデータを送出する
際、前記スイッチング素子に送受信データの最小サイク
ルよりも十分に短いパルス幅の信号を印加してこれを導
通させる手段と、伝送ライン側から論理回路網側へデー
タを送出する際、前記スイッチング素子が導通している
期間における伝送ライン上の論理レベルを記憶する手段
とを具備した。
【００１４】
【作用】上記した構成よれば、論理回路網側から伝送ラ
イン側へ“Ｌ”レベルデータを伝送する際、スイッチン
グ素子は、送受信データの最小サイクルよりも十分に短
い期間だけ導通し、この間だけ伝送ラインが“Ｌ”レベ
ルとなる。
イン側へ“Ｌ”レベルデータを伝送する際、スイッチン
グ素子は、送受信データの最小サイクルよりも十分に短
い期間だけ導通し、この間だけ伝送ラインが“Ｌ”レベ
ルとなる。
【００１５】一方、伝送ライン側からデータを受信する
際には、前記スイッチング素子が導通している期間にお
ける伝送ライン上の論理レベルが記憶保持される。
際には、前記スイッチング素子が導通している期間にお
ける伝送ライン上の論理レベルが記憶保持される。
【００１６】したがって、当該記憶された論理レベルを
受信データとして扱うようにすれば、伝送ラインの固定
電位から接地側へ電流が流れて電力が消費される期間
は、送受信データの最小サイクルよりも十分に短い期間
だけとなるので、消費電力が大幅に低減される。
受信データとして扱うようにすれば、伝送ラインの固定
電位から接地側へ電流が流れて電力が消費される期間
は、送受信データの最小サイクルよりも十分に短い期間
だけとなるので、消費電力が大幅に低減される。
【００１７】
【実施例】以下、図面を参照して本発明を詳細に説明す
る。
る。
【００１８】図１は、本発明の動作原理を説明するため
のブロック図、図２は、その主要部の動作タイミングを
示したタイミングチャートであり、前記と同一の符号は
同一または同等部分を表している。
のブロック図、図２は、その主要部の動作タイミングを
示したタイミングチャートであり、前記と同一の符号は
同一または同等部分を表している。
【００１９】パルス発生回路６は、デ−タ送受信用論理
回路１１から出力される論理データＤ1 に応答したワン
ショットのパルス信号Ｐを発生する。パルス信号Ｐのパ
ルス幅ＴP は、送受信データの最小サイクルよりも十分
に短い値に設定される。記憶回路１７は、デ−タ送受信
用論理回路１１から出力される受信クロックＷに応答し
て差動比較器８の出力信号Ｄ2 を一時的に記憶する。
回路１１から出力される論理データＤ1 に応答したワン
ショットのパルス信号Ｐを発生する。パルス信号Ｐのパ
ルス幅ＴP は、送受信データの最小サイクルよりも十分
に短い値に設定される。記憶回路１７は、デ−タ送受信
用論理回路１１から出力される受信クロックＷに応答し
て差動比較器８の出力信号Ｄ2 を一時的に記憶する。
【００２０】このような構成において、論理回路網１０
０−１がドライバ、論理回路網１００−ｎがレシーバと
して機能する場合、データ送受信用論理回路１１の出力
データＤ1 が“Ｈ”レベルになると、パルス発生回路６
は、Ｄ1 の立上がりを検出してワンショットのパルス信
号Ｐを出力する。これにより、ＮＭＯＳ４はパルス信号
Ｐのパルス幅に相当する期間ＴP だけ導通状態となるの
で、伝送ライン３が期間ＴP だけＮＭＯＳ４のオン電圧
ＶOLとなる。
０−１がドライバ、論理回路網１００−ｎがレシーバと
して機能する場合、データ送受信用論理回路１１の出力
データＤ1 が“Ｈ”レベルになると、パルス発生回路６
は、Ｄ1 の立上がりを検出してワンショットのパルス信
号Ｐを出力する。これにより、ＮＭＯＳ４はパルス信号
Ｐのパルス幅に相当する期間ＴP だけ導通状態となるの
で、伝送ライン３が期間ＴP だけＮＭＯＳ４のオン電圧
ＶOLとなる。
【００２１】このとき、レシーバとして機能する論理回
路網１００−ｎでは、差動比較器８ｎの反転入力が
“Ｌ”レベルになって基準電圧Ｖref を下回るので、そ
の出力データＤ2 が期間ＴP だけ“Ｈ”レベルとなる。
路網１００−ｎでは、差動比較器８ｎの反転入力が
“Ｌ”レベルになって基準電圧Ｖref を下回るので、そ
の出力データＤ2 が期間ＴP だけ“Ｈ”レベルとなる。
【００２２】記憶回路１７ｎでは、受信クロックＷに応
答して差動比較器８ｎの出力データＤ2 を記憶保持し、
この値をデータＤ3 としてデータ送受信用論理回路１１
ｎへ出力し続ける。記憶回路１７ｎの受信クロックＷ
は、ドライバ側の論理回路網１００−１からの送信デ−
タがレシ−バ側の論理回路網１００−ｎで確実に受信で
きるよう、送信許可信号ＴENから予定時間Δｔだけ遅延
して出力されるようにすることが望ましい。
答して差動比較器８ｎの出力データＤ2 を記憶保持し、
この値をデータＤ3 としてデータ送受信用論理回路１１
ｎへ出力し続ける。記憶回路１７ｎの受信クロックＷ
は、ドライバ側の論理回路網１００−１からの送信デ−
タがレシ−バ側の論理回路網１００−ｎで確実に受信で
きるよう、送信許可信号ＴENから予定時間Δｔだけ遅延
して出力されるようにすることが望ましい。
【００２３】なお、消費電力に直接影響する送信用パル
ス信号Ｐのパルス幅ＴP は、伝送ライン３ヘ送出された
送信デ−タＤ1 がレシ−バ側で受信デ−タＤ3 として確
実に受信できる最小時間に設定する。
ス信号Ｐのパルス幅ＴP は、伝送ライン３ヘ送出された
送信デ−タＤ1 がレシ−バ側で受信デ−タＤ3 として確
実に受信できる最小時間に設定する。
【００２４】上記した構成によれば、伝送ライン３を介
して“Ｌ”レベルデータを送信する際に、ドライバして
機能する論理回路網１００や終端抵抗２で電力が消費さ
れる期間が、前記パルス発生回路６が出力するワンショ
ットパルス信号Ｐのパルス幅に相当する期間ＴP だけな
ので、従来技術に比べて消費電力を格段に低減すること
ができる。
して“Ｌ”レベルデータを送信する際に、ドライバして
機能する論理回路網１００や終端抵抗２で電力が消費さ
れる期間が、前記パルス発生回路６が出力するワンショ
ットパルス信号Ｐのパルス幅に相当する期間ＴP だけな
ので、従来技術に比べて消費電力を格段に低減すること
ができる。
【００２５】図３は、本発明の第１実施例のブロック図
であり、前記と同一の符号は同一または同等部分を表し
ている。
であり、前記と同一の符号は同一または同等部分を表し
ている。
【００２６】本実施例では、前記パルス発生回路６を２
入力ＮＡＮＤ回路６１で構成し、記憶回路１７を、イン
バータ９およびフリップフロップ１０で構成した点に特
徴がある。
入力ＮＡＮＤ回路６１で構成し、記憶回路１７を、イン
バータ９およびフリップフロップ１０で構成した点に特
徴がある。
【００２７】同図において、２入力ＮＡＮＤ回路６１の
一方の入力端子には、送信許可信号ＴENに同期して出力
されるワンショットのパルス信号Ｐ1 が入力され、他方
の入力端子にはデータ送受信用論理回路１１の出力デー
タＤ1 が入力される。
一方の入力端子には、送信許可信号ＴENに同期して出力
されるワンショットのパルス信号Ｐ1 が入力され、他方
の入力端子にはデータ送受信用論理回路１１の出力デー
タＤ1 が入力される。
【００２８】また、差動比較器８の出力信号はレベル変
換用のインバータ９を介してフリップフロップ１０のデ
ータ端子Ｄに入力される。フリップフロップ１０のクロ
ック端子Ｔには、送信許可信号ＴENに同期して出力され
るパルス信号が２段構成のインバータ７を介して入力さ
れる。フリップフロップ１０のデータ出力端子Ｑはデー
タ送受信用論理回路１１に接続される。
換用のインバータ９を介してフリップフロップ１０のデ
ータ端子Ｄに入力される。フリップフロップ１０のクロ
ック端子Ｔには、送信許可信号ＴENに同期して出力され
るパルス信号が２段構成のインバータ７を介して入力さ
れる。フリップフロップ１０のデータ出力端子Ｑはデー
タ送受信用論理回路１１に接続される。
【００２９】このような構成において、当該論理回路網
１００がドライバとして機能する場合、２入力ＮＡＮＤ
回路６１からは、送信許可信号ＴENに同期して、データ
送受信用論理回路１１から出力される論理データＤ1 に
応じたパルス信号Ｐが出力される。この結果、ＮＭＯＳ
４はパルス信号Ｐのパルス幅に相当する期間ＴP だけオ
ンするので、前記同様、伝送ライン３が期間ＴP だけＮ
ＭＯＳ４のオン電圧ＶOLとなる。
１００がドライバとして機能する場合、２入力ＮＡＮＤ
回路６１からは、送信許可信号ＴENに同期して、データ
送受信用論理回路１１から出力される論理データＤ1 に
応じたパルス信号Ｐが出力される。この結果、ＮＭＯＳ
４はパルス信号Ｐのパルス幅に相当する期間ＴP だけオ
ンするので、前記同様、伝送ライン３が期間ＴP だけＮ
ＭＯＳ４のオン電圧ＶOLとなる。
【００３０】一方、当該論理回路網１００がレシーバと
して機能する場合、伝送ライン３のレベルに応じた信号
がフリップフロップ１０のデータ端子Ｄに入力される。
また、クロック端子Ｔには、前記ドライバ側での送信許
可信号ＴENに同期したパルス信号が２段構成のインバー
タ７で遅延され、受信クロックＷとして入力されるの
で、フリップフロップ１０はデータ端子Ｄに入力したデ
ータを確実にラッチし、データ端子Ｄが“Ｌ”レベルに
遷移した後も、前記記憶したデータを出力し続けること
が可能になる。ここで、レシ−ブ側の受信クロックＷを
生成する遅延回路７への入力信号は送信用パルス信号Ｐ
であっても良い。
して機能する場合、伝送ライン３のレベルに応じた信号
がフリップフロップ１０のデータ端子Ｄに入力される。
また、クロック端子Ｔには、前記ドライバ側での送信許
可信号ＴENに同期したパルス信号が２段構成のインバー
タ７で遅延され、受信クロックＷとして入力されるの
で、フリップフロップ１０はデータ端子Ｄに入力したデ
ータを確実にラッチし、データ端子Ｄが“Ｌ”レベルに
遷移した後も、前記記憶したデータを出力し続けること
が可能になる。ここで、レシ−ブ側の受信クロックＷを
生成する遅延回路７への入力信号は送信用パルス信号Ｐ
であっても良い。
【００３１】図４は、本発明の第２実施例のブロック図
であり、前記と同一の符号は同一または同等部分を表し
ている。
であり、前記と同一の符号は同一または同等部分を表し
ている。
【００３２】本実施例では、ＮＭＯＳ４の代わりにＮＰ
Ｎバイポ−ラトランジスタ４１を利用した点に特徴があ
る。これは、ドライバとなるＮＭＯＳ４には非常に大き
な駆動オン電流が必要とされるので、さらに駆動力の大
きなバイポ−ラトランジスタを用いることにより優位性
を狙うことを目的としている。
Ｎバイポ−ラトランジスタ４１を利用した点に特徴があ
る。これは、ドライバとなるＮＭＯＳ４には非常に大き
な駆動オン電流が必要とされるので、さらに駆動力の大
きなバイポ−ラトランジスタを用いることにより優位性
を狙うことを目的としている。
【００３３】本実施例では、ＮＰＮバイポ−ラトランジ
スタ４１のベ−スに、駆動回路５を構成するＣＭＯＳイ
ンバ−タ中のＰＭＯＳから電流が供給され続けるのでＮ
ＰＮ４１は飽和し、オン電圧ＶOLは０Ｖとなる。これに
よりＮＰＮ４１では、非動作状態はもちろん動作状態に
おいても消費電力がほぼ零となる。
スタ４１のベ−スに、駆動回路５を構成するＣＭＯＳイ
ンバ−タ中のＰＭＯＳから電流が供給され続けるのでＮ
ＰＮ４１は飽和し、オン電圧ＶOLは０Ｖとなる。これに
よりＮＰＮ４１では、非動作状態はもちろん動作状態に
おいても消費電力がほぼ零となる。
【００３４】さらに、差動比較器８では、その入力がＮ
ＰＮ４１のコレクタ電圧と基準電圧Ｖref との差となる
のでノイズマ−ジンが大きくなる。
ＰＮ４１のコレクタ電圧と基準電圧Ｖref との差となる
のでノイズマ−ジンが大きくなる。
【００３５】図５は、本発明の第３実施例のブロック図
であり、前記と同一の符号は同一または同等部分を表し
ている。
であり、前記と同一の符号は同一または同等部分を表し
ている。
【００３６】本実施例では、前記第２実施例におけるＮ
ＰＮバイポーラトランジスタ４１の代わりにＰＮＰバイ
ポ−ラトランジスタ４２を具備した点に特徴がある。
ＰＮバイポーラトランジスタ４１の代わりにＰＮＰバイ
ポ−ラトランジスタ４２を具備した点に特徴がある。
【００３７】本実施例によれば、図６に示したように、
ＣＭＯＳが形成されるＰ基板８０上にバイポ−ラトラン
ジスタを同様に作れるようになるので、製造工程が簡単
化、素子の小型化が達成される。
ＣＭＯＳが形成されるＰ基板８０上にバイポ−ラトラン
ジスタを同様に作れるようになるので、製造工程が簡単
化、素子の小型化が達成される。
【００３８】図７は、本発明の第４実施例のブロック図
であり、前記と同一の符号は同一または同等部分を表し
ている。
であり、前記と同一の符号は同一または同等部分を表し
ている。
【００３９】本実施例では、前記同様、ＮＭＯＳ４の代
わりにＮＰＮ４１を用いると共に、フィ−ドバックイン
バ−タ回路５３によりＮＰＮ４１のオン動作時の飽和状
態を遮断するようにした点に特徴がある。
わりにＮＰＮ４１を用いると共に、フィ−ドバックイン
バ−タ回路５３によりＮＰＮ４１のオン動作時の飽和状
態を遮断するようにした点に特徴がある。
【００４０】すなわち、伝送ライン３に“Ｌ”レベルデ
ータが送信される際、駆動回路５２への入力は“Ｌ”で
駆動回路５２内の２段ＰＭＯＳトランジスタがオンとな
り、ＮＰＮ４１への入力は“Ｈ”となって、ＮＰＮ４１
はオン飽和し、伝送ライン３はオン電圧のＶOL＝０Ｖと
なる。
ータが送信される際、駆動回路５２への入力は“Ｌ”で
駆動回路５２内の２段ＰＭＯＳトランジスタがオンとな
り、ＮＰＮ４１への入力は“Ｈ”となって、ＮＰＮ４１
はオン飽和し、伝送ライン３はオン電圧のＶOL＝０Ｖと
なる。
【００４１】このとき、フィ−ドバックインバ−タ回路
５３は駆動回路５２内の下段ＰＭＯＳをオフにしてＮＰ
Ｎ４１へのベ−ス電流を遮断する。この結果、ＮＰＮ４
１がオフとなり、伝送ライン３の電圧レベルが終端電圧
１となる。この時、レシ−バ側では、送信されたデ−タ
を受信できるようデータ送受信用論理回路１１に取り込
むか、あるいは記憶保持するための手段を講ずる。
５３は駆動回路５２内の下段ＰＭＯＳをオフにしてＮＰ
Ｎ４１へのベ−ス電流を遮断する。この結果、ＮＰＮ４
１がオフとなり、伝送ライン３の電圧レベルが終端電圧
１となる。この時、レシ−バ側では、送信されたデ−タ
を受信できるようデータ送受信用論理回路１１に取り込
むか、あるいは記憶保持するための手段を講ずる。
【００４２】図８、９は、本発明の第５、第６実施例の
ブロック図であり、前記と同一の符号は同一または同等
部分を表している。
ブロック図であり、前記と同一の符号は同一または同等
部分を表している。
【００４３】各実施例は、前記図１０に関して説明した
従来技術のＮＭＯＳを、それぞれＮＰＮ４１およびＰＮ
Ｐ４２に置き換えた点に特徴がある。
従来技術のＮＭＯＳを、それぞれＮＰＮ４１およびＰＮ
Ｐ４２に置き換えた点に特徴がある。
【００４４】図８の第６実施例では、バッファ５１を構
成するＣＭＯＳインバ−タ中のＰＭＯＳから電流が供給
され続けるのでＮＰＮ４１は飽和し、オン電圧ＶOLは０
Ｖとなる。これによりＮＰＮ４１では、非動作状態はも
ちろん動作状態においても消費電力がほぼ零となる。
成するＣＭＯＳインバ−タ中のＰＭＯＳから電流が供給
され続けるのでＮＰＮ４１は飽和し、オン電圧ＶOLは０
Ｖとなる。これによりＮＰＮ４１では、非動作状態はも
ちろん動作状態においても消費電力がほぼ零となる。
【００４５】また、差動比較器８では、その入力がＮＰ
Ｎ４１のコレクタ電圧と基準電圧Ｖref との差となるの
でノイズマ−ジンが大きくなる。
Ｎ４１のコレクタ電圧と基準電圧Ｖref との差となるの
でノイズマ−ジンが大きくなる。
【００４６】一方、図９の第７実施例では、ＰＮＰとＣ
ＭＯＳとを同じＰ基板上に形成することができるので、
小型化や製造工程の簡素化が達成される。
ＭＯＳとを同じＰ基板上に形成することができるので、
小型化や製造工程の簡素化が達成される。
【００４７】
【発明の効果】上記したように、本発明によれば、伝送
ラインを介して“Ｌ”レベルデータを送信する際に論理
回路網や終端抵抗で電力が消費される期間を短くするこ
とができるので、従来技術に比べて消費電力を格段に低
減することができる。
ラインを介して“Ｌ”レベルデータを送信する際に論理
回路網や終端抵抗で電力が消費される期間を短くするこ
とができるので、従来技術に比べて消費電力を格段に低
減することができる。
【図１】 本発明の動作原理を説明するためのブロック
図である。
図である。
【図２】 図１の主要部のタイミングチャートである。
【図３】 本発明の第１実施例のブロック図である。
【図４】 本発明の第２実施例のブロック図である。
【図５】 本発明の第３実施例のブロック図である。
【図６】 第３実施例の製造方法を示した断面図であ
る。
る。
【図７】 本発明の第４実施例のブロック図である。
【図８】 本発明の第５実施例のブロック図である。
【図９】 本発明の第６実施例のブロック図である。
【図１０】 従来技術のブロック図である。
１…終端電圧、２…終端抵抗、３…伝送ライン、４…Ｎ
チャンネルＭＯＳトランジスタ、６…送信パルス駆動回
路、１１…送受信制御演算論理回路、１７…記憶回路
チャンネルＭＯＳトランジスタ、６…送信パルス駆動回
路、１１…送受信制御演算論理回路、１７…記憶回路
Claims (6)
- 【請求項１】 両端が整合終端用の抵抗を介して固定電
位に接続された伝送ラインと、当該伝送ラインを介して
２値データを相互に送受信する複数の論理回路網との間
で、前記２値データの授受を行うインターフェース回路
において、 伝送ラインと接地電位との間に接続され、特定の端子に
パルス信号を入力されてパルス幅に相当する期間だけ導
通する半導体スイッチング素子と、 論理回路網側から伝送ライン側への“Ｌ”レベルデータ
送出時に、前記半導体スイッチング素子にパルス信号を
供給する手段と、 伝送ライン側から論理回路網側へのデータ送出時に、前
記パルス信号供給時における前記伝送ライン上の論理レ
ベルを記憶する手段とを具備し、 前記パルス信号のパルス幅は、送受信データの最小サイ
クルよりも十分に短いことを特徴とするインターフェー
ス回路。 - 【請求項２】 前記スイッチング素子にパルス信号を供
給する手段は、送信データおよびパルス信号を入力とす
る２入力ＮＡＮＤ回路であることを特徴とする請求項１
記載のインターフェース回路。 - 【請求項３】 前記伝送ライン上の論理レベルを記憶す
る手段は、伝送ライン上の論理レベルを基準信号と比較
する差動比較器と、差動比較器の出力をデータとして入
力され、前記パルス信号の遅延信号をクロックとして入
力されるフリップフロップとによって構成されたことを
特徴とする請求項１または２記載のインターフェース回
路。 - 【請求項４】 前記半導体スイッチング素子は、Ｎチャ
ンネルＭＯＳトランジスタおよびバイポーラトランジス
タのいずれかであることを特徴とする請求項１ないし３
のいずれかに記載のインターフェース回路。 - 【請求項５】 両端が整合終端用の抵抗を介して固定電
位に接続された伝送ラインと、当該伝送ラインを介して
２値データを相互に送受信する複数の論理回路網との間
で、前記２値データの授受を行うインターフェース回路
において、 伝送ラインと接地電位との間に接続されたバイポーラト
ランジスタと、 論理回路網側から伝送ライン側への“Ｌ”レベルデータ
送出時に前記バイポーラトランジスタを導通させる手段
と、 伝送ライン側から論理回路網側へのデータ送出時に、前
記伝送ライン上の論理レベルを検出する手段とを具備し
たことを特徴とするインターフェース回路。 - 【請求項６】 前記バイポーラトランジスタの飽和動作
を遮断するフィ−ドバックインバ−タ回路を具備したこ
とを特徴とする請求項５記載のインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4327595A JPH06149430A (ja) | 1992-11-13 | 1992-11-13 | インターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4327595A JPH06149430A (ja) | 1992-11-13 | 1992-11-13 | インターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149430A true JPH06149430A (ja) | 1994-05-27 |
Family
ID=18200817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4327595A Pending JPH06149430A (ja) | 1992-11-13 | 1992-11-13 | インターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06149430A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998037633A1 (en) * | 1997-02-24 | 1998-08-27 | Hitachi, Ltd. | Data processing system |
| US7557790B2 (en) | 2003-03-12 | 2009-07-07 | Samsung Electronics Co., Ltd. | Bus interface technology |
-
1992
- 1992-11-13 JP JP4327595A patent/JPH06149430A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998037633A1 (en) * | 1997-02-24 | 1998-08-27 | Hitachi, Ltd. | Data processing system |
| US7557790B2 (en) | 2003-03-12 | 2009-07-07 | Samsung Electronics Co., Ltd. | Bus interface technology |
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