JPH06149188A - 液晶表示装置の出力バッファ回路 - Google Patents
液晶表示装置の出力バッファ回路Info
- Publication number
- JPH06149188A JPH06149188A JP30400992A JP30400992A JPH06149188A JP H06149188 A JPH06149188 A JP H06149188A JP 30400992 A JP30400992 A JP 30400992A JP 30400992 A JP30400992 A JP 30400992A JP H06149188 A JPH06149188 A JP H06149188A
- Authority
- JP
- Japan
- Prior art keywords
- output
- output buffer
- buffer circuit
- bias voltage
- liquid crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【目的】 アクティブマトリクス型液晶表示装置におけ
るデータドライバの出力バッファ回路に関し、液晶表示
装置におけるデータのサンプリング時間を短縮すると共
に、消費電力を低減することを目的とする。 【構成】 アクティブマトリクス型液晶表示装置の出力
バッファ回路であって、差動増幅回路を構成する入力部
１と、該入力部１からの出力により動作する出力部２
と、該出力部２に供給するバイアス電圧を選択するバイ
アス電圧選択部４，５と、前記出力部２の入出力間に接
続され、位相補償を行う位相補償部３とを具備し、該出
力バッファ回路を使用しないときには前記バイアス電圧
選択部４，５により前記出力部２を流れる電流を止める
ように構成する。
るデータドライバの出力バッファ回路に関し、液晶表示
装置におけるデータのサンプリング時間を短縮すると共
に、消費電力を低減することを目的とする。 【構成】 アクティブマトリクス型液晶表示装置の出力
バッファ回路であって、差動増幅回路を構成する入力部
１と、該入力部１からの出力により動作する出力部２
と、該出力部２に供給するバイアス電圧を選択するバイ
アス電圧選択部４，５と、前記出力部２の入出力間に接
続され、位相補償を行う位相補償部３とを具備し、該出
力バッファ回路を使用しないときには前記バイアス電圧
選択部４，５により前記出力部２を流れる電流を止める
ように構成する。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置の出力バッ
ファ回路に関し、特に、アクティブマトリクス型液晶表
示装置におけるデータドライバの出力バッファ回路に関
する。近年、アクティブマトリクス型液晶表示装置は、
小型, 軽量, 低消費電力であることからポケットＴＶと
して普及して来ており、さらに、ラップトップ型やノー
ト型のパーソナルコンピュータ（パソコン）およびワー
ドプロセッサ等の情報端末の表示装置としても期待され
ている。特に、ノート型パソコンは携帯性に優れてお
り、電池での長時間使用が望まれているため、液晶表示
装置の出力バッファ回路に対しても、より一層の低消費
電力化が要望されている。
ファ回路に関し、特に、アクティブマトリクス型液晶表
示装置におけるデータドライバの出力バッファ回路に関
する。近年、アクティブマトリクス型液晶表示装置は、
小型, 軽量, 低消費電力であることからポケットＴＶと
して普及して来ており、さらに、ラップトップ型やノー
ト型のパーソナルコンピュータ（パソコン）およびワー
ドプロセッサ等の情報端末の表示装置としても期待され
ている。特に、ノート型パソコンは携帯性に優れてお
り、電池での長時間使用が望まれているため、液晶表示
装置の出力バッファ回路に対しても、より一層の低消費
電力化が要望されている。
【０００２】
【従来の技術】図６は従来の液晶表示装置のデータドラ
イバ部を示すブロック回路図であり、アナログ信号の画
像データと各制御信号の入力で液晶パネルのデータバス
を駆動するアナログデータドライバの一例を示すもので
ある。図６において、参照符号100 は液晶パネル,101は
シフトレジスタ,102および104 はサンプリングホールド
回路,103および105 は出力バッファ, そして,106はゲー
トドライバを示している。
イバ部を示すブロック回路図であり、アナログ信号の画
像データと各制御信号の入力で液晶パネルのデータバス
を駆動するアナログデータドライバの一例を示すもので
ある。図６において、参照符号100 は液晶パネル,101は
シフトレジスタ,102および104 はサンプリングホールド
回路,103および105 は出力バッファ, そして,106はゲー
トドライバを示している。
【０００３】液晶パネル100 は、マトリクス状の複数の
液晶セルを備え、各液晶セルは薄膜トランジスタ（ＴＦ
Ｔ）により書き込み制御が行われるようになっている。
シフトレジスタ101 は、複数のフリップフロップで構成
され、入力される画像データのアナログ信号（Ｒ，Ｇ，
Ｂ）をサンプリングホールド回路102 の１水平走査ライ
ン（１走査ライン）のどの位置にサンプリングするかを
制御している。すなわち、サンプリングホールド回路10
2 は、シリアルで入力されるアナログ信号の画像データ
をシフトレジスタ101 の出力によりアナログスイッチの
制御を行ってサンプリングホールドし、１走査ライン分
の画像データを揃えてパラレルで画像データを出力する
ようになっている。
液晶セルを備え、各液晶セルは薄膜トランジスタ（ＴＦ
Ｔ）により書き込み制御が行われるようになっている。
シフトレジスタ101 は、複数のフリップフロップで構成
され、入力される画像データのアナログ信号（Ｒ，Ｇ，
Ｂ）をサンプリングホールド回路102 の１水平走査ライ
ン（１走査ライン）のどの位置にサンプリングするかを
制御している。すなわち、サンプリングホールド回路10
2 は、シリアルで入力されるアナログ信号の画像データ
をシフトレジスタ101 の出力によりアナログスイッチの
制御を行ってサンプリングホールドし、１走査ライン分
の画像データを揃えてパラレルで画像データを出力する
ようになっている。
【０００４】出力バッファ103 は複数の差動増幅回路
（オペアンプ：出力バッファ回路）ＯＰo を備え、サン
プリングホールド回路102 に保持された１走査ライン分
の画像データを該オペアンプＯＰo の電圧フォロワによ
り出力するものである。サンプリングホールド回路104
は、複数の容量Ｃo およびアナログスイッチＳo を備
え、外部からの信号により各アナログスイッチＳo を制
御してサンプリングホールド回路102 からパラレルで入
力される画像データをサンプリング・ホールドするよう
になっている。
（オペアンプ：出力バッファ回路）ＯＰo を備え、サン
プリングホールド回路102 に保持された１走査ライン分
の画像データを該オペアンプＯＰo の電圧フォロワによ
り出力するものである。サンプリングホールド回路104
は、複数の容量Ｃo およびアナログスイッチＳo を備
え、外部からの信号により各アナログスイッチＳo を制
御してサンプリングホールド回路102 からパラレルで入
力される画像データをサンプリング・ホールドするよう
になっている。
【０００５】出力バッファ105 は、複数の差動増幅回路
（オペアンプ：出力バッファ回路）ＯＰooを備え、サン
プリングホールド回路104 に保持された１走査ライン分
の画像データをオペアンプＯＰooの電圧フォロワにより
液晶パネル100 のデータバス（データ電極）へ出力する
ものである。ここで、参照符号ＣH は、出力バッファ回
路ＯＰooの出力に接続される、例えば、データバス等の
容量を示している。
（オペアンプ：出力バッファ回路）ＯＰooを備え、サン
プリングホールド回路104 に保持された１走査ライン分
の画像データをオペアンプＯＰooの電圧フォロワにより
液晶パネル100 のデータバス（データ電極）へ出力する
ものである。ここで、参照符号ＣH は、出力バッファ回
路ＯＰooの出力に接続される、例えば、データバス等の
容量を示している。
【０００６】以上のように、図６に示す液晶表示装置の
データドライバは、シリアルで入力されるアナログ信号
（画像データ）Ｒ，Ｇ，Ｂを１走査ライン分のパラレル
出力の信号に変換して第１のサンプリングホールド回路
102 から第２のサンプリングホールド回路104 へ第１の
出力バッファ103 を介して１度に出力するようになって
いる。ここで、第１のサンプリングホールド回路102 に
よるアナログスイッチの制御で入力された画像データの
サンプリング並びにホールドを行って１走査ライン分の
画像データを揃える間、第２のサンプリングホールド回
路104 は１走査ライン前の画像データを保持しており、
その電圧を第２の出力バッファ105 を介して液晶パネル
100 へ供給するようになっている。
データドライバは、シリアルで入力されるアナログ信号
（画像データ）Ｒ，Ｇ，Ｂを１走査ライン分のパラレル
出力の信号に変換して第１のサンプリングホールド回路
102 から第２のサンプリングホールド回路104 へ第１の
出力バッファ103 を介して１度に出力するようになって
いる。ここで、第１のサンプリングホールド回路102 に
よるアナログスイッチの制御で入力された画像データの
サンプリング並びにホールドを行って１走査ライン分の
画像データを揃える間、第２のサンプリングホールド回
路104 は１走査ライン前の画像データを保持しており、
その電圧を第２の出力バッファ105 を介して液晶パネル
100 へ供給するようになっている。
【０００７】ここで、ゲートドライバ106 は、液晶パネ
ル100 のゲートバス（走査電極）を順次選択し、そのバ
スに接続されるＴＦＴをオン状態（導通状態）にして、
出力バッファ105 を介して供給される１走査ライン分の
データを選択されたゲートバスの１走査ライン分の液晶
セルへ順次書き込むためのものである。図７は従来の液
晶表示装置の出力バッファ回路の一例を示す回路図であ
り、図６に示す出力バッファ103 および105 における出
力バッファ回路（差動増幅回路ＯＰo,ＯＰoo）を示すも
のである。図７において、参照符号１は入力部, ２は出
力部, 30は位相補償部, 40および６はバイアス電圧供給
部を示している。
ル100 のゲートバス（走査電極）を順次選択し、そのバ
スに接続されるＴＦＴをオン状態（導通状態）にして、
出力バッファ105 を介して供給される１走査ライン分の
データを選択されたゲートバスの１走査ライン分の液晶
セルへ順次書き込むためのものである。図７は従来の液
晶表示装置の出力バッファ回路の一例を示す回路図であ
り、図６に示す出力バッファ103 および105 における出
力バッファ回路（差動増幅回路ＯＰo,ＯＰoo）を示すも
のである。図７において、参照符号１は入力部, ２は出
力部, 30は位相補償部, 40および６はバイアス電圧供給
部を示している。
【０００８】図７に示されるように、入力部１は、Ｐチ
ャネル型ＭＯＳトランジスタＴ2,Ｔ3 およびＮチャネル
型ＭＯＳトランジスタＴ4,Ｔ5 を有する差動増幅回路お
よびＰチャネル型ＭＯＳトランジスタＴ1 で構成され、
該トランジスタＴ1 のゲートには、Ｐチャネル型ＭＯＳ
トランジスタＴ61および抵抗Ｒ61で構成されたバイアス
電圧供給部６の出力が供給されている。これにより、ト
ランジスタＴ1 は常にオン状態となり、入力部１におい
ては、常に、所定の電流が流れるようになっている。
ャネル型ＭＯＳトランジスタＴ2,Ｔ3 およびＮチャネル
型ＭＯＳトランジスタＴ4,Ｔ5 を有する差動増幅回路お
よびＰチャネル型ＭＯＳトランジスタＴ1 で構成され、
該トランジスタＴ1 のゲートには、Ｐチャネル型ＭＯＳ
トランジスタＴ61および抵抗Ｒ61で構成されたバイアス
電圧供給部６の出力が供給されている。これにより、ト
ランジスタＴ1 は常にオン状態となり、入力部１におい
ては、常に、所定の電流が流れるようになっている。
【０００９】出力部２は、Ｐチャネル型ＭＯＳトランジ
スタＴ6 およびＮチャネル型ＭＯＳトランジスタＴ7 を
有し、入力部１の出力の電圧変化を増幅するようになっ
ている。トランジスタＴ6 のゲートには、Ｐチャネル型
ＭＯＳトランジスタＴ44および抵抗Ｒ42で構成されたバ
イアス電圧供給部40の出力が供給されている。これによ
り、トランジスタＴ6 は常にオン状態となり、出力部２
においては、常に、所定の電流が流れるようになってい
る。ここで、トランジスタＴ7 のゲートには、入力部１
の出力が供給されている。尚、位相補償部30は、コンデ
ンサＣF および抵抗ＲF で構成され、入力部１および出
力部２による発振を抑えて位相補償を行うためのもので
ある。
スタＴ6 およびＮチャネル型ＭＯＳトランジスタＴ7 を
有し、入力部１の出力の電圧変化を増幅するようになっ
ている。トランジスタＴ6 のゲートには、Ｐチャネル型
ＭＯＳトランジスタＴ44および抵抗Ｒ42で構成されたバ
イアス電圧供給部40の出力が供給されている。これによ
り、トランジスタＴ6 は常にオン状態となり、出力部２
においては、常に、所定の電流が流れるようになってい
る。ここで、トランジスタＴ7 のゲートには、入力部１
の出力が供給されている。尚、位相補償部30は、コンデ
ンサＣF および抵抗ＲF で構成され、入力部１および出
力部２による発振を抑えて位相補償を行うためのもので
ある。
【００１０】
【発明が解決しようとする課題】従来の液晶表示装置の
出力バッファ回路において、例えば、図６における第１
の出力バッファ103 の出力バッファ回路（差動増幅回路
ＯＰo)として使用する場合、第２のサンプリングホール
ド回路104 におけるアナログスイッチＳo を介して容量
Ｃo への充放電を行うために、アナログスイッチＳo の
オン抵抗と容量Ｃo の容量値による時定数がサンプリン
グ時間の短縮を妨げることになっていた。また、例え
ば、図６における第２の出力バッファ105 の出力バッフ
ァ回路（差動増幅回路ＯＰoo) として使用する場合に
も、データバス等の容量ＣH 等による影響があった。さ
らに、第１の出力バッファ103 の使用時間は断続的であ
り、出力動作が不要な間でも、常に、所定の電力を消費
することになっていた。同様に、第２の出力バッファ10
5 に関しても、データバスに寄生的に存在する分布容量
への充放電が終了すれば、出力バッファ105 とデータバ
ス間での電流の流れは殆ど無く、無駄な電力を消費する
ことになっていた。
出力バッファ回路において、例えば、図６における第１
の出力バッファ103 の出力バッファ回路（差動増幅回路
ＯＰo)として使用する場合、第２のサンプリングホール
ド回路104 におけるアナログスイッチＳo を介して容量
Ｃo への充放電を行うために、アナログスイッチＳo の
オン抵抗と容量Ｃo の容量値による時定数がサンプリン
グ時間の短縮を妨げることになっていた。また、例え
ば、図６における第２の出力バッファ105 の出力バッフ
ァ回路（差動増幅回路ＯＰoo) として使用する場合に
も、データバス等の容量ＣH 等による影響があった。さ
らに、第１の出力バッファ103 の使用時間は断続的であ
り、出力動作が不要な間でも、常に、所定の電力を消費
することになっていた。同様に、第２の出力バッファ10
5 に関しても、データバスに寄生的に存在する分布容量
への充放電が終了すれば、出力バッファ105 とデータバ
ス間での電流の流れは殆ど無く、無駄な電力を消費する
ことになっていた。
【００１１】本発明は、上述した従来の液晶表示装置の
出力バッファ回路が有する課題に鑑み、液晶表示装置に
おけるデータのサンプリング時間を短縮すると共に、消
費電力を低減することを目的とする。
出力バッファ回路が有する課題に鑑み、液晶表示装置に
おけるデータのサンプリング時間を短縮すると共に、消
費電力を低減することを目的とする。
【００１２】
【課題を解決するための手段】図１は本発明に係る液晶
表示装置の出力バッファ回路における第１の形態の原理
を示す図である。本発明の第１の形態によれば、アクテ
ィブマトリクス型液晶表示装置の出力バッファ回路であ
って、差動増幅回路を構成する入力部１と、該入力部１
からの出力により動作する出力部２と、該出力部２に供
給するバイアス電圧を選択するバイアス電圧選択部４，
５と、前記出力部２の入出力間に接続され、位相補償を
行う位相補償部３とを具備し、該出力バッファ回路を使
用しないときには前記バイアス電圧選択部４，５により
前記出力部２を流れる電流を止めるようにしたことを特
徴とする液晶表示装置の出力バッファ回路が提供され
る。
表示装置の出力バッファ回路における第１の形態の原理
を示す図である。本発明の第１の形態によれば、アクテ
ィブマトリクス型液晶表示装置の出力バッファ回路であ
って、差動増幅回路を構成する入力部１と、該入力部１
からの出力により動作する出力部２と、該出力部２に供
給するバイアス電圧を選択するバイアス電圧選択部４，
５と、前記出力部２の入出力間に接続され、位相補償を
行う位相補償部３とを具備し、該出力バッファ回路を使
用しないときには前記バイアス電圧選択部４，５により
前記出力部２を流れる電流を止めるようにしたことを特
徴とする液晶表示装置の出力バッファ回路が提供され
る。
【００１３】図２は本発明に係る液晶表示装置の出力バ
ッファ回路における第２の形態の原理を示す図である。
本発明の第２の形態によれば、上記第１の形態の液晶表
示装置の出力バッファ回路に対して、さらに、前記入力
部１に供給するバイアス電圧を選択する第３のバイアス
電圧選択部60が設けられ、該第３のバイアス電圧選択部
60は、該出力バッファ回路を使用しないときに該入力部
１を流れる電流を止めるようになっていることを特徴と
する液晶表示装置の出力バッファ回路が提供される。
ッファ回路における第２の形態の原理を示す図である。
本発明の第２の形態によれば、上記第１の形態の液晶表
示装置の出力バッファ回路に対して、さらに、前記入力
部１に供給するバイアス電圧を選択する第３のバイアス
電圧選択部60が設けられ、該第３のバイアス電圧選択部
60は、該出力バッファ回路を使用しないときに該入力部
１を流れる電流を止めるようになっていることを特徴と
する液晶表示装置の出力バッファ回路が提供される。
【００１４】
【作用】図１に示されるように、本発明の半導体装置の
第１の形態によれば、出力部２を構成するＰチャネル型
ＭＯＳトランジスタＴ6 およびＮチャネル型ＭＯＳトラ
ンジスタＴ7 のゲートには第１および第２のバイアス選
択部４および５の出力が供給され、第１の制御信号OE1
および第２の制御信号OE2 に応じて出力部２のトランジ
スタＴ6 およびＴ7 のスイッチングが制御されるように
なっている。そして、出力バッファ回路を使用しないと
き、出力部２のトランジスタＴ6 およびＴ7 はオフ状態
とされ、該出力部２を流れる電流を止めるようになって
いる。すなわち、出力バッファ回路を使用するときだ
け、出力部２のトランジスタＴ6 およびＴ7 をオン状態
とすることによって、全体として出力部２の消費電力を
低減させることができる。
第１の形態によれば、出力部２を構成するＰチャネル型
ＭＯＳトランジスタＴ6 およびＮチャネル型ＭＯＳトラ
ンジスタＴ7 のゲートには第１および第２のバイアス選
択部４および５の出力が供給され、第１の制御信号OE1
および第２の制御信号OE2 に応じて出力部２のトランジ
スタＴ6 およびＴ7 のスイッチングが制御されるように
なっている。そして、出力バッファ回路を使用しないと
き、出力部２のトランジスタＴ6 およびＴ7 はオフ状態
とされ、該出力部２を流れる電流を止めるようになって
いる。すなわち、出力バッファ回路を使用するときだ
け、出力部２のトランジスタＴ6 およびＴ7 をオン状態
とすることによって、全体として出力部２の消費電力を
低減させることができる。
【００１５】さらに、位相補償部３は直列接続された容
量手段ＣF およびスイッチ手段ＳFで構成され、該スイ
ッチ手段ＳF は出力部２が動作状態となる直前にスイッ
チオンされ、出力部２が非動作状態となる直前にスイッ
チオフされるようになっており、これによって、出力バ
ッファ回路と出力先の容量との間に設けるアナログスイ
ッチを不要にすることができ、サンプリングを高速に行
うことができる。
量手段ＣF およびスイッチ手段ＳFで構成され、該スイ
ッチ手段ＳF は出力部２が動作状態となる直前にスイッ
チオンされ、出力部２が非動作状態となる直前にスイッ
チオフされるようになっており、これによって、出力バ
ッファ回路と出力先の容量との間に設けるアナログスイ
ッチを不要にすることができ、サンプリングを高速に行
うことができる。
【００１６】図２に示されるように、本発明の半導体装
置の第２の形態によれば、第３のバイアス電圧選択部60
により入力部１に供給するバイアス電圧を選択すること
によって、出力バッファ回路を使用しないときには、入
力部１を流れる電流も止めることによって、より一層の
低消費電力化を図ることができる。
置の第２の形態によれば、第３のバイアス電圧選択部60
により入力部１に供給するバイアス電圧を選択すること
によって、出力バッファ回路を使用しないときには、入
力部１を流れる電流も止めることによって、より一層の
低消費電力化を図ることができる。
【００１７】
【実施例】以下、図面を参照して本発明に係る液晶表示
装置の出力バッファ回路の実施例を説明する。図３は本
発明に係る液晶表示装置の出力バッファ回路の第１の形
態の一実施例を示す回路図であり、前述した図７に示す
従来の出力バッファ回路（差動増幅回路）に対応するも
のであり、図５は図３および図４の液晶表示装置の出力
バッファ回路の動作を説明するための波形図である。
装置の出力バッファ回路の実施例を説明する。図３は本
発明に係る液晶表示装置の出力バッファ回路の第１の形
態の一実施例を示す回路図であり、前述した図７に示す
従来の出力バッファ回路（差動増幅回路）に対応するも
のであり、図５は図３および図４の液晶表示装置の出力
バッファ回路の動作を説明するための波形図である。
【００１８】図３において、参照符号１は入力部, ２は
出力部, ３は位相補償部, ４および５はバイアス電圧選
択部, そして, ６はバイアス電圧供給部を示している。
ここで、参照符号Ｃo はサンプリングホールド回路104
の容量を示し、また、ＣH はデータバス等による容量を
示している。すなわち、容量Ｃo は、本出力バッファ回
路を図６における第１の出力バッファ103 のオペアンプ
ＯＰo として使用した場合に、該オペアンプＯＰo の出
力端に接続される容量に対応し、また、容量Ｃ H は、本
出力バッファ回路を図６における第２の出力バッファ10
5 のオペアンプＯＰooとして使用した場合に、該オペア
ンプＯＰooの出力端に接続されるデータバス等の容量に
対応している。尚、入力部１, 出力部２, および, バイ
アス電圧供給部６は、図７に示す従来の出力バッファ回
路における構成と同様である。また、本出力バッファ回
路を図６における第１の出力バッファ103 のオペアンプ
ＯＰo として使用した場合には、第２のサンプリングホ
ールド回路104 におけるアナログスイッチＳo が不要と
なる。
出力部, ３は位相補償部, ４および５はバイアス電圧選
択部, そして, ６はバイアス電圧供給部を示している。
ここで、参照符号Ｃo はサンプリングホールド回路104
の容量を示し、また、ＣH はデータバス等による容量を
示している。すなわち、容量Ｃo は、本出力バッファ回
路を図６における第１の出力バッファ103 のオペアンプ
ＯＰo として使用した場合に、該オペアンプＯＰo の出
力端に接続される容量に対応し、また、容量Ｃ H は、本
出力バッファ回路を図６における第２の出力バッファ10
5 のオペアンプＯＰooとして使用した場合に、該オペア
ンプＯＰooの出力端に接続されるデータバス等の容量に
対応している。尚、入力部１, 出力部２, および, バイ
アス電圧供給部６は、図７に示す従来の出力バッファ回
路における構成と同様である。また、本出力バッファ回
路を図６における第１の出力バッファ103 のオペアンプ
ＯＰo として使用した場合には、第２のサンプリングホ
ールド回路104 におけるアナログスイッチＳo が不要と
なる。
【００１９】また、図５において、参照符号ＨＳは水平
同期信号、ＳＩはシフトレジスタの入力信号、ＣＬＫは
クロック信号、Ｒ, Ｇ, Ｂは画像データを示している。
シフトレジスタの入力信号ＳＩは、図６に示すシフトレ
ジスタ101 の初段のＤ−フリップフロップのデータ入力
に供給され、第１のサンプリングホールド回路102 のア
ナログスイッチに対してクロック信号ＣＬＫに応じた制
御信号を供給して、順次、画像データＲ, Ｇ, Ｂをサン
プリングホールドさせるようになっている。さらに、参
照符号OE1,OE2,OE3,OE4 は、それぞれ第１〜第４の制御
信号を示している。
同期信号、ＳＩはシフトレジスタの入力信号、ＣＬＫは
クロック信号、Ｒ, Ｇ, Ｂは画像データを示している。
シフトレジスタの入力信号ＳＩは、図６に示すシフトレ
ジスタ101 の初段のＤ−フリップフロップのデータ入力
に供給され、第１のサンプリングホールド回路102 のア
ナログスイッチに対してクロック信号ＣＬＫに応じた制
御信号を供給して、順次、画像データＲ, Ｇ, Ｂをサン
プリングホールドさせるようになっている。さらに、参
照符号OE1,OE2,OE3,OE4 は、それぞれ第１〜第４の制御
信号を示している。
【００２０】図３に示されるように、入力部１は、Ｐチ
ャネル型ＭＯＳトランジスタＴ2,Ｔ3 およびＮチャネル
型ＭＯＳトランジスタＴ4,Ｔ5 を有する差動増幅回路お
よびＰチャネル型ＭＯＳトランジスタＴ1 で構成され、
該トランジスタＴ1 のゲートには、Ｐチャネル型ＭＯＳ
トランジスタＴ61および抵抗Ｒ61で構成されたバイアス
電圧供給部６の出力が供給されている。
ャネル型ＭＯＳトランジスタＴ2,Ｔ3 およびＮチャネル
型ＭＯＳトランジスタＴ4,Ｔ5 を有する差動増幅回路お
よびＰチャネル型ＭＯＳトランジスタＴ1 で構成され、
該トランジスタＴ1 のゲートには、Ｐチャネル型ＭＯＳ
トランジスタＴ61および抵抗Ｒ61で構成されたバイアス
電圧供給部６の出力が供給されている。
【００２１】出力部２は、Ｐチャネル型ＭＯＳトランジ
スタＴ6 およびＮチャネル型ＭＯＳトランジスタＴ7 を
有し、トランジスタＴ6 のゲートには第１のバイアス電
圧選択部４の出力が供給され、また、トランジスタＴ7
のゲートには第２のバイアス電圧選択部５の出力が供給
されている。第１のバイアス電圧選択部４は、Ｐチャネ
ル型ＭＯＳトランジスタＴ41, Ｔ42, Ｔ43および抵抗Ｒ
41で構成され、トランジスタＴ43のゲートには第１の制
御信号の真信号（第１の制御信号)OE1が供給され、ま
た、トランジスタＴ42のゲートには第１の制御信号の補
信号/OE1が供給されている。そして、第１の制御信号OE
1 が高レベル“Ｈ”のとき、トランジスタＴ43およびＴ
41はオフでトランジスタＴ42はオンとなり、高電位のバ
イアス電圧が出力部２のトランジスタＴ6 のゲートに印
加されて、該トランジスタＴ6 はオフとなる。逆に、第
１の制御信号OE1が低レベル“Ｌ”のとき、トランジス
タＴ43およびＴ41はオンでトランジスタＴ42はオフとな
り、低電位のバイアス電圧が出力部２のトランジスタＴ
6 のゲートに印加されて、該トランジスタＴ6 はオンと
なる。このように、第１のバイアス電圧選択部４は、第
１の制御信号OE1,/OE1に応じて選択されたバイアス電圧
をトランジスタＴ6 のゲートに印加して該トランジスタ
Ｔ6 のスイッチングを制御するようになっている。
スタＴ6 およびＮチャネル型ＭＯＳトランジスタＴ7 を
有し、トランジスタＴ6 のゲートには第１のバイアス電
圧選択部４の出力が供給され、また、トランジスタＴ7
のゲートには第２のバイアス電圧選択部５の出力が供給
されている。第１のバイアス電圧選択部４は、Ｐチャネ
ル型ＭＯＳトランジスタＴ41, Ｔ42, Ｔ43および抵抗Ｒ
41で構成され、トランジスタＴ43のゲートには第１の制
御信号の真信号（第１の制御信号)OE1が供給され、ま
た、トランジスタＴ42のゲートには第１の制御信号の補
信号/OE1が供給されている。そして、第１の制御信号OE
1 が高レベル“Ｈ”のとき、トランジスタＴ43およびＴ
41はオフでトランジスタＴ42はオンとなり、高電位のバ
イアス電圧が出力部２のトランジスタＴ6 のゲートに印
加されて、該トランジスタＴ6 はオフとなる。逆に、第
１の制御信号OE1が低レベル“Ｌ”のとき、トランジス
タＴ43およびＴ41はオンでトランジスタＴ42はオフとな
り、低電位のバイアス電圧が出力部２のトランジスタＴ
6 のゲートに印加されて、該トランジスタＴ6 はオンと
なる。このように、第１のバイアス電圧選択部４は、第
１の制御信号OE1,/OE1に応じて選択されたバイアス電圧
をトランジスタＴ6 のゲートに印加して該トランジスタ
Ｔ6 のスイッチングを制御するようになっている。
【００２２】第２のバイアス電圧選択部５は、Ｎチャネ
ル型ＭＯＳトランジスタＴ51で構成され、該トランジス
タＴ51のゲートには第２の制御信号OE2 が供給されてい
る。そして、第２の制御信号OE2 が高レベル“Ｈ”のと
き、トランジスタＴ51はオンとなり、低電位のバイアス
電圧が出力部２のトランジスタＴ7 のゲートに印加され
て、該トランジスタＴ7 はオフとなる。逆に、第２の制
御信号OE2 が低レベル“Ｌ”のとき、トランジスタＴ51
はオフとなり、高電位のバイアス電圧が出力部２のトラ
ンジスタＴ7 のゲートに印加されて、該トランジスタＴ
7 はオンとなる。このように、第２のバイアス電圧選択
部５は、第２の制御信号OE2 に応じて選択されたバイア
ス電圧をトランジスタＴ7 のゲートに印加して該トラン
ジスタＴ7 のスイッチングを制御するようになってい
る。
ル型ＭＯＳトランジスタＴ51で構成され、該トランジス
タＴ51のゲートには第２の制御信号OE2 が供給されてい
る。そして、第２の制御信号OE2 が高レベル“Ｈ”のと
き、トランジスタＴ51はオンとなり、低電位のバイアス
電圧が出力部２のトランジスタＴ7 のゲートに印加され
て、該トランジスタＴ7 はオフとなる。逆に、第２の制
御信号OE2 が低レベル“Ｌ”のとき、トランジスタＴ51
はオフとなり、高電位のバイアス電圧が出力部２のトラ
ンジスタＴ7 のゲートに印加されて、該トランジスタＴ
7 はオンとなる。このように、第２のバイアス電圧選択
部５は、第２の制御信号OE2 に応じて選択されたバイア
ス電圧をトランジスタＴ7 のゲートに印加して該トラン
ジスタＴ7 のスイッチングを制御するようになってい
る。
【００２３】ここで、図５に示されるように、第１の制
御信号OE1 および第２の制御信号OE2 は、同じタイミン
グで変化するようになっており、第１および第２の制御
信号OE1,OE2 が共に高レベル“Ｈ”のとき、トランジス
タＴ6,Ｔ7 はオフとなって出力バッファ回路（オペアン
プ）は非動作状態となり、逆に、第１および第２の制御
信号OE1,OE2 が共に低レベル“Ｌ”のとき、トランジス
タＴ6,Ｔ7 はオンとなって出力バッファ回路（オペアン
プ）は動作状態となる。
御信号OE1 および第２の制御信号OE2 は、同じタイミン
グで変化するようになっており、第１および第２の制御
信号OE1,OE2 が共に高レベル“Ｈ”のとき、トランジス
タＴ6,Ｔ7 はオフとなって出力バッファ回路（オペアン
プ）は非動作状態となり、逆に、第１および第２の制御
信号OE1,OE2 が共に低レベル“Ｌ”のとき、トランジス
タＴ6,Ｔ7 はオンとなって出力バッファ回路（オペアン
プ）は動作状態となる。
【００２４】位相補償部３は、直列接続された容量ＣF
およびＮチャネル型ＭＯＳトランジスタＴ31, Ｔ32で構
成され、トランジスタＴ31のゲートには第３の制御信号
の真信号（第３の制御信号)OE3が供給され、また、トラ
ンジスタＴ32のゲートには第３の制御信号の補信号/OE3
が供給されている。そして、第３の制御信号OE3 が高レ
ベル“Ｈ”のとき、トランジスタＴ31はオンとなって入
力部１からの出力を出力部２へ供給するようになってい
る。ここで、トランジスタＴ31のオン抵抗は、図７に示
す従来の出力バッファ回路の位相補償部30の抵抗ＲF と
同じ役目とし、コンデンサＣF と共に、入力部１および
出力部２による発振を抑えて位相補償を行うようになっ
ている。尚、ゲートに第３の制御信号の補信号/OE3が供
給されたトランジスタＴ32は、直接回路動作に関係する
ことはないが、ゲートに第３の制御信号の正信号OE3 が
供給されたトランジスタＴ31との整合を取って動作を確
実に行わせるためのものである。すなわち、動作補償用
のトランジスタＴ32のゲート幅は、スイッチング用のト
ランジスタＴ31のゲート幅の半分になるようにして形成
され、該スイッチング用のトランジスタＴ31のゲート−
ソース間またはゲート−ドレイン間の寄生容量による影
響を前記動作補償用のトランジスタＴ32により打ち消し
てスイッチング動作を補償するようになっている。
およびＮチャネル型ＭＯＳトランジスタＴ31, Ｔ32で構
成され、トランジスタＴ31のゲートには第３の制御信号
の真信号（第３の制御信号)OE3が供給され、また、トラ
ンジスタＴ32のゲートには第３の制御信号の補信号/OE3
が供給されている。そして、第３の制御信号OE3 が高レ
ベル“Ｈ”のとき、トランジスタＴ31はオンとなって入
力部１からの出力を出力部２へ供給するようになってい
る。ここで、トランジスタＴ31のオン抵抗は、図７に示
す従来の出力バッファ回路の位相補償部30の抵抗ＲF と
同じ役目とし、コンデンサＣF と共に、入力部１および
出力部２による発振を抑えて位相補償を行うようになっ
ている。尚、ゲートに第３の制御信号の補信号/OE3が供
給されたトランジスタＴ32は、直接回路動作に関係する
ことはないが、ゲートに第３の制御信号の正信号OE3 が
供給されたトランジスタＴ31との整合を取って動作を確
実に行わせるためのものである。すなわち、動作補償用
のトランジスタＴ32のゲート幅は、スイッチング用のト
ランジスタＴ31のゲート幅の半分になるようにして形成
され、該スイッチング用のトランジスタＴ31のゲート−
ソース間またはゲート−ドレイン間の寄生容量による影
響を前記動作補償用のトランジスタＴ32により打ち消し
てスイッチング動作を補償するようになっている。
【００２５】ここで、図５に示されるように、第３の制
御信号OE3 が変化するタイミングは、第１および第２の
制御信号OE1,OE2 が高レベル“Ｈ”から低レベル“Ｌ”
へ変化する直前に低レベル“Ｌ”から高レベル“Ｈ”へ
変化し、また、第１および第２の制御信号OE1,OE2 が低
レベル“Ｌ”から高レベル“Ｈ”へ変化する直前に高レ
ベル“Ｈ”から低レベル“Ｌ”へ変化する。すなわち、
位相補償部３におけるトランジスタＴ31は、出力部２が
動作状態になる直前にスイッチオンとされ、出力部２が
非動作状態になる直前にスイッチオフされるようになっ
ている。これにより、出力端子に接続される容量Ｃo(Ｃ
H ) に対する電圧印加（書き込み）を無駄なく行うと共
に、容量Ｃo(ＣH ) に蓄積された（書き込まれた）電荷
が放電するのを防止するようになっている。尚、本出力
バッファ回路を図６における第１の出力バッファ103 の
オペアンプＯＰo として使用した場合には、オペアンプ
ＯＰo 自体がスイッチの働きをするので、第２のサンプ
リングホールド回路104 におけるアナログスイッチＳo
を無くして高速動作を可能とすることができる。
御信号OE3 が変化するタイミングは、第１および第２の
制御信号OE1,OE2 が高レベル“Ｈ”から低レベル“Ｌ”
へ変化する直前に低レベル“Ｌ”から高レベル“Ｈ”へ
変化し、また、第１および第２の制御信号OE1,OE2 が低
レベル“Ｌ”から高レベル“Ｈ”へ変化する直前に高レ
ベル“Ｈ”から低レベル“Ｌ”へ変化する。すなわち、
位相補償部３におけるトランジスタＴ31は、出力部２が
動作状態になる直前にスイッチオンとされ、出力部２が
非動作状態になる直前にスイッチオフされるようになっ
ている。これにより、出力端子に接続される容量Ｃo(Ｃ
H ) に対する電圧印加（書き込み）を無駄なく行うと共
に、容量Ｃo(ＣH ) に蓄積された（書き込まれた）電荷
が放電するのを防止するようになっている。尚、本出力
バッファ回路を図６における第１の出力バッファ103 の
オペアンプＯＰo として使用した場合には、オペアンプ
ＯＰo 自体がスイッチの働きをするので、第２のサンプ
リングホールド回路104 におけるアナログスイッチＳo
を無くして高速動作を可能とすることができる。
【００２６】図４は本発明に係る液晶表示装置の出力バ
ッファ回路の第２の形態の一実施例を示す回路図であ
り、図５は図３および図４の液晶表示装置の出力バッフ
ァ回路の動作を説明するための波形図である。図４に示
す出力バッファ回路は、前述した図３に示す出力バッフ
ァ回路におけるバイアス電圧供給部６を第１のバイアス
電圧選択部４と同様な構成を有する第３のバイアス電圧
選択部60として構成したものであり、他の構成は図３に
示す出力バッファ回路と同様である。
ッファ回路の第２の形態の一実施例を示す回路図であ
り、図５は図３および図４の液晶表示装置の出力バッフ
ァ回路の動作を説明するための波形図である。図４に示
す出力バッファ回路は、前述した図３に示す出力バッフ
ァ回路におけるバイアス電圧供給部６を第１のバイアス
電圧選択部４と同様な構成を有する第３のバイアス電圧
選択部60として構成したものであり、他の構成は図３に
示す出力バッファ回路と同様である。
【００２７】図４に示されるように、第３のバイアス電
圧選択部60は、Ｐチャネル型ＭＯＳトランジスタＴ62,
Ｔ63, Ｔ64および抵抗Ｒ62で構成され、トランジスタＴ
64のゲートには第４の制御信号の真信号（第４の制御信
号)OE4が供給され、また、トランジスタＴ63のゲートに
は第４の制御信号の補信号/OE4が供給されている。そし
て、第４の制御信号OE4 が高レベル“Ｈ”のとき、トラ
ンジスタＴ64およびＴ62はオフでトランジスタＴ63はオ
ンとなり、高電位のバイアス電圧が入力部１のトランジ
スタＴ1 のゲートに印加されて、該トランジスタＴ1 は
オフとなる。逆に、第４の制御信号OE4 が低レベル
“Ｌ”のとき、トランジスタＴ64およびＴ62はオンでト
ランジスタＴ63はオフとなり、低電位のバイアス電圧が
入力部１のトランジスタＴ1 のゲートに印加されて、該
トランジスタＴ1 はオンとなる。このように、第３のバ
イアス電圧選択部60は、第４の制御信号OE4,/OE4に応じ
て選択されたバイアス電圧をトランジスタＴ1 のゲート
に印加して該トランジスタＴ1のスイッチングを制御す
るようになっている。
圧選択部60は、Ｐチャネル型ＭＯＳトランジスタＴ62,
Ｔ63, Ｔ64および抵抗Ｒ62で構成され、トランジスタＴ
64のゲートには第４の制御信号の真信号（第４の制御信
号)OE4が供給され、また、トランジスタＴ63のゲートに
は第４の制御信号の補信号/OE4が供給されている。そし
て、第４の制御信号OE4 が高レベル“Ｈ”のとき、トラ
ンジスタＴ64およびＴ62はオフでトランジスタＴ63はオ
ンとなり、高電位のバイアス電圧が入力部１のトランジ
スタＴ1 のゲートに印加されて、該トランジスタＴ1 は
オフとなる。逆に、第４の制御信号OE4 が低レベル
“Ｌ”のとき、トランジスタＴ64およびＴ62はオンでト
ランジスタＴ63はオフとなり、低電位のバイアス電圧が
入力部１のトランジスタＴ1 のゲートに印加されて、該
トランジスタＴ1 はオンとなる。このように、第３のバ
イアス電圧選択部60は、第４の制御信号OE4,/OE4に応じ
て選択されたバイアス電圧をトランジスタＴ1 のゲート
に印加して該トランジスタＴ1のスイッチングを制御す
るようになっている。
【００２８】ここで、図５に示されるように、第４の制
御信号OE4 は、第１および第２の制御信号OE1,OE2 の変
化と同じタイミングで変化するようになっており、出力
部２が非動作状態の時には、入力部１も非動作状態とす
ることによって、該入力部１の消費電力も低減するよう
になっている。上述したように、本発明に係る液晶表示
装置の出力バッファ回路の第１の形態によれば、オペア
ンプの動作が不要な間はトランジスタＴ６とＴ７のバイ
アス電圧を選択することにより、それぞれのソース電極
とドレイン電極間を非導通状態とし、また位相補償回路
のアナログスイッチを非導通状態とすることにより、オ
ペアンプの出力端を高インピーダンスとすることができ
る。さらに、例えば、本出力バッファ回路を図６におけ
る第１の出力バッファ103 のオペアンプＯＰo として使
用した場合には、オペアンプＯＰo 自体がスイッチの働
きをするので、第２のサンプリングホールド回路104 に
おけるアナログスイッチＳo を設けなくとも、容量Ｃo
への電荷の充放電および電荷の保持を制御することがで
きる。これによって、出力バッファ回路の省電力化およ
びサンプリングの高速化を図ることができる。
御信号OE4 は、第１および第２の制御信号OE1,OE2 の変
化と同じタイミングで変化するようになっており、出力
部２が非動作状態の時には、入力部１も非動作状態とす
ることによって、該入力部１の消費電力も低減するよう
になっている。上述したように、本発明に係る液晶表示
装置の出力バッファ回路の第１の形態によれば、オペア
ンプの動作が不要な間はトランジスタＴ６とＴ７のバイ
アス電圧を選択することにより、それぞれのソース電極
とドレイン電極間を非導通状態とし、また位相補償回路
のアナログスイッチを非導通状態とすることにより、オ
ペアンプの出力端を高インピーダンスとすることができ
る。さらに、例えば、本出力バッファ回路を図６におけ
る第１の出力バッファ103 のオペアンプＯＰo として使
用した場合には、オペアンプＯＰo 自体がスイッチの働
きをするので、第２のサンプリングホールド回路104 に
おけるアナログスイッチＳo を設けなくとも、容量Ｃo
への電荷の充放電および電荷の保持を制御することがで
きる。これによって、出力バッファ回路の省電力化およ
びサンプリングの高速化を図ることができる。
【００２９】また、本発明に係る液晶表示装置の出力バ
ッファ回路の第２の形態によれば、出力バッファ回路の
出力端が高インピーダンスの状態において、入力部にお
ける無駄な電力消費を無くして、より一層消費電力の低
減を図ることができる。
ッファ回路の第２の形態によれば、出力バッファ回路の
出力端が高インピーダンスの状態において、入力部にお
ける無駄な電力消費を無くして、より一層消費電力の低
減を図ることができる。
【００３０】
【発明の効果】以上、詳述したように、本発明の液晶表
示装置の出力バッファ回路の第1 の形態によれば、出力
バッファ回路を使用しないとき、出力部を流れる電流を
止めるようになっているため、全体としての消費電力を
低減させることができる。また、位相補償部を直列接続
された容量手段およびスイッチ手段で構成するとによっ
て出力端を高インピーダンス化することができ、出力バ
ッファ回路と出力先の容量との間に設けるアナログスイ
ッチを無くすことができ、また、サンプリングを高速に
行うことができる。さらに、本発明の液晶表示装置の出
力バッファ回路の第２の形態によれば、出力バッファ回
路を使用しないとき、入力部を流れる電流を止めるよこ
とによって、より一層の低消費電力化を図ることができ
る。
示装置の出力バッファ回路の第1 の形態によれば、出力
バッファ回路を使用しないとき、出力部を流れる電流を
止めるようになっているため、全体としての消費電力を
低減させることができる。また、位相補償部を直列接続
された容量手段およびスイッチ手段で構成するとによっ
て出力端を高インピーダンス化することができ、出力バ
ッファ回路と出力先の容量との間に設けるアナログスイ
ッチを無くすことができ、また、サンプリングを高速に
行うことができる。さらに、本発明の液晶表示装置の出
力バッファ回路の第２の形態によれば、出力バッファ回
路を使用しないとき、入力部を流れる電流を止めるよこ
とによって、より一層の低消費電力化を図ることができ
る。
【図１】本発明に係る液晶表示装置の出力バッファ回路
における第１の形態の原理を示す図である。
における第１の形態の原理を示す図である。
【図２】本発明に係る液晶表示装置の出力バッファ回路
における第２の形態の原理を示す図である。
における第２の形態の原理を示す図である。
【図３】本発明に係る液晶表示装置の出力バッファ回路
の第１の形態の一実施例を示す回路図である。
の第１の形態の一実施例を示す回路図である。
【図４】本発明に係る液晶表示装置の出力バッファ回路
の第２の形態の一実施例を示す回路図である。
の第２の形態の一実施例を示す回路図である。
【図５】図３および図４の液晶表示装置の出力バッファ
回路の動作を説明するための波形図である。
回路の動作を説明するための波形図である。
【図６】従来の液晶表示装置のデータドライバ部を示す
ブロック回路図である。
ブロック回路図である。
【図７】従来の液晶表示装置の出力バッファ回路の一例
を示す回路図である。
を示す回路図である。
１…入力部 ２…出力部 ３…位相補償部 ４…第１のバイアス電圧選択部 ５…第２のバイアス電圧選択部 ６…バイアス電圧供給部 60…第３のバイアス電圧選択部 OE1,/OE1…第１の制御信号 OE2 …第２の制御信号 OE3,/OE3…第３の制御信号 OE4,/OE4…第４の制御信号
フロントページの続き (72)発明者 中林 謙一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (4)
- 【請求項１】 アクティブマトリクス型液晶表示装置の
出力バッファ回路であって、 差動増幅回路を構成する入力部（１）と、 該入力部（１）からの出力により動作する出力部（２）
と、 該出力部（２）に供給するバイアス電圧を選択するバイ
アス電圧選択部（４，５）と、 前記出力部（２）の入出力間に接続され、位相補償を行
う位相補償部（３）とを具備し、該出力バッファ回路を
使用しないときには前記バイアス電圧選択部（４，５）
により前記出力部（２）を流れる電流を止めるようにし
たことを特徴とする液晶表示装置の出力バッファ回路。 - 【請求項２】 前記出力部（２）は、Ｐチャネル型ＭＯ
Ｓトランジスタ（Ｔ6)およびＮチャネル型ＭＯＳトラン
ジスタ（Ｔ7)を具備し、且つ、前記バイアス電圧選択部
は、該Ｐチャネル型ＭＯＳトランジスタ（Ｔ6)のスイッ
チングを制御する第１のバイアス電圧選択部（４）およ
び該Ｎチャネル型ＭＯＳトランジスタ（Ｔ7)のスイッチ
ングを制御する第２のバイアス電圧選択部（５）を具備
することを特徴とする請求項１の液晶表示装置の出力バ
ッファ回路。 - 【請求項３】 前記液晶表示装置の出力バッファ回路
は、さらに、前記入力部（１）に供給するバイアス電圧
を選択する第３のバイアス電圧選択部（60）を具備し、
該第３のバイアス電圧選択部（60）は、該出力バッファ
回路を使用しないときに該入力部（１）を流れる電流を
止めるようになっていることを特徴とする請求項２の液
晶表示装置の出力バッファ回路。 - 【請求項４】 前記位相補償部（３）は、直列接続され
た容量手段（ＣF )およびスイッチ手段（ＳF ) を備
え、前記入力部（１）と前記出力部（２）との接続を制
御する前記スイッチ手段（ＳF ) は、前記出力部（２）
が動作状態になる直前にスイッチオンとされ、該出力部
（２）が非動作状態になる直前にスイッチオフとされる
ことを特徴とする請求項１の液晶表示装置の出力バッフ
ァ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30400992A JPH06149188A (ja) | 1992-11-13 | 1992-11-13 | 液晶表示装置の出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30400992A JPH06149188A (ja) | 1992-11-13 | 1992-11-13 | 液晶表示装置の出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149188A true JPH06149188A (ja) | 1994-05-27 |
Family
ID=17927969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30400992A Withdrawn JPH06149188A (ja) | 1992-11-13 | 1992-11-13 | 液晶表示装置の出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06149188A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243066B1 (en) | 1997-10-08 | 2001-06-05 | Fujitsu Limited | Drive circuit for liquid-crystal displays and liquid-crystal display including drive circuits |
| US6426744B2 (en) | 1997-09-12 | 2002-07-30 | Nec Corporation | Display driving apparatus having variable driving ability |
| KR100373340B1 (ko) * | 2000-12-26 | 2003-02-25 | 주식회사 하이닉스반도체 | 박막트랜지스터-엘시디의 소오스 드라이버 |
| US7030865B2 (en) | 2001-06-04 | 2006-04-18 | Seiko Epson Corporation | Operational amplifier circuit, driving circuit and driving method |
| US7339429B2 (en) | 2003-12-10 | 2008-03-04 | Seiko Epson Corporation | Adjusting methods of arithmetic multiplying circuit, drive circuit, and phase margin |
| KR100862822B1 (ko) * | 2001-09-27 | 2008-10-13 | 산요덴키가부시키가이샤 | 로터리 압축기 |
| US7759681B2 (en) | 1996-12-30 | 2010-07-20 | Semiconductor Energy Laboratory Co., Ltd. | Thin film circuit |
-
1992
- 1992-11-13 JP JP30400992A patent/JPH06149188A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7759681B2 (en) | 1996-12-30 | 2010-07-20 | Semiconductor Energy Laboratory Co., Ltd. | Thin film circuit |
| US6426744B2 (en) | 1997-09-12 | 2002-07-30 | Nec Corporation | Display driving apparatus having variable driving ability |
| US6243066B1 (en) | 1997-10-08 | 2001-06-05 | Fujitsu Limited | Drive circuit for liquid-crystal displays and liquid-crystal display including drive circuits |
| US6392629B1 (en) | 1997-10-08 | 2002-05-21 | Fujitsu Limited | Drive circuit for liquid-crystal displays and liquid-crystal display including drive circuits |
| KR100373340B1 (ko) * | 2000-12-26 | 2003-02-25 | 주식회사 하이닉스반도체 | 박막트랜지스터-엘시디의 소오스 드라이버 |
| US7030865B2 (en) | 2001-06-04 | 2006-04-18 | Seiko Epson Corporation | Operational amplifier circuit, driving circuit and driving method |
| KR100862822B1 (ko) * | 2001-09-27 | 2008-10-13 | 산요덴키가부시키가이샤 | 로터리 압축기 |
| US7339429B2 (en) | 2003-12-10 | 2008-03-04 | Seiko Epson Corporation | Adjusting methods of arithmetic multiplying circuit, drive circuit, and phase margin |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4929431B2 (ja) | パネル表示装置のデータ線駆動回路 | |
| JP3700558B2 (ja) | 駆動回路 | |
| KR100297140B1 (ko) | 저전력소비와 정밀한 전압출력을 갖는 액정 표시용 구동 회로 | |
| US6157360A (en) | System and method for driving columns of an active matrix display | |
| US7522148B2 (en) | Source driver, electro-optical device, electronic apparatus, and driving method | |
| JP4046811B2 (ja) | 液晶表示装置 | |
| US7382347B2 (en) | Shift register for pulse-cut clock signal | |
| KR100326878B1 (ko) | 증폭회로 | |
| US7646371B2 (en) | Driver circuit, electro-optical device, and electronic instrument | |
| US6753731B2 (en) | Operation amplifier circuit, drive circuit and method of controlling operation amplifier circuit | |
| WO1998040873A9 (en) | System and method for driving columns of an active matrix display | |
| JP3482908B2 (ja) | 駆動回路、駆動回路システム、バイアス回路及び駆動回路装置 | |
| KR20040048624A (ko) | 레벨 쉬프터를 내장한 쉬프트 레지스터 | |
| JP2004245965A (ja) | 表示装置の駆動回路 | |
| KR19990014248A (ko) | 연산/증폭기를 구비하지 않는 액정 표시 장치용 구동기 | |
| JPWO2010018706A1 (ja) | 容量負荷駆動回路およびこれを備えた表示装置 | |
| US20050190139A1 (en) | Load capacity driving circuit and liquid crystal driving circuit | |
| US7078941B2 (en) | Driving circuit for display device | |
| JPH06149188A (ja) | 液晶表示装置の出力バッファ回路 | |
| JP3728954B2 (ja) | 電気光学装置及び電子機器 | |
| JP3922261B2 (ja) | データドライバ及び表示装置 | |
| JPH0541651A (ja) | 容量負荷駆動用半導体集積回路装置 | |
| US20040085115A1 (en) | Source-follower circuit having low-loss output statge portion and drive device for liquid-display display device | |
| JPH09230829A (ja) | ソースドライバの出力回路 | |
| WO2008063477A2 (en) | Shifter register for low power consumption application |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |