JPH0614530Y2 - 車両用電装品制御装置 - Google Patents
車両用電装品制御装置Info
- Publication number
- JPH0614530Y2 JPH0614530Y2 JP1988169718U JP16971888U JPH0614530Y2 JP H0614530 Y2 JPH0614530 Y2 JP H0614530Y2 JP 1988169718 U JP1988169718 U JP 1988169718U JP 16971888 U JP16971888 U JP 16971888U JP H0614530 Y2 JPH0614530 Y2 JP H0614530Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- bits
- parity
- response signal
- parity check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Detection And Prevention Of Errors In Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、車両用電装品制御装置の改良に係り、詳しく
は、伝送路等の配線経路の断線検出をするようにした車
両用電装品制御装置に関する。
は、伝送路等の配線経路の断線検出をするようにした車
両用電装品制御装置に関する。
車両の前部には、ヘッドライト,ホーン等があり、後部
にはテールランプ,ストップランプ等があり、インスツ
ルメントパネル部には、各種メータ,インジケータがあ
り、運転席部には各種操作スイッチ等がある。
にはテールランプ,ストップランプ等があり、インスツ
ルメントパネル部には、各種メータ,インジケータがあ
り、運転席部には各種操作スイッチ等がある。
このような多くの電装品を効率よく制御するために、各
部の電装品の制御を複数の制御ステーションで分担制御
する車両用電装品制御装置1が用いられている。第8図
は、その一例を示すものである。
部の電装品の制御を複数の制御ステーションで分担制御
する車両用電装品制御装置1が用いられている。第8図
は、その一例を示すものである。
これらの制御ステーションは、マイクロコンピュータC
PU,送受信回路K,トランジスタTr,インバータI
等で構成されている。
PU,送受信回路K,トランジスタTr,インバータI
等で構成されている。
そして、各制御ステーションの統制のために、制御ステ
ーションの一つをマスターステーション(以下MS)2
とし、他をリモートステーション(以下RS)3a,3
b,…とし、MS2が各RS3a,3b,3c,…と順
に伝送路4を介して交信し、全てのデータを集中し、R
Sで制御される各電装品5が矛盾した動作をしないよう
に統制している。
ーションの一つをマスターステーション(以下MS)2
とし、他をリモートステーション(以下RS)3a,3
b,…とし、MS2が各RS3a,3b,3c,…と順
に伝送路4を介して交信し、全てのデータを集中し、R
Sで制御される各電装品5が矛盾した動作をしないよう
に統制している。
すなわち、MS2が、識別信号Smを送信すると、この
識別信号Smにより、識別された例えば、RS3aが、
このRS3aに接続されている電装品5,例えばヘッド
ライト,の状態を読み取り、応答信号SrをMS2に送
出する。MS2の送受信回路KはMS2自ら送出した識
別信号SmとRS3aからの応答信号Srとが連結され
た受信信号Rmを受ける。
識別信号Smにより、識別された例えば、RS3aが、
このRS3aに接続されている電装品5,例えばヘッド
ライト,の状態を読み取り、応答信号SrをMS2に送
出する。MS2の送受信回路KはMS2自ら送出した識
別信号SmとRS3aからの応答信号Srとが連結され
た受信信号Rmを受ける。
このような交信が繰り返しなされて、車両の電装品5
は、所望の状態に制御される。
は、所望の状態に制御される。
第9図は、上述した交信に用いる交信信号の一例を示
す。
す。
この例では、(a)に示すようにMS2から送信される識
別信号Smは、例えば1,0,0,0の4ビットであ
り、(b)に示すように、RS3aから応答される応答信
号Srは5ビットであり、この応答信号Srの最終ビッ
トがパリティビットPとして用いられている。
別信号Smは、例えば1,0,0,0の4ビットであ
り、(b)に示すように、RS3aから応答される応答信
号Srは5ビットであり、この応答信号Srの最終ビッ
トがパリティビットPとして用いられている。
したがって、伝送路4を介して、上記交信がなされ、M
S2が受信した受信信号Rmは、(c)に示すように、識
別信号Smと、応答信号Srとが連なった9ビットの信
号となる。
S2が受信した受信信号Rmは、(c)に示すように、識
別信号Smと、応答信号Srとが連なった9ビットの信
号となる。
今、MS2が偶数パリティチェックを行っている場合に
は、この9ビットの受信信号Rrに対し、偶数パリティ
となるようにRS3aはパリティビットPを0とした応
答信号Sr、1,0,1,1,0を応答する。
は、この9ビットの受信信号Rrに対し、偶数パリティ
となるようにRS3aはパリティビットPを0とした応
答信号Sr、1,0,1,1,0を応答する。
したがって、正常な交信がなされた場合、MS2は受信
信号Rmを構成する全ビットの「1」が4個で「正常」
と判断する。
信号Rmを構成する全ビットの「1」が4個で「正常」
と判断する。
ここで、また逆にRS3aの故障,あるいはノイズによ
る誤動作等により、例えば(d)に示すように応答信号S
rの3ビット目が「1」から「0」に変化して、MS2
に受信されたとする。この場合、この受信信号Rmに対
し、MS2のマイクロコンピュータCPUは偶数パリテ
ィチェックを行ったとき、3個「1」があるから「異
常」と判断する。
る誤動作等により、例えば(d)に示すように応答信号S
rの3ビット目が「1」から「0」に変化して、MS2
に受信されたとする。この場合、この受信信号Rmに対
し、MS2のマイクロコンピュータCPUは偶数パリテ
ィチェックを行ったとき、3個「1」があるから「異
常」と判断する。
したがって、こうした「異常」は即座に検出される。奇
数パリティチェックの場合も同様である。例えば、第10
図は、同様の交信に用いるビット数の異なる他の交信信
号の例を示しており、(a),(b),(c)に示すように、この
場合識別信号Smは、例えば1,0,0,0の4ビッ
ト、応答信号Srも4ビット,受信信号Rm(又は
Rr)は8ビットの場合を示している。
数パリティチェックの場合も同様である。例えば、第10
図は、同様の交信に用いるビット数の異なる他の交信信
号の例を示しており、(a),(b),(c)に示すように、この
場合識別信号Smは、例えば1,0,0,0の4ビッ
ト、応答信号Srも4ビット,受信信号Rm(又は
Rr)は8ビットの場合を示している。
この例の場合、この8ビットの受信信号Rrに対し、例
えば奇数パリティとなるようにRS3aは、パリティビ
ットPを0とした応答信号Sr、例えば1,1,0,0
を応答する。したがって、正常な交信がなされた場合M
S2の受信した受信信号Rmは、1,0,0,0,1,
1,0,0であり、マイクロコンピュータCPUが受信
信号Rmに対し、奇数パリティチェックを行ったとき、
「1」が3個で、「正常」と判断する。
えば奇数パリティとなるようにRS3aは、パリティビ
ットPを0とした応答信号Sr、例えば1,1,0,0
を応答する。したがって、正常な交信がなされた場合M
S2の受信した受信信号Rmは、1,0,0,0,1,
1,0,0であり、マイクロコンピュータCPUが受信
信号Rmに対し、奇数パリティチェックを行ったとき、
「1」が3個で、「正常」と判断する。
ここで、伝送路4が、たとえばA点で断線した場合、伝
送路4は、プルアップ抵抗RによりVcc電圧にプルア
ップされているので、断線によって、伝送されない信号
部分のみ、全ビットが「1」となる。
送路4は、プルアップ抵抗RによりVcc電圧にプルア
ップされているので、断線によって、伝送されない信号
部分のみ、全ビットが「1」となる。
すなわち、MS2が受信した受信信号Rmは、断線によ
って、応答信号Srが伝送されないので、たとえば、第
9図の例では、(e)のように応答信号Srの5ビットの
全て「1」となる。
って、応答信号Srが伝送されないので、たとえば、第
9図の例では、(e)のように応答信号Srの5ビットの
全て「1」となる。
同様に、第10図の例では、(d)のように応答信号Srの
4ビットの全てが「1」となる。
4ビットの全てが「1」となる。
上述した、車両用電装品制御装置1では、上記断線時の
受信信号Rmのパリティチェックがマイクロコンピュー
タCPUにより行われた場合、例えば第9図(e)の場合
は、偶数パリティチェックがなされ、「1」が偶数個
(すなわち6個)あるので、「正常」と判断される。
受信信号Rmのパリティチェックがマイクロコンピュー
タCPUにより行われた場合、例えば第9図(e)の場合
は、偶数パリティチェックがなされ、「1」が偶数個
(すなわち6個)あるので、「正常」と判断される。
また、全く同様に、例えば第10図(d)の場合、奇数パリ
ティチェックがなされ、この場合も、1が奇数個(すな
わち5個)あるので、正常と判断される。
ティチェックがなされ、この場合も、1が奇数個(すな
わち5個)あるので、正常と判断される。
したがって、この車両用電装品制御装置1では、上記断
線の異常を検出することのできない場合が存在した。
線の異常を検出することのできない場合が存在した。
なお、上述したように断線の異常を検出出来ない場合
もあるが、第9図の場合、例えば、RS3aで奇数パリ
ティとなるようにパリティビットPを1として応答信号
Sr、1,0,1,1,1を応答し、この信号を受信し
たMS2が、受信信号Rmに対して、奇数パリティチェ
ックを行った場合は、断線時「1」が偶数個(6個)あ
るので、パリティ異常として検出することができる。
(第10図も偶数パリティとなるようにすれば同様) ゆえに、この車両用電装品制御装置では、上記パリティ
異常を検出することのできる確率は50%であり、且つ
その原因が断線によるものか、他の原因によるものかの
判別は不可能であった。
もあるが、第9図の場合、例えば、RS3aで奇数パリ
ティとなるようにパリティビットPを1として応答信号
Sr、1,0,1,1,1を応答し、この信号を受信し
たMS2が、受信信号Rmに対して、奇数パリティチェ
ックを行った場合は、断線時「1」が偶数個(6個)あ
るので、パリティ異常として検出することができる。
(第10図も偶数パリティとなるようにすれば同様) ゆえに、この車両用電装品制御装置では、上記パリティ
異常を検出することのできる確率は50%であり、且つ
その原因が断線によるものか、他の原因によるものかの
判別は不可能であった。
従って、本考案は、伝送路等の配線経路の断線を確実に
検出するようにした車両用電装品制御装置を提供するこ
とを目的としてなされたものである。
検出するようにした車両用電装品制御装置を提供するこ
とを目的としてなされたものである。
上記目的を達成するために、本考案は、車両の多数の電
装品が2以上のグループに分けられ、各グループに属す
る電装品は、グループごとに対応して設けられた各制御
ステーションに接続され、且つ、それら各制御ステーシ
ョンは、相互に協働可能とするべく伝送路で接続され、
上記制御ステーションの1つであるマスターステーショ
ンから識別信号が送信され、該識別信号により識別され
た制御ステーションから上記マスターステーションへ向
けてパリティビットを含む応答信号が送出されて該応答
信号と上記識別信号からなる受信信号を上記マスタース
テーションにより受信するようにして繰り返し交信を行
う車両用電装品制御装置において、上記識別信号と応答
信号とを結合した上記受信信号のコードがパリティチェ
ックによって異常判定される場合に、上記応答信号のパ
リティビットを除くビット数を加えた数の偶数か否かの
奇偶態様が上記パリティチェックの奇偶態様と等しくな
るような数のビットを1とする識別コード信号を上記識
別信号として上記マスターステーションから送信する識
別コード送信手段と、上記識別コード信号を受信した
後、前記制御ステーションが、上記識別コード信号およ
び上記制御ステーションからの応答信号の全ビットに対
して正常パリティとなるようなパリティビットを含む応
答信号を出力する応答信号出力手段と、上記応答信号を
受信したマスターステーションが、上記識別コード信号
およびパリティビットを含む応答信号からなる受信信号
の全ビットに対してパリティチェックを行うパリティチ
ェック手段と、上記パリティチェック手段により、パリ
ティ異常が判断され、且つ、パリティビットを含む応答
信号の全ビットが全て「1」である場合に、マスタース
テーションが上記伝送路が断線したと判断する断線判断
手段とを具備したことを特徴とする車両用電装品制御装
置として構成されている。
装品が2以上のグループに分けられ、各グループに属す
る電装品は、グループごとに対応して設けられた各制御
ステーションに接続され、且つ、それら各制御ステーシ
ョンは、相互に協働可能とするべく伝送路で接続され、
上記制御ステーションの1つであるマスターステーショ
ンから識別信号が送信され、該識別信号により識別され
た制御ステーションから上記マスターステーションへ向
けてパリティビットを含む応答信号が送出されて該応答
信号と上記識別信号からなる受信信号を上記マスタース
テーションにより受信するようにして繰り返し交信を行
う車両用電装品制御装置において、上記識別信号と応答
信号とを結合した上記受信信号のコードがパリティチェ
ックによって異常判定される場合に、上記応答信号のパ
リティビットを除くビット数を加えた数の偶数か否かの
奇偶態様が上記パリティチェックの奇偶態様と等しくな
るような数のビットを1とする識別コード信号を上記識
別信号として上記マスターステーションから送信する識
別コード送信手段と、上記識別コード信号を受信した
後、前記制御ステーションが、上記識別コード信号およ
び上記制御ステーションからの応答信号の全ビットに対
して正常パリティとなるようなパリティビットを含む応
答信号を出力する応答信号出力手段と、上記応答信号を
受信したマスターステーションが、上記識別コード信号
およびパリティビットを含む応答信号からなる受信信号
の全ビットに対してパリティチェックを行うパリティチ
ェック手段と、上記パリティチェック手段により、パリ
ティ異常が判断され、且つ、パリティビットを含む応答
信号の全ビットが全て「1」である場合に、マスタース
テーションが上記伝送路が断線したと判断する断線判断
手段とを具備したことを特徴とする車両用電装品制御装
置として構成されている。
上記のように構成された車両用電装品制御装置では、応
答信号のパリティビットを除くビット数と識別コード信
号のビットを「1」とするビット数との和の奇偶態様が
パリティチェックの奇偶態様と等しい関係にある。
答信号のパリティビットを除くビット数と識別コード信
号のビットを「1」とするビット数との和の奇偶態様が
パリティチェックの奇偶態様と等しい関係にある。
即ち前記識別信号と応答信号を結合した受信信号のコー
ドの異常判定が、例えば偶数(又は奇数)パリティチェ
ックによってなされる場合に、前記識別コード送信手段
により、上記応答信号のパリティビットを除くビット数
が、偶数個又は奇数個である場合に、上記識別信号のビ
ット中の偶数個又は奇数個(奇数個又は偶数個)のビッ
トを1とするような識別コード信号が送信される。この
ようなルールは、制御ステーションとマスターステーシ
ョンとの通信規格を定める時に予め設定される。
ドの異常判定が、例えば偶数(又は奇数)パリティチェ
ックによってなされる場合に、前記識別コード送信手段
により、上記応答信号のパリティビットを除くビット数
が、偶数個又は奇数個である場合に、上記識別信号のビ
ット中の偶数個又は奇数個(奇数個又は偶数個)のビッ
トを1とするような識別コード信号が送信される。この
ようなルールは、制御ステーションとマスターステーシ
ョンとの通信規格を定める時に予め設定される。
そして、前記制御ステーションの前記応答信号出力手段
により、上記識別コード信号が上記マスターステーショ
ンから送信されたとき、上記識別コード信号および上記
制御ステーションからの応答信号からなる受信信号の全
ビットに対して偶数パリティ(又は奇数パリティ)とな
るように、上記応答信号のパリティビットを含む応答信
号が出力される。
により、上記識別コード信号が上記マスターステーショ
ンから送信されたとき、上記識別コード信号および上記
制御ステーションからの応答信号からなる受信信号の全
ビットに対して偶数パリティ(又は奇数パリティ)とな
るように、上記応答信号のパリティビットを含む応答信
号が出力される。
そして、マスターステーションのパリティチェック手段
により、上記識別コード信号およびパリティビットを含
む応答信号の全ビットに対して偶数パリティチェック
(又は奇数パリティチェック)が行われる。
により、上記識別コード信号およびパリティビットを含
む応答信号の全ビットに対して偶数パリティチェック
(又は奇数パリティチェック)が行われる。
また、上記パリティチェックによりパリティ異常が判断
され、且つ、マスターステーションの断線判断手段によ
りのパリティビットを含む応答信号の全ビットが全て
「1」である場合に、断線と判断される。
され、且つ、マスターステーションの断線判断手段によ
りのパリティビットを含む応答信号の全ビットが全て
「1」である場合に、断線と判断される。
したがって、伝送路等の配線経路の断線を他の原因によ
るパリティ異常と分離して検出することができる。
るパリティ異常と分離して検出することができる。
以下、添付図面を参照して、本考案を具体化した実施例
につき説明し、本考案の理解に供する。尚、以下の実施
例は、本考案を具体化した一例であって、本考案の技術
的範囲を限定する性格のものではない。
につき説明し、本考案の理解に供する。尚、以下の実施
例は、本考案を具体化した一例であって、本考案の技術
的範囲を限定する性格のものではない。
第1図は、本考案の一実施例に係る車両用電装品制御装
置の断線判断処理手順を示すフローチャート、第2図は
同車両用電装品制御装置の断線判断処理を論理回路を用
いて行う場合のブロック図、第3図は同車両用電装品制
御装置における交信信号を示す模式図、第4図,第5図
は同車両用電装品制御装置における交信信号の一例を示
す模式図、第6図,第7図は、同車両用電装品制御装置
における交信信号の他の一例を示す模式図、第8図は本
考案の背景となる車両用電装品制御装置の一例を示す回
路図である。
置の断線判断処理手順を示すフローチャート、第2図は
同車両用電装品制御装置の断線判断処理を論理回路を用
いて行う場合のブロック図、第3図は同車両用電装品制
御装置における交信信号を示す模式図、第4図,第5図
は同車両用電装品制御装置における交信信号の一例を示
す模式図、第6図,第7図は、同車両用電装品制御装置
における交信信号の他の一例を示す模式図、第8図は本
考案の背景となる車両用電装品制御装置の一例を示す回
路図である。
第3図,第8図に示した本考案の一実施例に係る車両用
電装品制御装置1の交信に用いる交信信号の一例につい
て以下述べる。
電装品制御装置1の交信に用いる交信信号の一例につい
て以下述べる。
MS2から送信される識別信号Smを、第3図(a)に示
すようにmビットとし、RS3aから応答される応答信
号Srを同図(b)に示すようにrビットとする。この応
答信号Srの最終ビットをパリティビットPとして用い
る。
すようにmビットとし、RS3aから応答される応答信
号Srを同図(b)に示すようにrビットとする。この応
答信号Srの最終ビットをパリティビットPとして用い
る。
したがって、伝送路4を介して、上記交信がなされ、M
S2が受信した受信信号Rmは、同図(c)に示すよう
に、識別信号Smと、応答信号Srとが連らなったm+
rビットの信号となる。なお、パリティビットは、この
図の様に最終ビットである。
S2が受信した受信信号Rmは、同図(c)に示すよう
に、識別信号Smと、応答信号Srとが連らなったm+
rビットの信号となる。なお、パリティビットは、この
図の様に最終ビットである。
システム設計時に、MS2が受信する受信信号Rmに対
して、偶数(奇数)パリティチェックを行うことが予め
定められる。RS3aからの応答信号のビット数rはシ
ステム設計時に予め定められている。従って、上記rビ
ットのうち、パリティビットを除いたr−1ビットが偶
数か、奇数かも予め既知である。このシステムでは上記
r−1ビットが偶数又は奇数かに応じて、識別信号Sm
のmビット中の偶数個又は奇数個(奇数個又は偶数個)
のビットを1とするような識別コード信号を予め定めて
おく。
して、偶数(奇数)パリティチェックを行うことが予め
定められる。RS3aからの応答信号のビット数rはシ
ステム設計時に予め定められている。従って、上記rビ
ットのうち、パリティビットを除いたr−1ビットが偶
数か、奇数かも予め既知である。このシステムでは上記
r−1ビットが偶数又は奇数かに応じて、識別信号Sm
のmビット中の偶数個又は奇数個(奇数個又は偶数個)
のビットを1とするような識別コード信号を予め定めて
おく。
これによりr−1ビットが、全て1であった場合に偶数
(又は奇数)パリティチェックのためのパリティビット
が常に0に設定される。従って、断線によりパリティビ
ットを含む応答信号Srの全ビットが1になったことが
確実に検出される。これが本考案の要旨である。
(又は奇数)パリティチェックのためのパリティビット
が常に0に設定される。従って、断線によりパリティビ
ットを含む応答信号Srの全ビットが1になったことが
確実に検出される。これが本考案の要旨である。
次に第1図を参照して、本考案の一実施例に係る車両用
電装品制御装置1の交信処理手順の一例について、ステ
ップS1,S2…の順に説明する。
電装品制御装置1の交信処理手順の一例について、ステ
ップS1,S2…の順に説明する。
まず、r−1ビットが偶数個である場合の具体例につい
て述べる。
て述べる。
前記受信信号に対して偶数(または奇数)パリティチェ
ックを行うかに応じて、例えばm=4,r=3からなる
交信信号に適用するとしたとき、r−1=2ビットは偶
数個であるので、識別信号Smの4ビット中偶数個(又
は奇数個)のビットを1とするような識別コード信号を
予め定めておく。
ックを行うかに応じて、例えばm=4,r=3からなる
交信信号に適用するとしたとき、r−1=2ビットは偶
数個であるので、識別信号Smの4ビット中偶数個(又
は奇数個)のビットを1とするような識別コード信号を
予め定めておく。
第4図(又は第5図)は上述の具体例を示しており、第
4図(又は第5図)(a)はm=4ビット中偶数個(又は
奇数個)のビット例えば第1番目と第2番目(又は第1
番目のみ)のビットを2とするような識別コード信号
1,1,0,0(又は1,0,0,0)を予め定めた例
を示す。この識別コード信号は、第1図に示すようにス
テップS1においてMS2からRS3aに送信される。
4図(又は第5図)(a)はm=4ビット中偶数個(又は
奇数個)のビット例えば第1番目と第2番目(又は第1
番目のみ)のビットを2とするような識別コード信号
1,1,0,0(又は1,0,0,0)を予め定めた例
を示す。この識別コード信号は、第1図に示すようにス
テップS1においてMS2からRS3aに送信される。
上述したように、識別コード信号を予め定め、MS2か
ら送信する機能を実現する手段が、識別コード送信手段
の一例である。
ら送信する機能を実現する手段が、識別コード送信手段
の一例である。
そして、次のステップS2では、上記識別コード信号に
より識別された、例えばRS3aが同識別コード信号を
受信する。そして、次のステップS3では、電装品5等
の状態を読み取り、この状態を表す応答信号をMS2へ
送出する。この時、第4図(b)に示すように、たとえば
r−1ビットの全てが1となるような応答信号が送出さ
れたとする。
より識別された、例えばRS3aが同識別コード信号を
受信する。そして、次のステップS3では、電装品5等
の状態を読み取り、この状態を表す応答信号をMS2へ
送出する。この時、第4図(b)に示すように、たとえば
r−1ビットの全てが1となるような応答信号が送出さ
れたとする。
ただし、この時m+rビットに対し、偶数(または奇
数)パリティとなるようにRS3aは応答信号Srとし
て第4図(又は第5図)(b)に示すように、1,1,0
を応答する。すなわち、この時パリティビットPは0と
される。
数)パリティとなるようにRS3aは応答信号Srとし
て第4図(又は第5図)(b)に示すように、1,1,0
を応答する。すなわち、この時パリティビットPは0と
される。
このように、m+rビットに対して、偶数(又は奇数)
パリティとなるように、応答信号Srを出力する機能を
実現する手段が、応答信号出力手段の一例である。
パリティとなるように、応答信号Srを出力する機能を
実現する手段が、応答信号出力手段の一例である。
次にステップS4では、上述した応答信号SrをMS2
が受信する。そして、次のステップS5では、m+rビ
ットの受信信号Rmに対し、以下に示すようにパリティ
チェックを行う。
が受信する。そして、次のステップS5では、m+rビ
ットの受信信号Rmに対し、以下に示すようにパリティ
チェックを行う。
たとえば、上述の交信が正常になされれば受信信号Rm
は、(c)に示すように、1,1,0,0,1,1,0
(又は1,0,0,0,1,1,0)となる。
は、(c)に示すように、1,1,0,0,1,1,0
(又は1,0,0,0,1,1,0)となる。
したがって、この場合、マイクロコンピュータCPU
は、この受信信号Rmに対し、偶数(又は奇数)パリテ
ィチェックを行ったとき、1が偶数個(又は奇数個)す
なわち、4個(又は3個)あるので、「正常」と判断
し、ステップS9に移り、交信信号の処理を終了する。
は、この受信信号Rmに対し、偶数(又は奇数)パリテ
ィチェックを行ったとき、1が偶数個(又は奇数個)す
なわち、4個(又は3個)あるので、「正常」と判断
し、ステップS9に移り、交信信号の処理を終了する。
ここで、RS3aの故障、あるいはノイズによる誤動作
等により、たとえば矢印x1,x2に示すように応答信
号Srの2ビット目が「1」から「0」に変化して、
(d)に示すような信号がMS2に受信されたとする。
等により、たとえば矢印x1,x2に示すように応答信
号Srの2ビット目が「1」から「0」に変化して、
(d)に示すような信号がMS2に受信されたとする。
この場合、この受信信号Rmに対し、MS2のマイクロ
コンピュータCPUは偶数(又は奇数)パリティチェッ
クを行ったとき、奇数個(又は偶数個)すなわち、3個
(又は2個)「1」があるから異常と判断し、次のステ
ップS6に移る。
コンピュータCPUは偶数(又は奇数)パリティチェッ
クを行ったとき、奇数個(又は偶数個)すなわち、3個
(又は2個)「1」があるから異常と判断し、次のステ
ップS6に移る。
次にステップS6では、マイクロコンピュータCPU
は、受信信号Rmの応答信号Srのrビット部分の全ビ
ットに対し、全て「1」であるかどうか判断する。この
場合(d)のrビット部分は、1,0,0であるので、次
のステップS7に移り断線以外のパリティ異常と判断さ
れる。
は、受信信号Rmの応答信号Srのrビット部分の全ビ
ットに対し、全て「1」であるかどうか判断する。この
場合(d)のrビット部分は、1,0,0であるので、次
のステップS7に移り断線以外のパリティ異常と判断さ
れる。
したがって、RS3aの故障,あるいはノイズによる誤
動作等が、パリティ異常として検出することができる。
動作等が、パリティ異常として検出することができる。
次に、再びステップS5に戻り、伝送路4の断線を検出
する処理について説明する。
する処理について説明する。
伝送路4が、たとえば第8図のA点で断線した場合、伝
送路4はプルアップ抵抗RによりVcc電圧にプルアッ
プされているので、断線によって伝送されない信号部分
のみ、全ビットが「1」となる。すなわち、MS2が受
信した受信信号Rmは、断線によって応答信号Srのr
ビット(3ビット)伝送されないので、(e)に示すよう
にrビット(3ビット)部分が全て「1」となり、1,
1,0,0,1,1,1(又は1,0,0,0,1,
1,1)となる。
送路4はプルアップ抵抗RによりVcc電圧にプルアッ
プされているので、断線によって伝送されない信号部分
のみ、全ビットが「1」となる。すなわち、MS2が受
信した受信信号Rmは、断線によって応答信号Srのr
ビット(3ビット)伝送されないので、(e)に示すよう
にrビット(3ビット)部分が全て「1」となり、1,
1,0,0,1,1,1(又は1,0,0,0,1,
1,1)となる。
この場合、MS2のマイクロコンピュータCPUは、受
信信号Rmに対し、偶数(又は奇数)パリティチェック
を行ったとき、「1」が奇数個(又は偶数個),すなわ
ち、5個(又は4個)あるので、パリティ異常と判断
し、次のステップS6に移る。
信信号Rmに対し、偶数(又は奇数)パリティチェック
を行ったとき、「1」が奇数個(又は偶数個),すなわ
ち、5個(又は4個)あるので、パリティ異常と判断
し、次のステップS6に移る。
したがって、この断線の場合も即座に異常と判断するこ
とができる。
とができる。
上述した、一連のm+rビットの受信信号Rmに対し、
偶数又は奇数パリティチェックを行う機能を実現する手
段が、パリティチェック手段の一例である。
偶数又は奇数パリティチェックを行う機能を実現する手
段が、パリティチェック手段の一例である。
次に、ステップS6では、マイクロコンピュータCPU
は、受信信号Rmの応答信号Srのrビット部分の全ビ
ットに対し、全て「1」であるかどうか判断する。この
場合(e)に示すようにrビット(3ビット)部分が全て
「1」、すなわち、1,1,1であるので、マイクロコ
ンピュータCPUは「断線」と判断し、次のステップS
8で異常処理を行う。
は、受信信号Rmの応答信号Srのrビット部分の全ビ
ットに対し、全て「1」であるかどうか判断する。この
場合(e)に示すようにrビット(3ビット)部分が全て
「1」、すなわち、1,1,1であるので、マイクロコ
ンピュータCPUは「断線」と判断し、次のステップS
8で異常処理を行う。
上述したように、パリティチェック手段によりパリティ
異常が判断され、且つ、受信信号Rmのrビットが全て
「1」である場合にMS2のマイクロコンピュータCP
Uが「断線」と判断する機能を実現する手段が、断線判
断手段の一例である。
異常が判断され、且つ、受信信号Rmのrビットが全て
「1」である場合にMS2のマイクロコンピュータCP
Uが「断線」と判断する機能を実現する手段が、断線判
断手段の一例である。
したがって、伝送路4等の配線経路の断線検出が上述の
断線判断手段により他のパリティ異常と分離されて的確
に行われる。
断線判断手段により他のパリティ異常と分離されて的確
に行われる。
以上、r−1ビットが偶数個である場合を述べたが、次
にr−1ビットが奇数個である場合の例について簡単に
述べる。
にr−1ビットが奇数個である場合の例について簡単に
述べる。
例えば、受信信号Rmに対し、偶数(又は奇数)パリテ
ィチェックが行われるとし、m=4,r=4からなる交
信信号に適用するとしたとき、r−1=3ビットは奇数
個であるので、識別信号Smの4ビット中奇数個(又は
偶数個)のビットが1となるように、たとえば第6図
(又は第7図)に示す具体例のように、識別コード信号
1,0,0,0(又は1,1,0,0)を予め定めて、
MS2から送信する(ステップS1)。
ィチェックが行われるとし、m=4,r=4からなる交
信信号に適用するとしたとき、r−1=3ビットは奇数
個であるので、識別信号Smの4ビット中奇数個(又は
偶数個)のビットが1となるように、たとえば第6図
(又は第7図)に示す具体例のように、識別コード信号
1,0,0,0(又は1,1,0,0)を予め定めて、
MS2から送信する(ステップS1)。
次のステップS2では、この識別コード信号により識別
された、たとえばRS3aが電装品5等の状態を読み取
り、たとえば第1番目と第2番目が1となるような応答
信号を応答する。そして、この時、m+rビットに対
し、偶数(又は奇数)パリティとなるように、RS3a
は応答信号Rrとして(b)に示すように1,1,0,1
を応答する。すなわち、この時パリティビットPは1と
される(ステップS3)。
された、たとえばRS3aが電装品5等の状態を読み取
り、たとえば第1番目と第2番目が1となるような応答
信号を応答する。そして、この時、m+rビットに対
し、偶数(又は奇数)パリティとなるように、RS3a
は応答信号Rrとして(b)に示すように1,1,0,1
を応答する。すなわち、この時パリティビットPは1と
される(ステップS3)。
次のステップS4では、上述の交信が正常になされれ
ば、受信信号Rmは、(c)に示すように1,0,0,
0,1,1,0,1(又は1,1,0,0,1,1,
0,1)となる。
ば、受信信号Rmは、(c)に示すように1,0,0,
0,1,1,0,1(又は1,1,0,0,1,1,
0,1)となる。
したがって、次のステップS5では、マイクロコンピュ
ータCPUが、この受信信号Rmに対し、偶数(又は奇
数)パリティチェックを行ったとき、1が4個(又は5
個)あるので、「正常」と判断し、ステップS9に移
り、交信信号の処理を終了する。
ータCPUが、この受信信号Rmに対し、偶数(又は奇
数)パリティチェックを行ったとき、1が4個(又は5
個)あるので、「正常」と判断し、ステップS9に移
り、交信信号の処理を終了する。
ここで、RS3aの故障、あるいはノイズによる誤動作
等により、たとえば矢印x2,x3に示すように応答信
号Srの2ビット目が「1」から「0」に変化して、
(d)に示すような信号がMS2に受信されたとする。
等により、たとえば矢印x2,x3に示すように応答信
号Srの2ビット目が「1」から「0」に変化して、
(d)に示すような信号がMS2に受信されたとする。
この場合、ステップS5でこの受信信号Rmに対し、M
S2のマイクロコンピュータCPUは偶数(又は奇数)
パリティチェックを行ったとき1が3個(又は4個)あ
るから異常と判断し、次のステップS6に移る。
S2のマイクロコンピュータCPUは偶数(又は奇数)
パリティチェックを行ったとき1が3個(又は4個)あ
るから異常と判断し、次のステップS6に移る。
次のステップS6では、マイクロコンピュータCPUは
受信信号Rmのrビット部分の全ビットが「1」である
かどうか判断し、この場合1,0,0,1であるので、
次のステップS7に移りパリティ異常と判断される。
受信信号Rmのrビット部分の全ビットが「1」である
かどうか判断し、この場合1,0,0,1であるので、
次のステップS7に移りパリティ異常と判断される。
したがって、RS3aの故障、あるいはノイズによる誤
動作等が、パリティ異常として検出される。
動作等が、パリティ異常として検出される。
また、伝送路4が、たとえばA点で断線した場合、(e)
に示すように、前述したと全く同様に、rビットが全て
「1」となる。
に示すように、前述したと全く同様に、rビットが全て
「1」となる。
この場合、ステップS5でMS2のマイクロコンピュー
タCPUは受信信号Rmに対し偶数(又は奇数)パリテ
ィチェックを行ったとき、「1」が5個(又は6個)あ
るので、異常と判断し、次のステップS6に移る。
タCPUは受信信号Rmに対し偶数(又は奇数)パリテ
ィチェックを行ったとき、「1」が5個(又は6個)あ
るので、異常と判断し、次のステップS6に移る。
次に、ステップS6では、マイクロコンピュータCPU
は、受信信号Rmのrビット部分の全ビット「1」であ
るかどうか判断し、この場合1,1,1,1と全て
「1」であるので、マイクロコンピュータCPUは「断
線」と判断し、次のステップS8で異常処理を行う。
は、受信信号Rmのrビット部分の全ビット「1」であ
るかどうか判断し、この場合1,1,1,1と全て
「1」であるので、マイクロコンピュータCPUは「断
線」と判断し、次のステップS8で異常処理を行う。
したがって、伝送路4等の配線経路の断線検出が、的確
になされる。
になされる。
ちなみに、偶数(または奇数)パリティチェック下にお
いて、応答信号Srのr−1ビットが全て1の場合に
は、パリティビットPは0に設定される。従って、断線
時にSrの全ビットが1になれば断線と判断される。
いて、応答信号Srのr−1ビットが全て1の場合に
は、パリティビットPは0に設定される。従って、断線
時にSrの全ビットが1になれば断線と判断される。
なお、第2図は、本考案の一実施例に係る車両用電装品
制御装置1の交信処理を、論理回路を用いて行った一例
である。
制御装置1の交信処理を、論理回路を用いて行った一例
である。
この場合、MS2で受信された受信信号Rmは受信レジ
スタ6で、各ビットが解読され、m+rビットが、パリ
ティチェック回路7でパリティチェックされる。
スタ6で、各ビットが解読され、m+rビットが、パリ
ティチェック回路7でパリティチェックされる。
また、rビットがアンド回路8により全て「1」かどう
かチェックされる。
かチェックされる。
そして、パリティチェック回路7およびアンド回路8の
両方の判定が「1」であったときのみ、アンド回路9の
出力9aが「1」となり断線を検出する。
両方の判定が「1」であったときのみ、アンド回路9の
出力9aが「1」となり断線を検出する。
本考案により、車両の多数の電装品が2以上のグループ
に分けられ、各グループに属する電装品は、グループご
とに対応して設けられた各制御ステーションに接続さ
れ、且つ、それら各制御ステーションは、相互に協働可
能とするべく伝送路で接続され、上記制御ステーション
の1つであるマスターステーションから識別信号が送信
され、該識別信号により識別された制御ステーションか
ら上記マスターステーションへ向けてパリティビットを
含む応答信号が送出されて該応答信号と上記識別信号か
らなる受信信号を上記マスターステーションにより受信
するようにして繰り返し交信を行う車両用電装品制御装
置において、上記識別信号と応答信号とを結合した上記
受信信号のコードがパリティチェックによって異常判定
される場合に、上記応答信号のパリティビットを除くビ
ット数を加えた数の偶数か否かの奇偶態様が上記パリテ
ィチェックの奇偶態様と等しくなるような数のビットを
1とする識別コード信号を上記識別信号として上記マス
ターステーションから送信する識別コード送信手段と、
上記識別コード信号を受信した後、前記制御ステーショ
ンが、上記識別コード信号および上記制御ステーション
からの応答信号の全ビットに対して正常パリティとなる
ようなパリティビットを含む応答信号を出力する応答信
号出力手段と、上記応答信号を受信したマスターステー
ションが、上記識別コード信号およびパリティビットを
含む応答信号からなる受信信号の全ビットに対してパリ
ティチェックを行うパリティチェック手段と、上記パリ
ティチェック手段により、パリティ異常が判断され、且
つ、パリティビットを含む応答信号の全ビットが全て
「1」である場合に、マスターステーションが上記伝送
路が断線したと判断する断線判断手段とを具備したこと
を特徴とする車両用電装品制御装置が提供される。
に分けられ、各グループに属する電装品は、グループご
とに対応して設けられた各制御ステーションに接続さ
れ、且つ、それら各制御ステーションは、相互に協働可
能とするべく伝送路で接続され、上記制御ステーション
の1つであるマスターステーションから識別信号が送信
され、該識別信号により識別された制御ステーションか
ら上記マスターステーションへ向けてパリティビットを
含む応答信号が送出されて該応答信号と上記識別信号か
らなる受信信号を上記マスターステーションにより受信
するようにして繰り返し交信を行う車両用電装品制御装
置において、上記識別信号と応答信号とを結合した上記
受信信号のコードがパリティチェックによって異常判定
される場合に、上記応答信号のパリティビットを除くビ
ット数を加えた数の偶数か否かの奇偶態様が上記パリテ
ィチェックの奇偶態様と等しくなるような数のビットを
1とする識別コード信号を上記識別信号として上記マス
ターステーションから送信する識別コード送信手段と、
上記識別コード信号を受信した後、前記制御ステーショ
ンが、上記識別コード信号および上記制御ステーション
からの応答信号の全ビットに対して正常パリティとなる
ようなパリティビットを含む応答信号を出力する応答信
号出力手段と、上記応答信号を受信したマスターステー
ションが、上記識別コード信号およびパリティビットを
含む応答信号からなる受信信号の全ビットに対してパリ
ティチェックを行うパリティチェック手段と、上記パリ
ティチェック手段により、パリティ異常が判断され、且
つ、パリティビットを含む応答信号の全ビットが全て
「1」である場合に、マスターステーションが上記伝送
路が断線したと判断する断線判断手段とを具備したこと
を特徴とする車両用電装品制御装置が提供される。
したがって、伝送路等の配線経路の断線を他の原因によ
るパリティ異常と分離して迅速かつ確実に検出すること
ができる。
るパリティ異常と分離して迅速かつ確実に検出すること
ができる。
即ち、上記構成とすることにより、マスターステーショ
ンが発生する識別信号とそれに応答してリモートステー
ション(制御ステーション)が発生する応答信号とを結
合してなる単一のビット列を受信信号として扱う装置に
固有の問題点が解決される。
ンが発生する識別信号とそれに応答してリモートステー
ション(制御ステーション)が発生する応答信号とを結
合してなる単一のビット列を受信信号として扱う装置に
固有の問題点が解決される。
第1図は、本考案の一実施例に係る車両用電装品制御装
置の断線判断処理手順を示すフローチャート、第2図は
同車両用電装品制御装置の断線判断処理を論理回路を用
いて行う場合のブロック図、第3図は同車両用電装品制
御装置における交信信号を示す模式図、第4図,第5図
は同車両用電装品制御装置における交信信号の一例を示
す模式図、第6図,第7図は、同車両用電装品制御装置
における交信信号の他の一例を示す模式図、第8図は、
本考案の背景となる車両用電装品制御装置の一例を示す
回路図、第9図,第10図は、従来の車両用電装品制御装
置における交信信号の一例を示す模式図である。 〔符号の説明〕 1……車両用電装品制御装置 2……マスターステーション 3a,3b,3c,3d……リモートステーション(制
御ステーション) 4……伝送路 5……電装品 6……受信レジスタ 7……パリティチェック回路 8……アンド回路 9……アンド回路。
置の断線判断処理手順を示すフローチャート、第2図は
同車両用電装品制御装置の断線判断処理を論理回路を用
いて行う場合のブロック図、第3図は同車両用電装品制
御装置における交信信号を示す模式図、第4図,第5図
は同車両用電装品制御装置における交信信号の一例を示
す模式図、第6図,第7図は、同車両用電装品制御装置
における交信信号の他の一例を示す模式図、第8図は、
本考案の背景となる車両用電装品制御装置の一例を示す
回路図、第9図,第10図は、従来の車両用電装品制御装
置における交信信号の一例を示す模式図である。 〔符号の説明〕 1……車両用電装品制御装置 2……マスターステーション 3a,3b,3c,3d……リモートステーション(制
御ステーション) 4……伝送路 5……電装品 6……受信レジスタ 7……パリティチェック回路 8……アンド回路 9……アンド回路。
Claims (1)
- 【請求項1】車両の多数の電装品が2以上のグループに
分けられ、各グループに属する電装品は、グループごと
に対応して設けられた各制御ステーションに接続され、
且つ、それら各制御ステーションは、相互に協働可能と
するべく伝送路で接続され、上記制御ステーションの1
つであるマスターステーションから識別信号が送信さ
れ、該識別信号により識別された制御ステーションから
上記マスターステーションへ向けてパリティビットを含
む応答信号が送出されて該応答信号と上記識別信号から
なる受信信号を上記マスターステーションにより受信す
るようにして繰り返し交信を行う車両用電装品制御装置
において、 上記識別信号と応答信号とを結合した上記受信信号のコ
ードがパリティチェックによって異常判定される場合
に、上記応答信号のパリティビットを除くビット数を加
えた数の偶数か否かの奇偶態様が上記パリティチェック
の奇偶態様と等しくなるような数のビットを1とする識
別コード信号を上記識別信号として上記マスターステー
ションから送信する識別コード送信手段と、 上記識別コード信号を受信した後、前記制御ステーショ
ンが、上記識別コード信号および上記制御ステーション
からの応答信号の全ビットに対して正常パリティとなる
ようなパリティビットを含む応答信号を出力する応答信
号出力手段と、 上記応答信号を受信したマスターステーションが、上記
識別コード信号およびパリティビットを含む応答信号か
らなる受信信号の全ビットに対してパリティチェックを
行うパリティチェック手段と、 上記パリティチェック手段により、パリティ異常が判断
され、且つ、パリティビットを含む応答信号の全ビット
が全て「1」である場合に、マスターステーションが上
記伝送路が断線したと判断する断線判断手段とを具備し
たことを特徴とする車両用電装品制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1988169718U JPH0614530Y2 (ja) | 1988-12-27 | 1988-12-27 | 車両用電装品制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1988169718U JPH0614530Y2 (ja) | 1988-12-27 | 1988-12-27 | 車両用電装品制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0290560U JPH0290560U (ja) | 1990-07-18 |
JPH0614530Y2 true JPH0614530Y2 (ja) | 1994-04-13 |
Family
ID=31460027
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1988169718U Expired - Lifetime JPH0614530Y2 (ja) | 1988-12-27 | 1988-12-27 | 車両用電装品制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0614530Y2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5583354A (en) * | 1978-12-20 | 1980-06-23 | Mitsubishi Electric Corp | Power-off detection circuit |
-
1988
- 1988-12-27 JP JP1988169718U patent/JPH0614530Y2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0290560U (ja) | 1990-07-18 |
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