JPH0614351B2 - Binary image processing method and binary image processing apparatus - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、２値画像の処理方法及び処理装置に関し、更
に詳しくは、間引き処理方法及び処理装置に関する。Description: TECHNICAL FIELD The present invention relates to a binary image processing method and processing apparatus, and more particularly to a thinning processing method and processing apparatus.

（発明の背景） ２値画像の解像度を下げるにあたっては、間引き処理が
行われている。(Background of the Invention) To reduce the resolution of a binary image, a thinning process is performed.

第８図及至第１１図は、それぞれ２値画像信号よりなる
４画素を１画素に縮小する間引き処理回路の構成図であ
る。8 to 11 are block diagrams of a thinning-out processing circuit for reducing four pixels each consisting of a binary image signal to one pixel.

第８図は４画素論理和を求めるものであり、４画素がす
べて“０”の場合のみ“０”となり、それ以外の組み合
せは“１”になる。FIG. 8 shows the logical sum of four pixels, which is "0" only when all four pixels are "0", and the other combinations are "1".

第９図は４画素論理積を求めるものであり、４画素がす
べて“１”の場合のみ“１”となり、それ以外の組み合
せは“０”になる。FIG. 9 shows a logical product of four pixels, which is "1" only when all four pixels are "1", and "0" in other combinations.

第１０図は４画素中の“０”の個数と“１”の個数で
“０”又は“１”を判定するものであり、“０”が０個
で“１”が４個及び“０”が１個で“１”が３個の組み
合わせでは“１”と判定され、その他の組み合せ、即
ち、“０”と“１”がそれぞれ２個、“０”が３個で
“１”が１個及び“０”が４個で“１”が０個の組み合
わせでは“０”と判定される。FIG. 10 is for judging "0" or "1" by the number of "0" and the number of "1" in four pixels, and "0" is 0, "1" is 4 and "0". A combination of "1" and "1" is determined as "1", and other combinations, that is, "0" and "1" are two, "0" is three and "1" is "1". A combination of 1 and 4 “0” and 0 “1” is determined as “0”.

第１１図は４画素の周囲の６×６画素の値を参照して
“０”又は“１”と判定される。In FIG. 11, it is determined to be “0” or “1” by referring to the values of 6 × 6 pixels around 4 pixels.

（発明が解決しようとする問題点） しかし、これら各回路には、“０”を「白」，“１”を
「黒」とした場合、それぞれ次のような問題点がある。(Problems to be Solved by the Invention) However, each of these circuits has the following problems when "0" is "white" and "1" is "black".

先ず、第８図の回路構成の場合には、「黒」の小点は消
えないが、「白」の小点は消えてしまう。First, in the case of the circuit configuration shown in FIG. 8, the small dots of "black" do not disappear, but the small dots of "white" disappear.

次に、第９図の回路構成の場合には、「白」の小点は消
えないが、「黒」の小点は消えてしまう。Next, in the case of the circuit configuration of FIG. 9, the small dots of “white” do not disappear, but the small dots of “black” disappear.

次に、第１０図の回路構成の場合には、「黒」地の中の
「白」の細線及び「白」地の中の「黒」の細線は消えて
しまう。Next, in the case of the circuit configuration of FIG. 10, the "white" thin line in the "black" background and the "black" thin line in the "white" background disappear.

そして、第１１図の回路構成の場合には、「白」，
「黒」の細線は消えないものの、２³⁶通りの条件に対す
る判定が必要であり、ハードウェアでは回路構成が膨大
になり、ソフトウェア処理で行うには実行時間がかかり
すぎることから現実的でない。In the case of the circuit configuration shown in FIG. 11, "white",
Although thin line does not disappear "black", it requires judgment for condition 2 ³⁶ kinds, becomes enormous circuitry in hardware, not practical since it takes too much execution time to do a software process.

本発明は、これらの問題に鑑みてなされたものであり、
その目的は、比較的な簡単な回路構成で細線の欠落のな
い間引き処理が行える２値画像の処理方法及び処理装置
を実現することにある。The present invention has been made in view of these problems,
It is an object of the present invention to realize a binary image processing method and a processing device capable of performing thinning processing without loss of fine lines with a comparatively simple circuit configuration.

（問題点を解決するための手段） 前記した問題点を解決する本発明の方法は、２値画像
を、ｎ×ｍ（ｎ，ｍはそれぞれ、２以上の任意の整数）
個の画素を含む複数のブロックに分割し、各ブロックを
一つの画素とした場合における、その一つのブロックの
値を決定するにあたって、前記ｎ×ｍ個の画素のうちの
黒（白）画素の数と、黒（白）画素の、そのブロック内
における分布とを調べ、 その結果、そのブロックに何らかの再現すべきパターン
が存在する可能性があると予め指定されている条件に合
致する場合には、さらに、当該ブロックに隣接し、か
つ、すでに値の決定された１つ以上のブロックの値を参
照し、その参照結果をふまえてそのブロックの値を決定
することを特徴とするものである。(Means for Solving the Problems) The method of the present invention for solving the above problems is a binary image, n × m (n and m are arbitrary integers of 2 or more).
When a block is divided into a plurality of blocks each including one pixel and each block is set to one pixel, the value of the one block is determined by determining the black (white) pixel of the n × m pixels. Number and the distribution of black (white) pixels in the block, and as a result, if the condition specified in advance that there may be some pattern to be reproduced in the block is met, Further, the present invention is characterized in that the value of one or more blocks which are adjacent to the block and whose value has already been determined is referred to, and the value of the block is determined based on the reference result.

また、本発明の装置は、２値画像を、ｎ×ｍ（ｎ，ｍは
それぞれ、２以上の任意の整数）個の画素を含む複数の
ブロックに分割し、各ブロックを一つの画素とした場合
における、その一つのブロックの値を決定する、２値画
像の処理装置であって、 前記ｎ×ｍ個の画素のそれぞれの２値画像信号と、当該
ブロックに隣接し、かつ、すでに値の決定された１つ以
上のブロックの値とをアドレス変数としてアクセスさ
れ、その結果として記憶している前記一つのブロックの
値のデータを出力するブロックの値の判定回路を具備
し、 この判定回路が記憶している前記データは、以下の条件
をふまえて作成されていることを特徴とする。Further, the apparatus of the present invention divides a binary image into a plurality of blocks including n × m (n and m are each an integer of 2 or more) pixels, and each block is set as one pixel. In the case, a binary image processing device for determining the value of the one block, wherein each of the binary image signals of the n × m pixels is adjacent to the block, and the The value of one or more blocks determined is used as an address variable, and a block value determination circuit that outputs the data of the one block value stored as a result is provided, and this determination circuit is provided. The stored data is characterized in that it is created based on the following conditions.

（データの条件） 前記ｎ×ｍ個の画素のうちの黒（白）画素の数と、黒
（白）画素の、そのブロック内における分布とが、その
ブロックに何らかの再現すべきパターンが存在する可能
性がある条件に合致する場合には、当該ブロックに隣接
し、かつ、すでに値の決定された１つ以上のブロックの
値も考慮して前記パターンの有無を判定した結果とし
て、そのブロックの値として適切と判断される値を、記
憶データとする。(Data condition) The number of black (white) pixels in the n × m pixels and the distribution of black (white) pixels in the block have some pattern to be reproduced in the block. If the condition is met, the presence or absence of the pattern is determined as a result of determining the presence or absence of the pattern in consideration of the values of one or more blocks that are adjacent to the block and whose values have already been determined. The value determined to be appropriate as the value is the stored data.

（作用） 本発明によれば、着目ブロック内に含まれる各画素の値
及び該ブロックに隣接する少なくとも１つのブロックの
既知の値を参照して該ブロックの値を求めているので、
細線の欠落を生じることはなく、低解像度でありながら
高品質の画像を得ることができる。又、比較的簡単な回
路構成の１台の２値画像信号処理装置を、高解像度処理
及び低解像度処理の両方に使うことができる。(Operation) According to the present invention, the value of each block included in the block of interest and the known value of at least one block adjacent to the block are referred to determine the value of the block.
It is possible to obtain a high-quality image with a low resolution without causing a thin line loss. Further, one binary image signal processing device having a relatively simple circuit configuration can be used for both high resolution processing and low resolution processing.

（実施例） 第１図は本発明の一実施例を示す構成図である。図にお
いて、１はアナログ画像信号をディジタル信号（Ｎビッ
ト）に変換するＡ／Ｄ変換器である。画像信号は、ＣＣ
Ｄやフォトマル等の光電変換素子から出力される。Ａ／
Ｄ変換器１で変換されたディジタル信号は、シェーディ
ング補正回路２に加えられる。該シェーディング補正回
路２は、画像を走査したときに生じる光量むらや光電変
換素子の特性のばらつき等を補正するものであり、その
出力信号は階調画像信号として扱うことができる。３は
シェーディング補正回路２から出力される階調画像信号
（Ｎビット）を１ビットの画像信号（白，黒）に変換す
る２値化回路である。該２値化回路３の出力信号は線画
信号として用いられるものであり、高解像度信号として
用いる場合にはそのまま外部に出力され、低解像度信号
として用いる場合には間引き回路４に加えられる。該間
引き回路４は、２値化回路３の出力信号を複数画素を単
位とする複数のブロックに分割し、着目ブロック内に含
まれる各画素の値及び該ブロックに隣接する少なくとも
１つのブロックの既知の値を参照して各ブロックの値を
求めるものである。(Embodiment) FIG. 1 is a block diagram showing an embodiment of the present invention. In the figure, 1 is an A / D converter for converting an analog image signal into a digital signal (N bits). Image signal is CC
It is output from a photoelectric conversion element such as D or Photomul. A /
The digital signal converted by the D converter 1 is added to the shading correction circuit 2. The shading correction circuit 2 corrects unevenness in light amount and variations in characteristics of photoelectric conversion elements that occur when an image is scanned, and its output signal can be treated as a gradation image signal. Reference numeral 3 is a binarization circuit that converts the gradation image signal (N bits) output from the shading correction circuit 2 into a 1-bit image signal (white, black). The output signal of the binarization circuit 3 is used as a line drawing signal, and is output to the outside as it is when it is used as a high resolution signal, and is added to the thinning circuit 4 when it is used as a low resolution signal. The decimation circuit 4 divides the output signal of the binarization circuit 3 into a plurality of blocks in units of a plurality of pixels, and the value of each pixel included in the block of interest and the known value of at least one block adjacent to the block. The value of each block is obtained by referring to the value of.

第２図はこのような間引き回路４の具体例を示す構成図
であり、第３図に示すように線画信号を２×２の４画素
（a ，b ，c ，d ）を単位とする複数のブロックに分割
し、左から右へ走査すると共に上から下へ順次走査しな
がら着目ブロック内に含まれる４画素（a ，b ，c ，d
）及び隣接する３ブロック（Ａ，Ｂ，Ｃ）の少なくと
も１つのブロックの既知の値を参照しながら該ブロック
の値Ｇを求める例を示している。図において、５は画像
クロック信号ＣＬＫ１に従ってアドレスを発生するアド
レス発生器である。６は画像クロック信号ＣＬＫ１に同
期して送られてくる線画信号ＶＤをクロック毎に格納す
るランダムアクセスメモリ（以下ＲＡＭと略す）であ
る。該ＲＡＭ６の格納アドレスは、アドレス発生器５に
より１画素毎に０から順次インクリメントされる。尚、
該ＲＡＭ６に格納された線画信号は、新しい線画信号が
格納される前に１ライン前の線画信号として読み出され
る。線画信号ＶＤはＲＡＭ６に格納されると共に、直列
接続されているシフトレジスタ７，８に加えられる。そ
して、シフトレジスタ７からは線画信号が画素d として
出力され、シフトレジスタ８からは線画信号が画素c と
して出力されて、これら各画素d ，c は値を判定する例
えばリードオンリメモリ（以下ＲＯＭと略す）よりなる
判定回路９に加えられる。又、ＲＡＭ６から読み出され
る線画信号は直列接続されたシフトレジスタ１０，１１
に加えられる。そして、シフトレジスタ１０からは線画
信号が画素b として出力され、シフトレジスタ１１から
は線画信号が画素a として出力されて、これら各画素b
，a も判定回路９に加えられる。アドレス発生器５か
ら出力されるアドレスは、ＲＡＭ６に加えられると共に
最下位ビットを除いた（Ｎ−１）ビットがラッチ回路１
２に加えられ、分周器１３で１／２に分周された画像ク
ロック信号ＣＬＫ２に従って２画素クロック毎にラッチ
される。該ラッチ回路１２の出力信号は選択器１４に加
えられると共にラッチ回路１５に加えられ、画像クロッ
ク信号ＣＬＫ２に従ってラッチされる。該ラッチ回路１
５の出力信号も選択器１４に加えられる。ここで、ラッ
チ回路１２の出力信号は１ライン前に間引かれた画素の
値をＲＡＭ１６から読み出すためのアレドレスとして用
いられるものであり、ラッチ回路１５の出力信号は注目
しているブロックの間引き結果をＲＡＭ１６に格納する
ためのアドレスとして用いられるものであって、ラッチ
回路１５からはラッチ回路１２よりも１少ない出力信号
が選択器１４に加えられる。即ち、選択器１４は、ＲＡ
Ｍ１６の内容を読み出すときにはラッチ回路１２から加
えられる信号を選択的に出力し、間引き結果を格納する
ときにはラッチ回路１５から加えられる信号を選択的に
出力する。ＲＡＭ１６には、判定回路９の判定結果Ｇが
画像クロック信号ＣＬＫ２で駆動されるシフトレジスタ
１７を介して加えられる。尚、シフトレジスタ１７の出
力信号はＲＡＭ１６に加えられると共に判定回路９に判
定結果Ｂとして加えられる。又、ＲＡＭ１６の出力信号
は判定結果Ｃとして直接判定回路９に加えられると共
に、画像クロック信号ＣＬＫ２で駆動されるシフトレジ
スタ１８を介して判定結果Ａとして論理回路９に加えら
れる。FIG. 2 is a block diagram showing a concrete example of such a thinning circuit 4. As shown in FIG. 3, a line drawing signal is composed of a plurality of 2 × 2 4 pixels (a, b, c, d). 4 blocks (a, b, c, d included in the target block while scanning from left to right and scanning from top to bottom sequentially
) And at least one block of three adjacent blocks (A, B, C) is referred to while the value G of the block is obtained. In the figure, 5 is an address generator for generating an address in accordance with the image clock signal CLK1. A random access memory (hereinafter abbreviated as RAM) 6 stores the line drawing signal VD transmitted in synchronization with the image clock signal CLK1 for each clock. The address stored in the RAM 6 is sequentially incremented from 0 for each pixel by the address generator 5. still,
The line drawing signal stored in the RAM 6 is read out as a line drawing signal of one line before a new line drawing signal is stored. The line drawing signal VD is stored in the RAM 6 and added to the shift registers 7 and 8 connected in series. Then, the line image signal is output from the shift register 7 as a pixel d, and the line image signal is output from the shift register 8 as a pixel c. Each of the pixels d 1 and c 2 is a read-only memory (hereinafter referred to as a ROM (Abbreviated) is added to the determination circuit 9. The line drawing signals read from the RAM 6 are connected in series to the shift registers 10 and 11
Added to. Then, the line image signal is output from the shift register 10 as the pixel b, and the line image signal is output from the shift register 11 as the pixel a.
, A are also added to the determination circuit 9. The address output from the address generator 5 is added to the RAM 6 and (N-1) bits excluding the least significant bit are latched by the latch circuit 1.
It is added to 2 and is latched every two pixel clocks in accordance with the image clock signal CLK2 divided by the frequency divider 13 into 1/2. The output signal of the latch circuit 12 is applied to the selector 14 and the latch circuit 15, and is latched according to the image clock signal CLK2. The latch circuit 1
The output signal of 5 is also applied to the selector 14. Here, the output signal of the latch circuit 12 is used as an address for reading out the pixel values thinned out one line before from the RAM 16, and the output signal of the latch circuit 15 is the thinning result of the block of interest. Is used as an address for storing in the RAM 16, and an output signal that is one less than that of the latch circuit 12 is applied to the selector 14 from the latch circuit 15. That is, the selector 14 is RA
When reading the contents of M16, the signal applied from the latch circuit 12 is selectively output, and when storing the thinning result, the signal applied from the latch circuit 15 is selectively output. The determination result G of the determination circuit 9 is applied to the RAM 16 via the shift register 17 driven by the image clock signal CLK2. The output signal of the shift register 17 is added to the RAM 16 and the determination result B to the determination circuit 9. Further, the output signal of the RAM 16 is directly applied to the determination circuit 9 as the determination result C, and is also applied to the logic circuit 9 as the determination result A via the shift register 18 driven by the image clock signal CLK2.

これにより、判定回路９は注目グループの画素a ，b ，
c ，d 及び隣接するグループの既知の値Ａ，Ｂ，Ｃをア
ドレスとしてそれぞれの組み合わせに対応した間引き結
果Ｇを出力することになる。As a result, the determination circuit 9 causes the pixels a 1, b 2,
Using c, d and known values A, B, C of the adjacent groups as addresses, the thinning result G corresponding to each combination is output.

本発明は、この実施例に限らず他の方法、例えば２ライ
ン分のシフトレジスタを用いても実現可能であるが、本
質的には判定部に必要な情報を与えられれば、どのよう
な回路構成としても本発明の主旨を変えるものではな
い。The present invention can be implemented not only by this embodiment but also by another method, for example, using a shift register for two lines. However, essentially, any circuit can be provided as long as necessary information is given to the judging section. The configuration does not change the gist of the present invention.

第４図は判定回路９のアドレスの値と間引き結果Ｇの値
との対応説明図であり、１９通りの組み合わせについて
大きく３つのグループＩ，II，IIIに分けると共に、グ
ループIIを更に２つのグループII−１，II−２に分けて
示している。FIG. 4 is a diagram for explaining the correspondence between the address value of the judgment circuit 9 and the value of the thinning-out result G. The 19 combinations are roughly divided into three groups I, II, and III, and the group II is further divided into two groups. It is shown separately for II-1 and II-2.

グループＩについては、注目グループの４画素a ，b ，
c ，d の内３画素以上が“１”又は“０”に集中してい
るので既知の値Ａ，Ｂ，Ｃを参照することなく注目グル
ープの４画素a ，b ，c ，d の数の多い方の値を出力す
る。For group I, the four pixels a, b, and
Since 3 or more pixels of c and d are concentrated in “1” or “0”, the number of 4 pixels a, b, c and d of the target group is not referred to the known values A, B and C. The value with the larger number is output.

グループII−１については、水平方向の細線の可能性が
あることから、注目グループの上側のグループの値Ａを
参照し、Ａの値と画素a ，b の値が一致すれば細線では
ないと判定して画素c ，d の値を判定結果Ｇとする。一
方、一致しない場合には画素a ，b と同色の細線と判定
して画素a ，b の値を判定結果Ｇとする。Since the group II-1 may be a horizontal thin line, the value A of the upper group of the target group is referred to, and if the value of A and the values of the pixels a and b match, it is not a thin line. The values of the pixels c and d are judged to be the judgment result G. On the other hand, if they do not match, it is determined to be a thin line having the same color as the pixels a and b, and the values of the pixels a and b are used as the determination result G.

グループII−２については、垂直方向の細線の可能性が
あることから、注目グループの左側のグループの値Ｂを
参照し、水平方向の細線と同様な判定処理を行う。Since the group II-2 may be a thin line in the vertical direction, the determination process similar to that of the thin line in the horizontal direction is performed by referring to the value B of the group on the left side of the target group.

グループIIIについては、Ａ，Ｂ，Ｃの値とは無関係に
注目グループの４画素a ，b ，c ，d の組み合わせに従
って判定結果Ｇを決定している。しかし、第５図に示す
ように、Ａ，Ｂ，Ｃの値を参照して判定を行ってもよ
い。これに伴うハードウェアの変更は判定回路９の内容
の修正のみでよく、ハードウェアが増加することはな
い。For group III, the determination result G is determined according to the combination of the four pixels a, b, c, d of the target group regardless of the values of A, B, and C. However, as shown in FIG. 5, the determination may be performed by referring to the values of A, B, and C. The hardware change accompanying this is only the modification of the content of the determination circuit 9, and the hardware does not increase.

尚、上記実施例では、判定回路９としてＲＯＭを用いる
例を示したが、プログラマブルロジックやＲＡＭ、或い
は通常の論理ゲート回路を用いてもよい。In the above embodiment, the ROM is used as the determination circuit 9, but a programmable logic, a RAM, or a normal logic gate circuit may be used.

第６図は判定回路としてＲＡＭ１９を用いた場合の構成
図である。ＲＡＭ１９には中央処理装置バス２０から制
御回路２１を介してリード／ライト制御信号Ｒ／Ｗ及び
データＤが加えられると共にマルチプレクサ２１を介し
て書き込みアドレスが加えられる。又、マルチプレクサ
２１には注目グループの画素a ，b ，c ，d の値及び隣
接するグループＡ，Ｂ，Ｃの値も加えられている。この
ような構成において、図示しない中央処理装置は、オペ
レータのスイッチ操作に従って判定条件の書き換えを行
う。FIG. 6 is a configuration diagram when the RAM 19 is used as the determination circuit. A read / write control signal R / W and data D are applied to the RAM 19 from the central processing unit bus 20 via the control circuit 21 and a write address is applied via the multiplexer 21. Further, the values of the pixels a, b, c, d of the target group and the values of the adjacent groups A, B, C are added to the multiplexer 21. In such a configuration, the central processing unit (not shown) rewrites the determination condition according to the switch operation of the operator.

第７図は判定回路として１０２４ビットのＲＯＭ２３を
用い、８通りの判定条件が選択できるようにした場合の
構成図である。ＲＯＭ２３の内容は予め書き込んでお
く。尚、必要ならばＲＯＭ自体を差し換えるようにして
もよい。判定条件は単純にスイッチで行ってもよいし、
図に示すように中央処理バス２４及び判定条件設定回路
２５を介して中央処理装置で設定するようにしてもよ
い。FIG. 7 is a configuration diagram in the case where a 1024-bit ROM 23 is used as a judgment circuit and eight kinds of judgment conditions can be selected. The contents of the ROM 23 are written in advance. The ROM itself may be replaced if necessary. The judgment condition may be simply a switch,
As shown in the figure, it may be set by the central processing unit via the central processing bus 24 and the judgment condition setting circuit 25.

又、上述の説明では線画信号が順次転送されるものとし
ているが、本質的に重要なことではない。Further, in the above description, it is assumed that the line drawing signals are sequentially transferred, but this is not essential in principle.

又、判定速度を問題にしなければ、中央処理装置のソフ
トウェアで判定処理を行ってもよい。この場合、中央処
理装置内に全画像情報を持たせるようにしてもよいし、
数ライン分のメモリだけを持たせてもよい。If the judgment speed is not a problem, the judgment processing may be performed by the software of the central processing unit. In this case, the central processing unit may have all image information,
You may have only a few lines of memory.

上述のように構成することにより、白地中の黒の細線或
いは黒地中の白の細線は間引かれることなく必ず保存さ
れることになり、低解像度であっても美しい画像が得ら
れる。又、ハードウェアは、パターン認識回路等に比べ
て非常に少なくて済み、低コストになる。By configuring as described above, the black thin lines in the white background or the white thin lines in the black background are always saved without being thinned out, and a beautiful image can be obtained even at a low resolution. Further, the amount of hardware required is much smaller than that of a pattern recognition circuit or the like, and the cost is low.

又、必要に応じて間引きしない元の画像も得ることがで
き、１台の装置で最低２種類の画素密度の高品位の画像
を得ることができる。そして、このような方式の装置を
多段接続することにより、画素密度を任意に選択するこ
とができる。Further, it is possible to obtain an original image which is not thinned out if necessary, and it is possible to obtain a high-quality image having at least two kinds of pixel densities with one device. The pixel density can be arbitrarily selected by connecting the devices of such a system in multiple stages.

又、判定回路としてＲＡＭを用いることにより、判定条
件を任意に選択設定でき、いずれかの方向の細線のみを
残したり、所望の細線を反転させたりすることもでき
る。Further, by using the RAM as the determination circuit, the determination condition can be arbitrarily selected and set, and it is possible to leave only the thin line in any direction or invert the desired thin line.

又、判定回路として１２８ビット以上のＲＯＭを用いる
ことにより、適当な判定基準を複数種類選択できるよう
にすることができる。Further, by using a ROM of 128 bits or more as the judgment circuit, it is possible to select a plurality of suitable judgment criteria.

又、注目グループの画素数は２×２に限るものではな
く、その他の数であってもよい。The number of pixels in the target group is not limited to 2 × 2, but may be any other number.

（発明の効果） 以上詳細に説明したように、本発明によれば、簡単な回
路構成で、細線の欠落のない間引き処理を行える２値画
像の処理方法及び処理装置を実現できる。(Effects of the Invention) As described in detail above, according to the present invention, it is possible to realize a binary image processing method and a binary image processing method capable of performing thinning processing without a loss of fine lines with a simple circuit configuration.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の一実施例を示す構成図、第２図は第１
図における間引き回路の具体例を示す構成図、第３図は
本発明の動作説明図、第４図及び第５図は第２図におけ
る判定回路の説明図、第６図及び第７図は判定回路の具
体例を示す構成図、第８図乃至第１１図は従来の間引き
処理回路の構成図である。 １……Ａ／Ｄ変換器 ２……シェーディング補正回路 ３……２値化回路 ４……間引き回路FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG.
FIG. 3 is a configuration diagram showing a concrete example of a thinning circuit in the figure, FIG. 3 is an operation explanatory diagram of the present invention, FIGS. 4 and 5 are explanatory diagrams of a determination circuit in FIG. 2, and FIG. 6 and FIG. FIG. 8 is a block diagram showing a concrete example of the circuit, and FIG. 8 to FIG. 11 are block diagrams of a conventional thinning processing circuit. 1 ... A / D converter 2 ... Shading correction circuit 3 ... Binarization circuit 4 ... Thinning circuit

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】２値画像を、ｎ×ｍ（ｎ，ｍはそれぞれ、
２以上の任意の整数）個の画素を含む複数のブロックに
分割し、各ブロックを一つの画素とした場合における、
その一つのブロックの値を決定するにあたって、 前記ｎ×ｍ個の画素のうちの黒（白）画素の数と、黒
（白）画素の、そのブロック内における分布とを調べ、 その結果、そのブロックに何らかの再現すべきパターン
が存在する可能性があると予め指定されている条件に合
致する場合には、さらに、当該ブロックに隣接し、か
つ、すでに値の決定された１つ以上のブロックの値を参
照し、その参照結果をふまえてそのブロックの値を決定
することを特徴とする２値画像の処理方法。1. A binary image, n × m (n and m are respectively,
When divided into a plurality of blocks each including an arbitrary integer of 2 or more) pixels, and each block is a single pixel,
In determining the value of the one block, the number of black (white) pixels in the n × m pixels and the distribution of the black (white) pixels in the block are examined, and as a result, If the condition specified in advance that a pattern to be reproduced may exist in a block is satisfied, it is further determined that one or more blocks that are adjacent to the block and whose values have already been determined. A method for processing a binary image, wherein a value of the block is referred to and the value of the block is determined based on the reference result. 【請求項２】２値画像を、ｎ×ｍ（ｎ，ｍはそれぞれ、
２以上の任意の整数）個の画素を含むブロックに分割
し、各ブロックを一つの画素とした場合における、その
一つのブロックの値を決定する、２値画像の処理装置で
あって、 前記ｎ×ｍ個の画素のそれぞれの２値画像信号と、当該
ブロックに隣接し、かつ、すでに値の決定された１つ以
上のブロックの値とをアドレス変数としてアクセスさ
れ、その結果として記憶している前記一つのブロックの
値のデータを出力するブロックの値の判定回路を具備
し、 この判定回路が記憶している前記データは、以下の条件
をふまえて作成されていることを特徴とする２値画像の
処理装置。 （データの条件） 前記ｎ×ｍ個の画素のうちの黒（白）画素の数と、黒
（白）画素の、そのブロック内における分布とが、その
ブロックに何らかの再現すべきパターンが存在する可能
性がある条件に合致する場合には、当該ブロックに隣接
し、かつ、すでに値の決定された１つ以上のブロックの
値も考慮して前記パターンの有無を判定した結果とし
て、そのブロックの値として適切と判断される値を、記
憶データとする。2. A binary image, n × m (n and m are respectively,
A binary image processing device that determines a value of one block when each block is divided into blocks each including one or more integer pixels). The binary image signal of each of the xm pixels and the values of one or more blocks adjacent to the block and whose values have already been determined are accessed as address variables and stored as a result. A binary value comprising a block value judgment circuit for outputting the data of the value of the one block, and the data stored in this judgment circuit is created based on the following conditions. Image processing device. (Data condition) The number of black (white) pixels in the n × m pixels and the distribution of black (white) pixels in the block have some pattern to be reproduced in the block. If the condition is met, the presence or absence of the pattern is determined as a result of determining the presence or absence of the pattern in consideration of the values of one or more blocks that are adjacent to the block and whose values have already been determined. The value determined to be appropriate as the value is the stored data.