JPH06141558A - Bridge type inverter circuit - Google Patents
Bridge type inverter circuitInfo
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- JPH06141558A JPH06141558A JP4282635A JP28263592A JPH06141558A JP H06141558 A JPH06141558 A JP H06141558A JP 4282635 A JP4282635 A JP 4282635A JP 28263592 A JP28263592 A JP 28263592A JP H06141558 A JPH06141558 A JP H06141558A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はブリッジ型インバータ回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bridge type inverter circuit.
【０００２】[0002]
【従来の技術】従来のブリッジ型インバータ回路は図３
に示すように、フルブリッジ回路を構成する４個のＮチ
ャネルＭＯＳ型電界効果トランジスタ（ＦＥＴという）
２，３，２１，２２と、入力電源１のプラス側に接続さ
れた素子を駆動するパルストランス２５，２６及びパル
ストランス駆動回路２３，２４を有している。パルスト
ランス２５，２６は、入力電源１のプラス側に接続され
たＭＯＳ ＦＥＴ２１，２２とマイナス側に接続された
ＭＯＳ ＦＥＴ２，３のソース電位が異なるので絶縁の
ために必要な回路である。ＭＯＳ ＦＥＴ２，３は入力
電源１のマイナス側を共通電位とする駆動回路であり、
またＭＯＳ ＦＥＴ２１，２２はパルストランス２５，
２６を介してＭＯＳ ＦＥＴ２，３と同一共通電位上の
駆動回路によって制御される。ダイオード６，７，８，
９は変換トランス１０の自己インダクタンスに蓄積され
たエネルギーを、ブリッジのアームしゃ断時に入力電源
１に帰還するためのものである。変換トランス１０の２
次側出力電圧を安定化させるために、４個のスイッチン
グ素子に同期を掛けた状態でパルストランス駆動回路２
３，２４によりパルス幅制御を行い、変換トランス１０
の１次側巻線の入力電圧のデューティを制御している。
図示しないが、別の制御方式として各スイッチング素子
のオンデューティは固定のまま位相を制御することによ
り変換トランスの１次側電圧のデューティを制御する方
法も有るが、プッシュプル型に比べると回路が非常に複
雑になる。2. Description of the Related Art A conventional bridge type inverter circuit is shown in FIG.
As shown in Figure 4, four N-channel MOS field effect transistors (called FETs) that form a full-bridge circuit
2, 3, 21, 22 and pulse transformers 25, 26 and pulse transformer drive circuits 23, 24 for driving the elements connected to the plus side of the input power supply 1. The pulse transformers 25 and 26 are circuits necessary for insulation because the source potentials of the MOS FETs 21 and 22 connected to the positive side of the input power supply 1 and the MOS FETs 2 and 3 connected to the negative side are different. The MOS FETs 2 and 3 are drive circuits in which the negative side of the input power source 1 has a common potential,
The MOS FETs 21 and 22 are pulse transformers 25,
It is controlled by a drive circuit on the same common potential as the MOS FETs 2 and 3 via 26. Diodes 6, 7, 8,
Reference numeral 9 is for returning the energy accumulated in the self-inductance of the conversion transformer 10 to the input power supply 1 when the arm of the bridge is cut off. Conversion transformer 10-2
In order to stabilize the output voltage on the secondary side, the pulse transformer drive circuit 2 is synchronized with four switching elements.
The pulse width control is performed by 3, 24, and the conversion transformer 10
The duty of the input voltage of the primary winding is controlled.
Although not shown, as another control method, there is also a method of controlling the duty of the primary side voltage of the conversion transformer by controlling the phase while the on-duty of each switching element is fixed, but compared with the push-pull type circuit It becomes very complicated.
【０００３】[0003]
【発明が解決しようとする課題】この従来のブリッジ型
インバータ回路では、スイッチング素子の駆動回路の絶
縁の目的からパルストランスが必要であり、パルストラ
ンス駆動回路も含めると回路の規模が大きくなるという
欠点がある。さらに、各スイッチング素子にパルス幅変
調を掛けてデューティを制御しているが、パルストラン
スの偏磁やブリッジのアーム短絡を防ぐことを考慮する
と非常に困難であり、制御回路が複雑になるという欠点
があった。各スイッチング素子のオンデューティは固定
のまま位相を制御することにより変換トランスの１次側
電圧のデューティを制御する方法も有るがプッシュプル
型に比べると非常に複雑になる欠点がある。This conventional bridge type inverter circuit needs a pulse transformer for the purpose of insulating the drive circuit of the switching element, and the circuit scale becomes large if the pulse transformer drive circuit is included. There is. Furthermore, although the duty is controlled by applying pulse width modulation to each switching element, it is extremely difficult to prevent bias magnetizing of the pulse transformer and short circuit of the arm of the bridge, which makes the control circuit complicated. was there. There is also a method of controlling the duty of the primary side voltage of the conversion transformer by controlling the phase while the on-duty of each switching element is fixed, but there is a drawback that it is extremely complicated compared to the push-pull type.
【０００４】[0004]
【課題を解決するための手段】本発明のブリッジ型イン
バータ回路は、入力直流電源と、この入力直流電源の両
極間に接続されるＰチャネル及びＮチャネルＭＯＳ型電
界効果トランジスタによりブリッジ型インバータ回路自
体の２個のアームを形成し、前記Ｐチャネル及びＮチャ
ネルＭＯＳ型電界効果トランジスタのゲート電圧をそれ
ぞれ生成する各アームに接続される１対の分圧用抵抗
と、前記１対の分圧抵抗の中間接続点と前記入力直流電
源の一方の極間に接続される各アームの前記Ｐチャネル
及びＮチャネルＭＯＳ型電界効果トランジスタをそれぞ
れスイッチングする駆動用スイッチング素子とを備えて
いる。The bridge type inverter circuit of the present invention comprises a bridge type inverter circuit itself by means of an input DC power source and P-channel and N-channel MOS type field effect transistors connected between both poles of the input DC power source. And a pair of voltage dividing resistors connected to the respective arms for forming the gate voltages of the P-channel and N-channel MOS field effect transistors and an intermediate of the pair of voltage dividing resistors. A driving switching element for switching the P-channel and N-channel MOS field effect transistors of each arm connected between the connection point and one pole of the input DC power supply is provided.
【０００５】[0005]
【実施例】本発明について図面を参照して説明する。図
１は本発明の一実施例を示すブロック図、図２は本実施
例の動作説明用の波形図である。図１において、図３の
従来例と同一の符号は同一の機能と構成を有する。すな
わち、図１の実施例は変換トランス１０の１次側におい
て、入力電源１からの入力電圧をＰチャネルＭＯＳＦＥ
Ｔ４，５及びＮチャネルＭＯＳ ＦＥＴ２，３で構成さ
れるブリッジ型インバータにより２次側に伝送する。ス
イッチング素子の駆動については、分圧用抵抗１１〜１
４及び駆動用スイッチング素子１９から構成される回路
と、分圧用抵抗１５〜１８及び駆動用スイッチング素子
２０から構成される回路により実現できる。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a waveform diagram for explaining the operation of this embodiment. 1, the same reference numerals as those in the conventional example of FIG. 3 have the same functions and configurations. That is, in the embodiment of FIG. 1, on the primary side of the conversion transformer 10, the input voltage from the input power supply 1 is applied to the P-channel MOSFE.
It is transmitted to the secondary side by a bridge-type inverter composed of T4,5 and N-channel MOS FETs 2,3. For driving the switching element, the voltage dividing resistors 11 to 1 are used.
4 and the driving switching element 19 and the circuit including the voltage dividing resistors 15 to 18 and the driving switching element 20.
【０００６】次に本実施例の動作を図２も参照して説明
する。図２はスイッチング素子のそれぞれに加わる電圧
波形と、変換トランス１０の１次側巻線間の電圧波形を
示す。駆動用スイッチング素子１９の波形Ｑ５がオフの
状態では、分圧用抵抗１１〜１４の抵抗比によりＮチャ
ネルＭＯＳ ＦＥＴ２の波形Ｑ１がオンとなるようにゲ
ートにしきい値電圧以上の電圧が印加されるようにし、
かつ、ＰチャネルＭＯＳ ＦＥＴ４の波形Ｑ３がオフと
なるように、ゲート電圧がしきい値を超えないように設
定している。次に駆動用スイッチング素子１９の波形Ｑ
５がオンすると、ＮチャネルＭＯＳ ＦＥＴ２の波形Ｑ
１のゲート電圧はＯＶになるので、ＮチャネルＭＯＳ
ＦＥＴ２の波形Ｑ１はオンからオフに変化する。この時
駆動用スイッチング素子１９の波形Ｑ５により分圧用抵
抗１３，１４の両端がショートされるために、Ｐチャネ
ルＭＯＳ ＦＥＴ４の波形Ｑ３のゲート電圧は入力電圧
のマイナス方向に引き込まれ、ゲート電圧がしきい値を
超えて、ＰチャネルＭＯＳＦＥＴ４の波形Ｑ３は、オフ
からオンに変化する。すなわち、ＭＯＳ ＦＥＴ２のＱ
１とＭＯＳ ＦＥＴ４のＱ３の電圧波形は反転の関係に
ある。分圧用抵抗１５〜１８及びスイッチング素子２０
から構成される回路も同様に動作するので、駆動用スイ
ッチング素子１９，２０の波形Ｑ５，Ｑ６をプッシュプ
ルモードで動作させると、変換トランス１０の１次側巻
線間電圧（ａ−ｂ）は図２に示すようになる。ここで、
駆動用スイッチング素子１９，２０の波形Ｑ５，Ｑ６の
オンデューティを図２の実線で示した波形から破線で示
した波形に変化させると、トランス１０の１次側電圧も
破線で示すように変化する。以上述べたように駆動用ス
イッチング素子１９，２０の波形Ｑ５，Ｑ６にプッシュ
プルモードでパルス幅変調を掛けるだけでデューティ可
変のフルブリッジ型インバータ回路を構成できる。Next, the operation of this embodiment will be described with reference to FIG. FIG. 2 shows a voltage waveform applied to each of the switching elements and a voltage waveform between the primary windings of the conversion transformer 10. When the waveform Q5 of the driving switching element 19 is off, a voltage higher than the threshold voltage is applied to the gate so that the waveform Q1 of the N-channel MOS FET2 is turned on by the resistance ratio of the voltage dividing resistors 11 to 14. West,
Moreover, the gate voltage is set so as not to exceed the threshold value so that the waveform Q3 of the P-channel MOS FET 4 is turned off. Next, the waveform Q of the driving switching element 19
When 5 turns on, the waveform Q of N-channel MOS FET2
Since the gate voltage of 1 becomes OV, N channel MOS
The waveform Q1 of the FET2 changes from on to off. At this time, since the voltage Q5 of the driving switching element 19 short-circuits both ends of the voltage dividing resistors 13 and 14, the gate voltage of the waveform Q3 of the P-channel MOS FET 4 is drawn in the negative direction of the input voltage, and the gate voltage is reduced. Beyond the threshold, the waveform Q3 of P-channel MOSFET 4 changes from off to on. That is, the Q of the MOS FET2
1 and the voltage waveform of Q3 of the MOS FET 4 are in an inverse relationship. Voltage dividing resistors 15 to 18 and switching element 20
Since the circuit composed of is also operated in the same manner, when the waveforms Q5 and Q6 of the driving switching elements 19 and 20 are operated in the push-pull mode, the voltage (a-b) between the primary windings of the conversion transformer 10 becomes As shown in FIG. here,
When the on-duty of the waveforms Q5, Q6 of the driving switching elements 19, 20 is changed from the waveform shown by the solid line in FIG. 2 to the waveform shown by the broken line, the primary side voltage of the transformer 10 also changes as shown by the broken line. . As described above, the duty-variable full-bridge type inverter circuit can be configured only by applying pulse width modulation to the waveforms Q5 and Q6 of the driving switching elements 19 and 20 in the push-pull mode.
【０００７】[0007]
【発明の効果】以上説明したように本発明は、Ｐチャネ
ル及びＮチャネルＭＯＳ ＦＥＴから構成されるブリッ
ジ型インバータ回路に対する駆動回路として１対のゲー
ト電圧分圧用抵抗と駆動用スイッチング素子とを２組備
えることにより、デューティ制御は、１対の駆動用スイ
ッチング素子にプッシュプルモードでパルス幅変調を掛
けることにより行うことができる。したがって従来例の
ようにパルストランス駆動回路ならびにパルストランス
を用いることなく、デューティ可変のブリッジ型インバ
ータ回路が実現できるという効果を有する。As described above, according to the present invention, two sets of a pair of gate voltage dividing resistors and a pair of driving switching elements are provided as a driving circuit for a bridge type inverter circuit composed of P channel and N channel MOS FETs. With the provision, the duty control can be performed by applying pulse width modulation to the pair of driving switching elements in the push-pull mode. Therefore, there is an effect that a variable duty bridge type inverter circuit can be realized without using a pulse transformer drive circuit and a pulse transformer as in the conventional example.
【図１】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the present invention.
【図２】本実施例の動作を説明する各部の電圧波形図で
ある。FIG. 2 is a voltage waveform diagram of each part for explaining the operation of the present embodiment.
【図３】従来例のブロック図である。FIG. 3 is a block diagram of a conventional example.
１ 入力電源 ２，３ ＮチャネルＭＯＳ ＦＥＴ ４，５ ＰチャネルＭＯＳ ＦＥＴ ６，７，８，９ エネルギー帰還用ダイオード １０ 変換トランス １１〜１４，１５〜１８ 分圧用抵抗 １９，２０ 駆動用スイッチング素子 ２１，２２ ＮチャネルＭＯＳ ＦＥＴ ２３，２４ パルストランス駆動回路 ２５，２６ パルストランス 1 Input power source 2,3 N channel MOS FET 4,5 P channel MOS FET 6,7,8,9 Energy feedback diode 10 Conversion transformer 11-14, 15-18 Dividing resistor 19,20 Driving switching element 21, 22 N-channel MOS FET 23, 24 Pulse transformer drive circuit 25, 26 Pulse transformer
Claims (1)
極間に接続されるＰチャネル及びＮチャネルＭＯＳ型電
界効果トランジスタによりブリッジ型インバータ回路自
体の２個のアームを形成し、前記Ｐチャネル及びＮチャ
ネルＭＯＳ型電界効果トランジスタのゲート電圧をそれ
ぞれ生成する各アームに接続される１対の分圧用抵抗
と、前記１対の分圧抵抗の中間接続点と前記入力直流電
源の一方の極間に接続される各アームの前記Ｐチャネル
及びＮチャネルＭＯＳ型電界効果トランジスタをそれぞ
れスイッチングする駆動用スイッチング素子とを備えて
いることを特徴とするブリッジ型インバータ回路。1. An input DC power supply and P-channel and N-channel MOS field effect transistors connected between both poles of the input DC power supply form two arms of a bridge type inverter circuit itself, and the P-channel and Between a pair of voltage dividing resistors connected to each arm for generating a gate voltage of the N-channel MOS type field effect transistor, an intermediate connection point of the pair of voltage dividing resistors, and one pole of the input DC power supply. A bridge-type inverter circuit, comprising: a drive switching element for switching the P-channel and N-channel MOS field effect transistors of each connected arm.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282635A JP2962072B2 (en) | 1992-10-21 | 1992-10-21 | Bridge type inverter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282635A JP2962072B2 (en) | 1992-10-21 | 1992-10-21 | Bridge type inverter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06141558A true JPH06141558A (en) | 1994-05-20 |
| JP2962072B2 JP2962072B2 (en) | 1999-10-12 |
Family
ID=17655088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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| JP (1) | JP2962072B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007325480A (en) * | 2006-06-05 | 2007-12-13 | National Institute Of Advanced Industrial & Technology | Power integration circuit |
-
1992
- 1992-10-21 JP JP4282635A patent/JP2962072B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007325480A (en) * | 2006-06-05 | 2007-12-13 | National Institute Of Advanced Industrial & Technology | Power integration circuit |
Also Published As
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| JP2962072B2 (en) | 1999-10-12 |
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