JPH06139051A - Digital adder - Google Patents
Digital adderInfo
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- JPH06139051A JPH06139051A JP29230392A JP29230392A JPH06139051A JP H06139051 A JPH06139051 A JP H06139051A JP 29230392 A JP29230392 A JP 29230392A JP 29230392 A JP29230392 A JP 29230392A JP H06139051 A JPH06139051 A JP H06139051A
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- carry
- output
- adder
- ripple
- block
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はテレビカメラやテレビジ
ョン等のディジタル信号処理に使われるディジタル加算
器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital adder used for digital signal processing of television cameras, televisions and the like.
【０００２】[0002]
【従来の技術】高精細テレビジョンのような高帯域の信
号をディジタル処理しようとする場合、ディジタル信号
処理回路の基本要素である加算器の高速化がキーポイン
トとなっている。ディジタル加算器の高速化の最も有名
な手段として、ルックアヘッドキャリー方式が知られて
いるが、この方式では、キャリーの高速生成の為に、多
くのゲート回路を必要とし、配線も複雑になる為、リッ
プルキャリー型加算器に比較して、約２倍のゲート規模
となってしまうという欠点がある。この欠点を補う為に
リップルキャリー型加算器に修正を施して高速化すると
いう提案がある。この種の提案の例として、特公平３-6
6693号の第３図Ａに示すディジタル加算器がある。この
加算器では、リップルキャリー型加算器を複数の加算器
ブロックに分け、この加算器ブロック内に、下位ブロッ
クからのキャリーが入って来なかった場合のリップルキ
ャリー生成回路と、下位ブロックからのキャリーが入っ
て来た場合のリップルキャリー生成回路の２つのキャリ
ー発生回路を持たせ、下位ブロックからのキャリー入力
に応じて選択することで、キャリー伝搬時間を短縮する
ものである。この提案例においても加算器ブロックの中
に２つのキャリー生成回路が必要であり、回路規模が大
きくなる欠点があった。2. Description of the Related Art When digitally processing a high band signal such as a high definition television, the key point is to speed up an adder which is a basic element of a digital signal processing circuit. The look-ahead carry method is known as the most famous means for increasing the speed of a digital adder, but this method requires many gate circuits for high-speed carry generation and makes the wiring complicated. However, compared to the ripple carry type adder, there is a drawback that the gate scale becomes about twice as large. To compensate for this drawback, there is a proposal to modify the ripple carry adder to speed it up. As an example of this type of proposal, Japanese Patent Publication No. 3-6
There is a digital adder shown in FIG. In this adder, the ripple carry type adder is divided into multiple adder blocks, and the ripple carry generation circuit and the carry from the lower block when the carry from the lower block does not enter in this adder block. The carry propagation time is shortened by providing two carry generation circuits of the ripple carry generation circuit in the case of input of, and selecting according to the carry input from the lower block. Also in this proposed example, two carry generation circuits are required in the adder block, which has a drawback that the circuit scale becomes large.
【０００３】[0003]
【発明が解決しようとする課題】この様に従来のディジ
タル加算器では、加算スピードを上げるためには、回路
規模が大きくなる欠点があった。本発明は、少ないゲー
トを追加するだけで、従来のリップルキャリー型加算器
よりも加算スピードを有するディジタル加算器を提供す
ることを目的とする。As described above, the conventional digital adder has a drawback that the circuit scale becomes large in order to increase the addition speed. It is an object of the present invention to provide a digital adder which has an addition speed higher than that of a conventional ripple carry type adder by adding only a small number of gates.
【０００４】[0004]
【課題を解決するための手段】本発明では、１ビット全
加算器のキャリー入出力を縦続に接続して構成するリッ
プルキャリー型加算器を複数のリップルキャリー型加算
器ブロックから構成すると共に、前記リップルキャリー
型加算器ブロックは下位リップルキャリー型加算器ブロ
ックからのキャリーを上位リップルキャリー型加算器ブ
ロックに渡すかを決めるフラグを出力し、このフラグ出
力と下位リップルキャリー型加算器ブロックからのキャ
リー出力との論理積をとり、更にこの論理積と当該リッ
プルキャリー型加算器ブロックのキャリー出力との論理
和を上位リップルキャリー型加算器ブロックへのキャリ
ー入力とする論理素子を設け、前記リップルキャリー型
加算器ブロックのキャリー入力に下位リップルキャリー
型加算器ブロックからのキャリー入力をクロックサイク
ルの前半で遮断し後半では通過させるゲート手段を付加
する。According to the present invention, a ripple carry type adder constituted by connecting carry inputs and outputs of 1-bit full adders in cascade is composed of a plurality of ripple carry type adder blocks. The ripple carry type adder block outputs a flag that determines whether the carry from the lower ripple carry type adder block is passed to the upper ripple carry type adder block, and this flag output and the carry output from the lower ripple carry type adder block. AND the logical product of this logical product and the carry output of the ripple carry type adder block as a carry input to the upper ripple carry type adder block, and the ripple carry type addition is performed. Lower ripple carry adder block on the carry input of the adder block Adding gate means for passing in the second half blocked carry input et earlier in clock cycles.
【０００５】[0005]
【作用】クロックサイクルの前半において、ゲート手段
により、各リップルキャリー型加算器ブロックに下位リ
ップルキャリー型加算器ブロックからのキャリーが入ら
ない為、各リップルキャリー型加算器ブロックのみで発
生されたキャリーが出力される。そして、フラッグ出力
と下位リップルキャリー型加算器ブロックのキャリー出
力を論理積し、この論理積と上記各リップルキャリー型
加算器ブロックのみで発生されたキャリーとの論理和を
とることにより、各リップルキャリー型加算器ブロック
間のキャリーが高速に確定される。In the first half of the clock cycle, since the carry from the lower ripple carry type adder block does not enter into each ripple carry type adder block by the gate means, the carry generated in each ripple carry type adder block is eliminated. Is output. Then, the flag output and the carry output of the lower ripple carry type adder block are logically ANDed, and the logical product of this logical product and the carry generated only in each of the above ripple carry type adder blocks is used to obtain each ripple carry. The carry between the type adder blocks is established at high speed.
【０００６】クロックサイクルの後半においては、各リ
ップルキャリー型加算器ブロックに下位リップルキャリ
ー型加算器ブロックからのキャリーが入力され、各リッ
プルキャリー型加算器ブロック内のキャリーが確定され
る。In the latter half of the clock cycle, the carry from the lower ripple carry type adder block is input to each ripple carry type adder block, and the carry in each ripple carry type adder block is determined.
【０００７】クロックサイクルの前半と後半で、各リッ
プルキャリー型加算器ブロックのキャリー生成ロジック
の役割りを変えることにより、ゲート規模の縮少が可能
となる。The gate scale can be reduced by changing the role of the carry generation logic of each ripple carry type adder block in the first half and the second half of the clock cycle.
【０００８】[0008]
【実施例】図１は、本発明の原理である１ビット全加算
器のロジック図である。1 is a logic diagram of a 1-bit full adder which is the principle of the present invention.
【０００９】Ａ並びにＢの加算入力は、それぞれイクス
クルーシブ（exclusive ）ＯＲ101，ＡＮＤ102 に印加
される。下位ビットからのキャリー入力ＣＩは、イクス
クルーシブＯＲ103 、及び、ＡＮＤ・ＯＲゲート104 の
ＡＮＤに印加される。ＡＮＤ・ＯＲゲート104 のＡＮＤ
の他端には、イクスクルーシブＯＲ101 の出力が入力さ
れる。ＡＮＤ・ＯＲゲート104 のＡＮＤの出力は、同ゲ
ート104 のＯＲに入力され、このＯＲの他端にはＡＮＤ
102 の出力が入力されることによって、上位ビットへの
キャリー出力ＣＯが、ＡＮＤ・ＯＲゲート104 のＯＲか
ら取り出される。加算出力Ｓは、イクスクルーシブＯＲ
101 の出力と、キャリー入力ＣＩが印加されるイクスク
ルーシブＯＲ103 より取り出される。Ｐは、下位ビット
からのキャリーが入って来たら、上位ビットへのキャリ
ー出力するか否かを決定するフラグ出力であり、イクス
クルーシブＯＲ101 より取り出される。The addition inputs of A and B are applied to exclusive OR101 and AND102, respectively. The carry input CI from the lower bit is applied to the AND of the exclusive OR 103 and the AND / OR gate 104. AND / OR gate 104 AND
The output of the exclusive OR 101 is input to the other end of the. The output of the AND of the AND / OR gate 104 is input to the OR of the gate 104, and the other end of this OR is ANDed.
By inputting the output of 102, the carry output CO to the upper bit is taken out from the OR of the AND / OR gate 104. The addition output S is an exclusive OR
The output of 101 and the exclusive OR 103 to which the carry input CI is applied are taken out. P is a flag output for determining whether or not to carry out output to the upper bit when the carry from the lower bit comes in, and is taken out from the exclusive OR 101.
【００１０】図２は、本発明のリップルキャリー型加算
器ブロックを構成するブロック図であり、１ビット全加
算器のキャリー出力を３つ縦続接続したもので、各201,
202及び203 は１ビット全加算器であり、図１と同じロ
ジックからなる。Ａ0 ，Ａ1及びＡ2 は、それぞれ加算
入力である。Ｂ0 ，Ｂ1 及びＢ2 は、それぞれ他の加算
入力である。ＣＩは下位ビットからのキャリー入力であ
り、ＣＯは上位ビットへのキャリー出力である。Ｓ0 ，
Ｓ1 及びＳ2 は、それぞれ加算出力である。そして、３
つの１ビット全加算器201, 202及び203 のフラグ出力の
論理積を、ＡＮＤゲート210 でとることにより、このリ
ップルキャリー型加算器ブロックのフラグ出力Ｐとな
る。FIG. 2 is a block diagram of a ripple carry type adder block according to the present invention. In FIG. 2, three carry outputs of a 1-bit full adder are cascaded.
202 and 203 are 1-bit full adders, which have the same logic as in FIG. A0, A1 and A2 are addition inputs. B0, B1 and B2 are the other summing inputs, respectively. CI is the carry input from the lower bits and CO is the carry output to the upper bits. S0,
S1 and S2 are addition outputs, respectively. And 3
By ANDing the flag outputs of the one 1-bit full adders 201, 202 and 203 with the AND gate 210, the flag output P of this ripple carry type adder block is obtained.
【００１１】図３は、本発明の一実施例に係るディジタ
ル加算器の全体構成図である。この例は、図２と同じ構
成のリップルキャリー型加算器ブロックを５個使用した
ものである（301, 302,303, 304 及び305 ）。Ａ0 乃至
Ａ14は、それぞれ加算入力である。Ｂ0 乃至Ｂ14は、他
の加算入力である。ＣＩは下位リップルキャリー型加算
器ブロックからのキャリー入力であり、ＣＯは上位リッ
プルキャリー型加算器ブロックへのキャリー出力であ
る。Ｓ0 乃至Ｓ14は、それぞれ加算出力である。Ｐは、
各リップルキャリー型加算器ブロック301, 302, 303, 3
04及び305 のフラグ出力である。リップルキャリー型加
算器ブロック301 のキャリー出力ＣＯは、上位のリップ
ルキャリー型加算器ブロック302 のキャリー入力段に設
けられたＡＮＤゲート320 の一端に加えられる。また、
リップルキャリー型加算器ブロック302 のフラグ出力Ｐ
とリップルキャリー型加算器ブロック301 からのキャリ
ー出力ＣＯとを、ＡＮＤ・ＯＲゲート310 のＡＮＤで論
理積を取る。更に、この論理積とリップルキャリー型加
算器ブロック302 のキャリー出力ＣＯとの論理和を、Ａ
ＮＤ・ＯＲゲート310 のＯＲで行なう。このＡＮＤ・Ｏ
Ｒゲート310 の出力をリップルキャリー型加算器ブロッ
ク302 の新キャリー出力とする。FIG. 3 is an overall configuration diagram of a digital adder according to an embodiment of the present invention. This example uses five ripple carry type adder blocks having the same configuration as in FIG. 2 (301, 302, 303, 304 and 305). A0 to A14 are addition inputs. B0 to B14 are other addition inputs. CI is the carry input from the lower ripple carry type adder block, and CO is the carry output to the upper ripple carry type adder block. S0 to S14 are addition outputs. P is
Each ripple carry type adder block 301, 302, 303, 3
This is the flag output of 04 and 305. The carry output CO of the ripple carry type adder block 301 is added to one end of an AND gate 320 provided in the carry input stage of the upper ripple carry type adder block 302. Also,
Ripple carry type adder block 302 flag output P
AND the carry output CO from the ripple carry type adder block 301 are ANDed by AND of the AND / OR gate 310. Further, the logical sum of this logical product and the carry output CO of the ripple carry type adder block 302 is A
The OR of the ND / OR gate 310 is used. This AND O
The output of the R gate 310 is used as the new carry output of the ripple carry type adder block 302.
【００１２】また、ＡＮＤ・ＯＲゲート310 のキャリー
出力は、上位リップルキャリー型加算器ブロック303 の
キャリー入力段に設けられたＡＮＤゲート321 の入力端
に入力されると共に、ＡＮＤ・ＯＲゲート311 のＡＮＤ
に入力される。ＡＮＤゲート320 及び321 の他端には、
クロックサイクルの前半で０，後半で１になるクロック
信号ＣＫＢが印加される。ＡＮＤゲート322 及び323 に
は、ＡＮＤゲート320及び321 と同様に、下位リップル
キャリー型加算器ブロックのキャリー出力と、クロック
信号ＣＫＢが印加される。ＡＮＤ・ＯＲゲート311 は、
リップルキャリー型加算器ブロック303 の新キャリー出
力を、ＡＮＤ・ＯＲゲート312 は、リップルキャリー型
加算器ブロック304 の新キャリー出力を作る。The carry output of the AND / OR gate 310 is input to the input end of an AND gate 321 provided in the carry input stage of the upper ripple carry type adder block 303, and the AND output of the AND / OR gate 311.
Entered in. At the other end of the AND gates 320 and 321,
A clock signal CKB that becomes 0 in the first half of the clock cycle and becomes 1 in the second half is applied. Similarly to the AND gates 320 and 321, the AND gates 322 and 323 receive the carry output of the lower ripple carry type adder block and the clock signal CKB. AND / OR gate 311
The AND carry gate 312 produces the new carry output of the ripple carry type adder block 303 and the new carry output of the ripple carry type adder block 304.
【００１３】クロック信号ＣＫＢの前半では、ＡＮＤゲ
ート320 により、下位リップルキャリー型加算器ブロッ
ク301 のキャリー出力をマスキングするので、リップル
キャリー型加算器ブロック302 のみの構成でキャリー出
力ＣＯが確定される。従って、リップルキャリー型加算
器ブロック302 のキャリー出力確定までの所要時間は、
次式（１）In the first half of the clock signal CKB, since the carry output of the lower ripple carry type adder block 301 is masked by the AND gate 320, the carry output CO is determined by only the ripple carry type adder block 302. Therefore, the time required to determine the carry output of the ripple carry type adder block 302 is
Formula (1)
【００１４】[0014]
【数１】（ＡＮＤゲート320 の遅延時間）＋（１ビット
全加算器201 のキャリー遅延時間）×３（ビット） となる。また、リップルキャリー型加算器ブロック302
のキャリーフラグ出力Ｐの確定までの所要時間は、次式
（２）## EQU1 ## (Delay time of AND gate 320) + (Carry delay time of 1-bit full adder 201) × 3 (bits). Also, the ripple carry type adder block 302
The time required to determine the carry flag output P of
【００１５】[0015]
【数２】（イクスクルーシブＯＲ101 の遅延時間）＋
（３入力ＡＮＤ210 の遅延時間） であるが、一般にこれは各リップルキャリー型加算器ブ
ロックのキャリー出力確定までの所要時間より短いので
無視できる。[Equation 2] (delay time of exclusive OR101) +
(Delay time of 3-input AND 210) However, this is generally shorter than the time required to determine the carry output of each ripple carry type adder block and can be ignored.
【００１６】ＡＮＤ・ＯＲゲート310, 311及び312 によ
るキャリー伝搬遅延は、各リップルキャリー型加算器ブ
ロック間についてそれぞれ１ゲート分だけ遅れて伝搬さ
れるだけである。従って、全リップルキャリー型加算器
ブロック301, 302, 303, 304及び305 のキャリー出力確
定までの所要時間は、次式（３）The carry propagation delay due to AND / OR gates 310, 311 and 312 is delayed by one gate each between ripple carry type adder blocks. Therefore, the time required to determine the carry output of all ripple carry type adder blocks 301, 302, 303, 304 and 305 is expressed by the following equation (3).
【００１７】[0017]
【数３】（ＡＮＤゲート320 の遅延時間）＋（１ビット
全加算器201 のキャリー遅延時間）×（全リップルキャ
リー型加算器ブロックのビット総数）＋（ＡＮＤ・ＯＲ
ゲート310 の遅延時間）×（リップルキャリー型加算器
ブロックの数−２） となる。図３は15ビットのディジタル加算器であるから
ＡＮＤ・ＯＲ312 のキャリー出力確定までの所要時間
は、次式（４）[Formula 3] (Delay time of AND gate 320) + (Carry delay time of 1-bit full adder 201) x (Total number of bits of all ripple carry type adder block) + (AND / OR
The delay time of the gate 310) × (number of ripple carry type adder blocks-2). Since FIG. 3 is a 15-bit digital adder, the time required to determine the carry output of AND / OR312 is calculated by the following equation (4).
【００１８】[0018]
【数４】（ＡＮＤゲート320 の遅延時間）＋（ＡＮＤ・
ＯＲ104 の遅延時間）×３＋（ＡＮＤ・ＯＲ310 の遅延
時間）×３ である。[Formula 4] (Delay time of AND gate 320) + (AND
The delay time of OR104) × 3 + (the delay time of AND / OR310) × 3.
【００１９】次に、クロック信号ＣＫＢが後半の１レベ
ルになると、ＡＮＤゲート320 は、下位リップルキャリ
ー型加算器ブロック301 のキャリー出力ＣＯを、当該リ
ップルキャリー型加算器ブロック302 に入力される。こ
のキャリー入力は、リップルキャリー型加算器ブロック
302 内をリップルキャリー伝搬し、図１に示す様なイク
スクルーシブＯＲ103 を通って、加算出力を確定する。
この工程に必要な時間は、次式（５）Next, when the clock signal CKB becomes 1 level in the latter half, the AND gate 320 inputs the carry output CO of the lower ripple carry type adder block 301 to the ripple carry type adder block 302. This carry input is a ripple carry adder block
The ripple carry is propagated in 302, and the addition output is determined through the exclusive OR 103 as shown in FIG.
The time required for this step is calculated by the following equation (5).
【００２０】[0020]
【数５】（クロックサイクルの前半時間又はリップルキ
ャリー型加算器ブロック間キャリー確定までの遅延時間
の内で大きい方）＋（ＡＮＤゲート320 の遅延時間） となる。ＡＮＤゲート320, 321, 322, 323、ＡＮＤ・Ｏ
Ｒ310, 311, 312 、イクスクルーシブＯＲ101, 103の遅
延時間が等しいとすれば、11ゲート分の遅延時間で加算
出力が得られる。単純なリップルキャリー型のディジタ
ル加算器の場合の遅延時間は、次式（６）## EQU5 ## (the larger one of the first half time of the clock cycle or the delay time until the carry determination between ripple carry type adder blocks is determined) + (the delay time of the AND gate 320). AND gate 320, 321, 322, 323, AND / O
If the delay times of R310, 311, 312 and the exclusive ORs 101, 103 are equal, an addition output can be obtained with a delay time of 11 gates. The delay time in the case of a simple ripple carry type digital adder is given by the following equation (6).
【００２１】[0021]
【数６】（ＡＮＤ102 の遅延時間）＋（ＡＮＤ・ＯＲゲ
ート104 の遅延時間）×（全リップルキャリー型加算器
ブロックのビット総数−１）＋（イクスクルーシブＯＲ
103 の遅延時間） であり、16ゲート分の遅延時間となる。[Equation 6] (Delay time of AND102) + (Delay time of AND / OR gate 104) × (Total number of bits of all ripple carry type adder block-1) + (Exclusive OR
The delay time is 103, which is the delay time for 16 gates.
【００２２】従って、図３のディジタル加算器は、単純
なリップルキャリー型のディジタル加算器に比べ、約31
％の高速化を約15％のゲート増加で達成することができ
る。また、図３のＡＮＤゲート320 は、図１のＣＯを出
力するＡＮＤ・ＯＲゲートのＡＮＤを、図４に示すよう
に３入力のＡＮＤを有するＡＮＤ・ＯＲゲート404に置
き換えることにより、遅延時間計算から削除することが
できる。この場合には、９ゲート分の遅延時間だけです
み、単純なリップルキャリー型加算器の約２倍のスピー
ドで加算することができる。Therefore, the digital adder shown in FIG. 3 is about 31 times larger than the simple ripple carry type digital adder.
% Speedups can be achieved with about 15% more gates. The AND gate 320 in FIG. 3 calculates delay time by replacing the AND / OR gate AND that outputs CO in FIG. 1 with an AND / OR gate 404 having a 3-input AND as shown in FIG. Can be deleted from. In this case, only the delay time of 9 gates is required, and the addition can be performed at a speed about twice that of the simple ripple carry type adder.
【００２３】また、図３の代わりに、図５に示す如く、
１ビット毎にキャリーの極性を反転させて構成してもよ
い。Ｃ−ＭＯＳ，ＴＴＬ等の論理回路は基本ゲートが反
転出力である為、図５の如く構成することにより、更な
る高速化が図れる。As shown in FIG. 5, instead of FIG.
The polarity of the carry may be inverted for each bit. Since the basic gate of a logic circuit such as a C-MOS or TTL has an inverting output, further speeding up can be achieved by configuring it as shown in FIG.
【００２４】[0024]
【発明の効果】本発明によれば、クロックサイクルの前
半で各リップルキャリー型加算器ブロック間のキャリー
を確定させ、クロックサイクルの後半で各リップルキャ
リー型加算器ブロック内のキャリーと和出力を確定させ
ているので、わずかな追加ゲートだけでリップルキャリ
ー型加算器の速度を向上できる。According to the present invention, the carry between each ripple carry type adder block is determined in the first half of the clock cycle, and the carry and the sum output in each ripple carry type adder block are determined in the latter half of the clock cycle. Therefore, the speed of the ripple carry type adder can be improved with only a few additional gates.
【図１】本発明の原理である１ビット全加算器のロジッ
ク図である。FIG. 1 is a logic diagram of a 1-bit full adder that is the principle of the present invention.
【図２】本発明のリップルキャリー型加算器ブロックを
構成するブロック図である。FIG. 2 is a block diagram of a ripple carry type adder block of the present invention.
【図３】本発明の一実施例に係るリップルキャリー型加
算器の全体構成図である。FIG. 3 is an overall configuration diagram of a ripple carry type adder according to an embodiment of the present invention.
【図４】本発明に係るキャリーマスキング機能付の１ビ
ット全加算器のロジック図である。FIG. 4 is a logic diagram of a 1-bit full adder with a carry masking function according to the present invention.
【図５】本発明の他の実施例に係るリップルキャリー型
加算器の全体構成図である。FIG. 5 is an overall configuration diagram of a ripple carry type adder according to another embodiment of the present invention.
301, 302, 303, 304, 305 …リップルキャリー型加算器
ブロック、 310, 311, 312 …ＡＮＤ・ＯＲゲート、 320, 321, 322, 323…ＡＮＤゲート、 ＣＩ…キャリー入力、 ＣＯ…キャリー出力、 Ｐ…フラグ出力、 ＣＫＢ…クロック信号。301, 302, 303, 304, 305 ... Ripple carry type adder block, 310, 311, 312 ... AND / OR gate, 320, 321, 322, 323 ... AND gate, CI ... Carry input, CO ... Carry output, P ... flag output, CKB ... clock signal.
Claims (1)
続に接続して構成されるディジタル加算器において、リ
ップルキャリー型加算器を複数のリップルキャリー型加
算器ブロックから構成し、前記リップルキャリー型加算
器ブロックは下位リップルキャリー型加算器ブロックか
らのキャリーを上位リップルキャリー型加算器ブロック
に渡すかを決めるフラグを出力し、このフラグ出力と下
位リップルキャリー型加算器ブロックからのキャリー出
力との論理積をとり、更にこの論理積と当該リップルキ
ャリー型加算器ブロックのキャリー出力との論理和を上
位リップルキャリー型加算器ブロックへのキャリー出力
とする論理素子を設け、前記リップルキャリー型加算器
ブロックのキャリー入力に下位リップルキャリー型加算
器ブロックからのキャリー出力をクロックサイクルの前
半では遮断し後半では通過させるゲート手段を付加した
ことを特徴としたディジタル加算器。1. A digital adder configured by connecting carry inputs and outputs of 1-bit full adders in cascade, wherein the ripple carry type adder is composed of a plurality of ripple carry type adder blocks. The adder block outputs a flag that determines whether the carry from the lower ripple carry type adder block is passed to the upper ripple carry type adder block, and the logic of the flag output and the carry output from the lower ripple carry type adder block. The logical product of this AND and the carry output of the ripple carry type adder block is provided as a carry output to the upper ripple carry type adder block. The key from the lower ripple carry adder block is added to the carry input. A digital adder characterized by adding gate means for interrupting the carrier output in the first half of the clock cycle and passing it in the second half.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29230392A JPH06139051A (en) | 1992-10-30 | 1992-10-30 | Digital adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29230392A JPH06139051A (en) | 1992-10-30 | 1992-10-30 | Digital adder |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06139051A true JPH06139051A (en) | 1994-05-20 |
Family
ID=17780019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29230392A Pending JPH06139051A (en) | 1992-10-30 | 1992-10-30 | Digital adder |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06139051A (en) |
-
1992
- 1992-10-30 JP JP29230392A patent/JPH06139051A/en active Pending
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