JPH06138181A

JPH06138181A - Test system

Info

Publication number: JPH06138181A
Application number: JP4198260A
Authority: JP
Inventors: Richard Pye; リチャード・パイ
Original assignee: JIENRATSUDO Ltd; Genrad Ltd
Current assignee: JIENRATSUDO Ltd; Teradyne Diagnostic Solutions Ltd
Priority date: 1991-07-24
Filing date: 1992-07-24
Publication date: 1994-05-20
Also published as: GB9115992D0; GB2258051A; GB2258051B

Abstract

PURPOSE: To provide a timing calibration data, by using a simple probe for wiping a plurality of pins which transfer a plurality of timing signals. CONSTITUTION: A plurality of timing signals occurring at a tester 1 are applied to a pin 6 of a plurality of edge connectors of a circuit board 7 in test, and a plurality of propagation delays occur without failure at a plurality of signal paths established between a timing signal generating device in the tester 1 and the plurality of pins 6 of the board 7. For all signals reach the plurality of pins 6 of the bead 7 with an appropriate relative phase, a plurality of delays controlled by plurality of signal paths are required to be inserted. Relating to plurality of signals detected by a plurality of pins 6 in a receiver 2 or by a prove 8 of manual wiping, appropriate a plurality of delays can be inserted into a plurality of signal paths, automatically with a closed control loop or with a separate independent calibration routine.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、テストシステムに関
し、特に、テストシステムの各ピンに接続される複数の
信号パスにおいて生じる伝搬遅延（又は伝送遅延）を考
慮に入れて較正することが可能であるテストシステムに
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test system, and more particularly, it can be calibrated in consideration of a propagation delay (or a transmission delay) occurring in a plurality of signal paths connected to each pin of the test system. Regarding a test system.

【０００２】[0002]

【従来の技術及び発明が解決しようとする課題】従来、
テストシステムは、基板、又は個々の電子素子のような
回路をテストすることを可能にするために広く用いられ
ている。公知のテストシステムは、一般に、複数の直流
電圧レベルや複数のタイミング信号を含む、多数のテス
ト信号を発生するための信号発生回路を備えた高性能の
テスト電子回路を備える。ここで、幾百の異なったテス
ト信号を発生するための能力を備える必要があるかもし
れない。これによって、当該テスト電子回路は高価であ
って、種々の異なった素子をテストするために用いるこ
とができるように採用されるにちがいない。従って、従
来の装置の実際では、テストすべき基板又は他の素子を
上記テスト電子回路に接続するためのテスト“固定器具
基板（fixture）”として知られたインターフェースが
提供されている。2. Description of the Related Art Conventionally, the problems to be solved by the invention
Test systems are widely used to allow testing circuits such as substrates or individual electronic devices. Known test systems generally include high performance test electronics with signal generation circuitry for generating multiple test signals, including multiple DC voltage levels and multiple timing signals. Here, it may be necessary to provide the ability to generate hundreds of different test signals. Due to this, the test electronics must be expensive and employed so that they can be used to test a variety of different devices. Accordingly, the practice of conventional devices provides an interface known as a test "fixture fixture" for connecting a substrate or other element to be tested to the test electronics.

【０００３】典型的には、上記テスト電子回路は、“レ
シーバ（receiver）”として知られる１つの構造におい
て収容された、出力ピンのアレイととともに設けられた
キャビネット内に収容される。新しい設計の基板がテス
トされるとき、テスト中の基板とレシーバとの間のイン
ターフェースとして動作する１個の固定器具基板が生成
される。上記固定器具基板は上記レシーバに効率的にプ
ラグ・インされ、テスト中の基板が上記固定器具基板に
プラグ・インされる。複数の信号パスは、上記レシーバ
に接触して接続する固定器具基板の複数のピンと、上記
基板に接触して接続する固定器具基板の複数のピンとの
間がぞれぞれワイヤーによって接続することによって形
成される。Typically, the test electronics are housed in a cabinet provided with an array of output pins housed in one structure known as a "receiver". When a board of a new design is tested, a single fixture board is created that acts as an interface between the board under test and the receiver. The fixture board is effectively plugged into the receiver and the board under test is plugged into the fixture board. The plurality of signal paths are connected by wires respectively between the plurality of pins of the fixture board that contacts and connects to the receiver and the plurality of pins of the fixture board that contacts and connects to the board. It is formed.

【０００４】多くのテスト動作において、所定の位相関
係を有するように上記基板に到達する複数のタイミング
信号を発生する必要がある。当該適当な位相関係を、信
号発生器内の複数の信号源で確立することができるが、
これらの複数の信号は異なった複数の信号パスを介して
上記レシーバに伝搬するとともに、異なった複数の信号
パスを介して上記固定器具基板を通過して伝搬する。当
該異なった複数の信号パスは、１つのパスからもう１つ
のパスに対して変化するかもしれない複数の伝搬遅延を
生成する。In many test operations, it is necessary to generate a plurality of timing signals that reach the substrate such that they have a predetermined phase relationship. The appropriate phase relationship can be established with multiple sources within the signal generator,
These signals propagate through the different signal paths to the receiver and through the different signal paths through the fixture substrate. The different signal paths generate propagation delays that may vary from one path to another.

【０００５】不均一の伝搬遅延の問題が公知であり、従
来は、較正回路を備え、アドレス割り当てすることによ
って信号伝送が行われる。そのような回路は、複数の信
号パスにおけるすべての伝搬遅延が実質的に等しくなる
ように選択的に遅延を加算するために、複数の信号パス
において複数の遅延デバイスを備える。上記固定器具基
板内の複数の伝搬遅延が上記固定器具基板内の複数の信
号パスの注意深い設計によって近似的に等しくされるよ
うな仮定のもとで、上記レシーバに対して、もしくはテ
スト中の素子を直接に接触して接続する複数のピンに対
して、複数の伝搬遅延測定回路を接続するための、種々
の提案が行われている。The problem of non-uniform propagation delay is known, and signal transmission is conventionally carried out by providing a calibration circuit and assigning addresses. Such circuits include multiple delay devices in the signal paths to selectively add delays such that all propagation delays in the signal paths are substantially equal. The device under test or under the assumption that the propagation delays in the fixture board are approximately equalized by careful design of the signal paths in the fixture board. Various proposals have been made for connecting a plurality of propagation delay measurement circuits to a plurality of pins that directly contact and connect with each other.

【０００６】１つの公知のシステムが、１９８７年イン
ターナショナル・テスト・カンファレンス，ＣＨ２３
４７−２／８７／００００／０７７２の論文発表番号３
２．２として出版された、マーク・ダール（Mark Dah
l）による“閉じられたループ誤差補正：テストシステ
ムの較正に対する唯一のアプローチ（Closed loop erro
r correction:a unique approach to test system cali
bration）”と題された論文において記述されている。
この論文は、当該テストシステムから独立した装置であ
って、それ故多数のテストシステムによって分担するこ
とができるような移動較正装置内に置かれることが可能
である較正サポート回路について記述している。１個の
テスト固定器具基板の複数のコンタクト端子は、上記固
定器具基板に接触させて横切るように、Ｘ−Ｙ位置決め
デバイスによって駆動される信号プローブによってプロ
ーブされ、すなわち接触させて探査される。当該位置決
めデバイスのポジショナーは、例えば６０秒未満の時間
で、２５６個のピンチャンネルに対してプローブされる
ことを可能にするような速度で移動する。当該プローブ
によってピックアップされる複数の信号源は、上記固定
器具基板に対して相対的に、上記ポジショナーの位置を
参照することによって識別される。この装置配置は、複
数の信号が上記固定器具基板の複数のピンから複数のケ
ーブルや複数のスイッチからなる複雑なネットワークを
介して伝送されて戻る内部較正回路を備えるための、各
テスタに対する従来の必要条件を回避するが、このこと
は、上記ポジショナーを駆動するために高精度の１組の
装置を設けるとともに、上記位置決め装置をぴったりと
適合するための標準の固定器具構造を用いるという費用
がかかる。One known system is the 1987 International Test Conference, CH 23.
47-2 / 87/0000/0772 Paper Presentation Number 3
Mark Dah, published as 2.2
l) “Closed loop error correction: The only approach to calibration of test systems (closed loop erro
r correction: a unique approach to test system cali
bration) ”.
This article describes a calibration support circuit that can be placed in a mobile calibration device that is a device independent of the test system and therefore can be shared by multiple test systems. The contact terminals of a test fixture board are probed, i.e., contacted, probed by a signal probe driven by an XY positioning device to contact and traverse the fixture board. The positioner of the positioning device moves at a speed that allows it to be probed against 256 pin channels, for example in less than 60 seconds. A plurality of signal sources picked up by the probe are identified by reference to the positioner position relative to the fixture substrate. This arrangement of devices is conventional for each tester to provide internal calibration circuitry where signals are transmitted back from pins on the fixture board through a complex network of cables and switches. While avoiding the requirement, this comes at the expense of providing a high precision set of devices to drive the positioner and using standard fixture construction to fit the positioning device snugly. .

【０００７】また、例えば１個の固定器具基板の複数の
ピンを横切るように、手動で“ワイプされ”、すなわち
接触させてこすられるプローブの形式で１個の簡単な電
気的な連続性の検出器を設けることが知られている。当
該プローブによってピックアップされた複数の信号は、
上記固定器具基板の複数のピン上において直流レベルが
存在するか又は存在しないかを検出することを可能にす
る。このシステムは、情報を、例えば上記複数のピンに
接続された複数の信号パスにおける複数の伝搬遅延を測
定するために用いることが可能であるワイプされた複数
のピンから得ることを可能にしている。Also, one simple electrical continuity detection in the form of a probe that is manually "wipe", ie rubbed in contact, for example across a plurality of pins of a fixture board. It is known to provide vessels. The signals picked up by the probe are
It makes it possible to detect the presence or absence of a DC level on the pins of the fixture board. This system allows information to be obtained from wiped pins that can be used to measure, for example, propagation delays in signal paths connected to the pins. .

【０００８】本発明の目的は以上の問題点を解決し、複
数のタイミング信号を伝送する複数のピンをワイプする
ための簡単なプローブを用いて、タイミング較正データ
を得るために用いることが可能であるテストシステムを
提供することにある。The object of the present invention is to solve the above problems and can be used to obtain timing calibration data with a simple probe for wiping pins carrying multiple timing signals. To provide a test system.

【０００９】[0009]

【課題を解決するための手段】本発明に係るテストシス
テムは、複数のピンのアレイにおける各ピンに接続され
た複数の信号パスにおける複数の伝搬遅延を決定するた
めのテストシステムであって、複数のタイミング信号を
上記複数の信号パスのそれぞれにパラレルで印加する第
１の印加手段と、異なったピン識別信号は上記各信号パ
スに印加されるように、複数のピン識別信号を上記複数
の信号パスのそれぞれに印加する第２の印加手段と、上
記複数のピンを接触させて横切るようにワイプすること
ができ、接触状態となる各ピン上の信号を検出するプロ
ーブと、上記プローブによって検出された上記ピン識別
信号から、上記プローブが接触する１個のピンを識別す
る識別手段と、上記プローブによって検出された複数の
タイミング信号から、上記プローブが接触する１個の識
別されたピンに接続された上記信号パスにおける伝搬遅
延を計算する計算手段とを備える。SUMMARY OF THE INVENTION A test system according to the present invention is a test system for determining a plurality of propagation delays in a plurality of signal paths connected to each pin in an array of a plurality of pins. Of the plurality of pin identification signals so that different pin identification signals are applied to the signal paths, respectively. Second applying means for applying to each of the paths, a probe capable of contacting and wiping the plurality of pins, and detecting a signal on each pin in contact, and a probe detected by the probe. An identification means for identifying one pin contacted by the probe from the pin identification signal, and a plurality of timing signals detected by the probe. , And a calculating means for calculating a propagation delay in the connected the signal path to one of the identified pin the probe is in contact.

【００１０】また、好ましくは、上記複数のタイミング
信号と上記複数のピン識別信号が交互に上記複数の信号
パスのそれぞれに印加される。上記各ピン識別信号は上
記各ピンに割り当てられたデジタルコードを含む矩形波
が備えられ、上記各ストローブ信号が上記デジタルコー
ドの１ビットを示す上記矩形波の各部分と時間的に一致
するように、上記複数の信号パスに印加される上記複数
のピン識別信号と同期したストローブパルス信号を発生
する手段が備えられる。遅延が検出される上記複数のピ
ンに接続された上記複数の信号パスにおける上記複数の
矩形波の伝搬における遅延にもかかわらず、上記複数の
ストローブ信号が上記矩形波の各部分と時間的に連続し
て一致することを確立することができるように上記矩形
波の各部分の持続は十分長いように選択され、上記複数
のストローブ信号と同期して上記複数の識別信号をサン
プリングして上記複数のデジタルコードを得る手段が備
えられる。Further, preferably, the plurality of timing signals and the plurality of pin identification signals are alternately applied to each of the plurality of signal paths. Each pin identification signal is provided with a rectangular wave including a digital code assigned to each pin, and each strobe signal is time-matched with each part of the rectangular wave representing one bit of the digital code. Means are provided for generating a strobe pulse signal synchronized with the pin identification signals applied to the signal paths. Despite the delay in the propagation of the rectangular waves in the signal paths connected to the pins where the delay is detected, the strobe signals are temporally continuous with each part of the rectangular wave. The duration of each portion of the square wave is selected to be long enough to establish a match and the plurality of identification signals are sampled in synchronization with the plurality of strobe signals. Means are provided for obtaining a digital code.

【００１１】さらに、好ましくは、上記複数のタイミン
グ信号は上記各信号パスに同相で印加される固定された
周波数の矩形波を含み、上記計算手段は、上記プローブ
によって検出された上記複数のタイミング信号の位相を
比較する手段を備える。上記計算手段は、上記固定され
た周波数とは異なった周波数を有する共通クロック信号
を用いて、上記プローブによって検出された上記各タイ
ミング信号をサンプリングしてサンプリングされたデー
タを発生する手段を備えてもよい。上記計算手段はさら
に、上記サンプリングされたデータにおけるエッジを検
出する手段と、タイミング信号の開始からエッジの検出
までの間に、上記共通クロック信号におけるサイクルの
数に対応するサイクル計数値を記録する手段とを備えて
もよい。Further preferably, the plurality of timing signals include rectangular waves of fixed frequency applied in phase to each of the signal paths, and the calculating means includes the plurality of timing signals detected by the probe. Means for comparing the phases of the. The calculating means may also include means for sampling each of the timing signals detected by the probe using a common clock signal having a frequency different from the fixed frequency to generate sampled data. Good. The calculating means further includes means for detecting an edge in the sampled data, and means for recording a cycle count value corresponding to the number of cycles in the common clock signal between the start of the timing signal and the detection of the edge. And may be provided.

【００１２】好ましくは、上記テストシステムはさら
に、上記識別信号又は上記タイミング信号がピンに印加
されている期間の時間間隔で、上記プローブと上記ピン
との間の電気的な接触の損失を検出する検出手段と、上
記電気的な接触の損失が検出された時間の間隔の間に検
出された複数の信号を除去する手段とを備える。Preferably, the test system further comprises a detection for detecting a loss of electrical contact between the probe and the pin at time intervals during which the identification signal or the timing signal is applied to the pin. And means for removing a plurality of signals detected during the time interval in which the loss of electrical contact was detected.

【００１３】好ましくは、上記各識別信号及び上記各タ
イミング信号は、２つの電圧レベル間で変化する矩形波
を含み、もし上記プローブが外部電圧源と電気的に接続
されていないとき、上記プローブを、上記プローブに対
する第３の電圧レベルで保持する手段を備え、上記検出
手段は上記第３の電圧を検出する手段を備える。Preferably, each of the identification signals and each of the timing signals includes a rectangular wave that changes between two voltage levels, and when the probe is not electrically connected to an external voltage source, the probe is , Means for holding the probe at a third voltage level, and the detector means for detecting the third voltage.

【００１４】本発明に係る方法は、複数のピンのアレイ
における各ピンに接続された複数の信号パスにおける複
数の伝搬遅延を決定するための方法であって、（ａ）複
数のタイミング信号を上記複数の信号パスのそれぞれに
パラレルで印加するステップと、（ｂ）上記各信号パス
と、上記各信号パスが接続されたピンとが異なったピン
識別信号を受信するように、複数のピン識別信号を、上
記複数の信号パスのそれぞれに印加するステップと、
（ｃ）１個のプローブを上記複数のピンを横切るように
接触させて、接触状態となる複数のピンのそれぞれ上の
複数の信号を検出するステップと、（ｄ）上記ピン識別
信号の検出によって上記プローブが接触しているピンを
識別するステップと、（ｅ）識別された１個のピン上の
複数のタイミング信号を検出するステップと、（ｆ）上
記検出された複数のタイミング信号から、上記識別され
たピンに対応する上記信号パスにおける伝搬遅延を計算
するステップとを含む。The method according to the present invention is a method for determining a plurality of propagation delays in a plurality of signal paths connected to each pin in an array of a plurality of pins, the method comprising: Applying in parallel to each of the plurality of signal paths, and (b) applying the plurality of pin identification signals so that each of the signal paths and the pin to which each of the signal paths is connected receive a different pin identification signal. , Applying to each of the plurality of signal paths,
(C) by contacting one probe across the plurality of pins to detect a plurality of signals on each of the plurality of pins in contact, and (d) by detecting the pin identification signal. Identifying the pin with which the probe is in contact, (e) detecting a plurality of timing signals on the identified one pin, and (f) using the detected plurality of timing signals. Calculating a propagation delay in the signal path corresponding to the identified pin.

【００１５】[0015]

【発明の効果】本発明によれば、複数のタイミング信号
を伝送する複数のピンをワイプするための簡単なプロー
ブを用いて、タイミング較正データを得ることができ、
上記プローブが接触する１個の識別されたピンに接続さ
れた上記信号パスにおける伝搬遅延を計算することがで
きる。According to the present invention, timing calibration data can be obtained using a simple probe for wiping a plurality of pins carrying a plurality of timing signals,
A propagation delay in the signal path connected to one identified pin with which the probe contacts can be calculated.

【００１６】[0016]

【実施例】以下、図面を参照して本発明に係る一実施例
について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment according to the present invention will be described below with reference to the drawings.

【００１７】図１は、本発明に係る一実施例であるテス
トシステムの全体の構成を示す斜視図であり、図１にお
いて、本発明を実施する回路基板テスタの基本構成要素
を示している。FIG. 1 is a perspective view showing the overall structure of a test system according to an embodiment of the present invention. FIG. 1 shows the basic constituent elements of a circuit board tester embodying the present invention.

【００１８】本実施例の回路基板テスタは、複数のタイ
ミング信号を含むテスト信号を発生するための回路を備
えるとともに、インターフェース又はテスト固定器具基
板３が接続可能なコネクタ又はレシーバ２を備えたテス
タ１を備える。固定器具基板３は、上記レシーバ２と、
テストすべき回路基板７の複数のエッジコネクタ６が挿
入可能である１個のソケット５と相互に接続することが
可能である複数のコンタクト４を支持する。例えば、ス
プリングで付勢された複数のピンが１個の基板の下側に
おいて選択された複数のポイントと接触することができ
る、“ベッド・オブ・ネイルズ（bed-of-nails）”型の
固定器具基板などの、テスト固定器具基板の他の形式を
用いてもよいことが認識されるであろう。当該固定器具
基板３は、ソケット５における複数のコンタクトと、レ
シーバ２における複数のコンタクトとの間の適当な複数
の接続を行うために、簡単に設けられる。一般に、簡単
なワイヤラッピング技術が上記必要とされる相互接続を
行うために用いられる。The circuit board tester of this embodiment comprises a circuit for generating a test signal including a plurality of timing signals, and a tester 1 having a connector or receiver 2 to which an interface or test fixture board 3 can be connected. Equipped with. The fixture board 3 includes the receiver 2 and
It carries a plurality of contacts 4 which can be interconnected with a socket 5 into which a plurality of edge connectors 6 of a circuit board 7 to be tested can be inserted. For example, "bed-of-nails" type fixings, where spring-loaded pins can contact selected points on the underside of a substrate. It will be appreciated that other forms of test fixture fixture substrates may be used, such as fixture substrates. The fixture board 3 is simply provided to make the appropriate connections between the contacts in the socket 5 and the contacts in the receiver 2. Generally, simple wire wrapping techniques are used to make the required interconnections.

【００１９】上記テスタ１によって発生される複数のタ
イミング信号がテスト中の基板の複数のピン６に印加さ
れる。一般に、そのような複数のタイミング信号が予め
決められた位相関係を有して、テスト中の上記基板の複
数のピンに到達することを確立することが必要である。
複数の伝搬遅延が、テスタ１内の上記タイミング信号発
生装置と上記基板の複数のピン６との間で確立された複
数の信号パスで、必ず生じる。すべての信号が適当な相
対位相で上記基板の複数のピンに到達するように、上記
複数の信号パスにおいて制御された複数の遅延を挿入す
ることが必要である。しかしながらとって代わって、も
し上記固定器具基板３が、上記固定器具基板３内の複数
の信号パスを介して生じる複数の伝搬を実質的に等しく
するように注意深く設計されたならば、上記レシーバ２
において、上記複数の遅延を、上記基板の複数のピン自
身で実行された複数の測定によって理想的に測定するこ
とを可能にするための幾つかの手段を備える必要があ
る。The timing signals generated by the tester 1 are applied to the pins 6 of the substrate under test. In general, it is necessary to establish that such timing signals have a predetermined phase relationship to reach the pins of the board under test.
Propagation delays inevitably occur in the signal paths established between the timing signal generator in the tester 1 and the pins 6 of the board. It is necessary to insert controlled delays in the signal paths so that all signals arrive at the pins of the board in proper relative phase. Alternatively, however, if the fixture board 3 is carefully designed to substantially equalize the multiple propagations that occur through the signal paths in the fixture substrate 3, then the receiver 2
In, some means must be provided to allow the delays to be ideally measured by the measurements performed on the pins themselves of the substrate.

【００２０】本発明に係る実施例は、レシーバ２内の複
数のピン６又は複数のコンタクトを接触させて横切るよ
うに手動でワイプすることができるプローブ８を提供す
る。上記プローブ８によって検出された複数の信号は、
適当な複数の遅延が、閉じられた制御ループを用いて自
動的に、又はとって代わって別の独立した較正ルーチン
において、上記複数の信号パスに挿入することを可能に
する。以下で記述される実施例は閉じられた制御ループ
よりもむしろ別の独立した較正ループを用いる。Embodiments of the present invention provide a probe 8 that can be manually wiped across and across pins 6 or contacts in receiver 2. The plurality of signals detected by the probe 8 are
Appropriate delays may be inserted into the signal paths either automatically with a closed control loop, or alternatively in another independent calibration routine. The embodiment described below uses a separate independent calibration loop rather than a closed control loop.

【００２１】図２は図１に図示されたソケット５に装着
された基板の複数のピン６を示す。複数のピン６は典型
的には、０．１インチのピッチで配列される。上記プロ
ーブ８は、同時に２個のピン６との接触を回避すること
ができるように、十分に小さいチップ９を有する。上記
プローブチップ９は、図２において矢印１０で示される
ように複数のピン６を接触させて横切るようにワイプさ
れる。FIG. 2 shows a plurality of pins 6 on the board mounted in the socket 5 shown in FIG. The plurality of pins 6 are typically arranged at a pitch of 0.1 inch. The probe 8 has a tip 9 small enough so that it can avoid contact with the two pins 6 at the same time. The probe tip 9 is wiped across a plurality of pins 6 as shown by arrows 10 in FIG.

【００２２】図３は、プローブチップ９が複数のピン６
を接触させて横切るようにワイプされるとき、プローブ
チップ９上で現れる複数の波形を示す。上記プローブ８
が複数のピン６との接触状態から非接触状態になると
き、もしくは接触された複数のピン上で信号が全く存在
しないときに、チップ９上の電圧が０Ｖとなるように接
地するために、プローブ８に１個の抵抗（図示せず。）
が接続される。上記複数のピン６に印加される複数の信
号は、２Ｖと４Ｖとの間で変化する。In FIG. 3, the probe tip 9 has a plurality of pins 6.
3 shows a plurality of waveforms that appear on the probe tip 9 when they are wiped in contact with and across. The probe 8
To be grounded so that the voltage on the chip 9 becomes 0V when the contact state with the plurality of pins 6 changes to a non-contact state or when there is no signal on the plurality of contacted pins. One resistor (not shown) for the probe 8.
Are connected. The signals applied to the pins 6 vary between 2V and 4V.

【００２３】図４に、図２のプローブチップ９によって
ピックアップされた電圧が印加される回路を示す。当該
回路は２個のコンパレータ１１，１２を備え、各コンパ
レータの非反転入力端子は上記プローブ８が接続された
端子１３に接続され、各コンパレータの反転入力端子は
それぞれ、端子１４，１５に印加された３Ｖと１Ｖの固
定された電位に接続される。従って、当該回路はそれぞ
れ端子１６，１７に接続される２個の出力を備える。FIG. 4 shows a circuit to which the voltage picked up by the probe chip 9 of FIG. 2 is applied. The circuit includes two comparators 11 and 12, the non-inverting input terminal of each comparator is connected to the terminal 13 to which the probe 8 is connected, and the inverting input terminal of each comparator is applied to terminals 14 and 15, respectively. It is connected to a fixed potential of 3V and 1V. Therefore, the circuit has two outputs connected to terminals 16 and 17, respectively.

【００２４】図５を参照すれば、上側の波形は端子１６
上の出力を表し、下側の波形は端子１７上の出力を表
す。連続してワイプされた４個のピンから得られた波形
が図示されている。上側の波形には、４Ｖへの変化電圧
又は４Ｖからの変化電圧が続く一方、下側の波形には、
０Ｖへの変化電圧又は０Ｖからの変化電圧が続く。従っ
て、下側の波形は上記プローブ８が、２Ｖ又は４Ｖの電
圧が印加されている１個のピンと接触しているか否かを
示す。Referring to FIG. 5, the upper waveform is terminal 16
The upper output represents the output and the lower waveform represents the output on terminal 17. The waveforms obtained from four pins wiped in succession are shown. The upper waveform is followed by a varying voltage to or from 4V, while the lower waveform is
A varying voltage to or from 0V follows. Therefore, the lower waveform shows whether or not the probe 8 is in contact with one pin to which a voltage of 2V or 4V is applied.

【００２５】図６は、図５の上側の部分に図示された４
個の波形の１つの一部分の拡大図である。図６から、上
記信号は、後述するように上記プローブ８が接触状態に
あるピンを識別する比較的短いセクション１８と、タイ
ミング情報を伝送するより長いセクション１９とを含
む。ピンを識別するセクション１８はタイミングセクシ
ョン１９とともに所定の間隔だけ離れて交互に配置され
て出力される。全体のサイクルは約１００マイクロ秒毎
に繰り返され、その結果、１２個の完全なサイクルが２
ミリ秒のプローブ８と１個のピンとの間の接触の周期中
に生じるであろう。当該接触の周期は、０．１インチの
ピッチで複数のピンを接触させて横切るように上記プロ
ーブ８の合理的な高速のワイプが与えられるように達成
されるであろう。FIG. 6 is a view of the upper portion of FIG.
FIG. 7 is an enlarged view of a portion of one of the waveforms. From FIG. 6, the signal includes a relatively short section 18 that identifies the pins with which the probe 8 is in contact, as described below, and a longer section 19 that carries timing information. The sections 18 for identifying the pins are alternately arranged with a timing section 19 at a predetermined interval and output. The entire cycle repeats approximately every 100 microseconds, resulting in 12 complete cycles of 2
It will occur during the cycle of contact between the millisecond probe 8 and one pin. The contact period will be achieved such that a reasonably fast wipe of the probe 8 is provided to contact and traverse a plurality of pins at a pitch of 0.1 inch.

【００２６】図７を参照すれば、図７は、図６のタイミ
ングセクション１９中の図４の端子１６から出力される
方形波の複数のタイミング信号を示す。上記信号の各サ
イクルは１００．２ナノ秒の持続時間を有する。すべて
の複数のピンは同一のタイミング信号を伝送する。もし
上記複数のピンに接続されるすべての信号パスがそれぞ
れ識別可能な伝搬遅延を有するならば、上記複数のピン
上の複数のタイミングセクション信号は正確に同相とな
るであろう。Referring to FIG. 7, FIG. 7 illustrates a plurality of square wave timing signals output from terminal 16 of FIG. 4 in timing section 19 of FIG. Each cycle of the above signal has a duration of 100.2 nanoseconds. All pins carry the same timing signal. If all the signal paths connected to the pins have distinct propagation delays, then the timing section signals on the pins will be exactly in phase.

【００２７】図８を参照すれば、逆に、上側の波形は、
信号部分１８中の複数のピンのただ１つに印加された、
図４の端子１７から出力される識別信号を示している。
この信号は、“１０１１０１００１１０１００１０”又
は１６進数表示でＢ４Ｄ２のピン識別コードを表す。各
ピンは各識別コードを伝送する。図８の中間の波形は上
記ピン識別コードの各ビットが読み出すべきときを決定
する複数のストローブ信号を表し、図８の下側の波形は
図４の端子１７から得られた“コンタクト形成”又は
“コンタクト喪失”信号を表す。上記ピン識別波形の各
ビットは４００．８ナノ秒の持続時間を有する。従っ
て、上記ピン識別信号は、上記複数のストローブ信号が
常時、複数の信号パス内の伝搬遅延にもかかわらず、波
形を伝送する矩形コードの各ビットとともに一列に並ぶ
ように、十分に遅く伝送される。もし上記下側の波形
が、１個の識別コードの伝送中における上記プローブ８
と１個のピンとの間の接触損失を示すならば、上記識別
コードは無視され、当該回路は単に、次の識別コード信
号のセクション１８の受信を待つ。Referring to FIG. 8, conversely, the upper waveform is
Applied to only one of the pins in signal portion 18,
The identification signal output from the terminal 17 of FIG. 4 is shown.
This signal represents the pin identification code of B4D2 in "10110100111010010" or hexadecimal notation. Each pin carries each identification code. The middle waveform of FIG. 8 represents a plurality of strobe signals that determine when each bit of the pin identification code should be read, and the lower waveform of FIG. 8 is the "contact formation" obtained from terminal 17 of FIG. Represents a "contact lost" signal. Each bit of the pin identification waveform has a duration of 400.8 nanoseconds. Therefore, the pin identification signal is transmitted sufficiently slow so that the plurality of strobe signals are always aligned in a row with each bit of the rectangular code transmitting the waveform, despite propagation delays in the plurality of signal paths. It If the lower waveform is the probe 8 during transmission of one identification code
If it indicates a contact loss between a pin and a pin, the identification code is ignored and the circuit simply waits for the next section 18 of the identification code signal.

【００２８】いま図９を参照すれば、このことは全体の
当該テストシステムの動作を図式的に図示している。テ
スタ制御システム２０は識別信号とタイミング信号とを
レシーバの複数のコンタクトピンに出力し、当該レシー
バの複数のコンタクトピンのうちの２個が端子２１，２
２によって表される。これは、上記プローブ８を用いて
ワイプされる端子２１，２２である。複数のピン識別セ
クション１８は各ピン識別コードを伝送し、複数のタイ
ミング信号のセクション１９は共通の複数のタイミング
信号を伝送する。これらの信号は複数のパスを介して伝
送され、それらの複数のパスのそれぞれが各パスに対し
て伝搬遅延を加算するように制御可能であるドライバー
２３を含む。当該テスタ制御システムはまた、図８の中
間の波形であるストローブ信号２４と、５００サイクル
のサンプリングクロック波形２６に等しい持続時間を有
する測定制御信号２５とを出力する。信号２５は、タイ
ミング信号の複数の測定が実行されるべき時間の周期を
定義する。Referring now to FIG. 9, this diagrammatically illustrates the overall operation of the test system. The tester control system 20 outputs the identification signal and the timing signal to a plurality of contact pins of the receiver, and two of the plurality of contact pins of the receiver have terminals 21 and 2.
Represented by 2. This is the terminals 21, 22 that are wiped using the probe 8. A plurality of pin identification sections 18 carry each pin identification code and a plurality of timing signal sections 19 carry common timing signals. These signals are transmitted via multiple paths, each of which includes a driver 23 controllable to add a propagation delay for each path. The tester control system also outputs strobe signal 24, which is the intermediate waveform of FIG. 8, and measurement control signal 25, which has a duration equal to 500 cycles of sampling clock waveform 26. Signal 25 defines the period of time over which multiple measurements of the timing signal should be performed.

【００２９】上記サンプリングクロック信号２６は、１
００ナノ秒のサイクル持続時間を有し、後述するエッジ
検出において用いられる。ロジック装置は矢印２８によ
って表されるタイミングウインドウにおいて複数のピン
識別コードをサーチする。有効なピン識別コードが検出
されたとき、この情報は後述するように処理される。１
つのエッジが矢印２９によって示されたタイミングウイ
ンドウにおいて検出されたとき、信号２５によって定義
された５００サイクルの測定周期におけるその位置又は
サイクル計数値が検出される。このとき、このエッジ位
置は上記識別ピンに対して信号パスにおける伝搬遅延を
決定するために用いられる。The sampling clock signal 26 is 1
It has a cycle duration of 00 nanoseconds and is used in edge detection described below. The logic device searches for multiple pin identification codes in the timing window represented by arrow 28. When a valid pin identification code is detected, this information is processed as described below. 1
When one edge is detected in the timing window indicated by arrow 29, its position or cycle count value in the 500 cycle measurement period defined by signal 25 is detected. This edge position is then used to determine the propagation delay in the signal path for the identification pin.

【００３０】図１０を参照してエッジ検出について説明
する。説明を簡単化するために、図１０は、実際に用い
られる１００．２ナノ秒よりもむしろ１１０ナノ秒の測
定サイクルと、実際に用いられるサイクルである１００
ナノ秒のサイクル持続時間を有するエッジ検出用サンプ
リングクロック信号とを示す。波形Ａは４０ナノ秒のス
キュー（位相のずれ）を有するピン２１から得られた測
定信号を表し、波形Ｂはゼロのスキューを有するピン２
２から得られた測定信号を表し、波形Ｃは上記エッジ検
出用サンプリングクロック信号を表す。波形Ａの信号は
サンプリングされ、その結果得られるサンプリングされ
たデータは波形Ｄによって表される。波形Ｂの信号はサ
ンプリングされ、その結果得られるサンプリングされた
データは波形Ｅによって表される。従って、矢印３０で
表されるように４つのサイクル分の明らかなスキュー
（位相のずれ）が存在し、このスキューは複数の測定信
号とサンプリングクロックとの間のサイクルの持続時間
の差の４倍、すなわち４０ナノ秒である。サイクルの計
数値は図１０でＦによって示されており、従って、上記
検出された複数のエッジはそれぞれ、波形ＢとＡに対し
て１と５のサイクル計数値を有する。複数のサイクルは
波形Ｃと同期して計数され、上記サンプリングクロック
と上記波形計数値との間の関係は１つの測定周期を通じ
て保持されている。Edge detection will be described with reference to FIG. For ease of explanation, FIG. 10 shows a measurement cycle of 110 nanoseconds rather than the actual use of 100.2 nanoseconds and the actual use cycle of 100.
And a sampling clock signal for edge detection having a cycle duration of nanoseconds. Waveform A represents the measured signal obtained from pin 21 with a skew (phase shift) of 40 nanoseconds and waveform B represents pin 2 with a skew of zero.
2 represents the measurement signal obtained from the waveform No. 2, and the waveform C represents the edge detection sampling clock signal. The signal of waveform A is sampled and the resulting sampled data is represented by waveform D. The signal in waveform B is sampled and the resulting sampled data is represented by waveform E. Therefore, there is an apparent skew (phase shift) for four cycles as represented by arrow 30, which is four times the difference in cycle duration between multiple measurement signals and the sampling clock. , That is, 40 nanoseconds. The cycle count is indicated by F in FIG. 10, so the detected edges have cycle counts of 1 and 5 for waveforms B and A, respectively. The plurality of cycles are counted in synchronization with the waveform C, and the relationship between the sampling clock and the waveform count value is maintained throughout one measurement cycle.

【００３１】エッジ検出器は図示された例において、サ
ンプリングされたデータにおける０００１のシーケンス
が生じるときに、立ち上がりエッジを検出する状態マシ
ンである。従って、サイクル計数値は、エッジ検出器が
“０００”のシリーズの後に“１”を検出したときログ
され、すなわち記録される。当該エッジ検出器は、立ち
上がりのエッジスタート（０００１）と、立ち下がりの
エッジスタート（１１１０）と、立ち上がりのエッジエ
ンド（０１１１）と、立ち下がりのエッジエンド（１０
００）とを検出するための複数の制御入力を有する。The edge detector, in the example shown, is a state machine that detects a rising edge when a sequence of 0001 in the sampled data occurs. Therefore, the cycle count value is logged or recorded when the edge detector detects a "1" after a "000" series. The edge detector has a rising edge start (0001), a falling edge start (1110), a rising edge end (0111), and a falling edge end (10
00) and a plurality of control inputs for detecting.

【００３２】図１０は、エッジ検出のために用いられる
本質的に従来のアンダーサンプリング技術を説明するた
めに提供される。もし実際の測定信号が与えられかつ１
００，２ナノ秒と１００ナノ秒のクロックサイクルが用
いられるならば、上記サンプリングされたデータはもち
ろんより高い精度を提供するであろう。複数のエッジは
また典型的には、“１”の後に１５個の“０”が続いた
後のみに登録されるであろう。FIG. 10 is provided to illustrate the essentially conventional undersampling technique used for edge detection. If the actual measurement signal is given and 1
If 00,2 nanoseconds and 100 nanosecond clock cycles are used, the sampled data will of course provide higher accuracy. Multiple edges will also typically be registered only after a "1" followed by 15 "0" s.

【００３３】上記で得られたデータは、各測定信号に対
するピンの同一性と、最大５００個のサイクル計数値で
ある、上記測定信号において検出されたエッジに対する
サイクル計数値とを与える。このとき、任意の２対の信
号間のスキュー（位相のずれ）は、上記サイクル計数値
の間の差に、図７と図８において記述されたケースにお
いて０．２ナノ秒である、測定信号とサンプリングクロ
ック信号の間の時間周期の差を乗算することによって計
算される。もし上記スキューがサンプリングクロック周
期を超えるならば、別の信号となるという結果になる。
従って、上記スキューがこの制限を超えないことを確立
するように注意を払う必要がある。The data obtained above gives the pin identity for each measurement signal and the cycle count for the edges detected in the measurement signal, up to a maximum of 500 cycle counts. At this time, the skew (phase shift) between any two pairs of signals is 0.2 nanoseconds in the case described in FIGS. 7 and 8 due to the difference between the cycle count values. And is calculated by multiplying the difference in the time period between the sampling clock signal. If the skew exceeds the sampling clock period, it will result in another signal.
Therefore care must be taken to establish that the skew does not exceed this limit.

【００３４】いま図１１を参照すると、図１１は、上述
されたテストシステムにおける制御フローを簡単化され
た形式で図示している。当該制御フローをスタートさせ
た後、当該テストシステムは図８の中間の波形であるピ
ン識別ストローブ信号の受信を待機する（ステップＳ
１）。上記ストローブ信号が検出されたならば、任意の
検出されたピン識別信号が読み出される（ステップＳ
２）。もし図８の下側の波形であるコンタクトテスト信
号がピンとプローブとの間の物理的な接触（コンタク
ト）が失われたことを示すならば（ステップＳ３におい
てＹＥＳ）、当該テストシステムは上記ピン識別信号の
読出をアボートしすなわち中断し、かつストローブ信号
の次のサイクルを待つ（ステップＳ１）。もし物理的な
接触が失われなければ（ステップＳ３においてＮＯ）、
上記ピン識別信号Ｐｉｎｉｄは読み出されかつ読み出さ
れるべき最後の有効な識別コードＬａｓｔｐｉｎと比較
される（ステップＳ４）。もし同じでないならば（ステ
ップＳ４においてＮＯ）、新しいピン識別信号が記録さ
れ（ログされ）（ステップＳ５，Ｓ６）た後、次の測定
信号がモニタされる。Referring now to FIG. 11, FIG. 11 illustrates, in simplified form, the control flow in the test system described above. After starting the control flow, the test system waits for reception of the pin identification strobe signal having the intermediate waveform of FIG. 8 (step S).
1). If the strobe signal is detected, any detected pin identification signal is read (step S).
2). If the contact test signal in the lower waveform of FIG. 8 indicates that the physical contact between the pin and the probe has been lost (YES in step S3), the test system determines the pin identification. The reading of the signal is aborted, that is, interrupted, and the next cycle of the strobe signal is waited for (step S1). If physical contact is not lost (NO in step S3),
The pin identification signal Pinid is read and compared with the last valid identification code Lastpin to be read (step S4). If not (NO in step S4), a new pin identification signal is recorded (logged) (steps S5, S6) and then the next measurement signal is monitored.

【００３５】もし同一であれば（ステップＳ４において
ＹＥＳ）、前回に記録されたピンの同一性が保持され
る。もしピンの同一性が確立されたならば、これに続く
複数の測定信号を待ち、あるサンプリングされたエッジ
が検出される。もし接触が複数の測定信号中で失われな
いとき（ステップＳ１０においてＮＯ）、上記検出され
たエッジのサイクル計数値が記録される（ステップＳ１
１，Ｓ１２）。If they are the same (YES in step S4), the previously recorded pin identities are retained. If pin identity is established, then wait for multiple measurement signals that follow and some sampled edge is detected. If contact is not lost in the plurality of measurement signals (NO in step S10), the cycle count value of the detected edge is recorded (step S1).
1, S12).

【００３６】測定精度を改善するために、一連のサイク
ル計数値を、平均化するなどを可能にするように１個の
ピンに対して記録するようにすることができることがわ
かるであろう。また、上述した測定技術に対する変形例
を、複数の伝搬遅延を測定するために用いることができ
るということが分かるであろう。It will be appreciated that in order to improve the accuracy of the measurement, a series of cycle count values can be recorded for a single pin to enable averaging and the like. It will also be appreciated that variations on the above-described measurement technique can be used to measure multiple propagation delays.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係る一実施例であるテストシステム
の全体の構成を示す斜視図である。FIG. 1 is a perspective view showing an overall configuration of a test system that is an embodiment according to the present invention.

【図２】図１に図示されたプローブを用いてワイプさ
れるテスタピンのアレイを示す斜視図である。2 is a perspective view showing an array of tester pins wiped using the probe shown in FIG. 1. FIG.

【図３】図２のプローブによって検出された複数の信
号を示す波形図である。FIG. 3 is a waveform diagram showing a plurality of signals detected by the probe of FIG.

【図４】図２のプローブによって検出された複数の信
号が印加された回路を簡単化された形式で示すブロック
図である。4 is a block diagram showing, in a simplified form, a circuit to which a plurality of signals detected by the probe of FIG. 2 are applied.

【図５】図４の回路から出力される２個の信号波形を
示す波形図である。5 is a waveform diagram showing two signal waveforms output from the circuit of FIG.

【図６】図５の波形の一部分を示す拡大波形図であ
る。6 is an enlarged waveform chart showing a part of the waveform of FIG.

【図７】図６の波形の第１の部分を示す拡大波形図で
ある。FIG. 7 is an enlarged waveform diagram showing a first portion of the waveform of FIG.

【図８】図６の波形の別の拡大された第２の部分と、
上記第２の部分からピン識別信号を抽出するために用い
られる関連する複数のタイミング波形を示す波形図であ
る。FIG. 8 is another enlarged second portion of the waveform of FIG.
FIG. 6 is a waveform diagram showing a plurality of related timing waveforms used to extract a pin identification signal from the second portion.

【図９】図１のテストシステムの動作を示す波形図及
びブロック図である。9 is a waveform diagram and a block diagram showing an operation of the test system of FIG.

【図１０】図１のテストシステムにおけるスキュー
（位相のずれ）の計算を示す波形図である。10 is a waveform chart showing calculation of skew (phase shift) in the test system of FIG.

【図１１】図１のテストシステムの動作を示す制御フ
ローの第１の部分のフローチャートである。11 is a flowchart of a first part of a control flow showing an operation of the test system of FIG.

【図１２】図１のテストシステムの動作を示す制御フ
ローの第２の部分のフローチャートである。12 is a flowchart of a second part of the control flow showing the operation of the test system of FIG.

【符号の説明】[Explanation of symbols]

１…テスタ、２…レシーバ、３…テスト固定器具基板、４…コンタクト、５…ソケット、６…エッジコネクタのピン、７…回路基板、８…プローブ、９…チップ、１１，１２…コンパレータ、１３，１４，１５，１６，１７…端子、２０…テスタ制御システム、２１，２２…端子、２３…ドライバ、２４…ストローブ信号、２５…測定制御信号、２６…サンプリングクロック波形。 DESCRIPTION OF SYMBOLS 1 ... Tester, 2 ... Receiver, 3 ... Test fixture board, 4 ... Contact, 5 ... Socket, 6 ... Edge connector pin, 7 ... Circuit board, 8 ... Probe, 9 ... Chip, 11, 12 ... Comparator, 13 , 14, 15, 16, 17, ... Terminals, 20 ... Tester control system, 21, 22 ... Terminals, 23 ... Driver, 24 ... Strobe signal, 25 ... Measurement control signal, 26 ... Sampling clock waveform.

Claims

【特許請求の範囲】[Claims]

【請求項１】複数のピンのアレイにおける各ピンに接
続された複数の信号パスにおける複数の伝搬遅延を決定
するためのテストシステムであって、複数のタイミング信号を上記複数の信号パスのそれぞれ
にパラレルで印加する第１の印加手段と、異なったピン識別信号は上記各信号パスに印加されるよ
うに、複数のピン識別信号を上記複数の信号パスのそれ
ぞれに印加する第２の印加手段と、上記複数のピンを接触させて横切るようにワイプするこ
とができ、接触状態となる各ピン上の信号を検出するプ
ローブと、上記プローブによって検出された上記ピン識別信号か
ら、上記プローブが接触する１個のピンを識別する識別
手段と、上記プローブによって検出された複数のタイミング信号
から、上記プローブが接触する１個の識別されたピンに
接続された上記信号パスにおける伝搬遅延を計算する計
算手段とを備えたことを特徴とするテストシステム。1. A test system for determining a plurality of propagation delays in a plurality of signal paths connected to each pin in an array of a plurality of pins, wherein a plurality of timing signals are provided to each of the plurality of signal paths. First applying means for applying in parallel, and second applying means for applying a plurality of pin identifying signals to each of the plurality of signal paths so that different pin identifying signals are applied to the respective signal paths. , The plurality of pins can be wiped so as to be in contact with each other, and the probe detects a signal on each pin that is in a contact state, and the probe contacts from the pin identification signal detected by the probe. From the identification means for identifying one pin and the plurality of timing signals detected by the probe, one identification with which the probe contacts is identified. Test system characterized by comprising a calculating means for calculating a propagation delay in the connected the signal path down.

【請求項２】上記複数のタイミング信号と上記複数の
ピン識別信号が交互に上記複数の信号パスのそれぞれに
印加されることを特徴とする請求項１記載のテストシス
テム。2. The test system according to claim 1, wherein the plurality of timing signals and the plurality of pin identification signals are alternately applied to each of the plurality of signal paths.

【請求項３】上記各ピン識別信号は上記各ピンに割り
当てられたデジタルコードを含む矩形波を備え、上記各ストローブ信号が上記デジタルコードの１ビット
を示す上記矩形波の各部分と時間的に一致するように、
上記複数の信号パスに印加される上記複数のピン識別信
号と同期したストローブパルス信号を発生する手段を備
え、遅延が検出される上記複数のピンに接続された上記複数
の信号パスにおける上記複数の矩形波の伝搬における遅
延にもかかわらず、上記複数のストローブ信号が上記矩
形波の各部分と時間的に連続して一致することを確立す
ることができるように上記矩形波の各部分の持続は十分
に長いように選択され、上記複数のストローブ信号と同期して上記複数の識別信
号をサンプリングして上記複数のデジタルコードを得る
手段を備えたことを特徴とする請求項１又は２記載のテ
ストシステム。3. Each of the pin identification signals comprises a rectangular wave containing a digital code assigned to each of the pins, and each strobe signal is temporally associated with each portion of the rectangular wave indicating one bit of the digital code. To match
A means for generating a strobe pulse signal synchronized with the pin identification signals applied to the signal paths, wherein the plurality of signal paths connected to the pin where delay is detected Despite the delay in the propagation of the square wave, the duration of each part of the square wave is such that it can be established that the strobe signals coincide in time with each part of the square wave. 3. The test according to claim 1, further comprising means selected to be sufficiently long, and means for sampling the plurality of identification signals in synchronization with the plurality of strobe signals to obtain the plurality of digital codes. system.

【請求項４】上記複数のタイミング信号は上記各信号
パスに同相で印加される固定された周波数の矩形波を含
み、上記計算手段は、上記プローブによって検出された上記
複数のタイミング信号の位相を比較する手段を備えたこ
とを特徴とする請求項１、２又は３記載のテストシステ
ム。4. The plurality of timing signals include rectangular waves of fixed frequency applied in-phase to each of the signal paths, and the calculating means calculates the phase of the plurality of timing signals detected by the probe. The test system according to claim 1, 2 or 3, further comprising means for comparing.

【請求項５】上記計算手段は、上記固定された周波数
とは異なった周波数を有する共通クロック信号を用い
て、上記プローブによって検出された上記各タイミング
信号をサンプリングしてサンプリングされたデータを発
生する手段を備えたことを特徴とする請求項４記載のテ
ストシステム。5. The calculating means generates a sampled data by sampling each of the timing signals detected by the probe using a common clock signal having a frequency different from the fixed frequency. The test system according to claim 4, further comprising means.

【請求項６】上記計算手段はさらに、上記サンプリングされたデータにおけるエッジを検出す
る手段と、タイミング信号の開始からエッジの検出までの間に、上
記共通クロック信号におけるサイクルの数に対応するサ
イクル計数値を記録する手段とを備えたことを特徴とす
る請求項５記載のテストシステム。6. The calculating means further comprises means for detecting an edge in the sampled data, and a cycle counter corresponding to the number of cycles in the common clock signal between the start of the timing signal and the detection of the edge. The test system according to claim 5, further comprising means for recording a numerical value.

【請求項７】上記テストシステムはさらに、上記識別信号又は上記タイミング信号がピンに印加され
ている期間の時間間隔で、上記プローブと上記ピンとの
間の電気的な接触の損失を検出する検出手段と、上記電気的な接触の損失が検出された時間の間隔の間に
検出された複数の信号を除去する手段とを備えたことを
特徴とする１、２、３、４、５又は６記載のテストシス
テム。7. The test system further comprises detection means for detecting a loss of electrical contact between the probe and the pin at time intervals during which the identification signal or the timing signal is applied to the pin. And means for removing a plurality of signals detected during the time interval in which the loss of electrical contact is detected, 1, 2, 3, 4, 5 or 6. Test system.

【請求項８】上記各識別信号及び上記各タイミング信
号は、２つの電圧レベル間で変化する矩形波を含み、もし上記プローブが外部電圧源と電気的に接続されてい
ないとき、上記プローブを、上記プローブに対する第３
の電圧レベルで保持する手段を備え、上記検出手段は上記第３の電圧を検出する手段を備えた
こと特徴とする請求項７記載のテストシステム。8. Each of the identification signals and each of the timing signals includes a rectangular wave that varies between two voltage levels, the probe if the probe is not electrically connected to an external voltage source. Third to the above probe
8. The test system according to claim 7, further comprising means for holding at the voltage level of, and the detecting means including means for detecting the third voltage.

【請求項９】複数のピンのアレイにおける各ピンに接
続された複数の信号パスにおける複数の伝搬遅延を決定
するための方法であって、（ａ）複数のタイミング信号
を上記複数の信号パスのそれぞれにパラレルで印加する
ステップと、（ｂ）上記各信号パスと、上記各信号パス
が接続されたピンとが異なったピン識別信号を受信する
ように、複数のピン識別信号を、上記複数の信号パスの
それぞれに印加するステップと、（ｃ）１個のプローブ
を上記複数のピンを横切るように接触させて、接触状態
となる複数のピンのそれぞれ上の複数の信号を検出する
ステップと、（ｄ）上記ピン識別信号の検出によって上
記プローブが接触しているピンを識別するステップと、
（ｅ）識別された１個のピン上の複数のタイミング信号
を検出するステップと、（ｆ）上記検出された複数のタ
イミング信号から、上記識別されたピンに対応する上記
信号パスにおける伝搬遅延を計算するステップとを含む
ことを特徴とする方法。9. A method for determining a plurality of propagation delays in a plurality of signal paths connected to each pin in an array of a plurality of pins, comprising: (a) a plurality of timing signals of the plurality of signal paths. And (b) applying a plurality of pin identification signals to the plurality of signals so that the signal paths and the pins to which the signal paths are connected receive different pin identification signals. Applying to each of the paths; (c) contacting one probe across the plurality of pins to detect a plurality of signals on each of the plurality of pins in contact with each other; d) identifying the pin with which the probe is in contact by detecting the pin identification signal;
(E) detecting a plurality of timing signals on the identified one pin, and (f) calculating a propagation delay in the signal path corresponding to the identified pin from the plurality of detected timing signals. A step of calculating.