JPH06132289A - Semiconductor device - Google Patents

Abstract

PURPOSE:To increase the layout density of interconnections and to increase the degree of integration of a semiconductor device. CONSTITUTION:For an overlap margin between an upper interconnection 10 (11) and a lower interconnection 20 (21), electron pads 40, 50 (41, 51) to be installed in a connection between each interconnection layer and a through hole 30 (31) are formed in the shape of an octagon. Therefore, the distance between the upper interconnection 10 and the electrode pad 41 and the distance between the lower interconnection 20 and the electron pad 51 are equal to the minimum size (a) of the layout rule and thereby the distance between the upper interconnections 10 and 11 and the distance between the lower interconnection 20 and 21 are set the minimum. By this method, the distance between adjacent electrode pads can be shorter than in the case that shape of the electrode pads is square. Eventually, the layout density of the interconnections can be increased and then degree of integration of a semiconductor device can be increased.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体技術さらには半
導体装置の高集積化に適用して特に有効な技術に関し、
例えば高集積半導体装置における配線のレイアウトに利
用して有用な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor technology and a technology particularly effective when applied to high integration of a semiconductor device,
For example, the present invention relates to a technique useful for a wiring layout in a highly integrated semiconductor device.

【０００２】[0002]

【従来の技術】一般に、半導体装置においては、図３に
示すように、スルーホール３０（３１）を介して相互に
接続される上層配線１０（１１）及び下層配線２０（２
１）には、下層配線２０（２１）と上層配線１０（１
１）との重なり余裕を設けてプロセス変動や位置合せ誤
差を許容するため、各配線層とスルーホール３０（３
１）との連結部分に電極パッド４０（４１）（下層配線
層側の電極パッドについては図示省略する。）が設けら
れている。従来、この電極パッド４０（４１）を形成す
るためのホトマスクのマスクパターンは、必要とするデ
ータが最も少なくて済むという理由から、方形状をなす
ように設計されていた。2. Description of the Related Art Generally, in a semiconductor device, as shown in FIG. 3, an upper layer wiring 10 (11) and a lower layer wiring 20 (2) connected to each other through a through hole 30 (31).
1), the lower layer wiring 20 (21) and the upper layer wiring 10 (1
In order to allow a process variation and an alignment error by providing an overlap margin with 1), each wiring layer and the through hole 30 (3
Electrode pads 40 (41) (electrode pads on the lower wiring layer side are not shown) are provided at the connecting portion with 1). Conventionally, the mask pattern of the photomask for forming the electrode pad 40 (41) has been designed to have a rectangular shape because it requires the least amount of data.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、相互に直交する横
方向配線（すなわち下層配線２０（２１））と縦方向配
線（すなわち上層配線１０（１１））に対して斜めの方
向に２つの電極パッド４０，４１が隣り合って配設され
る場合に、それら２つの電極パッド４０，４１における
対向する各頂点４０Ｚ，４１Ｚ間の距離をレイアウトル
ールの最小寸法ａに一致させなければならないので、隣
り合う配線１０，１１（２０，２１）間の距離（ピッ
チ）がレイアウトルールの最小寸法ａよりも極めて大き
くなり、半導体装置の高集積化の妨げとなるというもの
である。However, the present inventors have clarified that the above-mentioned technique has the following problems. That is, two electrode pads 40 and 41 are arranged adjacent to each other in a diagonal direction with respect to the horizontal wiring (that is, the lower layer wiring 20 (21)) and the vertical wiring (that is, the upper layer wiring 10 (11)) that are orthogonal to each other. In the case of being provided, the distance between the respective apexes 40Z, 41Z facing each other in the two electrode pads 40, 41 has to be matched with the minimum dimension a of the layout rule, so that the adjacent wirings 10, 11 (20, 21) The distance (pitch) between the two) becomes much larger than the minimum dimension a of the layout rule, which hinders high integration of the semiconductor device.

【０００４】本発明はかかる事情に鑑みてなされたもの
で、配線のレイアウト密度を高め、半導体装置の集積度
を向上させることを主たる目的としている。この発明の
前記ならびにそのほかの目的と新規な特徴については、
本明細書の記述及び添附図面から明らかになるであろ
う。The present invention has been made in view of the above circumstances, and its main purpose is to increase the layout density of wirings and improve the degree of integration of semiconductor devices. Regarding the above and other objects and novel features of the present invention,
It will be apparent from the description of this specification and the accompanying drawings.

【０００５】[0005]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明の半導体装置において
は、下層配線と上層配線との重なり余裕として各配線層
とスルーホールとの連結部分に設ける電極パッドが少な
くとも８つ以上の頂点を有する多角形状、特に八角形状
をなすようにしたものである。The typical ones of the inventions disclosed in the present application will be outlined below. That is, in the semiconductor device of the present invention, the electrode pad provided at the connecting portion between each wiring layer and the through hole as a margin for overlapping the lower layer wiring and the upper layer wiring has a polygonal shape having at least eight or more vertices, particularly an octagonal shape. It was made to be eggplant.

【０００６】[0006]

【作用】上記した手段によれば、電極パッドが方形の角
部を切り落としたような形状となるため、直交する横方
向配線と縦方向配線に対して斜めの方向に隣り合う２つ
の電極パッド間の距離を、電極パッドの形状が方形であ
る場合に比べて短くすることができ、これによって配線
のレイアウト密度を高め、半導体装置の集積度を向上さ
せることができる。According to the above-mentioned means, since the electrode pad has a shape in which a square corner portion is cut off, a space between two electrode pads adjacent to each other in an oblique direction with respect to a horizontal wiring and a vertical wiring which are orthogonal to each other. Can be made shorter than in the case where the shape of the electrode pad is rectangular, and thus the layout density of the wiring can be increased and the integration degree of the semiconductor device can be improved.

【０００７】[0007]

【実施例】本発明に係る半導体装置の一実施例を図１及
び図２に示し、以下に説明する。図１は半導体装置の上
層配線層におけるスルーホール部分の概略平面図、図２
は半導体装置の下層配線層におけるスルーホール部分の
概略平面図である。図１及び図２において、符号１０，
１１で示したものは上層配線、符号２０，２１で示した
ものは下層配線、符号３０で示したものは上層配線１０
と下層配線２０とを電気的に接続するスルーホール、符
号３１で示したものは上層配線１１と下層配線２１とを
電気的に接続するスルーホールである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a semiconductor device according to the present invention is shown in FIGS. 1 and 2 and will be described below. 1 is a schematic plan view of a through hole portion in an upper wiring layer of a semiconductor device, FIG.
FIG. 3 is a schematic plan view of a through hole portion in a lower wiring layer of a semiconductor device. 1 and 2, reference numeral 10,
Reference numeral 11 indicates upper layer wiring, reference numerals 20 and 21 indicate lower layer wiring, and reference numeral 30 indicates upper layer wiring 10.
And a lower layer wiring 20 are electrically connected to each other. Reference numeral 31 is a through hole electrically connecting the upper layer wiring 11 and the lower layer wiring 21.

【０００８】そして、図１に示すように、スルーホール
３０（３１）における上層配線１０（１１）と下層配線
２０（２１）との重なり余裕を確保するために、スルー
ホール３０（３１）の周縁に上層配線１０（１１）に連
続して電極パッド４０（４１）が設けられている。同様
に、図２に示すように、下層配線２０（２１）にも電極
パッド５０（５１）が設けられている。なお、図２にお
いては、上層配線１０，１１およびスルーホール３０，
３１は二点鎖線で示されている。Then, as shown in FIG. 1, in order to secure an overlap margin between the upper layer wiring 10 (11) and the lower layer wiring 20 (21) in the through hole 30 (31), the peripheral edge of the through hole 30 (31). An electrode pad 40 (41) is provided continuously with the upper wiring 10 (11). Similarly, as shown in FIG. 2, the lower layer wiring 20 (21) is also provided with the electrode pad 50 (51). In FIG. 2, the upper layer wirings 10, 11 and the through holes 30,
31 is indicated by a chain double-dashed line.

【０００９】この実施例では電極パッド４０（４１，５
０，５１）は、例えば八角形状をなすように形成されて
いる。具体的には、電極パッド４０（４１，５０，５
１）は、上層配線１０（１１）の線幅や下層配線２０
（２１）の線幅やスルーホール３０（３１）の大きさな
どに対して所定のレイアウトルールによって決められた
寸法を一辺の長さとし、且つ隣り合う二辺を上層配線１
０（１１）と下層配線２０（２１）とに夫々平行に配置
させた方形を仮想した際のその方形の各角部が欠切され
たような形状をなしている。そのため、この半導体装置
においては、上層配線１０と電極パッド４１間の距離が
レイアウトルールの最小寸法ａに等しくなり、これに基
づいて上層配線１０，１１間の距離が最小となるように
定まっているととともに、下層配線２０と電極パッド５
１間の距離がレイアウトルールの最小寸法ａに等しくな
り、これに基づいて下層配線２０，２１間の距離が最小
となるように定まっている。In this embodiment, the electrode pads 40 (41, 5)
0, 51) is formed to have, for example, an octagonal shape. Specifically, the electrode pads 40 (41, 50, 5
1) is the line width of the upper layer wiring 10 (11) and the lower layer wiring 20
The dimension determined by a predetermined layout rule with respect to the line width of (21) and the size of the through hole 30 (31) is the length of one side, and two adjacent sides are the upper layer wiring 1
0 (11) and the lower layer wiring 20 (21) are arranged in parallel with each other, and each corner portion of the rectangle is cut off when it is hypothesized. Therefore, in this semiconductor device, the distance between the upper layer wiring 10 and the electrode pad 41 becomes equal to the minimum dimension a of the layout rule, and based on this, the distance between the upper layer wirings 10 and 11 is determined to be the minimum. Together with the lower wiring 20 and the electrode pad 5
The distance between 1 is equal to the minimum dimension a of the layout rule, and based on this, the distance between the lower layer wirings 20 and 21 is determined to be the minimum.

【００１０】以上のような電極パッド４０（４１，５
０，５１）は、上述したレイアウトルールに基いて作成
されたマスクパターンを有するホトマスクを用いたホト
リソグラフィ技術及びエッチング技術によって形成され
る。そのマスクパターンを電子線描画装置などで作成す
る際には、電極パッド４０を例として挙げて説明すれ
ば、電極パッド４０に関するデータとして、電極パッド
４０の各頂点４０Ａ，４０Ｂ，…，４０Ｇ，４０Ｈに夫
々対応する座標を指定すればよい。電極パッド４１，５
０，５１に付いても同様で、電極パッド４１，５０，５
１の各頂点に夫々対応する座標を指定すればよい。The above electrode pads 40 (41, 5)
0, 51) is formed by a photolithography technique and an etching technique using a photomask having a mask pattern created based on the layout rule described above. When the mask pattern is created by an electron beam drawing apparatus or the like, the electrode pad 40 will be described as an example. As data relating to the electrode pad 40, each vertex 40A, 40B, ..., 40G, 40H of the electrode pad 40 will be described. You can specify the coordinates corresponding to each. Electrode pads 41, 5
The same applies to 0, 51, and electrode pads 41, 50, 5
The coordinates corresponding to the respective vertices of 1 may be designated.

【００１１】ところで、通常、スルーホール３０（３
１）は、必要とするデータが最も少なくて済むという理
由から、方形状をなすように設計されたマスクパターン
を有するホトマスクを用いて形成されるが、露光光の回
折現象により、実際に半導体装置に形成されるスルーホ
ール３０（３１）の平断面形状は略円形状となる（な
お、図１及び図２には、スルーホール３０（３１）の形
状を方形状にして示した。）。By the way, normally, the through hole 30 (3
1) is formed by using a photomask having a mask pattern designed to have a rectangular shape because it requires the least amount of data. However, due to the diffraction phenomenon of exposure light, the semiconductor device is actually formed. The planar cross-sectional shape of the through hole 30 (31) formed in (1) is substantially circular (the through hole 30 (31) is shown as a square shape in FIGS. 1 and 2).

【００１２】そのため、上述したように電極パッド４０
（４１，５０，５１）が八角形状をなしていても、スル
ーホール３０（３１）の周縁にはその全周に亘って十分
な重なり余裕代が確保されていることになる。この重な
り余裕代の大きさに付いては、レイアウトルールによっ
て決められている。Therefore, as described above, the electrode pad 40
Even if (41, 50, 51) has an octagonal shape, a sufficient overlap margin is secured around the entire circumference of the through hole 30 (31). The size of this overlap margin is determined by the layout rule.

【００１３】なお、上述した上層配線１０，１１及び下
層配線２０，２１は、例えばアルミニウム又はアルミニ
ウムを含む合金やポリシリコンやシリサイドなどででき
ていて、それら上層配線１０，１１及び下層配線２０，
２１が夫々形成されている各配線層の間には、層間絶縁
膜が介装されているのはいうまでもない。The upper layer wirings 10 and 11 and the lower layer wirings 20 and 21 are made of, for example, aluminum or an alloy containing aluminum, polysilicon, or silicide, and the upper layer wirings 10 and 11 and the lower layer wirings 20 and 21 are formed.
It goes without saying that an interlayer insulating film is interposed between each wiring layer in which 21 is formed.

【００１４】以上、詳述したように、本実施例の半導体
装置によれば、電極パッド４０，４１間の距離よりも上
層配線１０と電極パッド４１間の距離の方が短くなるの
で、上層配線１０と電極パッド４１間の距離がレイアウ
トルールの最小寸法ａに等しくなるように、上層配線１
０，１１間の距離を定めることができる。同様に、電極
パッド５０，５１間の距離よりも下層配線２０と電極パ
ッド５１間の距離の方が短くなるので、下層配線２０と
電極パッド５１間の距離がレイアウトルールの最小寸法
ａに等しくなるように、下層配線２０，２１間の距離を
定めることができる。従って、上層配線１０，１１間の
距離および下層配線２０，２１間の距離をともに、電極
パッドの形状が方形である場合に比べて短くすることが
できるので、配線のレイアウト密度が高まり、半導体装
置の集積度が向上する。特に、半導体装置がチャネルレ
ス論理ＬＳＩやゲートアレイ方式の論理ＬＳＩである場
合に有効である。As described in detail above, according to the semiconductor device of this embodiment, the distance between the upper layer wiring 10 and the electrode pad 41 is shorter than the distance between the electrode pads 40 and 41, so that the upper layer wiring is 1 so that the distance between the electrode 10 and the electrode pad 41 is equal to the minimum dimension a of the layout rule.
The distance between 0 and 11 can be defined. Similarly, since the distance between the lower layer wiring 20 and the electrode pad 51 is shorter than the distance between the electrode pads 50 and 51, the distance between the lower layer wiring 20 and the electrode pad 51 becomes equal to the minimum dimension a of the layout rule. Thus, the distance between the lower layer wirings 20 and 21 can be determined. Therefore, both the distance between the upper layer wirings 10 and 11 and the distance between the lower layer wirings 20 and 21 can be shortened as compared with the case where the shape of the electrode pad is rectangular, so that the wiring layout density is increased and the semiconductor device is increased. The degree of integration is improved. This is particularly effective when the semiconductor device is a channelless logic LSI or a gate array type logic LSI.

【００１５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、電
極パッド４０，４１，５０，５１の形状は八角形状に限
らず、少なくとも８つ以上の頂点を有する多角形状であ
ればよく、さらに円形状であってもよいのはいうまでも
ない。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example, the shape of the electrode pads 40, 41, 50, 51 is not limited to an octagonal shape, but may be a polygonal shape having at least eight or more vertices, and needless to say, may be a circular shape.

【００１６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
装置のレイアウトに適用した場合について説明したが、
この発明はそれに限定されるものではなく、例えばプリ
ント配線基板における配線のレイアウトに利用すること
ができる。In the above description, the case where the invention made by the present inventor is mainly applied to the layout of the semiconductor device which is the background field of application has been described.
The present invention is not limited to this, and can be used, for example, in the layout of wiring on a printed wiring board.

【００１７】[0017]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、直交する横方向配線と縦方
向配線に対して斜めの方向に隣り合う２つの電極パッド
間の距離を、電極パッドの形状が方形である場合に比べ
て短くすることができ、これによって配線のレイアウト
密度を高め、半導体装置の集積度を向上させることがで
きる。The effects obtained by the representative one of the inventions disclosed in the present application will be briefly described as follows. That is, the distance between two electrode pads that are adjacent to each other in an oblique direction with respect to the horizontal wiring and the vertical wiring that are orthogonal to each other can be shortened as compared with the case where the shape of the electrode pad is rectangular, and thus the wiring can be formed. It is possible to increase the layout density and improve the integration degree of the semiconductor device.

【図面の簡単な説明】[Brief description of drawings]

【図１】本実施例における半導体装置の上層配線層にお
けるスルーホール部分の概略平面図である。FIG. 1 is a schematic plan view of a through hole portion in an upper wiring layer of a semiconductor device according to this embodiment.

【図２】本実施例における半導体装置の下層配線層にお
けるスルーホール部分の概略平面図である。FIG. 2 is a schematic plan view of a through hole portion in a lower wiring layer of the semiconductor device according to the present embodiment.

【図３】従来の半導体装置の上層配線層におけるスルー
ホール部分の概略平面図である。FIG. 3 is a schematic plan view of a through hole portion in an upper wiring layer of a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

１０，１１ 上層配線（配線部） ２０，２１ 下層配線（配線部） ３０，３１ スルーホール ４０，４１，５０，５１ 電極パッド 10, 11 Upper layer wiring (wiring part) 20, 21 Lower layer wiring (wiring part) 30, 31 Through hole 40, 41, 50, 51 Electrode pad

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 下層配線層及び上層配線層を連結させる
べくそれらの層間に介挿された絶縁膜に形成されたスル
ーホールに対応された、前記下層配線層又は前記上層配
線層との連結部分に、少なくとも８つ以上の頂点を有す
る多角形状をした電極パッドが形成されていることを特
徴とする半導体装置。1. A connecting portion with the lower wiring layer or the upper wiring layer corresponding to a through hole formed in an insulating film interposed between the lower wiring layer and the upper wiring layer so as to connect the lower wiring layer and the upper wiring layer. In the semiconductor device, a polygonal electrode pad having at least eight or more vertices is formed on the substrate. 【請求項２】 前記電極パッドが八角形状をなしている
ことを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the electrode pad has an octagonal shape.