JPH06131888A - Semiconductor filing device - Google Patents
Semiconductor filing deviceInfo
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- JPH06131888A JPH06131888A JP27474492A JP27474492A JPH06131888A JP H06131888 A JPH06131888 A JP H06131888A JP 27474492 A JP27474492 A JP 27474492A JP 27474492 A JP27474492 A JP 27474492A JP H06131888 A JPH06131888 A JP H06131888A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はフラッシュ型のＥＥＰＲ
ＯＭを備えた半導体ファイル装置に係わり、特に前記Ｅ
ＥＰＲＯＭにデータを書き込む際に行われるベリファイ
にてエラーと判定されたデータの処理に関する。BACKGROUND OF THE INVENTION The present invention relates to a flash type EEPR.
The present invention relates to a semiconductor file device provided with an OM, and particularly to the above-mentioned E
The present invention relates to processing of data determined to be an error in verification performed when writing data to an EPROM.
【０００２】[0002]
【従来の技術】従来、フラッシュ型のＥＥＰＲＯＭを備
えた半導体ファイル装置では、データを前記ＥＥＰＲＯ
Ｍに書き込む際に、データをベリファイしながら書き込
んでいく。この書き込みデータのベリファイ時に前記フ
ラッシュ型のＥＥＰＲＯＭにエラーが発生すると、コン
トローラはエラー処理を行い、前記エラーが発生した消
去ブロックを使用不可とした後、この消去ブロックに書
き込むデータを別の消去ブロックに書き込む等の処理を
行う。これでは前記ベリファイ時に書き込みエラーが発
生する度に、上記のようなエラー処理を行わなければな
らず、データの書き込みに時間がかかると共に、僅かな
欠陥があってもこれを含む消去ブロックを使用不能とし
て、新たな消去ブロックを使用しなければならず、前記
フラッシュ型のＥＥＰＲＯＭの使用効率が著しく悪くな
るという欠点があった。2. Description of the Related Art Conventionally, in a semiconductor file device having a flash type EEPROM, data is stored in the EEPROM.
When writing to M, writing is performed while verifying the data. If an error occurs in the flash type EEPROM at the time of verifying the write data, the controller performs error processing, disables the erase block in which the error has occurred, and then writes the data to be written in this erase block to another erase block. Processing such as writing is performed. In this case, the error processing as described above has to be performed every time a write error occurs at the time of verification, and it takes time to write data, and even if there is a slight defect, the erase block including this cannot be used. As a result, a new erase block has to be used, and the use efficiency of the flash type EEPROM is remarkably deteriorated.
【０００３】[0003]
【発明が解決しようとする課題】上記の如く従来のフラ
ッシュ型のＥＥＰＲＯＭを備えた半導体ファイル装置で
は、前記ＥＥＰＲＯＭにデータを書き込む際、データを
ベリファイしながら書き込んでいく。この書き込みデー
タのベリファイ時にエラーが発生すると、コントローラ
はエラー処理を行い、前記エラーが発生した消去ブロッ
クを使用不可とした後、この消去ブロックに書き込むデ
ータを別の消去ブロックに書き込む等の処理を行う。こ
れでは前記ベリファイ時に書き込みエラーが発生する度
に、上記のようなエラー処理を行わなければならず、デ
ータの書き込みに時間がかかると共に、僅かな欠陥があ
ってもこれを含む消去ブロックを使用不能として、新た
な消去ブロックを使用しなければならず、前記フラッシ
ュ型のＥＥＰＲＯＭの使用効率が著しく悪くなるという
欠点があった。そこで本発明は上記の欠点を除去し、フ
ラッシュ型のＥＥＰＲＯＭを効率的に使用することがで
きる半導体ファイル装置を提供することを目的としてい
る。As described above, in the semiconductor file device including the conventional flash type EEPROM, when writing data to the EEPROM, the data is written while verifying the data. If an error occurs during verification of this write data, the controller performs error processing, disables the erase block in which the error has occurred, and then performs processing such as writing the data to be written in this erase block to another erase block. . In this case, the error processing as described above has to be performed every time a write error occurs at the time of verification, and it takes time to write data, and even if there is a slight defect, the erase block including this cannot be used. As a result, a new erase block has to be used, and the use efficiency of the flash type EEPROM is remarkably deteriorated. SUMMARY OF THE INVENTION Therefore, an object of the present invention is to eliminate the above-mentioned drawbacks and to provide a semiconductor file device capable of efficiently using a flash type EEPROM.
【０００４】[0004]
【課題を解決するための手段】本発明はデータ格納領域
と冗長領域を有するメモリにデータをベリファイを行い
ながら書き込む半導体ファイル装置において、前記ベリ
ファイでエラーと判定されたエラーデータを前記メモリ
からベリファイモードで読み出す読出手段と、この読出
手段によって読み出されたエラーデータとこのデータの
前記メモリに書き込む前の元データとを比較して両デー
タの不一致箇所のアドレスを検出する比較手段と、前記
データと前記比較手段で検出されたアドレスとを前記メ
モリの冗長領域に書き込んで前記エラーデータの書き込
みを完了にする補償手段と、前記メモリのデータ格納領
域からデータを読み出す際に前記冗長領域に前記元デー
タとアドレスが書き込まれていた場合、前記データ格納
領域から読み出したデータの前記アドレスで示される部
分を前記元データに代えて読み出す補正手段とを具備し
た構成を有する。SUMMARY OF THE INVENTION According to the present invention, in a semiconductor file device for writing data into a memory having a data storage area and a redundant area while verifying the data, error data judged as an error by the verify is transferred from the memory to a verify mode. And read means, comparing means for comparing the error data read by the reading means with the original data of this data before writing in the memory, and detecting the address of the disagreement point between the two data, Compensating means for writing the address detected by the comparing means to the redundant area of the memory to complete the writing of the error data, and the original data in the redundant area when reading data from the data storage area of the memory. And the address has been written, read from the data storage area. The portion indicated by the address data having the configuration and a correcting means for reading instead of the original data.
【０００５】[0005]
【作用】本発明の半導体ファイル装置において、読出手
段は前記ベリファイでエラーと判定されたデータを前記
メモリからベリファイモードで読み出す。比較手段は前
記読出手段によって読み出されたエラーデータとこのデ
ータの前記メモリに書き込む前の元データとを比較して
両データの不一致箇所のアドレスを検出する。補償手段
は前記データと前記比較手段で検出されたアドレスとを
前記メモリの冗長領域に書き込んで前記エラーデータの
書き込みを完了とする。補正手段は前記メモリのデータ
格納領域からデータを読み出す際に前記冗長領域に前記
元データとアドレスが書き込まれていた場合、前記デー
タ格納領域から読み出したデータの前記アドレスで示さ
れる部分を前記元データに代えて読み出す。In the semiconductor file device of the present invention, the reading means reads the data judged as an error by the verify from the memory in the verify mode. The comparing means compares the error data read by the reading means with the original data of this data before being written in the memory, and detects the address of the non-matching portion of both data. The compensating means writes the data and the address detected by the comparing means in the redundant area of the memory to complete the writing of the error data. When the original data and the address are written in the redundant area when the data is read from the data storage area of the memory, the correction unit replaces the portion of the data read from the data storage area indicated by the address with the original data. Read instead of.
【０００６】[0006]
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明の半導体ファイル装置の一実施例
を示したブロック図である。１はメモリチップ２に対す
る各種制御を行うコントローラ、２はフラッシュ型ＥＥ
ＰＲＯＭ２１とベリファイ機能を実現する緒回路を内蔵
したメモリチップである。コントローラ１はコントロー
ラ全体を制御するＣＰＵ１１、メモリチップ２に対する
データの書き込み／読み出し制御を行うＲ／Ｗ制御回路
１２、エラーが発生した読み出しデータと書き込む前の
元データとを比較する比較回路１３、１ページ分の書き
込みデータを格納するページバッファ１４を有してい
る。又、メモリチップ２はデータを記憶するフラッシュ
型のＥＥＰＲＯＭ２１、メモリチップ２内部での書き込
みデータのベリファイや各種動作を制御する制御回路２
２、書き込みデータを一旦保存するＳＲＡＭ２３、書き
込みデータのベリファイを行うベリファイ回路２４及び
ベリファイ結果を保存するステータスレジスタ２５を有
している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a semiconductor file device of the present invention. 1 is a controller for performing various controls on the memory chip 2 and 2 is a flash type EE
It is a memory chip having a PROM 21 and a circuit for realizing a verify function. The controller 1 includes a CPU 11 that controls the entire controller, an R / W control circuit 12 that controls writing / reading of data to / from the memory chip 2, a comparison circuit 13 that compares read data in which an error has occurred with original data before writing. It has a page buffer 14 for storing write data for pages. Further, the memory chip 2 is a flash type EEPROM 21 for storing data, and a control circuit 2 for controlling verification of write data in the memory chip 2 and various operations.
2. It has an SRAM 23 for temporarily storing write data, a verify circuit 24 for verifying write data, and a status register 25 for storing the verification result.
【０００７】図２は図１に示したフラッシュ型ＥＥＰＲ
ＯＭ２１内に割り付けられている消去ブロックの模式図
を示した図である。消去ブロックは５１２バイトのデー
タ格納領域（１）と４０バイトとの冗長領域（２）から
成る１ページ分の記憶領域が８領域集まって構成されて
いる。又、フラッシュ型ＥＥＰＲＯＭ２１内はこのよう
な消去ブロックが複数個割り付けられている。FIG. 2 shows the flash type EEPR shown in FIG.
It is the figure which showed the schematic diagram of the erase block allocated in OM21. The erase block is composed of eight storage areas for one page consisting of a data storage area (1) of 512 bytes and a redundant area (2) of 40 bytes. Further, a plurality of such erase blocks are allocated in the flash type EEPROM 21.
【０００８】次に本実施例の動作について説明する。コ
ントローラ１のＣＰＵ１１は本半導体ファイル装置を搭
載した情報処理装置（図示せず）から１ページ分の書き
込みデータを受け取ると、これをページバッファ１４に
一旦保存する。その後、ＣＰＵ１１はこの１ページ分の
書き込みデータをＲ／Ｗ制御回路１２を介してメモリチ
ップ２に送る。一方、メモリチップ２の制御回路２２
は、前記Ｒ／Ｗ制御回路１２から書き込みコマンド１０
１、データの書き込み先のアドレス１０２及び書き込み
データ１０３を受け取ると、一旦前記書き込みデータを
ＳＲＡＭ２３に保存すると共に、同書き込みデータを同
時に入力されるアドレスに従ってフラッシュ型ＥＥＰＲ
ＯＭ２１の図２に示したデータ格納領域（１）に書き込
む。次に制御回路２２はベリファイ回路２４を起動し
て、今し方フラッシュ型ＥＥＰＲＯＭ２１に書き込んだ
データをベリファイモードで読み出してベリファイ回路
２４に与える。これにより、ベリファイ回路２４はＳＲ
ＡＭ２３に保存されている書き込みデータと前記読み出
しデータが一致するまで、前記制御回路２２を介してデ
ータの読み出し書き込みを行うベリファイ動作を繰り返
す。Next, the operation of this embodiment will be described. When the CPU 11 of the controller 1 receives write data for one page from an information processing device (not shown) equipped with the semiconductor file device, the CPU 11 temporarily stores the write data in the page buffer 14. After that, the CPU 11 sends the write data for one page to the memory chip 2 via the R / W control circuit 12. On the other hand, the control circuit 22 of the memory chip 2
Is the write command 10 from the R / W control circuit 12.
1. When receiving the write destination address 102 and the write data 103 of the data, the write data is once stored in the SRAM 23, and the flash type EEPR is also operated according to the address to which the write data is simultaneously input.
The data is written in the data storage area (1) of the OM 21 shown in FIG. Next, the control circuit 22 activates the verify circuit 24, reads the data written in the flash EEPROM 21 in the verify mode in the verify mode, and supplies it to the verify circuit 24. As a result, the verify circuit 24 becomes SR
The verify operation of reading and writing data through the control circuit 22 is repeated until the write data stored in the AM 23 matches the read data.
【０００９】その結果、ベリファイ回路２４はフラッシ
ュ型ＥＥＰＲＯＭ２１に書き込んだデータと、このＥＥ
ＰＲＯＭ２１からベリファイモードで読み出した読み出
しデータが一致した場合、ステータスレジスタ２５に書
き込み完了を保存して、前記ベリファイ動作を終了す
る。しかし、前記ベリファイ回路２４は所定回数のベリ
ファイ動作を行っても、ＳＲＡＭ２３内の書き込みデー
タとフラッシュ型ＥＥＰＲＯＭ２１からベリファイモー
ドで読み出した読み出しデータが一致しない場合、書き
込みエラーをステータスレジスタ２５に保存して、前記
ベリファイ動作を終了する。As a result, the verify circuit 24 writes the data written in the flash type EEPROM 21 and the EE
When the read data read from the PROM 21 in the verify mode match, the completion of writing is stored in the status register 25, and the verify operation ends. However, if the verify circuit 24 does not match the write data in the SRAM 23 with the read data read in the verify mode from the flash EEPROM 21 even after performing the verify operation a predetermined number of times, the write error is stored in the status register 25, The verify operation is completed.
【００１０】コントローラ１のＣＰＵ１１は上記の如く
メモリチップ２に１ページ分の書き込みデータを送った
後、Ｒ／Ｗ制御回路１１を介してメモリチップ２内のス
テータスレジスタ２５に書き込まれている内容を読みに
行き、その内容が書き込み完了であれば、先程メモリチ
ップ２に送った書き込みデータが正常にフラッシュ型Ｅ
ＥＰＲＯＭ２１に書き込まれたと判断して、次のページ
の書き込みデータをＲ／Ｗ制御回路１２を介してメモリ
チップ２に送る動作に移行する。しかし、前記ステータ
スレジスタ２５の内容を読んだ結果、それが書き込みエ
ラーであった場合、ＣＰＵ１１はＲ／Ｗ制御回路１２を
介してベリファイモードで今し方フラッシュ型ＥＥＰＲ
ＯＭ２１のデータ格納領域（１）に書き込んだデータの
読み出しを行うと共に、比較回路１３を起動する。これ
を受けた制御回路２２はフラッシュ型ＥＥＰＲＯＭ２１
に書き込んだ１ページ分のデータ（エラー発生データ）
をベリファイモードで読み出してＲ／Ｗ制御回路１２に
転送する。比較回路１３は上記のようにベリファイモー
ドで読み出したデータをＲ／Ｗ制御回路１２から受け取
ると、この読み出しデータとページバッファ１４に保存
されている元々書き込もうとしていた元データとを比較
して、両データの不一致箇所のアドレスを検出する。次
にＣＰＵ１１は前記比較回路１３にて検出したアドレス
とこのアドレス部分の元データを１組として、これらデ
ータをベリファイモードで読み出した前記データが書き
込まれていたＥＥＰＲＯＭ２１内の該当のページの図２
に示す冗長領域（２）に書き込む。The CPU 11 of the controller 1 sends one page of write data to the memory chip 2 as described above, and then writes the contents written in the status register 25 in the memory chip 2 via the R / W control circuit 11. If the contents are written and read, the write data sent to the memory chip 2 is normally flash type E.
When it is determined that the data has been written in the EPROM 21, the write data of the next page is transferred to the memory chip 2 via the R / W control circuit 12. However, as a result of reading the contents of the status register 25, if it is a write error, the CPU 11 uses the read / write control circuit 12 in the verify mode to determine the flash mode EEPR.
The data written in the data storage area (1) of the OM 21 is read out and the comparison circuit 13 is activated. In response to this, the control circuit 22 is the flash type EEPROM 21.
One page of data written to (error occurrence data)
In the verify mode and transferred to the R / W control circuit 12. When the comparison circuit 13 receives the data read in the verify mode as described above from the R / W control circuit 12, it compares the read data with the original data that was originally written in the page buffer 14 and The address of the mismatched portion of both data is detected. Next, the CPU 11 sets the address detected by the comparison circuit 13 and the original data of this address portion as one set, and reads out these data in the verify mode.
Write in the redundant area (2) shown in.
【００１１】ここで、上記のようにＣＰＵ１１がフラッ
シュ型ＥＥＰＲＯＭ２１の冗長領域（２）に書き込むデ
ータは図２に示すような（データ格納領域）＋（冗長領
域）で構成された１ページ分のデータ書き込み領域長に
対して、（空白データ）＋（エラー箇所アドレス）＋
（前記エラー箇所アドレスに書き込もうとしていた元デ
ータ）の構成を有している。ここで（空白データ）は
（データ格納領域）に対して与えられ、（データ格納領
域）に対しては、書き込みが発生しないことになる。メ
モリチップ２の制御回路２２は上記のような構成のデー
タを受け取ると、フラッシュ型ＥＥＰＲＯＭ２１の該当
の冗長領域（２）にこれらデータを書き込む。これによ
り、ベリファイ時エラーを起こしたページの冗長領域
（２）にはエラー箇所アドレスとこのアドレス部分の元
データが書き込まれる。しかし、メモリチップ２側で
は、上記の如く冗長領域（２）にエラー箇所アドレスと
元データを書き込んだ段階でも、前記ベリファイ結果は
エラーのままとなる。しかし、メモリチップ２内部のベ
リファイ結果はエラーになるが、エラーを起こしたペー
ジの冗長領域（２）にはエラー箇所アドレスとこのアド
レス部分に書き込もうとしていた正しいデータが書き込
まれているはずなので、メモリチップ２の制御回路２２
はベリファイ回路２４を起動して、前記冗長領域（２）
に書き込まれているデータをベリファイ回路２４にてベ
リファイする。Here, the data written in the redundant area (2) of the flash type EEPROM 21 by the CPU 11 as described above is one page of data composed of (data storage area) + (redundant area) as shown in FIG. (Blank data) + (Error location address) + Write area length
(Original data that was about to be written to the error location address). Here, (blank data) is given to the (data storage area), and writing does not occur in the (data storage area). When the control circuit 22 of the memory chip 2 receives the data having the above configuration, the control circuit 22 writes the data in the corresponding redundant area (2) of the flash type EEPROM 21. As a result, the error location address and the original data of this address portion are written in the redundant area (2) of the page in which the error occurred during verification. However, on the memory chip 2 side, the verification result remains an error even when the error location address and the original data are written in the redundant area (2) as described above. However, although the verification result in the memory chip 2 becomes an error, the redundant area (2) of the page in which the error occurred should have the error location address and the correct data to be written to this address portion. Control circuit 22 of memory chip 2
Activates the verify circuit 24 to activate the redundancy area (2).
The data written in is verified by the verify circuit 24.
【００１２】その結果、前記データが冗長領域（２）に
正しく書き込まれていることが確認されると、ステータ
スレジスタ２５に書き込み完了を保存して処理を終了す
る。コントローラ１のＣＰＵ１１はＲ／Ｗ制御回路１２
を介して前記ステータスレジスタ２５の内容を読み込ん
で、上記の書き込み完了を知ると、次のページのデータ
の書き込み処理に移行する。しかし、前記冗長領域
（２）に書き込んだデータのベリファイ結果がエラーで
あった場合、ベリファイ回路２４はステータスレジスタ
２５に書き込みエラーを保存して処理を終了する。ＣＰ
Ｕ１１はステータスレジスタ２５の内容を読み込んで、
前記冗長領域（２）に書き込んだデータにエラーが生じ
たことを知ると、別のページに再度１ページ分のデータ
をＲ／Ｗ制御回路１２を介して書き込む制御を行う。結
局、この冗長領域（２）に書き込まれるデータに関して
はベリファイ結果が書き込み完了となるまで、上記動作
が繰り返される。As a result, when it is confirmed that the data is correctly written in the redundant area (2), the completion of writing is stored in the status register 25 and the process is terminated. The CPU 11 of the controller 1 is the R / W control circuit 12
When the contents of the status register 25 are read via the, and the completion of the writing is known, the process goes to the writing process of the data of the next page. However, if the verify result of the data written in the redundant area (2) is an error, the verify circuit 24 saves the write error in the status register 25 and ends the process. CP
U11 reads the contents of the status register 25,
When it is known that an error has occurred in the data written in the redundant area (2), the control for writing one page of data into another page again via the R / W control circuit 12 is performed. Eventually, with respect to the data written in the redundant area (2), the above operation is repeated until the verification result indicates that the writing is completed.
【００１３】次に、メモリチップ２からデータを読み出
す際、ＣＰＵ１１はＲ／Ｗ制御回路１２を介してメモリ
チップ２からデータを読み出す。この時、メモリチップ
２の制御回路２２はＲ／Ｗ制御回路１２からデータの読
み出しコマンドを受けるため、同時に送られてきたアド
レスに従ってフラッシュ型ＥＥＰＲＯＭ２１のデータ格
納領域（１）からデータを読み出す。この時、制御回路
２２は冗長領域（２）内も読込み、何も書かれていない
場合は、前記データをＲ／Ｗ制御回路１２に転送する。
しかし、前記冗長領域（２）内に（エラー箇所アドレス
＋元データ）が書き込まれている場合、制御回路２２は
データ格納領域（１）から読み出したデータの前記エラ
ー箇所アドレス部分を前記元データに入れ替えて修正を
加えた後、これをＲ／Ｗ制御回路１２に転送する。従っ
て、メモリチップ２からデータが読み出されて、Ｒ／Ｗ
制御回路１２に転送された段階では、書き込み時のベリ
ファイでエラーとなったデータでも、正しいデータに修
正されていることなる。Next, when reading the data from the memory chip 2, the CPU 11 reads the data from the memory chip 2 via the R / W control circuit 12. At this time, since the control circuit 22 of the memory chip 2 receives the data read command from the R / W control circuit 12, the data is read from the data storage area (1) of the flash type EEPROM 21 according to the address sent at the same time. At this time, the control circuit 22 also reads in the redundant area (2) and transfers the data to the R / W control circuit 12 when nothing is written.
However, when (error location address + original data) is written in the redundant area (2), the control circuit 22 sets the error location address part of the data read from the data storage area (1) to the original data. After replacement and correction, this is transferred to the R / W control circuit 12. Therefore, the data is read from the memory chip 2 and the R / W
At the stage when the data is transferred to the control circuit 12, even the data that has become an error in the verification at the time of writing is corrected to the correct data.
【００１４】図３は図１に示したメモリチップ２内の制
御回路２２がフラッシュ型ＥＥＰＲＯＭ２１からデータ
を読み出す際の動作を示したフローチャートである。メ
モリチップ２内の制御回路２２はコントローラ１側から
読み出し指定を受けると、ステップ３０１にてフラッシ
ュ型ＥＥＰＲＯＭのデータ格納領域（１）及びその冗長
領域（２）からデータを読み出す。その時、制御回路２
２はステップ３０２にて前記冗長領域（２）にエラー箇
所アドレスと元データが書き込まれていたか否かを判定
し、書き込まれていない場合はステップ３０３へ進み、
書き込まれていた場合はステップ３０４へ進む。ステッ
プ３０４へ進んだ場合、データ格納領域（１）から読み
出したデータの前記エラー箇所アドレス部分を前記元の
データに代えて、読み出しデータを修正した後、ステッ
プ３０３へ進む。ステップ３０３にて、制御回路２２は
読み出したデータ又は修正したデータをコントローラ１
のＲ／Ｗ制御回路１２に転送して処理を終了する。FIG. 3 is a flow chart showing the operation when the control circuit 22 in the memory chip 2 shown in FIG. 1 reads data from the flash type EEPROM 21. Upon receiving the read instruction from the controller 1 side, the control circuit 22 in the memory chip 2 reads the data from the data storage area (1) and its redundant area (2) of the flash type EEPROM in step 301. At that time, the control circuit 2
In step 302, it is determined whether or not the error location address and the original data have been written in the redundant area (2) in step 302. If they have not been written, the process proceeds to step 303,
If it has been written, the process proceeds to step 304. When the process proceeds to step 304, the error location address part of the data read from the data storage area (1) is replaced with the original data, the read data is corrected, and then the process proceeds to step 303. In step 303, the control circuit 22 sends the read data or the corrected data to the controller 1
To the R / W control circuit 12 of FIG.
【００１５】本実施例によれば、データをメモリチップ
２内のフラッシュ型ＥＥＰＲＯＭ２１に書き込む際に、
ベリファイ回路２４のベリファイ結果がエラーとなった
場合、コントローラ１のＣＰＵ１１は前記エラーとなっ
たデータをメモリチップ２からベリファイモードで読み
出し、このデータと書き込み前の元データとを比較回路
１３にて比較させ、その結果得られるエラー部分のアド
レスと、このアドレス部分の元のデータとをＲ／Ｗ制御
回路１２及び制御回路２２を介してフラッシュ型ＥＥＰ
ＲＯＭ２１の前記エラーを生じたページ内の冗長領域
（２）に書き込んで、前記データの書き込みを完了する
ことができる。このため、ベリファイ結果がエラーとな
る度にエラー処理を行わなくて済むので、データの書き
込み時間を短時間にすることができると共に、わずかな
欠陥があってもこれを含む消去ブロックを使用不能とし
て、新たな消去ブロックを使用しなくて済むため、前記
フラッシュ型のＥＥＰＲＯＭ２１の使用効率を著しく向
上させることができる。According to this embodiment, when writing data to the flash type EEPROM 21 in the memory chip 2,
When the verify result of the verify circuit 24 indicates an error, the CPU 11 of the controller 1 reads the error data from the memory chip 2 in the verify mode, and compares this data with the original data before writing in the comparison circuit 13. Then, the address of the error portion obtained as a result and the original data of this address portion are passed through the R / W control circuit 12 and the control circuit 22 to the flash type EEP.
The writing of the data can be completed by writing in the redundant area (2) in the page where the error has occurred in the ROM 21. For this reason, it is not necessary to perform error processing every time the verification result becomes an error, so that the data writing time can be shortened, and even if there is a slight defect, the erase block including this becomes unusable. Since it is not necessary to use a new erase block, the use efficiency of the flash type EEPROM 21 can be significantly improved.
【００１６】しかも、メモリチップ２内のフラッシュ型
ＥＥＰＲＯＭ２１のデータ格納領域（１）からデータを
読み出す際に冗長領域（２）にエラー箇所アドレスと元
データが書き込まれている場合、前記データ格納領域
（１）から読み出したデータの前記アドレス部分を前記
元データに代えて読み出すため、ベリファイ結果がエラ
ーでも、正しいデータを読み出すことができるため、メ
モリとしての信頼性を悪化させることはない。Further, when the data is read from the data storage area (1) of the flash type EEPROM 21 in the memory chip 2, if the error location address and the original data are written in the redundant area (2), the data storage area ( Since the address portion of the data read from 1) is read in place of the original data, correct data can be read even if the verification result is an error, so the reliability of the memory does not deteriorate.
【００１７】尚、上記実施例ではメモリチップ２の内部
に制御回路２２〜ステータスレジスタ２５等から成るベ
リファイ機能を実現する回路を搭載したが、このベリフ
ァイ機能はコントローラ１側に設けても同様の効果があ
る。しかし、このようなメモリチップ２の外部でベリフ
ァイを全てやってしまう方式では、ベリファイの繰り返
しによるコントローラ１側とメモリチップ２側間のデー
タ転送量が多くなるため、この分、データの書き込み処
理速度が低下するという欠点がある。特にベリファイに
よりエラーと判定される書き込みデータの出現頻度が低
い場合は、図１に示した例の如く、メモリチップ２の内
部にベリファイ機能を設けるほうが書き込み処理速度の
面で有利になる。In the above-described embodiment, the memory chip 2 is internally provided with a circuit for realizing the verify function including the control circuit 22 to the status register 25. However, even if the verify function is provided on the controller 1 side, the same effect is obtained. There is. However, in such a method in which all verification is performed outside the memory chip 2, the amount of data transfer between the controller 1 side and the memory chip 2 side due to repeated verification increases, and therefore the data write processing speed is increased accordingly. Has the disadvantage that it decreases. Especially when the frequency of occurrence of write data determined to be an error by verification is low, it is more advantageous in terms of write processing speed to provide a verify function inside the memory chip 2 as in the example shown in FIG.
【００１８】[0018]
【発明の効果】以上記述した如く本発明の半導体ファイ
ル装置によれば、フラッシュ型のＥＥＰＲＯＭを効率的
に使用することができる。As described above, according to the semiconductor file device of the present invention, the flash type EEPROM can be efficiently used.
【図１】本発明の半導体ファイル装置の一実施例を示し
たブロック図。FIG. 1 is a block diagram showing an embodiment of a semiconductor file device of the present invention.
【図２】図１に示したメモリチップ内のフラッシュ型の
ＥＥＰＲＯＭのデータ記憶領域の構成例を示した模式
図。FIG. 2 is a schematic diagram showing a configuration example of a data storage area of a flash type EEPROM in the memory chip shown in FIG.
【図３】図１に示したフラッシュ型ＥＥＰＲＯＭ内に割
り付けられている消去ブロックの模式図を示した図。3 is a diagram showing a schematic diagram of erase blocks allocated in the flash type EEPROM shown in FIG. 1. FIG.
１…コントローラ ２…メモリチッ
プ １１…ＣＰＵ １２…Ｒ／Ｗ制
御回路 １３…比較回路 １４…ページバ
ッファ ２１…フラッシュ型ＥＥＰＲＯＭ ２２…制御回路 ２３…ＳＲＡＭ ２４…ベリファ
イ回路 ２５…ステータスレジスタDESCRIPTION OF SYMBOLS 1 ... Controller 2 ... Memory chip 11 ... CPU 12 ... R / W control circuit 13 ... Comparison circuit 14 ... Page buffer 21 ... Flash type EEPROM 22 ... Control circuit 23 ... SRAM 24 ... Verify circuit 25 ... Status register
Claims (2)
リにデータをベリファイを行いながら書き込む半導体フ
ァイル装置において、前記ベリファイでエラーと判定さ
れたエラーデータを前記メモリからベリファイモードで
読み出す読出手段と、この読出手段によって読み出され
たエラーデータとこのデータの前記メモリに書き込む前
の元データとを比較して両データの不一致箇所のアドレ
スを検出する比較手段と、前記データと前記比較手段で
検出されたアドレスとを前記メモリの冗長領域に書き込
んで前記エラーデータの書き込みを完了にする補償手段
と、前記メモリのデータ格納領域からデータを読み出す
際に前記冗長領域に前記元データとアドレスが書き込ま
れていた場合、前記データ格納領域から読み出したデー
タの前記アドレスで示される部分を前記元データに代え
て読み出す補正手段とを具備したことを特徴とする半導
体ファイル装置。1. A semiconductor file device for writing data into a memory having a data storage area and a redundant area while verifying the data, and reading means for reading error data determined as an error in the verify from the memory in a verify mode. Comparing means for comparing the error data read by the reading means with the original data of this data before being written in the memory, and detecting the address of the disagreement point between both data, and the data and the comparing means. Compensating means for writing an address and a redundant area in the memory to complete the writing of the error data, and the original data and the address are written in the redundant area when reading data from the data storage area of the memory. In case of the address of the data read from the data storage area, A semiconductor file device comprising: a correction unit that reads out the indicated portion in place of the original data.
且つベリファイ機能を実現する回路を前記半導体チップ
側に内蔵したことを特徴とする請求項１記載の半導体フ
ァイル装置。2. The memory is formed on a semiconductor chip,
2. The semiconductor file device according to claim 1, further comprising a circuit that implements a verify function on the side of the semiconductor chip.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27474492A JPH06131888A (en) | 1992-10-14 | 1992-10-14 | Semiconductor filing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27474492A JPH06131888A (en) | 1992-10-14 | 1992-10-14 | Semiconductor filing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06131888A true JPH06131888A (en) | 1994-05-13 |
Family
ID=17545990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27474492A Pending JPH06131888A (en) | 1992-10-14 | 1992-10-14 | Semiconductor filing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06131888A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1011364A (en) * | 1996-06-20 | 1998-01-16 | Brother Ind Ltd | Storage device and storage medium |
| JP2013257927A (en) * | 2012-06-13 | 2013-12-26 | Winbond Electronics Corp | Semiconductor memory device |
-
1992
- 1992-10-14 JP JP27474492A patent/JPH06131888A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1011364A (en) * | 1996-06-20 | 1998-01-16 | Brother Ind Ltd | Storage device and storage medium |
| JP2013257927A (en) * | 2012-06-13 | 2013-12-26 | Winbond Electronics Corp | Semiconductor memory device |
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