JPH0612504A - Emulation chip - Google Patents
Emulation chipInfo
- Publication number
- JPH0612504A JPH0612504A JP4011521A JP1152192A JPH0612504A JP H0612504 A JPH0612504 A JP H0612504A JP 4011521 A JP4011521 A JP 4011521A JP 1152192 A JP1152192 A JP 1152192A JP H0612504 A JPH0612504 A JP H0612504A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- embedded
- bus
- internal
- operation flag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はエミュレーションチップ
に関し、特にＯＳ組込型マイコン用システムタスクのイ
ベント検出、トレースマスク用ステータス信号に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an emulation chip, and more particularly to an event detection of a system task for an OS-embedded microcomputer and a trace mask status signal.
【０００２】[0002]
【従来の技術】近年、メカトロニクス等リアルタイム制
御応用分野を中心に、タスク制御をリアルタイムに行な
うＯＳ組込型のマイクロコンピュータが増加している。
マイコン用組込ＯＳは割り込みに同期して、あらかじめ
規定されたタスクの優先順位とタスクの動作状態に応じ
て、起動すべきタスクの制御を行なうプログラムであ
る。2. Description of the Related Art In recent years, an OS-embedded microcomputer for performing task control in real time has been increasing mainly in real-time control application fields such as mechatronics.
The embedded OS for a microcomputer is a program for controlling a task to be activated in synchronization with an interrupt in accordance with a predetermined task priority order and a task operation state.
【０００３】従来のＯＳ組込型のマイコロコンピュータ
のエミュレーションチップとイブント検出器，リアルタ
イムトレーサの動作を図３を用いて説明するエミュレー
ションチップにはエミュレーションシステムのプログラ
ムを実行するスーパーバイザモードと、ユーザプログラ
ムを実行するユーザモードがあり、スーパーバイザモー
ド信号ＳＳＭはインアクティブとなる。従って、イベン
ト検出器とリアルタイムトレーサはユーザモード中に動
作許可状態となる。The operation of the emulation chip, the event detector, and the real-time tracer of a conventional OS-embedded Mycoro computer will be described with reference to FIG. And the supervisor mode signal SSM becomes inactive. Therefore, the event detector and the real-time tracer are in the operation permission state during the user mode.
【０００４】[0004]
【発明が解決しようとする課題】従来のエミュレーショ
ンチップは、スーパーバイザモード信号がイベント検出
器とリアルタイムトレーサのチップセレクト信号となっ
ているので、マイコン用組込ＯＳプログラムの動作もイ
ベント検出，トレースの対象となってしまう。In the conventional emulation chip, since the supervisor mode signal is the chip select signal of the event detector and the real-time tracer, the operation of the embedded OS program for the microcomputer is also subject to event detection and tracing. Will be.
【０００５】従ってユーザのディバグ対象ではない組込
ＯＳプログラムによってイベント検出してしまい、又、
ユーザに公開していない組込ＯＳプログラムがリアルタ
イムトレーサにトレースされていまうという欠点があっ
た。Therefore, an event is detected by the embedded OS program that is not the user's debugging target, and
There is a drawback that the embedded OS program that is not disclosed to the user is traced by the real-time tracer.
【０００６】[0006]
【課題を解決するための手段】本発明のエミュレーショ
ンチップは、外部のイベント検出器およびリアルタイム
トレーサに、それぞれ内部アドレスバス，内部データバ
スおよび内部ステータバスを介して接続される内部バス
インタフェースと、前記イベント検出器およびリアルタ
イムトレーサのそれぞれのチップイネーブル端にスーパ
ーバイザモード信号を供給するスーパーバイザモード生
成部とを有するエミュレーションチップにおいて、前記
内部アドレスバスのアドレス信号を入力して組込動作フ
ラグセレクト信号を出力するアドレスデコーダと、前記
内部ステータバスのライトステータスおよび前記組込Ｏ
Ｓフラグセレクト信号とをそれぞれ入力して組込ＯＳフ
ラグ書込信号を出力するＡＮＤゲートと、前記内部デー
タバスの組込動作フラグ設定信号をデータ端に入力する
と共に前記組込ＯＳ動作フラグ書込信号をクロック端に
入力してＱ端から組込ＯＳ動作信号を出力するデータラ
ッチとを有するマイコン用組込ＯＳ動作フラグを設け、
前記組込ＯＳ動作信号および前記スーパーバイザモード
信号の論理和信号を前記チップセレクト端に供給して構
成されている。The emulation chip of the present invention includes an internal bus interface connected to an external event detector and a real-time tracer via an internal address bus, an internal data bus and an internal stator bus, respectively. In an emulation chip having a supervisor mode generator that supplies a supervisor mode signal to each chip enable end of an event detector and a real-time tracer, an address signal of the internal address bus is input and an embedded operation flag select signal is output. Address decoder, write status of the internal status bus and embedded O
An AND gate for inputting an S flag select signal and outputting an embedded OS flag write signal, and an embedded operation flag setting signal for the internal data bus are input to the data end and the embedded OS operation flag is written. A built-in OS operation flag for a microcomputer having a data latch for inputting a signal to the clock terminal and outputting an embedded OS operation signal from the Q terminal,
The logical sum signal of the built-in OS operation signal and the supervisor mode signal is supplied to the chip select terminal.
【０００７】[0007]
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のブロック図である。The present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of a first embodiment of the present invention.
【０００８】エミュレーションチップ１は、外部のイベ
ント検出器５およびリアルタイムトレーサ６に、それぞ
れ内部アドレスバス１５，内部データバス１６および内
部ステータバス１７を介して接続される内部バスインタ
フェース４と、同様に外部アトレシバス１２，外部デー
タバス１３および外部ステータバス１４を介して接続さ
れる外部バスインタフェース３と、イベント検出器５お
よびリアルタイムトレーサ６のそれぞれのチップイネー
ブル端ＣＳ（反転）にスーパーバスザモード信号ＳＳＭ
を供給するスーパーバイザモード生成部７と、内部アド
レスバス１５からのアドレス信号ＳＡ，内部ステータバ
ス１７のライトステータスＳＷＳおよび内部データバス
１７の組込ＯＳ動作フラグ設定信号ＳＯＦを入力して組
込ＯＳ動作信号ＳＯＯを出力するマイコン用組込ＯＳ動
作フラグ２とを有する。The emulation chip 1 has an internal bus interface 4 connected to an external event detector 5 and a real-time tracer 6 via an internal address bus 15, an internal data bus 16 and an internal stator bus 17, respectively. The external bus interface 3 connected via the atrecibus 12, the external data bus 13, and the external stator bus 14, and the chip enable end CS (inversion) of the event detector 5 and the real-time tracer 6 are connected to the super bus the mode signal SSM.
And a supervisor mode generator 7 for supplying an address signal SA from the internal address bus 15, a write status SWS of the internal stator bus 17 and an embedded OS operation flag setting signal SOF of the internal data bus 17 are input. And a built-in OS operation flag 2 for a microcomputer that outputs a signal SOO.
【０００９】マイコン用組込ＯＳ動作フラグ２は、アド
レス信号ＳＡを入力し組込ＯＳ動作フラグセレクト信号
ＳＯＳを出力するアドレスデコーダ８と、ライトステー
タスＳＷＳおよび組込ＯＳ動作フラグセレクト信号ＳＯ
Ｓとを入力して組込ＯＳ動作フラグ書込信号ＳＯＷを出
力するＡＮＤゲート１０と、組込ＯＳ動作フラグ設定信
号ＳＯＦをデータ端２に入力すると共に組込ＯＳフラグ
書込信号ＳＯＷをクロック端に入力してＱ端から組込Ｏ
Ｓ動作設定信号ＳＯＯを出力するデータラッチ９とを有
する。The microcomputer built-in OS operation flag 2 includes an address decoder 8 which receives an address signal SA and outputs an embedded OS operation flag select signal SOS, a write status SWS, and an embedded OS operation flag select signal SO.
AND gate 10 which inputs S and outputs an embedded OS operation flag write signal SOW, and an embedded OS operation flag setting signal SOF is input to the data end 2 and the embedded OS flag write signal SOW is input at the clock end. Input to and install from the end Q
The data latch 9 outputs the S operation setting signal SOO.
【００１０】次に図２のタイミングチャートに沿って図
１のブロックの動作を説明する。組込ＯＳプログラムの
先頭で、マイコン用組込ＯＳ動作フラグ２に“１”を書
き込むことによって、内部データバス１６から入力する
組込ＯＳ動作フラグ設定信号ＳＯＦ，内部ステータバス
１７から入力するライトステータスＳＷＳ，そしてアド
レスデコーダ８の出力する組込ＯＳ動作フラグセレクト
信号ＳＯＳがアクティブとなり、ＡＮＤゲート１０の出
力する組込ＯＳ動作フラグ書込信号ＳＯＷがアクティブ
となり、データラッチ９のＱ端が出力する組込ＯＳ動作
信号ＳＯＯがアクティブとなり、イベント・トレースイ
ネーブル信号ＳＩＴがインアクティブとなる。Next, the operation of the block of FIG. 1 will be described with reference to the timing chart of FIG. By writing "1" to the embedded OS operation flag 2 for the microcomputer at the head of the embedded OS program, the embedded OS operation flag setting signal SOF input from the internal data bus 16 and the write status input from the internal stator bus 17 SWS, and the embedded OS operation flag select signal SOS output by the address decoder 8 is activated, the embedded OS operation flag write signal SOW output by the AND gate 10 is activated, and the group output by the Q terminal of the data latch 9 is output. The embedded OS operation signal SOO becomes active, and the event trace enable signal SIT becomes inactive.
【００１１】又、組込ＯＳプログラムの最後でマイコン
用組込ＯＳ動作フラグに“０”を書き込むことによっ
て、組込ＯＳ動作信号ＳＯＯがインアクティブとなり、
イベント・トレースイネーブル信号ＳＩＴがアクティブ
となる。これらの動作によって、組込ＯＳプログラム実
行中は、イベント検出器５とリアルタイムトレーサ６は
チップセレクトされず、オフ状態となる。Further, by writing "0" in the embedded OS operation flag for the microcomputer at the end of the embedded OS program, the embedded OS operation signal SOO becomes inactive,
The event trace enable signal SIT becomes active. By these operations, the event detector 5 and the real-time tracer 6 are not chip-selected and are turned off during execution of the embedded OS program.
【００１２】[0012]
【発明の効果】以上説明したように本発明は、組込ＯＳ
動作フラグセレクト信号とライトステータス，ＡＮＤゲ
ート，組込ＯＳ動作フラグ設定信号，組込ＯＳ動作フラ
グ書込信号，データラッチおよび組込ＯＳ動作信号によ
り構成されるマイコン用組込ＯＳ動作フラグを有し、組
込ＯＳ動作信号によってイベント・トレースイネーブル
信号をマスクすることができるので、ユーザのディバグ
対象ではない組込ＯＳプログラムがリアルタイムトレー
サにトレースされないという効果がある。As described above, the present invention has a built-in OS.
It has an operating flag select signal and write status, AND gate, embedded OS operating flag setting signal, embedded OS operating flag write signal, data latch and embedded OS operating flag for microcomputer. Since the event trace enable signal can be masked by the built-in OS operation signal, there is an effect that the built-in OS program which is not the user's debug target is not traced by the real-time tracer.
【図１】本発明の第１の実施例のブロック図である。FIG. 1 is a block diagram of a first embodiment of the present invention.
【図２】図１のブロックの動作を説明するための各信号
のタイミングチャートである。FIG. 2 is a timing chart of each signal for explaining the operation of the block of FIG.
【図３】従来のエミュレーションチップとイベント検出
器およびリアルタイムトレーサの一例のブロック図であ
る。FIG. 3 is a block diagram of an example of a conventional emulation chip, event detector, and real-time tracer.
１ エミュレーションチップ ２ マイコン用組込ＯＳ動作フラグ ３ 外部バスインタフェース ４ 内部バスインタフェース ５ イベント検出器 ６ リアルタイムトレーサ ７ スーパーバイザモード生成部 ８ アドレスデーコーダ ９ データラッチ １０ ＡＮＤゲート １１ ＯＲゲート １２ 外部アドレスバス １３ 外部データバス １４ 外部ステータスバス １５ 内部アドレスバス １６ 内部データバス １７ 内部ステータスバス ＳＯＦ 組込ＯＳ動作フラグ設定信号 ＳＷＳ ライトステータス ＳＯＳ 組込ＯＳ動作フラグセレクト信号 ＳＯＷ 組込ＯＳ動作フラグ書込信号 ＳＯＯ 組込ＯＳ動作信号 ＳＳＭ スーパーバイザモード信号 ＳＩＴ イベント・トレースイネーブル信号 1 Emulation chip 2 Embedded OS operation flag for microcomputer 3 External bus interface 4 Internal bus interface 5 Event detector 6 Real-time tracer 7 Supervisor mode generator 8 Address decoder 9 Data latch 10 AND gate 11 OR gate 12 External address bus 13 External Data bus 14 External status bus 15 Internal address bus 16 Internal data bus 17 Internal status bus SOF Embedded OS operation flag setting signal SWS Write status SOS Embedded OS operation flag select signal SOW Embedded OS operation flag write signal SOO Embedded OS Operation signal SSM Supervisor mode signal SIT Event trace enable signal
Claims (1)
ムトレーサに、それぞれ内部アドレスバス，内部データ
バスおよび内部ステータバスを介して接続される内部バ
スインタフェースと、前記イベント検出器およびリアル
タイムトレーサのそれぞれのチップイネーブル端にスー
パーバイザモード信号を供給するスーパーバイザモード
生成部とを有するエミュレーションチップにおいて、前
記内部アドレスバスのアドレス信号を入力して組込動作
フラグセレクト信号を出力するアドレスデコーダと、前
記内部ステータバスのライトステータスおよび前記組込
ＯＳフラグセレクト信号とをそれぞれ入力して組込ＯＳ
フラグ書込信号を出力するＡＮＤゲートと、前記内部デ
ータバスの組込動作フラグ設定信号をデータ端に入力す
ると共に前記組込ＯＳ動作フラグ書込信号をクロック端
に入力してＱ端から組込ＯＳ動作信号を出力するデータ
ラッチとを有するマイコン用組込ＯＳ動作フラグを設
け、前記組込ＯＳ動作信号および前記スーパーバイザモ
ード信号の論理和信号を前記チップセレクト端に供給す
ることを特徴とするエミュレーションチップ。1. An internal bus interface connected to an external event detector and a real-time tracer via an internal address bus, an internal data bus and an internal stator bus, respectively, and chip enable of each of the event detector and the real-time tracer. In an emulation chip having a supervisor mode generation unit for supplying a supervisor mode signal to an end, an address decoder for inputting an address signal of the internal address bus and outputting an embedded operation flag select signal, and a write status of the internal stator bus And the embedded OS flag select signal, respectively.
An AND gate for outputting a flag write signal and an embedded operation flag setting signal for the internal data bus are input to the data end, and the embedded OS operation flag write signal is input to the clock end for incorporation from the Q end. An emulation characterized in that a built-in OS operation flag for a microcomputer having a data latch for outputting an OS operation signal is provided, and a logical sum signal of the built-in OS operation signal and the supervisor mode signal is supplied to the chip select end. Chips.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011521A JPH0612504A (en) | 1992-01-27 | 1992-01-27 | Emulation chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011521A JPH0612504A (en) | 1992-01-27 | 1992-01-27 | Emulation chip |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612504A true JPH0612504A (en) | 1994-01-21 |
Family
ID=11780286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4011521A Withdrawn JPH0612504A (en) | 1992-01-27 | 1992-01-27 | Emulation chip |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612504A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005250821A (en) * | 2004-03-04 | 2005-09-15 | Renesas Technology Corp | Emulator and microprocessor |
-
1992
- 1992-01-27 JP JP4011521A patent/JPH0612504A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005250821A (en) * | 2004-03-04 | 2005-09-15 | Renesas Technology Corp | Emulator and microprocessor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2752592B2 (en) | Microprocessor, signal transmission method between microprocessor and debug tool, and tracing method | |
| JP3105223B2 (en) | Debug peripherals for microcomputers, microprocessors and core processor integrated circuits | |
| JPH06139097A (en) | Incircuit emulator | |
| TWI270769B (en) | Trace, debug method and system for a processor | |
| JP3901759B2 (en) | Data processor and method therefor | |
| JPH0612504A (en) | Emulation chip | |
| US5212775A (en) | Method and apparatus for observing internal memory-mapped registers | |
| JPH0411895B2 (en) | ||
| JPH02186448A (en) | Integrated circuit with debugging environment | |
| JP2664644B2 (en) | How to reset the microprocessor | |
| JPH0568750B2 (en) | ||
| JP3205841B2 (en) | Data processing device | |
| JP2859048B2 (en) | Microcomputer | |
| JPS59202548A (en) | Debugging device | |
| JPS63208953A (en) | Microcomputer | |
| JPH07191877A (en) | Computer debugging device | |
| JPS61296439A (en) | Data processing system | |
| JPH08147187A (en) | Emulator | |
| JPH0219932A (en) | Back-up device for development of microprocessor | |
| JPH1173344A (en) | Emulator | |
| JPH02109146A (en) | Program debugging device | |
| JPS62103739A (en) | Execution address tracing circuit | |
| JPH01222343A (en) | Trace method | |
| JPH03176743A (en) | Evaluating chip | |
| JPS60195650A (en) | Debugging device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |