JPH0612326A - Cache control system - Google Patents
Cache control systemInfo
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- JPH0612326A JPH0612326A JP4167282A JP16728292A JPH0612326A JP H0612326 A JPH0612326 A JP H0612326A JP 4167282 A JP4167282 A JP 4167282A JP 16728292 A JP16728292 A JP 16728292A JP H0612326 A JPH0612326 A JP H0612326A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、高速なメモリアクセス
が望まれているコンピュータ分野において、コピーバッ
ク方式を適用したキャッシュメモリに不可欠なキャッシ
ュメモリから主記憶へのデータ書き戻し転送にかかる時
間をＣＰＵへの応答時間のオーバヘッドとせず、システ
ムの処理能力を向上させるように改善したキャッシュ制
御方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention reduces the time required for data write-back transfer from a cache memory to a main memory, which is indispensable for a cache memory to which a copy-back method is applied, in the computer field where high-speed memory access is desired. The present invention relates to a cache control system improved so as to improve the processing capability of the system without making the response time overhead to the CPU.
【０００２】[0002]
【従来の技術】情報処理装置では、一般に主記憶内容の
一部をコピーしておくキャッシュメモリを持ち、ＣＰＵ
の要求データが上記メモリ内に存在する場合には上記メ
モリから要求データを得ることで、主記憶へのアクセス
を不要としてメモリアクセスの高速化を図っている。2. Description of the Related Art Generally, an information processing apparatus has a cache memory for copying a part of main memory contents, and a CPU
When the request data of (1) exists in the memory, the request data is obtained from the memory, thereby making it unnecessary to access the main memory and speeding up the memory access.
【０００３】上記のようなキャッシュメモリを持つシス
テムでは、処理速度の一層の高速化のためにＣＰＵから
のライトアクセス要求時にはキャッシュメモリだけにラ
イトデータを書き込んでおき、主記憶への書き込みは上
記のライトデータを書き込んだエントリがキャッシュミ
スヒット等によりキャッシュメモリから追い出される時
に行うコピーバック方式が用いられることがある。In a system having a cache memory as described above, in order to further increase the processing speed, write data is written only in the cache memory when a write access request is issued from the CPU, and the main memory is written as described above. A copy-back method may be used which is performed when an entry in which write data is written is evicted from the cache memory due to a cache miss hit or the like.
【０００４】上記のコピーバック方式を適用したキャッ
シュメモリでは、一般にアドレスアレイ内に更新フラグ
を設けてキャッシュメモリだけにＣＰＵのライトデータ
を書き込んだ場合には前記の更新フラグを立てる。キャ
ッシュミスヒット等によりアドレスアレイの書替え、ま
たは、無効化する際には、この更新フラグを見て更新フ
ラグが立っている場合は、キャッシュメモリから主記憶
へ書き戻し転送（以下プッシュ転送と呼ぶ）を行い、プ
ッシュ転送の終了した時点で更新フラグをクリアする。In the cache memory to which the above copyback method is applied, an update flag is generally provided in the address array, and when the write data of the CPU is written only in the cache memory, the update flag is set. When the address array is rewritten or invalidated due to a cache miss or the like, this update flag is checked and if the update flag is set, the write-back transfer from the cache memory to the main memory (hereinafter referred to as push transfer) The update flag is cleared when the push transfer is completed.
【０００５】例えば、ＣＰＵのリードアクセスにおいて
キャッシュミスヒットによるプッシュ転送が発生した場
合、従来技術では、先ずキャッシュメモリから主記憶へ
のプッシュ転送を行い、アドレスアレイ内容を次回の転
送でキャッシュにヒットするように書替え、しかる後に
主記憶からＣＰＵおよびキャッシュメモリへのデータ転
送を行う。For example, when a push transfer due to a cache miss hit occurs in the read access of the CPU, in the conventional technique, first, the push transfer from the cache memory to the main memory is performed, and the address array contents are hit in the cache in the next transfer. Thus, the data is rewritten from the main memory to the CPU and the cache memory.
【０００６】[0006]
【発明が解決しようとする課題】従来の技術では、キャ
ッシュメモリから主記憶へのプッシュ転送が終了するま
で主記憶からＣＰＵへのデータ転送が行われないため、
プッシュ転送にかかる時間がオーバヘッドとなりシステ
ムの処理能力が低下してしまうという欠点がある。In the conventional technique, since the data transfer from the main memory to the CPU is not performed until the push transfer from the cache memory to the main memory is completed,
There is a drawback in that the time required for push transfer becomes an overhead and the processing capacity of the system decreases.
【０００７】本発明の目的は、ＣＰＵバス上にキャッシ
ュメモリ、主記憶が、直接接続されているバス構成にお
いて、前記のようなプッシュ転送によるオーバヘッド時
間をなくすキャッシュ制御方式を提供することにある。An object of the present invention is to provide a cache control system that eliminates the overhead time due to the push transfer as described above in a bus configuration in which a cache memory and a main memory are directly connected on a CPU bus.
【０００８】[0008]
【課題を解決するための手段】前記の目的を達成するた
めに本発明によるキャッシュ制御方式では、キャッシュ
メモリにだけＣＰＵのライトデータを書き込んだことを
記憶しておく記憶手段と、ＣＰＵから主記憶に対しての
リードアクセス要求およびライトアクセス要求時にキャ
ッシュメモリ内に主記憶のコピーが存在するか否かを判
定する判定手段と、ＣＰＵから主記憶に対してのリード
アクセス要求時に主記憶からＣＰＵへ転送されるデータ
をキャッシュメモリに書き込む手段と、キャッシュメモ
リから主記憶に対しての書き戻しデータを格納しておく
データバッファと、前記判定手段によりキャッシュメモ
リ内に主記憶のコピーが存在しないと判定され、かつ、
前記記憶手段がＣＰＵのライトデータをキャッシュメモ
リにだけ書き込んだことを示している場合に該データを
キャッシュメモリからデータバッファへ転送する手段
と、前記でキャッシュメモリからデータバッファへ転送
した該データをデータバッファから主記憶へ転送する手
段とから構成される。In order to achieve the above object, in the cache control method according to the present invention, storage means for storing write data of the CPU only in the cache memory, and main storage from the CPU. Determining means for determining whether or not a copy of the main memory exists in the cache memory at the time of read access request and write access request to the main memory, and from the main memory to the CPU at the time of read access request from the CPU to the main memory A means for writing the transferred data to the cache memory, a data buffer for storing write-back data from the cache memory to the main memory, and the determining means for determining that there is no copy of the main memory in the cache memory And
Means for transferring the data from the cache memory to the data buffer when the storage means indicates that the write data of the CPU has been written only to the cache memory; and the data transferred from the cache memory to the data buffer And a means for transferring from the buffer to the main memory.
【０００９】[0009]
【作用】前記の構成において、ＣＰＵのリードアクセス
要求時にキャッシュミスヒット等によりキャッシュメモ
リから主記憶へのプッシュ転送が発生した場合に、キャ
ッシュメモリから主記憶へと書き戻されるべきデータを
一時的にデータバッファへ格納する。その際、キャッシ
ュミスヒットと判定された時点で、主記憶に対し起動を
かけておきキャッシュメモリからデータバッファへのデ
ータ転送と、主記憶からＣＰＵへのデータ転送を並列動
作させる。ＣＰＵが主記憶から要求データを受け取った
後に、前記データバッファに一時的に格納しておいたプ
ッシュ転送用データを主記憶へ書き戻す。前記により、
キャッシュメモリから主記憶へのプッシュ転送時間をオ
ーバヘッドとせずに主記憶からＣＰＵへのデータ転送を
行うことができる。In the above configuration, when push transfer from the cache memory to the main memory occurs due to a cache miss hit or the like at the time of a read access request from the CPU, the data to be written back from the cache memory to the main memory is temporarily stored. Store in the data buffer. At that time, when it is determined to be a cache mishit, the main memory is activated and the data transfer from the cache memory to the data buffer and the data transfer from the main memory to the CPU are operated in parallel. After the CPU receives the request data from the main memory, the push transfer data temporarily stored in the data buffer is written back to the main memory. By the above,
Data can be transferred from the main memory to the CPU without making the push transfer time from the cache memory to the main memory an overhead.
【００１０】[0010]
【実施例】図１は、本発明の一実施例を示すブロック図
である。同図において、１０１はＣＰＵ、１０２はＣＰ
Ｕデータバス、１０２ａは主記憶データバス、１０３は
コピーバック方式を適用したキャッシュメモリ、１０４
は主記憶、１０５はキャッシュメモリ１０３から主記憶
１０４への書き戻しデータを一時的に格納しておくデー
タバッファ、１０６は主記憶１０４から読み出されるデ
ータをＣＰＵ１０１およびキャッシュメモリ１０３へ受
け渡すか否かを制御するバスドライバ、１０７はキャッ
シュメモリ１０３、主記憶１０４、データバッファ１０
５の制御およびＣＰＵ１０１へのデータ転送完了時の応
答、ＣＰＵバスのアービトレーショを行うメモリ制御
部、１０８はキャッシュメモリ１０３のヒット、ミスヒ
ットの判定およびキャッシュメモリ１０３から主記憶１
０４へのデータ書き戻し転送が必要か否かを判定しメモ
リ制御部１０７へ報告するキャッシュメモリ判定回路、
１０９、１１０、１１１、１１２はそれぞれキャッシュ
メモリ１０３、データバッファ１０５、主記憶１０４、
バスドライバ１０６を制御するための信号線、１１３は
データ転送完了時の応答信号、１１４はＣＰＵ１０１に
ＣＰＵバスの使用を許可するＣＰＵバス許可信号であ
る。FIG. 1 is a block diagram showing an embodiment of the present invention. In the figure, 101 is a CPU and 102 is a CP
U data bus, 102 a is a main memory data bus, 103 is a cache memory to which the copy back method is applied, 104
Is a main memory, 105 is a data buffer for temporarily storing write-back data from the cache memory 103 to the main memory 104, and 106 is whether or not data read from the main memory 104 is passed to the CPU 101 and the cache memory 103. A bus driver for controlling the cache memory 107, a cache memory 103, a main memory 104, and a data buffer 10.
5, a memory control unit that performs a response upon completion of data transfer to the CPU 101 and arbitration of the CPU bus, 108 is a cache memory 103 hit / miss hit determination, and the cache memory 103 stores the main memory 1
A cache memory determination circuit that determines whether or not data write-back transfer to 04 is necessary and reports it to the memory control unit 107.
109, 110, 111 and 112 are a cache memory 103, a data buffer 105, a main memory 104,
A signal line for controlling the bus driver 106, 113 is a response signal when data transfer is completed, and 114 is a CPU bus permission signal for permitting the CPU 101 to use the CPU bus.
【００１１】次に本発明の一実施例の動作について説明
する。先ず通常はメモリ制御部１０７はＣＰＵバス使用
許可信号１１４を用いてＣＰＵ１０１をＣＰＵバス使用
許可状態にしておく。ＣＰＵ１０１がリードアクセスを
要求した時、キャッシュメモリ判定回路１０８はキャッ
シュメモリ１０３がヒットしたか否かおよびキャッシュ
メモリ１０３から主記憶１０４へのデータ書き戻し転送
が必要か否かを判定しメモリ制御部１０７に報告する。
メモリ制御部１０７はキャッシュヒットが報告された場
合キャッシュメモリ制御信号１０９および応答信号１１
３を制御しキャッシュメモリ１０３からＣＰＵ１０１へ
高速にデータを転送する。また、メモリ制御部１０７に
キャッシュミスヒットが報告された場合は、ＣＰＵの要
求データは主記憶１０４上に存在するため、主記憶制御
信号１１１を用いて主記憶１０４にリードを指示する。
前記の主記憶リード制御と同時に、キャッシュメモリ１
０３から主記憶１０４へのデータ書き戻し転送が必要、
不必要にかかわらずキャッシュメモリ制御信号１０９、
データバッファ制御信号１１０を制御し、キャッシュメ
モリ１０３から主記憶１０４へ書き戻られるべきデータ
をキャッシュメモリ１０３からデータバッファ１０５へ
転送する。前記のキャッシュメモリ１０３からデータバ
ッファ１０５への転送が行われている時刻はバスドライ
バ制御信号１１２を用いてバスドライバ１０６をディセ
ーブル状態として主記憶データバス１０２ａ上のデータ
がＣＰＵデータバス１０２へ送出されるのを防いでお
く。キャッシュメモリ１０３からデータバッファ１０５
へのデータ転送が終了した時点でバスドライバ制御信号
１１２によりバスドライバ１０６をイネーブル状態と
し、主記憶１０４からのリードデータをＣＰＵデータバ
ス１０２ヘ送出し応答信号１１３を制御しＣＰＵ１０１
に要求データを転送するのと同時に主記憶１０４からＣ
ＰＵ１０１へ転送されるデータをキャッシュメモリ制御
信号１０９を用いてキャッシュメモリ１０３へ書き込
む。キャッシュメモリ１０３から主記憶１０４へのデー
タ書き戻し転送が必要な場合には、前記のＣＰＵ１０１
への要求データの転送が終了した後に、ＣＰＵバス使用
許可信号１１４を用いてＣＰＵ１０１に対してＣＰＵバ
スの使用を禁止しておき、前記でデータバッファ１０５
に格納しておいたキャッシュメモリ１０３から主記憶１
０４に書き戻されるべきデータをデータバッファ制御信
号１１０、主記憶制御信号１１１を用いてデータバッフ
ァ１０５から主記憶１０４へ転送する。Next, the operation of the embodiment of the present invention will be described. First, the memory control unit 107 normally sets the CPU 101 to the CPU bus use enable state by using the CPU bus use enable signal 114. When the CPU 101 requests a read access, the cache memory determination circuit 108 determines whether or not the cache memory 103 is hit and whether or not data write-back transfer from the cache memory 103 to the main memory 104 is necessary, and the memory control unit 107. Report to.
The memory control unit 107 receives the cache memory control signal 109 and the response signal 11 when a cache hit is reported.
3 is controlled to transfer data from the cache memory 103 to the CPU 101 at high speed. When a cache mishit is reported to the memory control unit 107, the requested data of the CPU exists in the main memory 104, and therefore the main memory control signal 111 is used to instruct the main memory 104 to read.
Simultaneously with the main memory read control, the cache memory 1
Data write-back transfer from 03 to main memory 104,
The cache memory control signal 109 regardless of need
The data buffer control signal 110 is controlled to transfer the data to be written back from the cache memory 103 to the main memory 104 from the cache memory 103 to the data buffer 105. At the time when the transfer from the cache memory 103 to the data buffer 105 is performed, the bus driver control signal 112 is used to disable the bus driver 106 and the data on the main memory data bus 102a is sent to the CPU data bus 102. Prevent it from being done. From the cache memory 103 to the data buffer 105
When the data transfer to the CPU 101 is completed, the bus driver control signal 112 enables the bus driver 106, the read data from the main memory 104 is sent to the CPU data bus 102, and the response signal 113 is controlled to control the CPU 101.
At the same time that the requested data is transferred to the main memory 104
The data transferred to the PU 101 is written in the cache memory 103 using the cache memory control signal 109. When data write-back transfer from the cache memory 103 to the main memory 104 is required, the CPU 101
After the transfer of the requested data to the CPU 101 is completed, the CPU 101 is prohibited from using the CPU bus using the CPU bus use permission signal 114, and the data buffer 105
From the cache memory 103 stored in the main memory 1
The data to be written back to 04 is transferred from the data buffer 105 to the main memory 104 by using the data buffer control signal 110 and the main memory control signal 111.
【００１２】[0012]
【発明の効果】以上詳述したように本発明によれば、一
般的にアクセス時間の遅い主記憶のリードデータがバリ
ッド状態となるまでの時間を利用して、高速アクセス可
能なキャッシュメモリからデータバッファへのデータ転
送を行うため、従来技術ではオーバヘッドとなっていた
キャッシュメモリから主記憶へのデータ書き戻しにかか
る時間をなくすことが可能となるため、コピーバック方
式を適用したキャッシュメモリを備える情報処理装置の
処理速度を著しく向上することができる。As described in detail above, according to the present invention, data from a cache memory that can be accessed at high speed is used by utilizing the time until the read data in the main memory, which is generally slow in access time, becomes valid. Since data is transferred to the buffer, it is possible to eliminate the time required to write back data from the cache memory to the main memory, which is an overhead in the conventional technology. The processing speed of the processing device can be significantly improved.
【図１】本発明を適用する情報処理装置の一実施例を示
すブロック図である。FIG. 1 is a block diagram showing an embodiment of an information processing apparatus to which the present invention is applied.
１０１…ＣＰＵ、 １０２…ＣＰＵデータバス、 １０２ａ…主記憶データバス、 １０３…キャッシュメモリ、 １０４…主記憶、 １０５…データバッファ、 １０６…バスドライバ、 １０７…メモリ制御部、 １０８…キャッシュメモリ判定回路、 １０９…キャッシュメモリ制御信号、 １１０…データバッファ制御信号、 １１１…主記憶制御信号、 １１２…バスドライバ制御信号、 １１３…応答信号、 １１４…ＣＰＵバス使用許可信号。 101 ... CPU, 102 ... CPU data bus, 102a ... Main memory data bus, 103 ... Cache memory, 104 ... Main memory, 105 ... Data buffer, 106 ... Bus driver, 107 ... Memory control unit, 108 ... Cache memory determination circuit, 109 ... Cache memory control signal, 110 ... Data buffer control signal, 111 ... Main memory control signal, 112 ... Bus driver control signal, 113 ... Response signal, 114 ... CPU bus use permission signal.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小島 弘 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム設計開発セ ンタ内 (72)発明者 小林 一司 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム設計開発セ ンタ内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Hiroshi Kojima, 810 Shimoimaizumi, Ebina City, Kanagawa Prefecture Hitachi Office Office System Design and Development Center (72) Kazushi Kobayashi 810, Shimoimazumi, Ebina City, Kanagawa Prefecture Stock company Hitachi Ltd. Office system design and development center
Claims (1)
記憶に対してのライトアクセス要求時にキャッシュメモ
リにだけＣＰＵのライトデータを書き込むコピーバック
方式を適用したキャッシュメモリと、前記キャッシュメ
モリにだけＣＰＵのライトデータを書き込んだことを記
憶しておく記憶手段と、前記ＣＰＵから前記主記憶に対
してのリードアクセス要求およびライトアクセス要求時
にキャッシュメモリ内に主記憶のコピーが存在するか否
かを判定する判定手段と、前記ＣＰＵから前記主記憶に
対してのリードアクセス要求時に主記憶からＣＰＵへ転
送されるデータをキャッシュメモリに書き込む手段と、
前記キャッシュメモリから前記主記憶に対しての書き戻
しデータを格納しておくデータバッファと、前記判定手
段によりキャッシュメモリ内に主記憶のコピーが存在し
ないと判定され、かつ、前記記憶手段がＣＰＵのライト
データをキャッシュメモリにだけ書き込んだことを示し
ている場合に該データを前記キャッシュメモリから前記
データバッファへ転送する手段と、前記でキャッシュメ
モリからデータバッファへ転送した該データをデータバ
ッファから主記憶へ転送する手段とを具備する情報処理
装置において、前記ＣＰＵから前記主記憶に対しリード
アクセス要求があり、前記判定手段によりキャッシュメ
モリ内に主記憶のコピーが存在しないと判定され、キャ
ッシュメモリ内に新たに該主記憶のコピーを作成する際
に、前記の該主記憶のコピー作成によりキャッシュメモ
リ内から抹消される主記憶のコピーにだけＣＰＵのライ
トデータを書き込んだことを前記記憶手段が示している
場合に、該キャッシュメモリ内に書き込まれているＣＰ
Ｕのライトデータを該キャッシュメモリから主記憶に書
き戻すために、前記のキャッシュメモリからデータバッ
ファへの転送手段を用いて該データを一時的に前記デー
タバッファに転送するのと同時に、前記判定手段により
キャッシュメモリ内に主記憶のコピーが存在しないと判
定された時点から前記主記憶に対してリードアクセス要
求を発行しておき、前記の主記憶に対するリードアクセ
ス要求発行から該主記憶のリードデータが有効となるま
での時間内に前記のキャッシュメモリからデータバッフ
ァへのデータ転送を終了させ、ＣＰＵが主記憶から要求
データをリードした後でデータバッファ内に格納されて
いる該データを前記のデータバッファから主記憶への転
送手段を用いて主記憶へ転送することを特徴とするキャ
ッシュ制御方式。1. A cache memory to which a copy-back method is applied, in which write data of the CPU is written only to the cache memory at the time of a write access request from a central processing unit (hereinafter referred to as CPU) to the main memory, and only to the cache memory. A storage unit for storing the write data of the CPU, and whether or not a copy of the main memory exists in the cache memory at the time of a read access request and a write access request from the CPU to the main memory. Determination means for determining, and means for writing data transferred from the main memory to the CPU to the cache memory when the CPU makes a read access request to the main memory,
A data buffer for storing write-back data for the main memory from the cache memory, and the judging means judges that there is no copy of the main memory in the cache memory, and the memory means is a CPU. Means for transferring the write data from the cache memory to the data buffer when it indicates that the write data has been written only to the cache memory, and the main memory stores the data transferred from the cache memory to the data buffer from the data buffer. In the information processing apparatus including a means for transferring to the main memory, a read access request is made from the CPU to the main memory, and the judging means judges that there is no copy of the main memory in the cache memory, When making a new copy of the main memory, CP of the copy creation of when said storage means only that writing the write data of the CPU to the copy of the main memory is deleted from the cache memory are shown, are written in the cache memory
In order to write back the write data of U from the cache memory to the main memory, the transfer means is temporarily transferred to the data buffer by using the transfer means from the cache memory to the data buffer, and at the same time, the determining means is used. The read access request is issued to the main memory from the time point when it is determined that there is no copy of the main memory in the cache memory by the read access request issuance to the main memory. The data transfer from the cache memory to the data buffer is completed within the time until it becomes valid, and the data stored in the data buffer is read after the CPU reads the requested data from the main memory. A cache control method characterized in that data is transferred from the main memory to the main memory using a transfer means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167282A JPH0612326A (en) | 1992-06-25 | 1992-06-25 | Cache control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167282A JPH0612326A (en) | 1992-06-25 | 1992-06-25 | Cache control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612326A true JPH0612326A (en) | 1994-01-21 |
Family
ID=15846865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4167282A Pending JPH0612326A (en) | 1992-06-25 | 1992-06-25 | Cache control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612326A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456215B1 (en) * | 2002-11-11 | 2004-11-06 | 주식회사 에이디칩스 | cache system using the block buffering and the method |
-
1992
- 1992-06-25 JP JP4167282A patent/JPH0612326A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456215B1 (en) * | 2002-11-11 | 2004-11-06 | 주식회사 에이디칩스 | cache system using the block buffering and the method |
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