JPH06120835A - Voltage addition type a/d converter - Google Patents
Voltage addition type a/d converterInfo
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- JPH06120835A JPH06120835A JP27006992A JP27006992A JPH06120835A JP H06120835 A JPH06120835 A JP H06120835A JP 27006992 A JP27006992 A JP 27006992A JP 27006992 A JP27006992 A JP 27006992A JP H06120835 A JPH06120835 A JP H06120835A
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- converter
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＬＳＩに内蔵するＤ／Ａ
コンバータに関し、特に電圧加算方式のＤ／Ａコンバー
タに関する。The present invention relates to a D / A incorporated in an LSI.
More specifically, the present invention relates to a voltage addition type D / A converter.
【０００２】[0002]
【従来の技術】従来、この種の電圧加算式Ｄ／Ａコンバ
ータは、入力用のスイッチやインバータおよび抵抗ラダ
ー等を用いて構成される。2. Description of the Related Art Conventionally, this type of voltage addition type D / A converter is constructed by using an input switch, an inverter, a resistance ladder and the like.
【０００３】図３（ａ），（ｂ）はそれぞれ従来の一例
を説明するためのＤ／Ａコンバータの主要部の回路図お
よび最上位の１ビットをオンさせたときの構成図であ
る。図３（ａ）に示すように、従来の電圧加算式Ｄ／Ａ
コンバータは高位側電源１１および低位側電源１２に切
替え接続されるスイッチＳＷ１〜ＳＷ９と、これらのス
イッチに直列に接続されるインバータ１ａ，１ｂと、抵
抗２Ｒおよび抵抗Ｒを備え且つ各インバータ１ｂの出力
を入力して電圧加算した値を出力端子ＯＵＴにアナログ
出力する抵抗ラダー３とを有する。これらのスイッチＳ
Ｗ１〜ＳＷ９の高位側Ｈは高位側電源１１に接続され、
低位側Ｌは低位側電源１２に接続される。また、抵抗ラ
ダー３は出力端子ＯＵＴと低位側電源１２との間に接続
される。かかる図３（ａ）において、上位ビットをオ
ン、すなわちスイッチＳＷ１のみをＨ側に接続すると、
図３（ｂ）のようになる。図３（ｂ）に示すように、出
力端子ＯＵＴは高位側電源１１と低位側電源１２との電
位差の半分の電圧を発生することになる。例えば、ＬＳ
Ｉにこの電圧加算式Ｄ／Ａコンバータを使用したとき、
高位側電源１１はＬＳＩのシステム電源であり、低位側
電源１２はグランドとなる。また、出力端ＯＵＴにおい
て、振幅値を小さくすると、全ビットが使用できないの
で、分解能を落とすことになる。3A and 3B are a circuit diagram of a main part of a D / A converter and a configuration diagram when the most significant 1 bit is turned on, for explaining an example of the conventional art. As shown in FIG. 3A, the conventional voltage addition type D / A
The converter includes switches SW1 to SW9 that are switchably connected to the high-potential power supply 11 and the low-potential power supply 12, inverters 1a and 1b serially connected to these switches, resistors 2R and R, and an output of each inverter 1b. And a resistance ladder 3 for analog-outputting a value obtained by adding the voltage to the output terminal OUT. These switches S
The high side H of W1 to SW9 is connected to the high side power supply 11,
The low side L is connected to the low side power supply 12. The resistance ladder 3 is connected between the output terminal OUT and the low potential side power supply 12. In FIG. 3A, when the upper bit is turned on, that is, only the switch SW1 is connected to the H side,
It becomes like FIG.3 (b). As shown in FIG. 3B, the output terminal OUT generates a voltage that is half the potential difference between the high-potential power supply 11 and the low-potential power supply 12. For example, LS
When this voltage addition type D / A converter is used for I,
The higher power supply 11 is a system power supply for the LSI, and the lower power supply 12 is a ground. Further, if the amplitude value is made small at the output terminal OUT, all the bits cannot be used, so the resolution is lowered.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来の電圧加
算式Ｄ／Ａコンバータは、高位側電源にＬＳＩのシステ
ム電源、低位側電源にグランドを接続するため、動作時
には消費電力が大きくなる。この消費電力を抑えるため
に高抵抗を使用すると、Ｄ／Ａコンバータの面積が大き
くなり、ＬＳＩ技術には不向きである。また、ビット数
を上げても振幅値を制限すると、分解能を落とすことに
なる。In the above-mentioned conventional voltage addition type D / A converter, since the system power source of the LSI is connected to the high-potential side power source and the ground is connected to the low-level side power source, the power consumption becomes large during operation. If a high resistance is used to suppress this power consumption, the area of the D / A converter becomes large, which is not suitable for LSI technology. Further, if the amplitude value is limited even if the number of bits is increased, the resolution will be reduced.
【０００５】本発明の目的は、消費電力を抑えるととも
に、振幅値を制限しても分解能を落とさないで済む電圧
加算式Ｄ／Ａコンバータを提供することにある。It is an object of the present invention to provide a voltage addition type D / A converter which suppresses power consumption and does not reduce resolution even if the amplitude value is limited.
【０００６】[0006]
【課題を解決するための手段】本発明の電圧加算式Ｄ／
Ａコンバータは、任意の電圧を発生させる抵抗アレイ
と、入力用の複数のスイッチと、その発生した電圧を維
持するための一対のボルテージフォロァ型オペアンプ
と、前記オペアンプの出力をそれぞれゲート入力とする
ソースフォロアのＣＭＯＳトランジスタと、これらＣＭ
ＯＳトランジスタ間に接続される複数のＣＭＯＳインバ
ータと、抵抗ラダーとを含んで構成される。DISCLOSURE OF THE INVENTION The voltage addition formula D / of the present invention
The A converter has a resistor array for generating an arbitrary voltage, a plurality of switches for input, a pair of voltage follower operational amplifiers for maintaining the generated voltage, and an output of the operational amplifier as gate inputs. Source follower CMOS transistor and CM
It is configured to include a plurality of CMOS inverters connected between OS transistors and a resistance ladder.
【０００７】[0007]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を説明するための
電圧加算式Ｄ／Ａコンバータ主要部の回路図である。図
１に示すように、本実施例における主要部はディジタル
信号によって開閉される複数のスイッチＳＷ１〜ＳＷ９
を備え、高位側（Ｈ）はシステム電源ＶＳ（５Ｖ）に、
低位側（Ｌ）はグランドＧＮＤ（０Ｖ）にそれぞれ接続
される。これらのスイッチＳＷ１〜ＳＷ９はそれぞれイ
ンバータ１を介してＣＭＯＳインバータ２に接続され
る。このＣＭＯＳインバータ２はそれぞれ高位側電源Ｖ
Ｈおよび低位側電源ＶＬに接続され、その出力は抵抗２
Ｒおよび抵抗Ｒからなる抵抗ラダー３へ供給される。最
終的アナログ出力は出力端子ＯＵＴに電圧加算した値と
して出力される。本実施例では抵抗ラダー３の低位側電
源としてＣＯＭインバータ２の低位側電源ＶＬを用いて
いる。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a circuit diagram of a main part of a voltage addition type D / A converter for explaining an embodiment of the present invention. As shown in FIG. 1, the main part of this embodiment is a plurality of switches SW1 to SW9 that are opened and closed by digital signals.
And the high side (H) is the system power supply VS (5V),
The lower side (L) is connected to the ground GND (0V), respectively. These switches SW1 to SW9 are connected to the CMOS inverter 2 via the inverter 1, respectively. Each of the CMOS inverters 2 has a high-side power source V
It is connected to H and the low side power supply VL, and the output is resistance 2
It is supplied to the resistance ladder 3 including R and the resistance R. The final analog output is output to the output terminal OUT as a voltage-added value. In this embodiment, the low-side power supply VL of the COM inverter 2 is used as the low-side power supply of the resistance ladder 3.
【０００８】図２は本発明の一実施例を説明するための
図１における最上位ビットを用いた電圧加算式Ｄ／Ａコ
ンバータの回路図である。図２に示すように、本実施例
はシステム電源ＶＳとグランド間に接続され且つ任意の
電圧を発生する抵抗アレイ４と、発生した電圧を基準電
圧ＶＲと比較して反転させる反転アンプ５と、これら反
転した電圧と正転電圧を維持するための一対のボルテー
ジフォロア型オペアンプ７，８と、これらオペアンプ
７，８の出力をそれぞれゲートに供給するソースフォロ
アのＣＭＯＳトランジスタ９，１０と、前述しＣＭＯＳ
インバータ２と、抵抗ラダーおよび入力用スイッチＳＷ
１とを備えている。FIG. 2 is a circuit diagram of a voltage addition type D / A converter using the most significant bit in FIG. 1 for explaining one embodiment of the present invention. As shown in FIG. 2, in this embodiment, a resistor array 4 that is connected between the system power supply VS and the ground and that generates an arbitrary voltage, an inverting amplifier 5 that inverts the generated voltage by comparing it with a reference voltage VR, A pair of voltage follower operational amplifiers 7 and 8 for maintaining the inverted voltage and the normal voltage, CMOS transistors 9 and 10 of the source follower for supplying the outputs of the operational amplifiers 7 and 8 to the gates, respectively, and the CMOS described above.
Inverter 2, resistance ladder and input switch SW
1 and.
【０００９】このように、高位側電源としてＬＳＩのシ
ステム電源ＶＳを用い、低位側電源としてグランド電位
を用いるとき、抵抗アレイ４によって得られる任意の電
圧を１．９Ｖとする。また、反転アンプ５の基準電圧Ｖ
Ｒを２．４Ｖとすると、出力点６には２．９Ｖの電圧が
発生する。それぞれ得られる電圧はボルテージフォロア
のオペアンプ７，８とソースフォロアのＣＭＯＳトラン
ジスタ９，１０とでＣＭＯＳインバータ２の高位側電源
ＶＨと低位側電源ＶＬとなる。同様に、これらの電圧Ｖ
Ｈ，ＶＬは全ビットのＣＭＯＳインバータ２の電源とな
る。As described above, when the LSI system power supply VS is used as the high-potential power supply and the ground potential is used as the low-potential power supply, the arbitrary voltage obtained by the resistor array 4 is set to 1.9V. In addition, the reference voltage V of the inverting amplifier 5
When R is 2.4V, a voltage of 2.9V is generated at the output point 6. The obtained voltages are the high-side power supply VH and the low-side power supply VL of the CMOS inverter 2 in the voltage follower operational amplifiers 7 and 8 and the source follower CMOS transistors 9 and 10. Similarly, these voltages V
H and VL serve as power sources for the CMOS inverter 2 for all bits.
【００１０】従って、最上位ビット以外のその他のビッ
トも図２のように構成され、「重ね合わせの理」によっ
て全ビットの電圧が合成されＤ／Ａコンバータの出力端
子ＯＵＴに出力される。Therefore, the bits other than the most significant bit are also constructed as shown in FIG. 2, and the voltages of all the bits are combined by the "superposition principle" and output to the output terminal OUT of the D / A converter.
【００１１】また、全ビットのスイッチＳＷ１〜ＳＷ９
がオフの時、ＣＭＯＳインバータ２のＰ型トランジスタ
はカットオフの状態となり、ＣＭＯＳインバータ２の高
位側電源ＶＨを作り出しているＮ型トランジスタ９は電
流パスを無くす。同時に、ＣＭＯＳインバータ２の低位
側電源ＶＬを作り出しているＰ型トランジスタ１０も電
流パスを無くす。All bit switches SW1 to SW9
Is off, the P-type transistor of the CMOS inverter 2 is in a cut-off state, and the N-type transistor 9 that creates the high-side power supply VH of the CMOS inverter 2 loses the current path. At the same time, the P-type transistor 10 that creates the low-side power supply VL of the CMOS inverter 2 also has no current path.
【００１２】上述した実施例において、振幅１Ｖｐ−ｐ
のサイン波を得ようとするとき、ＣＭＯＳインバータ２
の電源電圧差は１Ｖ（２．９Ｖ−１．９Ｖ）となり、Ｃ
ＭＯＳインバータ２の電源をＬＳＩのシステム電源（５
Ｖ）にしたときに比べると、１／２０程度の消費電力で
動作させることができ、しかもＭＳＢからＬＳＢの全ビ
ットを使用できるので、分解能を上げることができる。In the above embodiment, the amplitude is 1 Vp-p.
When trying to obtain the sine wave of
Power supply voltage difference of 1V (2.9V-1.9V), C
The power supply for the MOS inverter 2 is the system power supply (5
Compared with the case of V), it can be operated with power consumption of about 1/20, and since all bits from MSB to LSB can be used, the resolution can be improved.
【００１３】[0013]
【発明の効果】以上説明したように、本発明の電圧加算
式Ｄ／Ａコンバータは、デコード部にＣＭＯＳインバー
タを用い、しかも、そのＣＭＯＳインバータの電源にボ
ルテージフォロアのオペアンプとソースフォロアのＣＭ
ＯＳトランジスタを使用することにより、デコードされ
た値によってインピーダンスが変化しても一定の電圧を
得ることができるので、消費電力を抑えることができる
という効果がある。As described above, the voltage addition type D / A converter of the present invention uses the CMOS inverter in the decoding section, and the power source of the CMOS inverter is the voltage follower operational amplifier and the source follower CM.
By using the OS transistor, a constant voltage can be obtained even if the impedance changes depending on the decoded value, so that there is an effect that power consumption can be suppressed.
【００１４】また、Ｄ／Ａコンバータの全ビットのスイ
ッチをオフすることにより、ソースフォロアのＣＭＯＳ
トランジスタの電流パスを止め、パワーダウンすること
ができるので、一層消費電力を抑えることができる。更
に、本発明はＭＳＢからＬＳＢまでの全ビットを使用し
て電圧加算することにより、分解能を向上させることが
できるという効果がある。Further, by turning off the switches of all the bits of the D / A converter, the CMOS of the source follower can be obtained.
Since the current path of the transistor can be stopped and power down can be performed, power consumption can be further suppressed. Furthermore, the present invention has the effect that the resolution can be improved by performing voltage addition using all bits from MSB to LSB.
【図１】本発明の一実施例を説明するための電圧加算式
Ｄ／Ａコンバータ主要部の回路図である。FIG. 1 is a circuit diagram of a main part of a voltage addition type D / A converter for explaining an embodiment of the present invention.
【図２】本発明一実施例を説明するための図１における
最上位１ビットを用いた電圧加算式Ｄ／Ａコンバータの
回路図である。FIG. 2 is a circuit diagram of a voltage addition type D / A converter using the most significant 1 bit in FIG. 1 for explaining one embodiment of the present invention.
【図３】従来の一例を説明するための電圧加算式Ｄ／Ａ
コンバータ主要部および最上位１ビットをオンさせたと
きの概略を表わす回路図である。FIG. 3 is a voltage addition type D / A for explaining a conventional example.
It is a circuit diagram showing an outline when the main part of the converter and the most significant 1 bit are turned on.
１ インバータ ２ ＣＭＯＳインバータ ３ 抵抗ラダー ４ 抵抗アレイ ５ 反転アンプ ７，８ オペアンプ ９ ソースフォロアＮｃｈＭＯＳトランジスタ １０ ソースフォロアＰｃｈＭＯＳトランジスタ ＳＷ１〜ＳＷ９ スイッチ ＶＳ ＬＳＩのシステム電源 ＶＨ インバータ高位側電源 ＶＬ インバータ低位側電源 ＶＲ 基準電圧 ＯＵＴ 出力端子 1 inverter 2 CMOS inverter 3 resistance ladder 4 resistance array 5 inverting amplifier 7,8 operational amplifier 9 source follower NchMOS transistor 10 source follower PchMOS transistor SW1 to SW9 switch VS LSI system power supply VH inverter high side power supply VL inverter low side power supply VR reference voltage OUT output terminal
Claims (1)
入力用の複数のスイッチと、その発生した電圧を維持す
るための一対のボルテージフォロァ型オペアンプと、前
記オペアンプの出力をそれぞれゲート入力とするソース
フォロアのＣＭＯＳトランジスタと、これらＣＭＯＳト
ランジスタ間に接続される複数のＣＭＯＳインバータ
と、抵抗ラダーとを含むことを特徴とする電圧加算式Ｄ
／Ａコンバータ。1. A resistor array for generating an arbitrary voltage,
A plurality of switches for input, a pair of voltage follower type operational amplifiers for maintaining the generated voltage, a CMOS transistor of a source follower having the output of the operational amplifier as a gate input, and a CMOS transistor connected between these CMOS transistors. Voltage summing equation D including a plurality of CMOS inverters and a resistance ladder
/ A converter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27006992A JPH06120835A (en) | 1992-10-08 | 1992-10-08 | Voltage addition type a/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27006992A JPH06120835A (en) | 1992-10-08 | 1992-10-08 | Voltage addition type a/d converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120835A true JPH06120835A (en) | 1994-04-28 |
Family
ID=17481094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27006992A Pending JPH06120835A (en) | 1992-10-08 | 1992-10-08 | Voltage addition type a/d converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120835A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010288247A (en) * | 2009-06-12 | 2010-12-24 | Analog Devices Inc | Digital-to-analog converters having circuit architectures to overcome switch loss |
| US20130120176A1 (en) * | 2011-11-14 | 2013-05-16 | Semtech Corporation | Resistive digital-to-analog conversion |
| CN112104205A (en) * | 2020-08-14 | 2020-12-18 | 西安工程大学 | Full-bridge inverter circuit grid driving circuit with midpoint voltage tracking function |
-
1992
- 1992-10-08 JP JP27006992A patent/JPH06120835A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010288247A (en) * | 2009-06-12 | 2010-12-24 | Analog Devices Inc | Digital-to-analog converters having circuit architectures to overcome switch loss |
| DE102009058793B4 (en) * | 2009-06-12 | 2015-09-17 | Analog Devices Inc. | Digital-to-analog converter with circuit architectures to eliminate switch losses |
| US20130120176A1 (en) * | 2011-11-14 | 2013-05-16 | Semtech Corporation | Resistive digital-to-analog conversion |
| US8487800B2 (en) * | 2011-11-14 | 2013-07-16 | Semtech Corporation | Resistive digital-to-analog conversion |
| CN112104205A (en) * | 2020-08-14 | 2020-12-18 | 西安工程大学 | Full-bridge inverter circuit grid driving circuit with midpoint voltage tracking function |
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