JPH061203B2 - デイジタルパルスのパルス幅確保およびノイズ抑制のための回路 - Google Patents
デイジタルパルスのパルス幅確保およびノイズ抑制のための回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタルパルスのパルス幅確保およびノイ
ズ抑制のための回路に関する。
ズ抑制のための回路に関する。
特に、本発明はパルスエンコーダ回路において有用であ
る。
る。
パルスエンコーダは主に数値制御（ＮＣ）等の移動物の
精密位置検出に用いられている。パルスエンコーダは一
般に、インクリメンタル形式のものとアブソリュート形
式のものがあるが、機構の簡単なインクリメンタル形式
の機構部を有し、実質的にアブソリュート形式のパルス
エンコーダとして機能し得るパルスエンコーダが提案さ
れている（例えば、特開昭60−218027号、特開昭218029
号参照）。
精密位置検出に用いられている。パルスエンコーダは一
般に、インクリメンタル形式のものとアブソリュート形
式のものがあるが、機構の簡単なインクリメンタル形式
の機構部を有し、実質的にアブソリュート形式のパルス
エンコーダとして機能し得るパルスエンコーダが提案さ
れている（例えば、特開昭60−218027号、特開昭218029
号参照）。
このようなパルスエンコーダは例えば第６図に示すよう
に計測対象物の移動に対応して回転する回転軸に固定さ
れ、回転軸と共に回転する回転符号板111、該回転符号
板をはさんで対向的に設けられた発光素子112a，112bお
よび受光素子113a，113bを有している。回転符号板111
には円周に沿って透光部および遮光部が設けられてお
り、回転符号板111の回転に伴って発光素子112a，112b
からの射出光のうち回転符号板111の透光部を通過した
光は、受光素子113a，113bにおいて、９０°位相のずれ
たＡ相およびＢ相信号となり受光素子出力増幅器114a，
114bを通して９０°位相のずれた正弦波ＤＡおよびＤＢ
（第７図）として出力される。ここでＤＡ，ＤＢ各々の
位相は、回転符号板が正回転の場合はＡ相信号がＢ相信
号より９０°進んでおり（第７図（１））、逆回転の場
合は、Ａ相信号がＢ相信号より９０°遅れている（第７
図（２））。該正弦波ＤＡ，ＤＢは、矩形パルス発生回
路120に入力され、第７図に示すような矩形パルス
ＰＡ，ＰＢが得られる。ＮＣにおけるカウンタは、上記
のＰＡ，ＰＢの位相差の正負によって、回転符号板111
の回転方向、すなわち該計測対象物の移動方向を検出
し、該ＰＡ，ＰＢ各々の立上り、立下り毎に、回転符号
板が正回転の場合には計数値を増加させ、逆回転の場合
には計数値を減少させる。
に計測対象物の移動に対応して回転する回転軸に固定さ
れ、回転軸と共に回転する回転符号板111、該回転符号
板をはさんで対向的に設けられた発光素子112a，112bお
よび受光素子113a，113bを有している。回転符号板111
には円周に沿って透光部および遮光部が設けられてお
り、回転符号板111の回転に伴って発光素子112a，112b
からの射出光のうち回転符号板111の透光部を通過した
光は、受光素子113a，113bにおいて、９０°位相のずれ
たＡ相およびＢ相信号となり受光素子出力増幅器114a，
114bを通して９０°位相のずれた正弦波ＤＡおよびＤＢ
（第７図）として出力される。ここでＤＡ，ＤＢ各々の
位相は、回転符号板が正回転の場合はＡ相信号がＢ相信
号より９０°進んでおり（第７図（１））、逆回転の場
合は、Ａ相信号がＢ相信号より９０°遅れている（第７
図（２））。該正弦波ＤＡ，ＤＢは、矩形パルス発生回
路120に入力され、第７図に示すような矩形パルス
ＰＡ，ＰＢが得られる。ＮＣにおけるカウンタは、上記
のＰＡ，ＰＢの位相差の正負によって、回転符号板111
の回転方向、すなわち該計測対象物の移動方向を検出
し、該ＰＡ，ＰＢ各々の立上り、立下り毎に、回転符号
板が正回転の場合には計数値を増加させ、逆回転の場合
には計数値を減少させる。
該ＮＣのカウンタによる計数の仕方は第１２図に示され
ている。Ａ，Ｂ２相のうちの一方の状態と他方の状態の
変化（立上り、立下り）の組合わせによって計数（±
１）が行われる。
ている。Ａ，Ｂ２相のうちの一方の状態と他方の状態の
変化（立上り、立下り）の組合わせによって計数（±
１）が行われる。
このパルスエンコーダの出力から高分解能の位置計測情
報を得るために、前記正弦波ＤＡ，ＤＢから、任意の一
定位相進ませた（あるいは、遅らせた）正弦波を得、こ
れを前記の矩形パルス発生回路を通すことにより、任意
位相進ませた（あるいは遅らせた）矩形波を得るという
方法が用いられる。
報を得るために、前記正弦波ＤＡ，ＤＢから、任意の一
定位相進ませた（あるいは、遅らせた）正弦波を得、こ
れを前記の矩形パルス発生回路を通すことにより、任意
位相進ませた（あるいは遅らせた）矩形波を得るという
方法が用いられる。
この方法に用いられる装置の構成を第８図に示す。
この装置は、前記第６図の113a,b同様の受光素子113、
同じく受光素子出力増幅器114、前記任意位相進ませた
（あるいは遅らせた）矩形波を得るためのコンパレータ
121、そして、ＮＣのカウンタがカウントできるよう
に、ディジタル信号を通常のパルスエンコーダ出力のよ
うに９０°位相のずれたＡ相およびＢ相の２相の信号に
変換するＡ／Ｂ相信号生成回路６からなる。
同じく受光素子出力増幅器114、前記任意位相進ませた
（あるいは遅らせた）矩形波を得るためのコンパレータ
121、そして、ＮＣのカウンタがカウントできるよう
に、ディジタル信号を通常のパルスエンコーダ出力のよ
うに９０°位相のずれたＡ相およびＢ相の２相の信号に
変換するＡ／Ｂ相信号生成回路６からなる。
本発明者らは、この装置を用いて、前記ＤＡ，ＤＢの半
周期（前述のＰＡ，ＰＢのパルス幅）の1/10，2/10，…
9/10だけ位相を遅らせた１０個の矩形パルスを得て、前
述の第７図の矩形波ＰＡ，ＰＢの５倍の分解能を得るこ
とを可能にした。第１２図（１）にこれらの１０個の矩
形パルスを示す。ここで、ＤＡ，ＤＢから任意の一定位
相進ませた（あるいは遅らせた）正弦波を得ることは、
例えば、第９図に示すような構成によって実現される。
すなわち、互いに一端で接 続された抵抗Ｒ１およびＲ
２の他端に各々sinθ、sin（θ＋π/2）＝cosθを入力
すれば、前記Ｒ１とＲ２との接続点のレベルは、 となる。つまり抵抗Ｒ１とＲ２を適当に選べば任意の位
相差を有する正弦波出力が得られる。
周期（前述のＰＡ，ＰＢのパルス幅）の1/10，2/10，…
9/10だけ位相を遅らせた１０個の矩形パルスを得て、前
述の第７図の矩形波ＰＡ，ＰＢの５倍の分解能を得るこ
とを可能にした。第１２図（１）にこれらの１０個の矩
形パルスを示す。ここで、ＤＡ，ＤＢから任意の一定位
相進ませた（あるいは遅らせた）正弦波を得ることは、
例えば、第９図に示すような構成によって実現される。
すなわち、互いに一端で接 続された抵抗Ｒ１およびＲ
２の他端に各々sinθ、sin（θ＋π/2）＝cosθを入力
すれば、前記Ｒ１とＲ２との接続点のレベルは、 となる。つまり抵抗Ｒ１とＲ２を適当に選べば任意の位
相差を有する正弦波出力が得られる。
次に前記１０個の矩形パルスD0，D1…，D9（第１１図
（１））は、ＮＣ側において、この高分解能で位置計測
値が読み取れるように、互いに９０°位相のずれたＡ
相、Ｂ相２つの矩形パルスの形に変換される。これは、
第１０図で示されるような、Exclusive ＯＲ回路から
なる構成に、第１１図の５つの入力端子の上から順に
D0，D2，D4，D6，D8，を入力したものをＡ相出力FA、
D1，D3，D5，D7，D9を入力したものをＢ相出力ＦＢとす
ることにより得られる（第１１図（２））。これら
ＦＡ，ＦＢと前記Ｄ０〜Ｄ９の時間関係は第１１図
（１）および（２）に示されるとおりである。
（１））は、ＮＣ側において、この高分解能で位置計測
値が読み取れるように、互いに９０°位相のずれたＡ
相、Ｂ相２つの矩形パルスの形に変換される。これは、
第１０図で示されるような、Exclusive ＯＲ回路から
なる構成に、第１１図の５つの入力端子の上から順に
D0，D2，D4，D6，D8，を入力したものをＡ相出力FA、
D1，D3，D5，D7，D9を入力したものをＢ相出力ＦＢとす
ることにより得られる（第１１図（２））。これら
ＦＡ，ＦＢと前記Ｄ０〜Ｄ９の時間関係は第１１図
（１）および（２）に示されるとおりである。
ところが、一般に前記受光素子出力増幅器114の出力正
弦波ＤＡ，ＤＢの振幅は、正確には等しくなく、また、
受光素子や振幅器に帰因するオフセット電圧を含んでい
る。またＤＡ，ＤＢの位相差もまた、個々のスリットの
製作誤差や、発光素子112a，112b、受光素子113a，113b
の位置関係、または受光素子の遅延時間等の影響によ
り、正確な９０°ではなく、多少の誤差を有する。
弦波ＤＡ，ＤＢの振幅は、正確には等しくなく、また、
受光素子や振幅器に帰因するオフセット電圧を含んでい
る。またＤＡ，ＤＢの位相差もまた、個々のスリットの
製作誤差や、発光素子112a，112b、受光素子113a，113b
の位置関係、または受光素子の遅延時間等の影響によ
り、正確な９０°ではなく、多少の誤差を有する。
上記正弦波振幅及び２つの正弦波の位相差における誤差
は、前述のように、これらの正弦波の振幅によって、２
つの正弦波の位相差をＮ分割する場合には、直接大きな
影響を与え、前記D0〜D9の立ち上り時間の間隔の変動、
そして、前記矩形パルスＦＡ，ＦＢの立上り、立下り時
間及びその間隔の変動を生ずる結果となる。
は、前述のように、これらの正弦波の振幅によって、２
つの正弦波の位相差をＮ分割する場合には、直接大きな
影響を与え、前記D0〜D9の立ち上り時間の間隔の変動、
そして、前記矩形パルスＦＡ，ＦＢの立上り、立下り時
間及びその間隔の変動を生ずる結果となる。
ところで、前記矩形パルスＦＡ，ＦＢを入力して、カウ
ントするＮＣにおいては、該矩形パルスＦＡ，ＦＢの立
上り、立下りの時間間隔が、主にＮＣ側の読取りクロッ
クの周期（約300nsec）によって規定されるある限界
（計数可能な最小時間間隔）τ０を下回ると、カウント
ができなくなる。
ントするＮＣにおいては、該矩形パルスＦＡ，ＦＢの立
上り、立下りの時間間隔が、主にＮＣ側の読取りクロッ
クの周期（約300nsec）によって規定されるある限界
（計数可能な最小時間間隔）τ０を下回ると、カウント
ができなくなる。
特に高速で回転する場合、前記の矩形波ＦＡ，ＦＢの立
上り、立下り時間間隔の変動によって、短くなったパル
ス間隔が上記の限界τ０を下回ることも起こり得る。
上り、立下り時間間隔の変動によって、短くなったパル
ス間隔が上記の限界τ０を下回ることも起こり得る。
また他の問題点として、上記のディジタル信号に対する
ノイズの問題がある。
ノイズの問題がある。
前述のように、従来は、第１０図の構成の論理回路に、
それぞれ、D0，D2，…，D8あるいは、D1，D3，…，D9を
直接入力することにより、パルスエンコーダの出力矩形
パルスＦＡ，ＦＢを、得ていた。このため、例えばD0，
D2，…D8の入力のうち唯１つにでもノイズが入ると、直
ちに出力パルスＦＡまたはＦＢに影響する。例えば、第
１３図（１）に示すように、Ｄ０が立上って次にＤ２が
立上るまでの間に、本来は０レベルであるべきＤ８にノ
イズが入ると、同第１３図（２）に示すようにＦＡの波
形に異常が生ずる。もし、このようにＦＡがノイズによ
って誤って０レベルにあるときにＦＢの立上りが重なる
と、まず、ＦＢが０レベルでＦＡが１→０となったこ
とにより、ＮＣは、逆方向へ進んだものと解釈して、
「−１」をカウントする（第１２図（８）参照）。次
にＦＡが０レベルでＦＢが０→１となることにより、Ｎ
Ｃは再び逆方向へ進んだものと解釈して、「−１」をカ
ウントする（第１２図（５）参照）。次にＦＢが１レ
ベルでＦＡが０→１となると再び「−１」をカウントす
る（第１２図（６）参照）。すなわちこのノイズがなけ
れば、本来ＦＡが１レベルでＦＢが０→１つまり（第１
２図（２））で、「＋１」とカウントされるべき所が上
記のように「−３」とカウントされてしまう。
それぞれ、D0，D2，…，D8あるいは、D1，D3，…，D9を
直接入力することにより、パルスエンコーダの出力矩形
パルスＦＡ，ＦＢを、得ていた。このため、例えばD0，
D2，…D8の入力のうち唯１つにでもノイズが入ると、直
ちに出力パルスＦＡまたはＦＢに影響する。例えば、第
１３図（１）に示すように、Ｄ０が立上って次にＤ２が
立上るまでの間に、本来は０レベルであるべきＤ８にノ
イズが入ると、同第１３図（２）に示すようにＦＡの波
形に異常が生ずる。もし、このようにＦＡがノイズによ
って誤って０レベルにあるときにＦＢの立上りが重なる
と、まず、ＦＢが０レベルでＦＡが１→０となったこ
とにより、ＮＣは、逆方向へ進んだものと解釈して、
「−１」をカウントする（第１２図（８）参照）。次
にＦＡが０レベルでＦＢが０→１となることにより、Ｎ
Ｃは再び逆方向へ進んだものと解釈して、「−１」をカ
ウントする（第１２図（５）参照）。次にＦＢが１レ
ベルでＦＡが０→１となると再び「−１」をカウントす
る（第１２図（６）参照）。すなわちこのノイズがなけ
れば、本来ＦＡが１レベルでＦＢが０→１つまり（第１
２図（２））で、「＋１」とカウントされるべき所が上
記のように「−３」とカウントされてしまう。
本発明の基本形態においては、前記D0〜D9のうち次に変
化する（立上るか立下る）可能性のある２つのみをイネ
ーブルにする第１の手段と、該D0〜D9の各々を、前記Ｆ
Ａ，ＦＢを受けて計数するカウンタにおける読取り可能
な最小時間間隔より長い周期を有するクロックパルスで
同期させる第２の手段が提供される。
化する（立上るか立下る）可能性のある２つのみをイネ
ーブルにする第１の手段と、該D0〜D9の各々を、前記Ｆ
Ａ，ＦＢを受けて計数するカウンタにおける読取り可能
な最小時間間隔より長い周期を有するクロックパルスで
同期させる第２の手段が提供される。
本発明においては、パルスエンコーダ出力信号を受けて
計数するカウンタにおける入力信号（該パルスエンコー
ダ出力信号）の計数可能な最小時間間隔以上の周期を有
するクロックパルスによって予めパルスエンコーダ出力
信号の時間間隔を上記計数可能な最小時間間隔以上に
し、かつ、D0〜D9のうち最小限必要な信号のみをイネー
ブルにし、他をディスエーブルとするので、ノイズ混入
の機会が極めて少なくなる。
計数するカウンタにおける入力信号（該パルスエンコー
ダ出力信号）の計数可能な最小時間間隔以上の周期を有
するクロックパルスによって予めパルスエンコーダ出力
信号の時間間隔を上記計数可能な最小時間間隔以上に
し、かつ、D0〜D9のうち最小限必要な信号のみをイネー
ブルにし、他をディスエーブルとするので、ノイズ混入
の機会が極めて少なくなる。
第５図は、前記第８図の構成における前述のような問題
点を解決するために、本発明によるディジタルパルスの
パルス幅確保およびノイズ抑制のための回路を、パルス
エンコーダ回路に適用したものの構成を示す。
点を解決するために、本発明によるディジタルパルスの
パルス幅確保およびノイズ抑制のための回路を、パルス
エンコーダ回路に適用したものの構成を示す。
また、第１図は、本発明の第１の形態における該ディジ
タルパルスのパルス幅確保およびノイズ抑制のための回
路の内部構成を示す。
タルパルスのパルス幅確保およびノイズ抑制のための回
路の内部構成を示す。
第１図における構成は、入力信号D0〜D9各々に対応する
クロック同期部（０…ｉ…ｊ…９）１，１′、該クロッ
ク同期部１，１′の出力D0′〜D9′の値から、D0〜D9の
中で次に変化する（立上るか立下る）可能性のある２つ
の信号を確認し（第１２図（１）に示されるようにこれ
は一義的に決定される。）、これら２つの信号のみをイ
ネーブルにする信号を出力するイネーブル信号出力部
２、そして、パルスエンコーダの出力パルスを計数する
カウンタにおける読取り可能な最小時間間隔より長い周
期（本実施例では400ns）を有するクロックパルスを発
生して、該クロック同期部（０，…ｉ…ｊ…９）１，
１′へ入力するクロック発生器７から成る。該クロック
周期部１，１′の各々は、基本的にＤフリップフロップ
（Ｄ−ＦＦ）と同様の機能を有し、第２図に示すよう
に、例えばＤ２が０→１と立上ってこの状態にある間に
最初のクロックが立上ったときに、その出力Ｄ２′は０
→１となる。逆にＤ２入力が１→０となったときも同様
に最初のクロックの立上りによって出力Ｄ２′は１→０
となる。但し上記においてＤ−ＦＦへの入力は、そのク
ロック同期部が前記イネーブル信号を受けたときのみイ
ネーブルとなる。つまり、イネーブル信号が入力されな
いクロック同期部においては、Ｄ−ＦＦへの入力は、デ
ィスエーブルとなって、Ｄ−ＦＦ出力は、それまであっ
た状態に保持される。
クロック同期部（０…ｉ…ｊ…９）１，１′、該クロッ
ク同期部１，１′の出力D0′〜D9′の値から、D0〜D9の
中で次に変化する（立上るか立下る）可能性のある２つ
の信号を確認し（第１２図（１）に示されるようにこれ
は一義的に決定される。）、これら２つの信号のみをイ
ネーブルにする信号を出力するイネーブル信号出力部
２、そして、パルスエンコーダの出力パルスを計数する
カウンタにおける読取り可能な最小時間間隔より長い周
期（本実施例では400ns）を有するクロックパルスを発
生して、該クロック同期部（０，…ｉ…ｊ…９）１，
１′へ入力するクロック発生器７から成る。該クロック
周期部１，１′の各々は、基本的にＤフリップフロップ
（Ｄ−ＦＦ）と同様の機能を有し、第２図に示すよう
に、例えばＤ２が０→１と立上ってこの状態にある間に
最初のクロックが立上ったときに、その出力Ｄ２′は０
→１となる。逆にＤ２入力が１→０となったときも同様
に最初のクロックの立上りによって出力Ｄ２′は１→０
となる。但し上記においてＤ−ＦＦへの入力は、そのク
ロック同期部が前記イネーブル信号を受けたときのみイ
ネーブルとなる。つまり、イネーブル信号が入力されな
いクロック同期部においては、Ｄ−ＦＦへの入力は、デ
ィスエーブルとなって、Ｄ−ＦＦ出力は、それまであっ
た状態に保持される。
次に第２図に従って第１図の構成の回路の働きを説明す
る。
る。
まず始めに、第２図の「始点」の位置にあるものとす
る。
る。
ここで同図には示されていないが、このときD1′＝１で
あるものとする。このとき、D0′＝D1′＝１，D2′＝…
＝D9′＝０を入力してイネーブル信号出力部２は、次に
変化する可能性のある信号はＤ１とＤ２のみであること
を確認し（そのような論理回路が組み込まれている）、
Ｄ１，Ｄ２を入力するクロック同期部へイネーブル信号
を出力する。
あるものとする。このとき、D0′＝D1′＝１，D2′＝…
＝D9′＝０を入力してイネーブル信号出力部２は、次に
変化する可能性のある信号はＤ１とＤ２のみであること
を確認し（そのような論理回路が組み込まれている）、
Ｄ１，Ｄ２を入力するクロック同期部へイネーブル信号
を出力する。
今、系が正の方向へ進むとすると、前記Ｄ１，Ｄ２のう
ち次のＤ２が０→１となる（第２図（２））。前述のよ
うに該クロック同期部は、ここでＤ−ＦＦとしての働き
をするので次のクロックの立上り時に出力Ｄ２′を０→
１とする（第２図（４））。このときＤ３を始め他の信
号は、イネーブルとなっていないので、これらのライン
にノイズが入ったとしても全く影響を受けない。このま
ま系が正方向に進んだとして、上記D2′＝１となったこ
とにより今度は該イネーブル信号出力部は、Ｄ２とＤ３
に対してのみイネーブル信号を出力するが、Ｄ３の立上
りがいくら早くとも次のクロックの立上りまでＤ３′０
→１となることはできない。従ってＤ２′とＤ３′の間
隔は、常に該クロックパルスの周期（400ns）以上に保
たれる。従ってこれらのD0′〜D9′が第１０図の回路
（第５図のＡ／Ｂ相信号生成回路６）に入力されること
によって作られるＦＡ，ＦＢの立上り立下り間隔も常に
上記の周期（400ns）以上に保たれ、これを受けて計数
するカウンタにおける前記読取り可能最小時間τ０以下
になることはない。
ち次のＤ２が０→１となる（第２図（２））。前述のよ
うに該クロック同期部は、ここでＤ−ＦＦとしての働き
をするので次のクロックの立上り時に出力Ｄ２′を０→
１とする（第２図（４））。このときＤ３を始め他の信
号は、イネーブルとなっていないので、これらのライン
にノイズが入ったとしても全く影響を受けない。このま
ま系が正方向に進んだとして、上記D2′＝１となったこ
とにより今度は該イネーブル信号出力部は、Ｄ２とＤ３
に対してのみイネーブル信号を出力するが、Ｄ３の立上
りがいくら早くとも次のクロックの立上りまでＤ３′０
→１となることはできない。従ってＤ２′とＤ３′の間
隔は、常に該クロックパルスの周期（400ns）以上に保
たれる。従ってこれらのD0′〜D9′が第１０図の回路
（第５図のＡ／Ｂ相信号生成回路６）に入力されること
によって作られるＦＡ，ＦＢの立上り立下り間隔も常に
上記の周期（400ns）以上に保たれ、これを受けて計数
するカウンタにおける前記読取り可能最小時間τ０以下
になることはない。
ところが、上記本発明の第１の形態におけるディジタル
パルスのパルス幅確保およびノイズ抑制のための回路に
おいて、次の特別な場合に、以下に示す特別な位置に出
現するかも知れないノイズに対しては、これを抑止でき
ない。これについて以下第１４図に従って説明する。
パルスのパルス幅確保およびノイズ抑制のための回路に
おいて、次の特別な場合に、以下に示す特別な位置に出
現するかも知れないノイズに対しては、これを抑止でき
ない。これについて以下第１４図に従って説明する。
第１４図の「始点」の位置においては、前述のようにＤ
２とＤ３のみがイネーブルとなっている。ここで系が負
の方向に進むとまずＤ２が１→０となる（第１４図
（２））。そして次のクロックの立上りでＤ２′が１→
０となる（第１４図（４））。ところが、もしここで、
Ｄ２と共にイネーブルとなっていたＤ３に上記のクロッ
クの立上りの時期に同時にノイズが入ったとする（第１
４図（３））と、Ｄ３′も０→１となる（第１４図
（５））。すなわち信号にノイズの影響による異常が現
れる。
２とＤ３のみがイネーブルとなっている。ここで系が負
の方向に進むとまずＤ２が１→０となる（第１４図
（２））。そして次のクロックの立上りでＤ２′が１→
０となる（第１４図（４））。ところが、もしここで、
Ｄ２と共にイネーブルとなっていたＤ３に上記のクロッ
クの立上りの時期に同時にノイズが入ったとする（第１
４図（３））と、Ｄ３′も０→１となる（第１４図
（５））。すなわち信号にノイズの影響による異常が現
れる。
この異常を解消するために、本発明の第２の形態におい
ては、前記のD0〜D9を入力して、各々を前記カウンタに
おける読取り可能な最小時間間隔より長い周期を有する
クロックパルスによって同期させる第１の手段（第１の
クロック同期部）と、該第１の手段の出力の各々を更に
前記の長い周期を有するクロックパルスによって同期さ
せる第２の手段（第２のクロック同期部）と、該第２手
段の入力信号のうち被計測量の次の変化で最初に変化し
得る２つの信号のみをイネーブルにする第３の手段と、
該第１の手段の出力の各々の中で同時に変化した（立上
ったか立下ったかの）２つの信号があることを検出し
て、該２つの変化した信号の一方が元に戻るまで、該２
つの信号の変化直前の前記第２の手段の出力を保持する
第４の手段が提供される。
ては、前記のD0〜D9を入力して、各々を前記カウンタに
おける読取り可能な最小時間間隔より長い周期を有する
クロックパルスによって同期させる第１の手段（第１の
クロック同期部）と、該第１の手段の出力の各々を更に
前記の長い周期を有するクロックパルスによって同期さ
せる第２の手段（第２のクロック同期部）と、該第２手
段の入力信号のうち被計測量の次の変化で最初に変化し
得る２つの信号のみをイネーブルにする第３の手段と、
該第１の手段の出力の各々の中で同時に変化した（立上
ったか立下ったかの）２つの信号があることを検出し
て、該２つの変化した信号の一方が元に戻るまで、該２
つの信号の変化直前の前記第２の手段の出力を保持する
第４の手段が提供される。
以下、本発明の第２の形態におけるディジタルパルスの
パルス幅確保およびノイズ抑制のための回路について、
第３図に示されるその構成の一例に沿って説明する。
パルス幅確保およびノイズ抑制のための回路について、
第３図に示されるその構成の一例に沿って説明する。
第３図の構成は、入力信号D0〜D9各々に対応する第１の
クロック同期部（０…ｉ…ｊ…９）１，１′、該クロッ
ク同期部１，１′の出力D0′〜D9′に対応する第２のク
ロック同期部（０…ｉ…ｊ…９）３，３′、該第２のク
ロック同期部３，３′の出力Q0〜Q9の値から、該第２の
クロック同期部の入力信号D0′〜D9′のうちで次に変化
する（立上るか立下る）可能性のある２つの信号を認識
して、該２つの信号に対してのみイネーブル信号を出力
するイネーブル信号出力部２、該第１のクロック同期部
１，１′の出力D0′〜D9′と、該第２のクロック同期部
３，３′の出力Q0〜Q9の対応する各々を比較することに
より、該D0′〜D9′各々の立上りまたは立下りを検出す
る立上り・立下り検出部５，５′、該立上り・立下り検
出部５，５′の出力を受けて、D0′〜D9′のうちで同時
に２つの信号が変化した（立上ったか立下った）ことを
検出して、このとき該２つの信号の変化直前の該第２の
クロック同期部の出力を、該２つの変化した信号の一方
が元に戻るまで保持させる信号を出力する出力保持信号
出力部４、およびパルスコーダ出力を計数するカウンタ
における読取り可能な最小時間間隔より長い周期を有す
るクロックパルスを発生するクロックパルス発生器７か
ら成る。
クロック同期部（０…ｉ…ｊ…９）１，１′、該クロッ
ク同期部１，１′の出力D0′〜D9′に対応する第２のク
ロック同期部（０…ｉ…ｊ…９）３，３′、該第２のク
ロック同期部３，３′の出力Q0〜Q9の値から、該第２の
クロック同期部の入力信号D0′〜D9′のうちで次に変化
する（立上るか立下る）可能性のある２つの信号を認識
して、該２つの信号に対してのみイネーブル信号を出力
するイネーブル信号出力部２、該第１のクロック同期部
１，１′の出力D0′〜D9′と、該第２のクロック同期部
３，３′の出力Q0〜Q9の対応する各々を比較することに
より、該D0′〜D9′各々の立上りまたは立下りを検出す
る立上り・立下り検出部５，５′、該立上り・立下り検
出部５，５′の出力を受けて、D0′〜D9′のうちで同時
に２つの信号が変化した（立上ったか立下った）ことを
検出して、このとき該２つの信号の変化直前の該第２の
クロック同期部の出力を、該２つの変化した信号の一方
が元に戻るまで保持させる信号を出力する出力保持信号
出力部４、およびパルスコーダ出力を計数するカウンタ
における読取り可能な最小時間間隔より長い周期を有す
るクロックパルスを発生するクロックパルス発生器７か
ら成る。
上記イネーブル信号出力部２は、例えばQ0＝Q1＝Q2＝
１，Q3＝…Q9＝０であったなら前記第２のクロック同期
部（０，…ｉ…ｊ…９）３，３′の入力信号D0′〜D9′
のうちで次に変化し得るのは、D2′の立下り、または、
D3′の立上りであることを認識して、該D2′D3′のみを
イネーブルにする信号を出力する。
１，Q3＝…Q9＝０であったなら前記第２のクロック同期
部（０，…ｉ…ｊ…９）３，３′の入力信号D0′〜D9′
のうちで次に変化し得るのは、D2′の立下り、または、
D3′の立上りであることを認識して、該D2′D3′のみを
イネーブルにする信号を出力する。
前記立上り・立下り検出部５，５′は、例えば、Exclus
iveＯＲ回路であって、もし、第１のクロック同期部出
力の１つＤｉ′が変化した（立上ったか立下った）とす
ると、該Ｄｉ′は対応する第２のクロック同期部ｉへ入
力されるが、ここにおいて次のクロックの立上りまで出
力Ｑｉは変化しない。従ってこの間Ｑｉ≠Ｄｉ′とな
り、このＱｉとＤｉ′が前記ExclusiveＯＲ回路に入力
されれば、この出力は１となる。
iveＯＲ回路であって、もし、第１のクロック同期部出
力の１つＤｉ′が変化した（立上ったか立下った）とす
ると、該Ｄｉ′は対応する第２のクロック同期部ｉへ入
力されるが、ここにおいて次のクロックの立上りまで出
力Ｑｉは変化しない。従ってこの間Ｑｉ≠Ｄｉ′とな
り、このＱｉとＤｉ′が前記ExclusiveＯＲ回路に入力
されれば、この出力は１となる。
該立上り・立下り検出部０〜９の出力は全て前記出力保
持信号出力部４へ入力される。
持信号出力部４へ入力される。
ここで該出力保持信号出力部４は、上記のような立上り
・立下り検出部０〜９のうち、立上り・立下りを示すも
のが２つあったときは、該２つの変化した信号の一方が
元に戻るまで、これら２つの信号の変化直前の第２のク
ロック同期部３，３′の出力を保持させる出力保持信号
を出力する。
・立下り検出部０〜９のうち、立上り・立下りを示すも
のが２つあったときは、該２つの変化した信号の一方が
元に戻るまで、これら２つの信号の変化直前の第２のク
ロック同期部３，３′の出力を保持させる出力保持信号
を出力する。
前記第２のクロック同期部（０…ｉ…ｊ…９）３，
３′は、それぞれ前記Ｄｉ（ｉ＝０，…９）を入力し
て、前記クロックパルスにより同期させ、出力Ｑｉ（ｉ
＝０，…９）を出力するが、前記イネーブル信号によっ
て、該D0′〜D9′の入力のうち次に変化し得る２つのみ
がイネーブルにされ、また、前記出力保持信号を入力し
ている間は、該出力保持信号開始時点でのＱｉの状態を
保持する。
３′は、それぞれ前記Ｄｉ（ｉ＝０，…９）を入力し
て、前記クロックパルスにより同期させ、出力Ｑｉ（ｉ
＝０，…９）を出力するが、前記イネーブル信号によっ
て、該D0′〜D9′の入力のうち次に変化し得る２つのみ
がイネーブルにされ、また、前記出力保持信号を入力し
ている間は、該出力保持信号開始時点でのＱｉの状態を
保持する。
これによって、該第２のクロック同期部に前記のような
異常な信号（同時に変化する２つの信号）が入力されて
も、出力Q0〜Q9には異常は生じない。
異常な信号（同時に変化する２つの信号）が入力されて
も、出力Q0〜Q9には異常は生じない。
前記の異常信号は、前述のように第１４図（３）に示し
たノイズが原因であるが、該ノイズは、次のクロックの
立上り時には元に戻る（第１４図（３））ので、対応す
るＤ３′も元に戻る（第１４図（５））。すると対応す
る前記立上り・立下り検出回路３の出力も、Ｄ３′＝Ｑ
３に戻るので、前記ExclusiveＯＲ回路出力も０に戻
る。これにより前記出力保持信号も解除され、正常な動
作に復帰する。
たノイズが原因であるが、該ノイズは、次のクロックの
立上り時には元に戻る（第１４図（３））ので、対応す
るＤ３′も元に戻る（第１４図（５））。すると対応す
る前記立上り・立下り検出回路３の出力も、Ｄ３′＝Ｑ
３に戻るので、前記ExclusiveＯＲ回路出力も０に戻
る。これにより前記出力保持信号も解除され、正常な動
作に復帰する。
このように本発明の第２の形態においては、考えられる
ノイズは全て抑制されるものと考えられる。
ノイズは全て抑制されるものと考えられる。
なお、第３図の構成の働きについては、第４図に示され
ている。
ている。
また、本発明者らは、上述の本発明の回路をゲートアレ
イにおいて、上述のものと等価な論理回路によって実現
している。
イにおいて、上述のものと等価な論理回路によって実現
している。
本発明の第１の形態におけるディジタルパルスのパルス
幅確保およびノイズ抑制のための回路は、パルスエンコ
ーダの出力パルスにおいてカウンタにおける読取り可能
な最小時間以上の間隔を確保し、またノイズを大幅に抑
制できるものである。
幅確保およびノイズ抑制のための回路は、パルスエンコ
ーダの出力パルスにおいてカウンタにおける読取り可能
な最小時間以上の間隔を確保し、またノイズを大幅に抑
制できるものである。
また、本発明の第２の形態におけるディジタルパルスの
パルス幅確保およびノイズ抑制のための回路は、上記第
１の形態におけるノイズ抑制効果を更に改善したもので
ある。
パルス幅確保およびノイズ抑制のための回路は、上記第
１の形態におけるノイズ抑制効果を更に改善したもので
ある。
第１図は、本発明の第１の形態におけるディジタルパル
スのパルス幅確保およびノイズ抑制のための回路の構成
を示す図、 第２図は、第１図の回路の働きを示す図、 第３図は、本発明の第２の形態におけるディジタルパル
スのパルス幅確保およびノイズ抑制のための回路の構成
を示す図、 第４図は、第３図の回路の働きを示す図、 第５図は、本発明によるディジタルパルスのパルス幅確
保およびノイズ抑制のための回路を用いたパルスエンコ
ーダ回路の構成を示す図、 第６図は、従来の最も基本的なパルスエンコーダの構成
を示す図、 第７図は、第６図のパルスエンコーダの出力波形を示す
図、 第８図は、従来の高分解能パルスエンコーダ回路の構成
を示す図、 第９図は、第５図および第８図のコンパレータにおいて
任意の位相差を有する正弦波を生成する原理を示す図、 第１０図は、第５図および第８図のＡ／Ｂ相信号生成回
路の構成を示す図、 第１１図（１）は、第５図および第８図のコンパレータ
の出力波形を示す図、 第１１図（２）は、第８図において第１１図（１）のD0
〜D9を入力したＡ／Ｂ相信号生成回路の出力波形を示す
図、 第１２図は、カウンタにおける、パルスエンコーダ出力
の計数を仕方を示す図、 第１３図は、第８図の構成のパルスエンコーダ回路にお
いてノイズが、出力波形に及ぼす影響を示す図、 第１４図は、本発明の第１の形態のディジタルパルスの
パルス幅確保およびノイズ抑制のための回路における唯
一起こり得る、ノイズによる異常ケースを示す図であ
る。 〔符号の説明〕 １，１′…（第１の）クロック同期部、 ２…イネーブル信号出力部、 ３，３′…第２のクロック同期部、 ４…出力保持信号出力部、 ５，５′…立上り・立下り検出部、 ６…Ａ／Ｂ相信号生成回路、 ７…クロック発生器、 111…回転符号板、 112，112a，112b…発光素子、 113，113a，113b…受光素子、 114，114a，114b…受光素子出力増幅器、 120…矩形パルス発生回路、 121…コンパレータ。
スのパルス幅確保およびノイズ抑制のための回路の構成
を示す図、 第２図は、第１図の回路の働きを示す図、 第３図は、本発明の第２の形態におけるディジタルパル
スのパルス幅確保およびノイズ抑制のための回路の構成
を示す図、 第４図は、第３図の回路の働きを示す図、 第５図は、本発明によるディジタルパルスのパルス幅確
保およびノイズ抑制のための回路を用いたパルスエンコ
ーダ回路の構成を示す図、 第６図は、従来の最も基本的なパルスエンコーダの構成
を示す図、 第７図は、第６図のパルスエンコーダの出力波形を示す
図、 第８図は、従来の高分解能パルスエンコーダ回路の構成
を示す図、 第９図は、第５図および第８図のコンパレータにおいて
任意の位相差を有する正弦波を生成する原理を示す図、 第１０図は、第５図および第８図のＡ／Ｂ相信号生成回
路の構成を示す図、 第１１図（１）は、第５図および第８図のコンパレータ
の出力波形を示す図、 第１１図（２）は、第８図において第１１図（１）のD0
〜D9を入力したＡ／Ｂ相信号生成回路の出力波形を示す
図、 第１２図は、カウンタにおける、パルスエンコーダ出力
の計数を仕方を示す図、 第１３図は、第８図の構成のパルスエンコーダ回路にお
いてノイズが、出力波形に及ぼす影響を示す図、 第１４図は、本発明の第１の形態のディジタルパルスの
パルス幅確保およびノイズ抑制のための回路における唯
一起こり得る、ノイズによる異常ケースを示す図であ
る。 〔符号の説明〕 １，１′…（第１の）クロック同期部、 ２…イネーブル信号出力部、 ３，３′…第２のクロック同期部、 ４…出力保持信号出力部、 ５，５′…立上り・立下り検出部、 ６…Ａ／Ｂ相信号生成回路、 ７…クロック発生器、 111…回転符号板、 112，112a，112b…発光素子、 113，113a，113b…受光素子、 114，114a，114b…受光素子出力増幅器、 120…矩形パルス発生回路、 121…コンパレータ。
Claims (2)
- 【請求項１】Ｎを４以上の偶数として、 被計測量の一定量の変化毎に状態を反転し、立上り位置
が該一定量の1/Nずつ異る該被計測量の値に対応するＮ
個のディジタル信号を並列に入力して、 該Ｎ個のディジタル信号のうち最初に立上る信号の立上
りに対応して立上り、後に続く信号のうち奇数番目の信
号の変化が新たに起る毎に状態を反転させる第１のディ
ジタル信号と、 該Ｎ個のディジタル信号のうち２番目に立上る信号の立
上りに対応して立上り、後に続く信号のうち偶数番目の
信号の変化が新たに起る毎に状態を反転させる第２のデ
ィジタル信号とを生成し、並列にカウンタへ入力する論
理回路において、 該Ｎ個のディジタル信号のうち前記被計測量の次の変化
で最初に変化し得る２つの信号のみをイネーブル(enabl
e)にする第１の手段、および前記Ｎ個のディジタル信号
を入力して、各々を前記カウンタにおける読取り可能な
最小時間間隔より長い周期を有するクロックパルスによ
って同期させる第２の手段とからなることを特徴とする
ディジタルパルスのパルス幅確保およびノイズ抑制のた
めの回路。 - 【請求項２】Ｎを４以上の偶数として、 被計測量の一定量の変化毎に状態を反転し、立上りの位
置が該一定量の1/Nずつ異る該被計測量の値に対応する
Ｎ個のディジタル信号を並列に入力して、 該Ｎ個のディジタル信号のうち最初に立上る信号の立上
りに対応して立上り、後に続く信号のうち奇数番目の信
号の変化が新たに起る毎に状態を反転させる第１のディ
ジタル信号と、 該Ｎ個のディジタル信号のうち２番目に立上る信号の立
上りに対応して立上り、後に続く信号のうち偶数番目の
信号の変化が新たに起る毎に状態を反転させる第２のデ
ィジタル信号を生成し、並列にカウンタへ入力する論理
回路において、 前記Ｎ個のディジタル信号を入力して、各々を前記カウ
ンタにおける読取り可能な最小時間間隔より長い周期を
有するクロックパルスによつて同期させる第１の手段
と、該第１の手段の出力の各々を、更に前記の長い周期
を有するクロックパルスによって同期させる第２の手段
と、Ｎ個の該第２の手段の入力信号の各々の中で、前記
被計測量の次の変化で最初に変化し得る２つの信号のみ
をイネーブル(enable)にする第３の手段と、前記第１の
手段の出力信号の各々の中で同時に変化した（立上った
か立下ったかの）２つの信号があることを検出して、該
２つの変化した信号の一方が元に戻るまで該２つの信号
の変化直前の前記第２の手段の出力を保持する第４の手
段とからなることを特徴とするディジタルパルスのパル
ス幅確保およびノイズ抑制のための回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61211718A JPH061203B2 (ja) | 1986-09-10 | 1986-09-10 | デイジタルパルスのパルス幅確保およびノイズ抑制のための回路 |
| US07/196,200 US4973959A (en) | 1986-09-10 | 1987-09-09 | Digital pulse circuit for processing successive pulses |
| DE3750814T DE3750814T2 (de) | 1986-09-10 | 1987-09-09 | Schaltung für digitale impulse. |
| PCT/JP1987/000666 WO1988002104A1 (en) | 1986-09-10 | 1987-09-09 | Digital pulse circuit |
| EP87905794A EP0285662B1 (en) | 1986-09-10 | 1987-09-09 | Digital pulse circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61211718A JPH061203B2 (ja) | 1986-09-10 | 1986-09-10 | デイジタルパルスのパルス幅確保およびノイズ抑制のための回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6367520A JPS6367520A (ja) | 1988-03-26 |
| JPH061203B2 true JPH061203B2 (ja) | 1994-01-05 |
Family
ID=16610448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61211718A Expired - Fee Related JPH061203B2 (ja) | 1986-09-10 | 1986-09-10 | デイジタルパルスのパルス幅確保およびノイズ抑制のための回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4973959A (ja) |
| EP (1) | EP0285662B1 (ja) |
| JP (1) | JPH061203B2 (ja) |
| DE (1) | DE3750814T2 (ja) |
| WO (1) | WO1988002104A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI107478B (fi) * | 1999-12-03 | 2001-08-15 | Nokia Networks Oy | Digitaalinen ramppigeneraattori, jossa on lähtötehon säädin |
| JP2019207184A (ja) * | 2018-05-30 | 2019-12-05 | ルネサスエレクトロニクス株式会社 | パルス信号生成器及びそれを備えた角度検出システム |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1060585A (en) * | 1974-03-28 | 1979-08-14 | Marc Lepetit | Digital coding of angles |
| JPS55123818U (ja) * | 1979-02-27 | 1980-09-02 | ||
| JPS55123818A (en) * | 1979-03-19 | 1980-09-24 | Sumiyoshi Jukogyo Kk | Discharging device of fish in fish lifting apparatus |
| JPS57169611A (en) * | 1981-04-13 | 1982-10-19 | Tokyo Optical Co Ltd | Measuring device for angular displacement |
| EP0070095B1 (en) * | 1981-07-10 | 1985-09-18 | THORN EMI plc | Fluorescent lamp and electrode assembly for such a lamp |
| JPS5927221A (ja) * | 1982-08-09 | 1984-02-13 | Tokyo Seimitsu Co Ltd | デジタル計数装置 |
| US4631520A (en) * | 1984-06-08 | 1986-12-23 | Dynamics Research Corporation | Position encoder compensation system |
| JPS61247921A (ja) * | 1985-04-25 | 1986-11-05 | Asahi Optical Co Ltd | エンコ−ダの出力誤差検出装置 |
-
1986
- 1986-09-10 JP JP61211718A patent/JPH061203B2/ja not_active Expired - Fee Related
-
1987
- 1987-09-09 EP EP87905794A patent/EP0285662B1/en not_active Expired - Lifetime
- 1987-09-09 US US07/196,200 patent/US4973959A/en not_active Expired - Lifetime
- 1987-09-09 DE DE3750814T patent/DE3750814T2/de not_active Expired - Fee Related
- 1987-09-09 WO PCT/JP1987/000666 patent/WO1988002104A1/ja active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| WO1988002104A1 (en) | 1988-03-24 |
| DE3750814D1 (de) | 1995-01-12 |
| EP0285662B1 (en) | 1994-11-30 |
| DE3750814T2 (de) | 1995-05-24 |
| EP0285662A1 (en) | 1988-10-12 |
| JPS6367520A (ja) | 1988-03-26 |
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