JPH06118904A - Liquid crystal driving circuit - Google Patents
Liquid crystal driving circuitInfo
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- JPH06118904A JPH06118904A JP24451692A JP24451692A JPH06118904A JP H06118904 A JPH06118904 A JP H06118904A JP 24451692 A JP24451692 A JP 24451692A JP 24451692 A JP24451692 A JP 24451692A JP H06118904 A JPH06118904 A JP H06118904A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、液晶駆動回路に関
し、特に大型表示画面を持つ液晶表示パネルの駆動に好
適な液晶駆動回路に利用して有効な技術に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal drive circuit, and more particularly to a technique effectively used for a liquid crystal drive circuit suitable for driving a liquid crystal display panel having a large display screen.
【０００２】[0002]
【従来の技術】ディジタル入力の液晶ドライバの例とし
ては、（株）日立製作所１９９０年発行の『日立ＬＣＤ
ドライバデータブック』第６５３頁〜第６６５頁があ
る。このディジタル入力のドライバは、ディジタル入力
データを時系列的にラッチ回路に取り込み、それをデコ
ードして階調電圧を出力させる出力用のスイッチＭＯＳ
ＦＥＴをオン状態にして、対応した階調電圧を出力させ
る。このスイッチＭＯＳＦＥＴは、Ｎチャンネル型ＭＯ
ＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴからなるＣＭＯ
Ｓスイッチ回路が用いられている。2. Description of the Related Art An example of a digital input liquid crystal driver is "Hitachi LCD" issued by Hitachi, Ltd. in 1990.
Driver Data Book, pp. 653 to 665. This digital input driver fetches digital input data in a time series into a latch circuit, decodes it, and outputs a gradation voltage to output a switch MOS.
The FET is turned on and the corresponding gradation voltage is output. This switch MOSFET is an N-channel type MO
CMO consisting of SFET and P-channel MOSFET
An S switch circuit is used.
【０００３】[0003]
【発明が解決しようとする課題】液晶表示装置において
は画面の大型化が進められている。このような画面の大
型化に伴い、信号線の数も必然的に多くされる。このよ
うに液晶表示装置の画面の大型化に伴い、半導体集積回
路装置により構成される１つの液晶ドライバのみでは駆
動信号数が足らないので、複数個からなる液晶ドライバ
を用いることになる。このとき、液晶表示装置の全信号
線数が１つの液晶ドライバの出力端子により割り切れな
いとき、１つの液晶ドライバに使用しないデータラッチ
や出力端子が発生する。このため、表示データを形成す
るホストシステム側ではダミーデータを生成し、これを
上記使用しないデータラッチに取り込ませることが必要
になる。上記のように画面の大型化や多階調化に伴い１
ラインの走査期間にシリアル入力させる表示データの数
は益々増加する傾向にあるから、上記ダミーデータの取
り込み分だけクロック周波数を高くしなければならなく
なる。In the liquid crystal display device, the screen size is being increased. With the increase in the size of the screen, the number of signal lines is inevitably increased. As described above, as the screen of the liquid crystal display device becomes larger, the number of drive signals is not sufficient with only one liquid crystal driver configured by the semiconductor integrated circuit device, and thus a liquid crystal driver including a plurality of liquid crystal drivers is used. At this time, when the total number of signal lines of the liquid crystal display device cannot be divided by the output terminals of one liquid crystal driver, data latches and output terminals not used for one liquid crystal driver are generated. Therefore, it is necessary for the host system side that forms the display data to generate dummy data and capture it in the unused data latch. As mentioned above, as the screen becomes larger and the number of gradations increases,
Since the number of display data serially input during the line scanning period tends to increase more and more, it becomes necessary to increase the clock frequency by the amount of the dummy data fetched.
【０００４】そこで、上記出力端子が余っている液晶ド
ライバを最終段に配置することが考えられる。しかし、
このようにすると、液晶ドライバ側からみれば表示デー
タが揃っていないから、表示データを取り込むための回
路を非選択にするという低消費電力モードに入れなくな
り、１ライン分のシリアルデータの取り込み終了からラ
イン同期信号が入るまでの時間が長いものでは問題とな
る。Therefore, it is conceivable to arrange the liquid crystal driver having the extra output terminals at the final stage. But,
In this way, since the display data is not complete from the side of the liquid crystal driver side, the circuit for fetching the display data is not put into the low power consumption mode and the serial data for one line is not fetched. This is a problem if the line synchronization signal takes a long time.
【０００５】この発明の目的は、データ転送効率化と低
消費電力化を可能にした液晶駆動回路を提供することに
ある。この発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。An object of the present invention is to provide a liquid crystal drive circuit which enables data transfer efficiency and power consumption reduction. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【０００６】[0006]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部からのモード設定信号
により、シリアルに入力される表示データを予め決めら
れた特定の出力端子に対応したデータラッチ回路から取
り込む機能を付加する。The outline of a typical one of the inventions disclosed in the present application will be briefly described as follows. That is, a function is added in which the display data input serially is taken in from the data latch circuit corresponding to a predetermined specific output terminal by an external mode setting signal.
【０００７】[0007]
【作用】上記した手段によれば、必要な駆動信号数に応
じて入力データの取り込みを開始するアドレスを決めら
れるから効率のよいデータ転送と、データ取り込み終了
による低消費電力モードを活用できる。According to the above-mentioned means, the address to start inputting the input data can be determined according to the required number of drive signals, so that efficient data transfer and the low power consumption mode by the end of the data loading can be utilized.
【０００８】[0008]
【実施例】図１には、この発明に係る液晶駆動回路の一
実施例のブロック図が示されている。同図の各回路ブロ
ックは、公知の半導体集積回路の製造技術によって、単
結晶シリコンのような１個の半導体基板上において形成
される。同図の液晶駆動回路は、アクティブマトリック
ス構成の液晶表示パネルの信号線電極に供給される駆動
信号を形成する。1 is a block diagram showing an embodiment of a liquid crystal drive circuit according to the present invention. Each circuit block in the figure is formed on one semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique. The liquid crystal drive circuit in the figure forms a drive signal supplied to the signal line electrodes of the liquid crystal display panel of the active matrix configuration.
【０００９】この実施例の信号線駆動回路は、Ｙ１〜Ｙ
１６０のように１６０本分の信号線電極に対応した駆動
出力を形成することができる。このような駆動出力に対
応した表示データＤＡＴＡは、データバスを通して入力
される。データバスは３×４＝１２本からなり、１クロ
ック期間に１２ビットの表示データＤＡＴＡが入力され
る。上記１２ビットのうち、３ビットが１つの駆動出力
に対応しており、８階調を指示することができる。それ
故、１クロックによって４個分の駆動出力に対応した表
示データを取り込むことができる。上記のように、１６
０本の駆動出力を持つものでは、４０クロックによって
Ｙ１〜Ｙ１６０に対応した表示データを取り込むことが
できる。The signal line drive circuit of this embodiment has Y1 to Y
A drive output corresponding to 160 signal line electrodes like 160 can be formed. The display data DATA corresponding to such a drive output is input through the data bus. The data bus consists of 3 × 4 = 12 lines, and 12-bit display data DATA is input in one clock period. Of the 12 bits, 3 bits correspond to one drive output, and can indicate 8 gradations. Therefore, display data corresponding to four drive outputs can be fetched by one clock. As mentioned above, 16
With a drive output of 0 lines, display data corresponding to Y1 to Y160 can be taken in by 40 clocks.
【００１０】上記の表示データＤＡＴＡは、ラッチ
（１）に取り込まれる。ラッチ（１）は、アドレスカウ
ンタにより形成された６ビットのアドレス信号を受ける
デコーダによって、その取り込み信号が形成される。上
記データバスによって、４個のデータは空間的に分割さ
れているから、アドレスカウンタは１〜４０のアドレス
に対応して６ビットのバイナリーカウンタにより構成さ
れる。 The above display data DATA is fetched by the latch (1). The latch (1) has its fetch signal formed by a decoder that receives a 6-bit address signal formed by an address counter. Since the four data are spatially divided by the data bus, the address counter is composed of a 6-bit binary counter corresponding to addresses 1 to 40.
【００１１】制御部は、アドレスカウンタの動作を制御
する。表示データの取り込みを開始するときには、選択
信号ＥＩＯ１がロウレベルの選択レベルにされる。この
信号ＥＩＯ１を受けて制御部はアドレスカウンタを活性
化させる。上記表示データＤＡＴＡは、クロックパルス
ＣＬ２に同期して入力される。アドレスカウンタは、上
記のような活性化された状態でクロックパルスＣＬ２を
計数することにより、上記１〜４０に対応した６ビット
からなるアドレス信号を形成して出力する。これによ
り、ラッチ（１）には、上記クロックパルスＣＬ２に同
期して入力された表示データが、それを計数することよ
り形成されたアドレス信号によって指定されたアドレス
のラッチに順次に取り込まれる。全てのデータの取り込
みを終了すると、言い換えるならば、アドレスカウンタ
が４０のアドレスを指示すると制御部は、アドレスカン
ウタを非活性化して低消費電力モードに入るとともに、
制御信号ＥＩＯ２を出力させる。The control unit controls the operation of the address counter. When starting to fetch the display data, the selection signal EIO1 is set to the low selection level. In response to this signal EIO1, the control unit activates the address counter. The display data DATA is input in synchronization with the clock pulse CL2. The address counter counts the clock pulses CL2 in the activated state as described above to form and output an address signal of 6 bits corresponding to the above 1 to 40. As a result, the display data input to the latch (1) in synchronization with the clock pulse CL2 is sequentially captured by the latch of the address designated by the address signal formed by counting the display data. When all the data has been captured, in other words, when the address counter indicates the address of 40, the control unit deactivates the address counter and enters the low power consumption mode, and
The control signal EIO2 is output.
【００１２】上記ラッチ（１）の表示データは、クロッ
クパルスＣＬ１に同期してラッチ（２）に転送される。
上記のようにラッチ（２）のデータ転送を終えると、ラ
ッチ（１）には次の表示データの取り込みが可能にされ
る。上記ラッチ（２）に取り込まれた表示データは、こ
こで解読されてレベルシフタに供給される。すなわち、
ラッチ（２）までの回路は、約５Ｖのような電源電圧を
受けて動作するような論理回路から構成され、約５Ｖの
ようなハイレベルと、０Ｖのようなロウレベルからなる
２値信号を扱う。これに対して、液晶表示パネルに供給
される階調電圧Ｖ０ないしＶ７は比較的高いレベルにさ
れる。それ故、上記のようなレベル（５Ｖ、０Ｖ）で
は、ドライバを構成するスイッチＭＯＳＦＥＴ等をオン
状態やオフ状態にすることができない場合があるので、
レベルシフタによりそれに見合ったレベルにレベル変換
させる必要がある。ドライバは、前記階調電圧数に対応
したＣＭＯＳスイッチ回路から構成され、図示しない
が、Ｖ０〜Ｖ７のような階調電圧の中からレベルシフタ
の出力に応じて１つを選んで出力させる。The display data of the latch (1) is transferred to the latch (2) in synchronization with the clock pulse CL1.
When the data transfer of the latch (2) is completed as described above, the next display data can be taken into the latch (1). The display data fetched by the latch (2) is decoded here and supplied to the level shifter. That is,
The circuit up to the latch (2) is composed of a logic circuit that operates by receiving a power supply voltage of about 5V, and handles a binary signal having a high level of about 5V and a low level of 0V. . On the other hand, the gradation voltages V0 to V7 supplied to the liquid crystal display panel are set to a relatively high level. Therefore, at the above-mentioned levels (5V, 0V), it may not be possible to turn on or off the switch MOSFET or the like that constitutes the driver.
It is necessary to convert the level to a level commensurate with the level shifter. The driver is composed of a CMOS switch circuit corresponding to the number of gradation voltages, and although not shown, one of the gradation voltages V0 to V7 is selected and output according to the output of the level shifter.
【００１３】この実施例では、初期値設定部が設けられ
る。この初期値設定部は、外部から供給されるモード設
定信号Ｍ１とＭ２を解読し、アドレスカウンタの初期値
の指定を行うようにするものである。上記のように１ク
ロックによって４画素分のデータを取り込むことができ
るから、次の表１のような４通りの初期アドレスの設定
を行うようにするものである。上記モードの設定は、そ
れを駆動する液晶パネルが決定されれば固定的に供給さ
れる。それ故、信号Ｍ１とＭ２は、１と０に合わせてプ
リント基板等の実装基板上において電源電圧又は回路の
接地電位が定常的に与えられるようにしてもよい。ま
た、信号Ｍ１とＭ２が供給される端子は、電源端子又は
接地端子に近接して配置し、端子間での接続を行うよう
にしてもよい。In this embodiment, an initial value setting section is provided. The initial value setting section decodes the mode setting signals M1 and M2 supplied from the outside and specifies the initial value of the address counter. As described above, since data for four pixels can be taken in by one clock, four types of initial addresses as shown in Table 1 below are set. The setting of the above mode is fixedly provided when the liquid crystal panel that drives the mode is determined. Therefore, the signals M1 and M2 may be constantly applied with the power supply voltage or the ground potential of the circuit on the mounting board such as a printed board in accordance with 1 and 0. Further, the terminals to which the signals M1 and M2 are supplied may be arranged close to the power supply terminal or the ground terminal so that the terminals can be connected.
【００１４】[0014]
【表１】 [Table 1]
【００１５】図２には、Ｍ１とＭ２を００にしたときの
表示データの取り込み動作を説明するためのタイミング
図が示されている。選択信号ＥＩＯ１がロウレベルにな
ると、アドレスカウンタは有効になり初期値が００００
００にされるので、クロックパルスＣＬ１によりＹ１〜
Ｙ４の出力端子に対応した４組のラッチ回路を選択し、
それぞれに３ビットからなる表示データ１−４を取り込
ませる。FIG. 2 shows a timing chart for explaining the display data fetching operation when M1 and M2 are set to 00. When the selection signal EIO1 becomes low level, the address counter becomes valid and the initial value becomes 0000.
Since it is set to 00, Y1 to
Select four sets of latch circuits corresponding to the output terminal of Y4,
Display data 1-4 consisting of 3 bits is loaded into each.
【００１６】以下、アドレスカンウタはクロックパルス
ＣＬ２を順次計数して、十進法で表現すると２，３，４
・・・・４０のようにアドレスを更新するので、それに
対応してシリアルに入力された表示データがラッチ
（１）の対応するアドレスに順次取り込まれる。最終ア
ドレス４０への取り込みを終了すると、制御部がそれを
検出し、信号ＥＩＯ２をロウレベルにし、これとともに
アドレスカンウタは非活性化状態にされて低消費電力モ
ードに入る。クロックパルスＣＬ１が発生すると、上記
ラッチ（１）に取り込まれたデータＤ１〜１６０がラッ
チ（２）にパラレルに転送される。In the following, the address counter sequentially counts the clock pulse CL2 and expresses it in decimal notation as 2, 3, 4
Since the address is updated as in 40, the display data serially input corresponding thereto is sequentially fetched into the corresponding address of the latch (1). When the loading to the final address 40 is completed, the control unit detects it and sets the signal EIO2 to low level, and at the same time, the address counter is deactivated and enters the low power consumption mode. When the clock pulse CL1 is generated, the data D1 to 160 captured in the latch (1) are transferred in parallel to the latch (2).
【００１７】図３には、Ｍ１とＭ２を１１にしたときの
表示データの取り込み動作を説明するためのタイミング
図が示されている。選択信号ＥＩＯ１がロウレベルにな
ると、アドレスカウンタは有効になり初期値が１０００
００にされるので、クロックパルスＣＬ２により＋１し
た３３アドレスにより選択される出力端子Ｙ１２９〜Ｙ
１３２に対応した４組のラッチ回路を選択し、それぞれ
に３ビットからなる表示データ１−４を取り込ませる。FIG. 3 shows a timing chart for explaining the display data fetching operation when M1 and M2 are set to 11. When the selection signal EIO1 becomes low level, the address counter becomes valid and the initial value becomes 1000.
Since it is set to 00, the output terminals Y129 to Y selected by the 33 address which is incremented by 1 by the clock pulse CL2.
Four sets of latch circuits corresponding to 132 are selected, and display data 1-4 consisting of 3 bits are taken into each.
【００１８】以下、アドレスカンウタはクロックパルス
ＣＬ２を順次計数して、十進法で表現すると３４，３５
・・・・４０のようにアドレスを更新するので、それに
対応してシリアルに入力された表示データがラッチ
（１）の対応するアドレスに順次取り込まれる。最終ア
ドレス４０への取り込みを終了すると、制御部がそれを
検出し、信号ＥＩＯ２をロウレベルにし、これとともに
アドレスカンウタは非活性化状態にされて低消費電力モ
ードに入る。クロックパルスＣＬ１が発生すると、上記
ラッチ（１）に取り込まれたデータＤ１〜１６０がラッ
チ（２）にパラレルに転送される。このときには、上記
のように８クロック分の表示データを取り込むと低消費
電力モードに入ることなる。In the following, the address counter sequentially counts the clock pulses CL2 and expresses in decimal notation 34, 35.
Since the address is updated as in 40, the display data serially input corresponding thereto is sequentially fetched into the corresponding address of the latch (1). When the loading to the final address 40 is completed, the control unit detects it and sets the signal EIO2 to low level, and at the same time, the address counter is deactivated and enters the low power consumption mode. When the clock pulse CL1 is generated, the data D1 to 160 captured in the latch (1) are transferred in parallel to the latch (2). At this time, when the display data for 8 clocks is fetched as described above, the low power consumption mode is entered.
【００１９】図４には、この発明に係る液晶駆動回路を
持ちたい液晶表示装置の一実施例のブロック図が示され
ている。液晶表示パネルは、１０２４×７９６のような
大型でカラー５１２色の多色表示が可能にされる。１つ
の画素はＲＧＢに対応して３本の信号線を必要とするか
ら、全体で信号線の数は３０７２本設けられることにな
る。FIG. 4 is a block diagram of an embodiment of a liquid crystal display device which has a liquid crystal drive circuit according to the present invention. The liquid crystal display panel has a large size such as 1024 × 796 and is capable of multicolor display of 512 colors. Since one pixel requires three signal lines corresponding to RGB, the total number of signal lines is 3072.
【００２０】上記１０２４画素分の信号線は、奇数番目
のものと偶数番目のものが上下に振り分けられて、上側
に信号線駆動回路ＤＤＶ１〜ＤＤＶ１０が設けられ、下
側には信号線駆動回路ＤＤＶ１１〜ＤＤＶ２０が設けら
れる。１つの信号線駆動回路は、前記実施例のように１
６０本の出力端子を持つものが用いられる。上下に５１
２×３＝１５３６本の信号線が設けられ、１つの信号線
駆動回路の出力数が１６０本であるから、９個の信号線
駆動回路により１４４０本を受け持つことができ、残り
９６本を１つの信号線駆動回路が受け持つことなる。こ
の９６本を受け持つ信号線駆動回路をＤＤＶ１とＤＤＶ
１１のように初段回路に配置し、そのモード設定信号Ｍ
１とＭ２を０１に設定して用いる。Among the 1024 pixel signal lines, odd-numbered ones and even-numbered ones are vertically distributed, the signal line driving circuits DDV1 to DDV10 are provided on the upper side, and the signal line driving circuit DDV11 is on the lower side. ~ DDV20 is provided. One signal line drive circuit has the same structure as in the above embodiment.
The one having 60 output terminals is used. Up and down 51
Since 2 × 3 = 1536 signal lines are provided and the number of outputs of one signal line drive circuit is 160, 9440 signal lines drive circuits can handle 1440 lines, and the remaining 96 lines are 1 line. One signal line drive circuit will be in charge. The signal line drive circuit that handles these 96 lines is DDV1 and DDV.
11 and the mode setting signal M
Set 1 and M2 to 01 for use.
【００２１】このようにすることにより、最初の９６本
分に対応したデータは、信号線駆動回路ＤＤＶ１とＤＤ
Ｖ１１においてシリアル入力用のクロックパルスＣＬ２
の２４クロック分で取り込みを終了し、直ちに低消費電
力モードに入る。そして、出力信号ＥＩＯ２をロウレベ
ルにするので、次段の信号線駆動回路ＤＤＶ２とＤＤＶ
１２がそれぞれ動作を開始して、以後４０クロックによ
って１６０本分のデータを取り込む。以下、同様にして
最終段の信号線駆動回路ＤＤＶ１０とＤＤＶ２０までに
入力データの取り込みが完了すると、クロックパルスＣ
Ｌ１が発生して上記取り込まれてラッチ（１）のデータ
をラッチ（２）転送し、次のラインに対応したシリアル
データの取り込みを開始する。By doing so, the data corresponding to the first 96 lines are stored in the signal line drive circuits DDV1 and DDV.
Clock pulse CL2 for serial input at V11
After 24 clocks, the capture is completed and the low power consumption mode is immediately entered. Then, since the output signal EIO2 is set to the low level, the signal line drive circuits DDV2 and DDV of the next stage are set.
Each of the 12 starts the operation, and thereafter, the data of 160 lines is fetched by 40 clocks. Similarly, when the input data is completely fetched by the signal line drive circuits DDV10 and DDV20 in the final stage, the clock pulse C
When L1 is generated, the data captured and latched (1) is transferred to the latch (2), and the capture of the serial data corresponding to the next line is started.
【００２２】走査線電極は、走査線駆動回路ＣＤＶ１〜
ＣＤＶ４により駆動される。この走査線駆動回路ＣＤＶ
１〜ＣＤＶ４は、それぞれ１９２本の出力端子を持ち、
ライン同期信号を受けて順次に選択する走査線を切り替
える。走査線は上記のように７６８本からなるから、上
記４つの走査線駆動回路ＣＤＶ１〜ＣＤＶ４によって１
画面分の走査線信号を形成することができる。The scan line electrodes are provided by the scan line drive circuits CDV1 to
It is driven by CDV4. This scanning line drive circuit CDV
1 to CDV4 each have 192 output terminals,
Upon receiving the line synchronization signal, the scanning lines to be selected are sequentially switched. Since there are 768 scanning lines as described above, the scanning line driving circuits CDV1 to CDV4 make one
Scan line signals for the screen can be formed.
【００２３】コントローラは、少なくとも１画面分の表
示データを格納する画像メモリを持ち、ホストコンピュ
ータ（マイクロコンピュータ）ＣＰＵは上記画像メモリ
に対して表示データを入力する。コントローラは、液晶
表示パネルの走査タイミングに同期して画像メモリのデ
ータを順次に読み出してシリアルデータと制御信号を生
成する。The controller has an image memory for storing display data for at least one screen, and the host computer (microcomputer) CPU inputs the display data to the image memory. The controller sequentially reads the data in the image memory in synchronization with the scanning timing of the liquid crystal display panel to generate serial data and control signals.
【００２４】上記のように液晶表示パネルの総数が信号
線駆動回路の出力端子数により割り切れない場合におい
て、余った表示パネルの信号線数が表１に設定された出
力端子数とも合わないときには最も近い出力端子になる
ようにモードを設定する。このようにすることにより、
ダミーデータの生成と取り込みを最小に抑えることがで
きる。したがって、上記のような４つのモード設定によ
っても、その組み合わせからダミーデータが０ないし無
視できる程度に少なくすることができるものである。In the case where the total number of liquid crystal display panels is not divisible by the number of output terminals of the signal line drive circuit as described above, the number of signal lines of the remaining display panel does not match the number of output terminals set in Table 1 is the most. Set the mode so that the output terminals are close to each other. By doing this,
Generation and acquisition of dummy data can be minimized. Therefore, even with the above-described four mode settings, the dummy data can be reduced to 0 or negligible from the combination.
【００２５】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 外部からのモード設定信号により、シリアルに
入力される表示データを予め決められた特定の出力端子
に対応したデータラッチ回路から取り込む機能を付加す
ることにより、必要な駆動信号数に応じて入力データの
取り込みを開始するアドレスを決められるから効率のよ
いデータ転送と、データ取り込み終了による低消費電力
モードを活用できるという効果が得られる。The operational effects obtained from the above embodiment are as follows. That is, (1) by adding a function of taking in display data input serially from a data latch circuit corresponding to a predetermined specific output terminal by an external mode setting signal, the number of drive signals required can be increased. According to this, it is possible to determine the address at which the input data is to be fetched, so that it is possible to obtain efficient data transfer and to utilize the low power consumption mode due to the end of the data fetch.
【００２６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
において、モード設定信号Ｍ１とＭ２は、接地端子に隣
接して配置しておき、内部にプルアップ抵抗を設けてお
いて１を設定するときには内部のプルアップ抵抗により
１の信号を形成し、０に設定するたとには隣接の接地端
子に短絡さるようにしてもよい。あるいは、上記とは逆
にプルダウン抵抗を設けて、電源端子に隣接して配置す
るものであってもよい。また、半導体集積回路にヒュー
ズやダイードを形成しておいて、定常状態では１又は０
の信号が形成れるようにしておいて、外部から高電圧を
供給したときに０又は１に変化するような書き込みを行
うようにしてもよい。この発明は、液晶駆動回路として
広く利用できる。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention of the present application is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. Needless to say. For example, in FIG.
, The mode setting signals M1 and M2 are arranged adjacent to the ground terminal, and when a pull-up resistor is provided inside to set 1 to, a signal of 1 is formed by the internal pull-up resistor, The setting may be performed by short-circuiting to the adjacent ground terminal. Alternatively, contrary to the above, a pull-down resistor may be provided and arranged adjacent to the power supply terminal. In addition, a fuse or a diode is formed in the semiconductor integrated circuit, and 1 or 0 is set in the steady state.
Alternatively, the writing may be performed such that the signal changes to 0 or 1 when a high voltage is externally supplied. The present invention can be widely used as a liquid crystal drive circuit.
【００２７】[0027]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、外
部からのモード設定信号により、シリアルに入力される
表示データを予め決められた特定の出力端子に対応した
データラッチ回路から取り込む機能を付加することによ
り、必要な駆動信号数に応じて入力データの取り込みを
開始するアドレスを決められるから効率のよいデータ転
送と、データ取り込み終了による低消費電力モードを活
用できる。The effect obtained by the typical one of the inventions disclosed in the present application will be briefly described. In accordance with a mode setting signal from the outside, the display data to be serially input can be set to a predetermined specific value. By adding the function to take in from the data latch circuit corresponding to the output terminal, the address to start taking in the input data can be decided according to the required number of drive signals, so efficient data transfer and low consumption due to the end of data taking Power mode can be used.
【図１】この発明に係る液晶駆動回路の一実施例を示す
ブロック図である。FIG. 1 is a block diagram showing an embodiment of a liquid crystal drive circuit according to the present invention.
【図２】上記液晶駆動回路の動作の一例を説明するため
のタイミング図である。FIG. 2 is a timing chart for explaining an example of the operation of the liquid crystal drive circuit.
【図３】上記液晶駆動回路の動作の他の一例を説明する
ためのタイミング図である。FIG. 3 is a timing chart for explaining another example of the operation of the liquid crystal drive circuit.
【図４】この発明に係る液晶駆動回路を用いた液晶表示
装置の一実施例を示すブロック図である。FIG. 4 is a block diagram showing an embodiment of a liquid crystal display device using the liquid crystal drive circuit according to the present invention.
ＤＤＶ１〜ＤＤＶ２０…信号線駆動回路、ＣＤＶ１〜Ｃ
ＤＶ４…走査線駆動回路、ＣＰＵ…ホストコンピュータ
（マイクロコンピュータ）、ＤＡＴＡ…表示データ、Ｃ
Ｌ１，ＣＬ２…クロックパルス。DDV1 to DDV20 ... Signal line drive circuit, CDV1 to C
DV4 ... Scan line drive circuit, CPU ... Host computer (microcomputer), DATA ... Display data, C
L1, CL2 ... Clock pulse.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大平 栄治 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 (72)発明者 片柳 浩 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 (72)発明者 栗原 博司 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 (72)発明者 安川 信治 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 桜井 登 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 渡辺 浩 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Eiji Ohira Eiji Ohira 3300 Hayano, Mobara-shi, Chiba Hitachi Mobara factory (72) Inventor Hiroshi Katayanagi 3300 Hayano, Mobara-shi, Chiba Hitachi Ltd. Mobara factory ( 72) Inventor Hiroshi Kurihara 3300, Hayano, Mobara, Chiba Prefecture Mobara Plant, Hitachi Ltd. (72) Inventor Shinji Yasukawa, 3681 Hayano, Mobara City, Chiba Hitachi Device Engineering Co., Ltd. (72) Inventor Noboru Sakurai Mobara, Chiba Prefecture 3681 Hayano Ichi, Hitachi Device Engineering Co., Ltd. (72) Inventor Hiroshi Watanabe 3681 Hayano Mobara, Chiba Prefecture Hitachi Device Engineering Co., Ltd.
Claims (3)
アルに入力される表示データを予め決められた特定の出
力端子に対応したデータラッチ回路から取り込むことに
より上記特定の出力端子から出力開始を可能にしてなる
ことを特徴とする液晶駆動回路。1. A mode setting signal from the outside enables fetching of serially input display data from a data latch circuit corresponding to a predetermined specific output terminal, thereby enabling output from the specific output terminal. A liquid crystal drive circuit characterized by the following.
ータラッチ回路への表示データの取り込みを終えると、
表示データを取り込む回路が非動作状態にされる低消費
電力モードになるとともに、取り込み終了信号を外部へ
送出させるものであることを特徴とする請求項１の液晶
駆動回路。2. The liquid crystal drive circuit, when the display data is taken into the data latch circuit of the final address,
The liquid crystal drive circuit according to claim 1, wherein the circuit for fetching the display data is in a low power consumption mode in which the circuit is in a non-operating state, and the fetch end signal is sent to the outside.
に接続された１つの液晶表示パネルの駆動信号を形成す
るものであることを特徴とする請求項２の液晶駆動回
路。3. The liquid crystal drive circuit according to claim 2, wherein a plurality of the liquid crystal drive circuits form a drive signal for one liquid crystal display panel connected in series.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24451692A JPH06118904A (en) | 1992-09-14 | 1992-09-14 | Liquid crystal driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24451692A JPH06118904A (en) | 1992-09-14 | 1992-09-14 | Liquid crystal driving circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06118904A true JPH06118904A (en) | 1994-04-28 |
Family
ID=17119845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24451692A Pending JPH06118904A (en) | 1992-09-14 | 1992-09-14 | Liquid crystal driving circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06118904A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177920B1 (en) | 1994-10-03 | 2001-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display with synchronous up/down counter and address decoder used to change the forward or backward direction of selecting the signal or scanning lines |
| US6731264B2 (en) | 1994-09-30 | 2004-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit for display device |
| JP2014085619A (en) * | 2012-10-26 | 2014-05-12 | Lapis Semiconductor Co Ltd | Display panel driver and method for driving the same |
| JP2019003226A (en) * | 2018-10-10 | 2019-01-10 | ラピスセミコンダクタ株式会社 | Display panel driver |
-
1992
- 1992-09-14 JP JP24451692A patent/JPH06118904A/en active Pending
Cited By (5)
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| US6731264B2 (en) | 1994-09-30 | 2004-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit for display device |
| US7432905B2 (en) | 1994-09-30 | 2008-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit for display device |
| US6177920B1 (en) | 1994-10-03 | 2001-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display with synchronous up/down counter and address decoder used to change the forward or backward direction of selecting the signal or scanning lines |
| JP2014085619A (en) * | 2012-10-26 | 2014-05-12 | Lapis Semiconductor Co Ltd | Display panel driver and method for driving the same |
| JP2019003226A (en) * | 2018-10-10 | 2019-01-10 | ラピスセミコンダクタ株式会社 | Display panel driver |
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