JPH06118122A - 遅延時間測定回路 - Google Patents
遅延時間測定回路Info
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- JPH06118122A JPH06118122A JP4264727A JP26472792A JPH06118122A JP H06118122 A JPH06118122 A JP H06118122A JP 4264727 A JP4264727 A JP 4264727A JP 26472792 A JP26472792 A JP 26472792A JP H06118122 A JPH06118122 A JP H06118122A
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- JP
- Japan
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- circuit
- delay
- delay time
- output
- voltage
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
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- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Measurement Of Unknown Time Intervals (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 高速に動作する回路の動作速度を正確に測定
評価する遅延時間測定回路を提供する。 【構成】 被測定回路１の遅延時間を測定するために出
力する第１及び第２のクロック信号の遅延時間を外部か
らの制御電圧によって可変する遅延回路１４と、前記遅
延回路に対する制御電圧と同じ制御電圧によって発振周
波数が制御される電圧制御形発振器１６を具備し、前記
電圧制御形発振器１６の出力に基いて前記被測定回路１
の遅延時間を測定可能に構成したことを特徴とする。
評価する遅延時間測定回路を提供する。 【構成】 被測定回路１の遅延時間を測定するために出
力する第１及び第２のクロック信号の遅延時間を外部か
らの制御電圧によって可変する遅延回路１４と、前記遅
延回路に対する制御電圧と同じ制御電圧によって発振周
波数が制御される電圧制御形発振器１６を具備し、前記
電圧制御形発振器１６の出力に基いて前記被測定回路１
の遅延時間を測定可能に構成したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路（ＩＣ）
の評価回路に関するものであり、特に非常に高速に動作
する回路の動作速度の評価に使用される遅延時間測定回
路に係る。
の評価回路に関するものであり、特に非常に高速に動作
する回路の動作速度の評価に使用される遅延時間測定回
路に係る。
【０００２】
【従来の技術】従来、首記のような評価は図３に示すよ
うな評価回路を用いて行われていた。
うな評価回路を用いて行われていた。
【０００３】すなわちこの評価回路による手法は、被評
価回路１のＡＣ評価のために、被評価回路１に対する入
力データをラッチするフリップフロップ２−ａと、被評
価回路１からの出力データをラッチするフリップフロッ
プ２−ｂとに対して、それぞれ第１及び第２のクロック
信号ＣＬＫ１，ＣＬＫ２を外部の互いに独立した第１及
び第２のクロック発生器３，４より与え、その２つのク
ロック信号のＣＬＫ１，ＣＬＫ２間の位相差を位相差検
出器５で検出することによって被評価回路１のディレイ
（遅延時間すなわち動作速度）を評価する手法であっ
た。
価回路１のＡＣ評価のために、被評価回路１に対する入
力データをラッチするフリップフロップ２−ａと、被評
価回路１からの出力データをラッチするフリップフロッ
プ２−ｂとに対して、それぞれ第１及び第２のクロック
信号ＣＬＫ１，ＣＬＫ２を外部の互いに独立した第１及
び第２のクロック発生器３，４より与え、その２つのク
ロック信号のＣＬＫ１，ＣＬＫ２間の位相差を位相差検
出器５で検出することによって被評価回路１のディレイ
（遅延時間すなわち動作速度）を評価する手法であっ
た。
【０００４】この場合、クロック信号ＣＬＫ１，ＣＬＫ
２間には、図４に示すよう、第１及び第２のクロック発
生器３，４での調整により、結果的にフリップフロップ
２ａ，２ｂラッチタイミングを変化させるための位相差
θが与えられるものであり、被評価回路１が正しいデー
タを出力し得る最小の位相差θが設定される。従って、
この位相差θを位相差検出器５で検出することにより、
被評価回路の動作速度を評価することができる。
２間には、図４に示すよう、第１及び第２のクロック発
生器３，４での調整により、結果的にフリップフロップ
２ａ，２ｂラッチタイミングを変化させるための位相差
θが与えられるものであり、被評価回路１が正しいデー
タを出力し得る最小の位相差θが設定される。従って、
この位相差θを位相差検出器５で検出することにより、
被評価回路の動作速度を評価することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、最近、
ＩＣの動作速度が年々高速になってきているために、上
述したような従来手法のように２つのクロック信号を外
部から独立的に与える手法ではＩＣの入力ピンや入力バ
ッファなどによる誤差が含まれてしまうことになる。
ＩＣの動作速度が年々高速になってきているために、上
述したような従来手法のように２つのクロック信号を外
部から独立的に与える手法ではＩＣの入力ピンや入力バ
ッファなどによる誤差が含まれてしまうことになる。
【０００６】従って、従来の評価手法では、特に、非常
に高速に動作する回路の動作速度の評価において、この
ような誤差が無視できなくなり、必要な精度が得られな
いという問題が起こる。
に高速に動作する回路の動作速度の評価において、この
ような誤差が無視できなくなり、必要な精度が得られな
いという問題が起こる。
【０００７】そこで本発明の目的とするところは内部的
に２つのクロック信号を生成することにより、非常に高
速で動作する回路の動作速度をより正確に評価すること
ができる遅延時間測定回路を提供することにある。
に２つのクロック信号を生成することにより、非常に高
速で動作する回路の動作速度をより正確に評価すること
ができる遅延時間測定回路を提供することにある。
【０００８】
【課題を解決するための手段】すなわち、この発明によ
る遅延時間測定回路は、外部から任意の電圧を与えるこ
とによってその遅延量を可変制御できるもので、クロッ
ク信号を入力とする遅延回路と、この遅延回路に与えら
れる電圧と同じ外部電圧によって制御される電圧制御形
発振器とを具備する。
る遅延時間測定回路は、外部から任意の電圧を与えるこ
とによってその遅延量を可変制御できるもので、クロッ
ク信号を入力とする遅延回路と、この遅延回路に与えら
れる電圧と同じ外部電圧によって制御される電圧制御形
発振器とを具備する。
【０００９】また、この発明は前記遅延回路からの第１
のクロック出力ＣＬＫ１をクロック入力として被評価回
路の入力データをラッチする第１のフリップフロップ
と、前記遅延回路からの第２のクロック出力ＣＬＫ２を
クロック入力として被評価回路の出力データをラッチす
る第２のフリップフロップと、前記電圧制御形発振器の
出力を分周する分周器とを具備する。そして、この発明
は前記電圧制御形発振器または分周器の出力波形から前
記被評価回路の動作速度を評価可能に構成したことを特
徴とする。
のクロック出力ＣＬＫ１をクロック入力として被評価回
路の入力データをラッチする第１のフリップフロップ
と、前記遅延回路からの第２のクロック出力ＣＬＫ２を
クロック入力として被評価回路の出力データをラッチす
る第２のフリップフロップと、前記電圧制御形発振器の
出力を分周する分周器とを具備する。そして、この発明
は前記電圧制御形発振器または分周器の出力波形から前
記被評価回路の動作速度を評価可能に構成したことを特
徴とする。
【００１０】
【作用】以上のような構成において、前記遅延回路の遅
延量を外部からの任意の電圧によって調節することによ
り、前記第１及び第２のクロック信号ＣＬＫ１，ＣＬＫ
２間の位相差を制御する。これによって第１及び第２の
フリップフロップのラッチのタイミングを変化させる。
延量を外部からの任意の電圧によって調節することによ
り、前記第１及び第２のクロック信号ＣＬＫ１，ＣＬＫ
２間の位相差を制御する。これによって第１及び第２の
フリップフロップのラッチのタイミングを変化させる。
【００１１】この時の外部電圧による電圧制御形発振器
の出力波形（またはその出力を分周する分周回路の出力
波形）から式、τd ＝１／２Ｎｆ（但し、Ｎ：単位時間
当りの振幅数、ｆ：周波数）によりディレイタイムτd
を求めることで、被評価回路のより正確な動作速度を求
めるものである。
の出力波形（またはその出力を分周する分周回路の出力
波形）から式、τd ＝１／２Ｎｆ（但し、Ｎ：単位時間
当りの振幅数、ｆ：周波数）によりディレイタイムτd
を求めることで、被評価回路のより正確な動作速度を求
めるものである。
【００１２】
【実施例】以下図面を参照して本発明の実施例につき説
明する。図１は本発明による遅延時間測定回路の一実施
例を示す。
明する。図１は本発明による遅延時間測定回路の一実施
例を示す。
【００１３】すなわち、この実施例による遅延時間測定
回路は、まず外部から任意の電圧ＤＣＩＮを与えること
によってその遅延量を可変制御できるもので、クロック
信号ＣＬＫを入力とする遅延回路１４が設けられる。
回路は、まず外部から任意の電圧ＤＣＩＮを与えること
によってその遅延量を可変制御できるもので、クロック
信号ＣＬＫを入力とする遅延回路１４が設けられる。
【００１４】また、この遅延回路１４に与えられる電圧
と同じ外部電圧ＤＣＩＮによって制御される電圧制御形
発振器１５と、この電圧制御形発振器１５からの出力を
分周する分周器１６とが設けられる。
と同じ外部電圧ＤＣＩＮによって制御される電圧制御形
発振器１５と、この電圧制御形発振器１５からの出力を
分周する分周器１６とが設けられる。
【００１５】さらに、前記遅延回路１４からの第１のク
ロック出力ＣＬＫ１をクロック入力として被評価回路の
入力データをラッチする第１のフリップフロップ２ａ
と、前記遅延回路からの第２のクロック出力ＣＬＫ２を
クロック入力として被評価回路１の出力データをラッチ
する第２のフリップフロップ２ｂとが設けられる。そし
て、前記電圧制御形発振器１５または分周器１６からの
出力波形を観測するための波形観測装置１７が設けられ
る。次に、以上のように構成される遅延時間測定回路の
動作について説明する。
ロック出力ＣＬＫ１をクロック入力として被評価回路の
入力データをラッチする第１のフリップフロップ２ａ
と、前記遅延回路からの第２のクロック出力ＣＬＫ２を
クロック入力として被評価回路１の出力データをラッチ
する第２のフリップフロップ２ｂとが設けられる。そし
て、前記電圧制御形発振器１５または分周器１６からの
出力波形を観測するための波形観測装置１７が設けられ
る。次に、以上のように構成される遅延時間測定回路の
動作について説明する。
【００１６】すなわち、以上のような構成において、前
記遅延回路１４の遅延量を外部からの任意の電圧ＤＣＩ
Ｎによって調節することにより、前記第１及び第２のク
ロック信号ＣＬＫ１，ＣＬＫ２間の位相差を制御する。
これによって第１及び第２のフリップフロップ２ａ，２
ｂのラッチのタイミングを変化させる。
記遅延回路１４の遅延量を外部からの任意の電圧ＤＣＩ
Ｎによって調節することにより、前記第１及び第２のク
ロック信号ＣＬＫ１，ＣＬＫ２間の位相差を制御する。
これによって第１及び第２のフリップフロップ２ａ，２
ｂのラッチのタイミングを変化させる。
【００１７】この時の外部電圧ＤＣＩＮによる電圧制御
形発振器１５の出力波形（またはその出力を分周する分
周回路１６の出力波形）から式１／ｆ＝Ｔ＝２Ｎτd よ
り、τd ＝１／２Ｎｆ（但し、Ｎ：単位時間当りの振幅
数、ｆ：周波数）として第１及び第２のフリップフロッ
プ２ａ，２ｂ間のディレイタイムτd を求めることで、
被評価回路１のより正確な動作速度を評価することがで
きる。
形発振器１５の出力波形（またはその出力を分周する分
周回路１６の出力波形）から式１／ｆ＝Ｔ＝２Ｎτd よ
り、τd ＝１／２Ｎｆ（但し、Ｎ：単位時間当りの振幅
数、ｆ：周波数）として第１及び第２のフリップフロッ
プ２ａ，２ｂ間のディレイタイムτd を求めることで、
被評価回路１のより正確な動作速度を評価することがで
きる。
【００１８】この場合、被評価回路１の入出力データを
ラッチするための第１及び第２のフリップフロップ２
ａ，２ｂに与えられる第１及び第２のクロック信号は外
部電圧ＤＣＩＮによってその遅延量を可変制御し得る単
一の遅延回路１４から与えられている。
ラッチするための第１及び第２のフリップフロップ２
ａ，２ｂに与えられる第１及び第２のクロック信号は外
部電圧ＤＣＩＮによってその遅延量を可変制御し得る単
一の遅延回路１４から与えられている。
【００１９】従って、それらを従来のように第１及び第
２のクロック発生器から独立して与えていた場合のよう
な誤差要因がなくなるので、本発明はより高速で動作す
る回路に対しても正確な動作時間の評価を行なうことが
できる。
２のクロック発生器から独立して与えていた場合のよう
な誤差要因がなくなるので、本発明はより高速で動作す
る回路に対しても正確な動作時間の評価を行なうことが
できる。
【００２０】しかも、本発明では実際上、前記遅延回路
１４と同一の集積回路内に組込ことができる電圧制御形
発振器１５を用いてそれを前記遅延回路１４の制御電圧
と同じ外部電圧ＤＣＩＮで制御することにより、観測の
ために必要となる出力波形を得ている。従って、この点
からも、本発明は被評価回路１の正確な動作時間の評価
をより効果的に行うことができるようになる。
１４と同一の集積回路内に組込ことができる電圧制御形
発振器１５を用いてそれを前記遅延回路１４の制御電圧
と同じ外部電圧ＤＣＩＮで制御することにより、観測の
ために必要となる出力波形を得ている。従って、この点
からも、本発明は被評価回路１の正確な動作時間の評価
をより効果的に行うことができるようになる。
【００２１】図２は図１において一点鎖線で囲んだ部分
すなわち遅延回路１４、電圧制御形発振器１５及び分周
器１６を同一の集積回路により構成する具体例を示して
いる。
すなわち遅延回路１４、電圧制御形発振器１５及び分周
器１６を同一の集積回路により構成する具体例を示して
いる。
【００２２】すなわち、遅延回路１４は外部入力ＤＣＩ
ＮとＭＯＳトランジスタによるインバータ構成の共通回
路１３の出力によって制御されるＭＯＳトランジスタに
よるクロックドインバータ（１４−１〜ｎ＋１）で構成
される。
ＮとＭＯＳトランジスタによるインバータ構成の共通回
路１３の出力によって制御されるＭＯＳトランジスタに
よるクロックドインバータ（１４−１〜ｎ＋１）で構成
される。
【００２３】この遅延回路１４は２段目のインバータ１
４−２出力とｎ段目のインバータ１４−ｎ出力とが前記
第１及び第２のクロック信号ＣＬＫ１，ＣＬＫ２とし
て、それぞれ第１及び第２のフリップフロップ２ａ，２
ｂに与えられるようになされている。この例ではｎ＝１
２、すなわちＣＬＫ１，ＣＬＫ２間のインバータは１０
段とする。また、電圧制御形発振器（ＶＣＯ）１６は上
記共通回路１３と、ＭＯＳトランジスタによる複数段縦
続接続のインバータ１５−１〜１５ｍとから構成され
る。この例ではｍ＝２３、すなわちＶＣＯ１５は２３段
のインバータから構成される。さらに、分周器１６は２
段のＤフリップフロップ１６ａ，１６ｂから構成され
る。
４−２出力とｎ段目のインバータ１４−ｎ出力とが前記
第１及び第２のクロック信号ＣＬＫ１，ＣＬＫ２とし
て、それぞれ第１及び第２のフリップフロップ２ａ，２
ｂに与えられるようになされている。この例ではｎ＝１
２、すなわちＣＬＫ１，ＣＬＫ２間のインバータは１０
段とする。また、電圧制御形発振器（ＶＣＯ）１６は上
記共通回路１３と、ＭＯＳトランジスタによる複数段縦
続接続のインバータ１５−１〜１５ｍとから構成され
る。この例ではｍ＝２３、すなわちＶＣＯ１５は２３段
のインバータから構成される。さらに、分周器１６は２
段のＤフリップフロップ１６ａ，１６ｂから構成され
る。
【００２４】この具体例において、遅延回路１４の出力
である第１及び第２のクロック信号ＣＬＫ１とＣＬＫ２
の位相差を外部入力ＤＣＩＮによって調節し、第１及び
第２のフリップフロップ２ａ，２ｂのラッチタイミング
を変化させることにより、被評価回路１が正しいデータ
を出力しうる最小の位相差を設定する。
である第１及び第２のクロック信号ＣＬＫ１とＣＬＫ２
の位相差を外部入力ＤＣＩＮによって調節し、第１及び
第２のフリップフロップ２ａ，２ｂのラッチタイミング
を変化させることにより、被評価回路１が正しいデータ
を出力しうる最小の位相差を設定する。
【００２５】そして、この時、外部入力ＤＣＩＮによっ
て同様に制御される電圧制御形発振器１５の出力を分周
器１６で２分周した出力波形を観測することにより、前
述したようにτd ＝１／２Ｎｆから被評価回路１の動作
速度を正確に評価することができる。
て同様に制御される電圧制御形発振器１５の出力を分周
器１６で２分周した出力波形を観測することにより、前
述したようにτd ＝１／２Ｎｆから被評価回路１の動作
速度を正確に評価することができる。
【００２６】
【発明の効果】従って、以上詳述したように、本発明に
によれば評価回路としての遅延時間測定回路で内部的に
２相のクロックを生成し、そのディレイを外部から調節
できるため、被評価回路に対して誤差が含まれない正確
な動作速度の評価を行なうことができる。
によれば評価回路としての遅延時間測定回路で内部的に
２相のクロックを生成し、そのディレイを外部から調節
できるため、被評価回路に対して誤差が含まれない正確
な動作速度の評価を行なうことができる。
【図１】本発明の一実施例を示す構成説明図。
【図２】図１の要部の具体例を示す構成説明図。
【図３】従来の評価回路を示す図。
【図４】評価回路の動作を説明するための図。
１ 被評価回路 ２ａ，２ｂ フリップフロップ １３ 共通回路 １４ 遅延回路 １５ 電圧制御形発振器 １６ 分周器 １７ 波形観測装置 ＤＣＩＮ 外部入力（制御電圧） ＣＬＫ クロック入力 ＣＬＫ１ 第１のクロック信号 ＣＬＫ２ 第２のクロック信号
Claims (2)
- 【請求項１】 被測定回路の遅延時間を測定するために
出力する第１及び第２のクロック信号の遅延時間を外部
からの制御電圧によって可変する遅延回路と、 前記遅延回路に対する制御電圧と同じ制御電圧によって
発振周波数が制御される電圧制御形発振器を具備し、 前記電圧制御形発振器の出力に基いて前記被測定回路の
遅延時間を測定可能に構成したことを特徴とする遅延時
間測定回路。 - 【請求項２】 前記遅延回路から出力される第１及び第
２のクロック信号により前記被測定回路の入出力データ
を各別にラッチする第１及び第２のフリップフロップ
と、 前記電圧制御形発振器の出力を分周する分周器とをさら
に具備し、 この分周器の出力に基いて前記被測定回路の遅延時間を
測定可能に構成したことを特徴とする請求項１の遅延時
間測定回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4264727A JP3020754B2 (ja) | 1992-10-02 | 1992-10-02 | 遅延時間測定回路 |
| US08/128,881 US5459402A (en) | 1992-10-02 | 1993-09-30 | Delay time measuring circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4264727A JP3020754B2 (ja) | 1992-10-02 | 1992-10-02 | 遅延時間測定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06118122A true JPH06118122A (ja) | 1994-04-28 |
| JP3020754B2 JP3020754B2 (ja) | 2000-03-15 |
Family
ID=17407342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4264727A Expired - Fee Related JP3020754B2 (ja) | 1992-10-02 | 1992-10-02 | 遅延時間測定回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5459402A (ja) |
| JP (1) | JP3020754B2 (ja) |
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