JPH06118122A - 遅延時間測定回路 - Google Patents
遅延時間測定回路Info
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- JPH06118122A JPH06118122A JP4264727A JP26472792A JPH06118122A JP H06118122 A JPH06118122 A JP H06118122A JP 4264727 A JP4264727 A JP 4264727A JP 26472792 A JP26472792 A JP 26472792A JP H06118122 A JPH06118122 A JP H06118122A
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- JP
- Japan
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- circuit
- delay
- delay time
- output
- voltage
- Prior art date
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
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- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Measurement Of Unknown Time Intervals (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 高速に動作する回路の動作速度を正確に測定
評価する遅延時間測定回路を提供する。 【構成】 被測定回路1の遅延時間を測定するために出
力する第1及び第2のクロック信号の遅延時間を外部か
らの制御電圧によって可変する遅延回路14と、前記遅
延回路に対する制御電圧と同じ制御電圧によって発振周
波数が制御される電圧制御形発振器16を具備し、前記
電圧制御形発振器16の出力に基いて前記被測定回路1
の遅延時間を測定可能に構成したことを特徴とする。
評価する遅延時間測定回路を提供する。 【構成】 被測定回路1の遅延時間を測定するために出
力する第1及び第2のクロック信号の遅延時間を外部か
らの制御電圧によって可変する遅延回路14と、前記遅
延回路に対する制御電圧と同じ制御電圧によって発振周
波数が制御される電圧制御形発振器16を具備し、前記
電圧制御形発振器16の出力に基いて前記被測定回路1
の遅延時間を測定可能に構成したことを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路(IC)
の評価回路に関するものであり、特に非常に高速に動作
する回路の動作速度の評価に使用される遅延時間測定回
路に係る。
の評価回路に関するものであり、特に非常に高速に動作
する回路の動作速度の評価に使用される遅延時間測定回
路に係る。
【0002】
【従来の技術】従来、首記のような評価は図3に示すよ
うな評価回路を用いて行われていた。
うな評価回路を用いて行われていた。
【0003】すなわちこの評価回路による手法は、被評
価回路1のAC評価のために、被評価回路1に対する入
力データをラッチするフリップフロップ2−aと、被評
価回路1からの出力データをラッチするフリップフロッ
プ2−bとに対して、それぞれ第1及び第2のクロック
信号CLK1,CLK2を外部の互いに独立した第1及
び第2のクロック発生器3,4より与え、その2つのク
ロック信号のCLK1,CLK2間の位相差を位相差検
出器5で検出することによって被評価回路1のディレイ
(遅延時間すなわち動作速度)を評価する手法であっ
た。
価回路1のAC評価のために、被評価回路1に対する入
力データをラッチするフリップフロップ2−aと、被評
価回路1からの出力データをラッチするフリップフロッ
プ2−bとに対して、それぞれ第1及び第2のクロック
信号CLK1,CLK2を外部の互いに独立した第1及
び第2のクロック発生器3,4より与え、その2つのク
ロック信号のCLK1,CLK2間の位相差を位相差検
出器5で検出することによって被評価回路1のディレイ
(遅延時間すなわち動作速度)を評価する手法であっ
た。
【0004】この場合、クロック信号CLK1,CLK
2間には、図4に示すよう、第1及び第2のクロック発
生器3,4での調整により、結果的にフリップフロップ
2a,2bラッチタイミングを変化させるための位相差
θが与えられるものであり、被評価回路1が正しいデー
タを出力し得る最小の位相差θが設定される。従って、
この位相差θを位相差検出器5で検出することにより、
被評価回路の動作速度を評価することができる。
2間には、図4に示すよう、第1及び第2のクロック発
生器3,4での調整により、結果的にフリップフロップ
2a,2bラッチタイミングを変化させるための位相差
θが与えられるものであり、被評価回路1が正しいデー
タを出力し得る最小の位相差θが設定される。従って、
この位相差θを位相差検出器5で検出することにより、
被評価回路の動作速度を評価することができる。
【0005】
【発明が解決しようとする課題】しかしながら、最近、
ICの動作速度が年々高速になってきているために、上
述したような従来手法のように2つのクロック信号を外
部から独立的に与える手法ではICの入力ピンや入力バ
ッファなどによる誤差が含まれてしまうことになる。
ICの動作速度が年々高速になってきているために、上
述したような従来手法のように2つのクロック信号を外
部から独立的に与える手法ではICの入力ピンや入力バ
ッファなどによる誤差が含まれてしまうことになる。
【0006】従って、従来の評価手法では、特に、非常
に高速に動作する回路の動作速度の評価において、この
ような誤差が無視できなくなり、必要な精度が得られな
いという問題が起こる。
に高速に動作する回路の動作速度の評価において、この
ような誤差が無視できなくなり、必要な精度が得られな
いという問題が起こる。
【0007】そこで本発明の目的とするところは内部的
に2つのクロック信号を生成することにより、非常に高
速で動作する回路の動作速度をより正確に評価すること
ができる遅延時間測定回路を提供することにある。
に2つのクロック信号を生成することにより、非常に高
速で動作する回路の動作速度をより正確に評価すること
ができる遅延時間測定回路を提供することにある。
【0008】
【課題を解決するための手段】すなわち、この発明によ
る遅延時間測定回路は、外部から任意の電圧を与えるこ
とによってその遅延量を可変制御できるもので、クロッ
ク信号を入力とする遅延回路と、この遅延回路に与えら
れる電圧と同じ外部電圧によって制御される電圧制御形
発振器とを具備する。
る遅延時間測定回路は、外部から任意の電圧を与えるこ
とによってその遅延量を可変制御できるもので、クロッ
ク信号を入力とする遅延回路と、この遅延回路に与えら
れる電圧と同じ外部電圧によって制御される電圧制御形
発振器とを具備する。
【0009】また、この発明は前記遅延回路からの第1
のクロック出力CLK1をクロック入力として被評価回
路の入力データをラッチする第1のフリップフロップ
と、前記遅延回路からの第2のクロック出力CLK2を
クロック入力として被評価回路の出力データをラッチす
る第2のフリップフロップと、前記電圧制御形発振器の
出力を分周する分周器とを具備する。そして、この発明
は前記電圧制御形発振器または分周器の出力波形から前
記被評価回路の動作速度を評価可能に構成したことを特
徴とする。
のクロック出力CLK1をクロック入力として被評価回
路の入力データをラッチする第1のフリップフロップ
と、前記遅延回路からの第2のクロック出力CLK2を
クロック入力として被評価回路の出力データをラッチす
る第2のフリップフロップと、前記電圧制御形発振器の
出力を分周する分周器とを具備する。そして、この発明
は前記電圧制御形発振器または分周器の出力波形から前
記被評価回路の動作速度を評価可能に構成したことを特
徴とする。
【0010】
【作用】以上のような構成において、前記遅延回路の遅
延量を外部からの任意の電圧によって調節することによ
り、前記第1及び第2のクロック信号CLK1,CLK
2間の位相差を制御する。これによって第1及び第2の
フリップフロップのラッチのタイミングを変化させる。
延量を外部からの任意の電圧によって調節することによ
り、前記第1及び第2のクロック信号CLK1,CLK
2間の位相差を制御する。これによって第1及び第2の
フリップフロップのラッチのタイミングを変化させる。
【0011】この時の外部電圧による電圧制御形発振器
の出力波形(またはその出力を分周する分周回路の出力
波形)から式、τd =1/2Nf(但し、N:単位時間
当りの振幅数、f:周波数)によりディレイタイムτd
を求めることで、被評価回路のより正確な動作速度を求
めるものである。
の出力波形(またはその出力を分周する分周回路の出力
波形)から式、τd =1/2Nf(但し、N:単位時間
当りの振幅数、f:周波数)によりディレイタイムτd
を求めることで、被評価回路のより正確な動作速度を求
めるものである。
【0012】
【実施例】以下図面を参照して本発明の実施例につき説
明する。図1は本発明による遅延時間測定回路の一実施
例を示す。
明する。図1は本発明による遅延時間測定回路の一実施
例を示す。
【0013】すなわち、この実施例による遅延時間測定
回路は、まず外部から任意の電圧DCINを与えること
によってその遅延量を可変制御できるもので、クロック
信号CLKを入力とする遅延回路14が設けられる。
回路は、まず外部から任意の電圧DCINを与えること
によってその遅延量を可変制御できるもので、クロック
信号CLKを入力とする遅延回路14が設けられる。
【0014】また、この遅延回路14に与えられる電圧
と同じ外部電圧DCINによって制御される電圧制御形
発振器15と、この電圧制御形発振器15からの出力を
分周する分周器16とが設けられる。
と同じ外部電圧DCINによって制御される電圧制御形
発振器15と、この電圧制御形発振器15からの出力を
分周する分周器16とが設けられる。
【0015】さらに、前記遅延回路14からの第1のク
ロック出力CLK1をクロック入力として被評価回路の
入力データをラッチする第1のフリップフロップ2a
と、前記遅延回路からの第2のクロック出力CLK2を
クロック入力として被評価回路1の出力データをラッチ
する第2のフリップフロップ2bとが設けられる。そし
て、前記電圧制御形発振器15または分周器16からの
出力波形を観測するための波形観測装置17が設けられ
る。次に、以上のように構成される遅延時間測定回路の
動作について説明する。
ロック出力CLK1をクロック入力として被評価回路の
入力データをラッチする第1のフリップフロップ2a
と、前記遅延回路からの第2のクロック出力CLK2を
クロック入力として被評価回路1の出力データをラッチ
する第2のフリップフロップ2bとが設けられる。そし
て、前記電圧制御形発振器15または分周器16からの
出力波形を観測するための波形観測装置17が設けられ
る。次に、以上のように構成される遅延時間測定回路の
動作について説明する。
【0016】すなわち、以上のような構成において、前
記遅延回路14の遅延量を外部からの任意の電圧DCI
Nによって調節することにより、前記第1及び第2のク
ロック信号CLK1,CLK2間の位相差を制御する。
これによって第1及び第2のフリップフロップ2a,2
bのラッチのタイミングを変化させる。
記遅延回路14の遅延量を外部からの任意の電圧DCI
Nによって調節することにより、前記第1及び第2のク
ロック信号CLK1,CLK2間の位相差を制御する。
これによって第1及び第2のフリップフロップ2a,2
bのラッチのタイミングを変化させる。
【0017】この時の外部電圧DCINによる電圧制御
形発振器15の出力波形(またはその出力を分周する分
周回路16の出力波形)から式1/f=T=2Nτd よ
り、τd =1/2Nf(但し、N:単位時間当りの振幅
数、f:周波数)として第1及び第2のフリップフロッ
プ2a,2b間のディレイタイムτd を求めることで、
被評価回路1のより正確な動作速度を評価することがで
きる。
形発振器15の出力波形(またはその出力を分周する分
周回路16の出力波形)から式1/f=T=2Nτd よ
り、τd =1/2Nf(但し、N:単位時間当りの振幅
数、f:周波数)として第1及び第2のフリップフロッ
プ2a,2b間のディレイタイムτd を求めることで、
被評価回路1のより正確な動作速度を評価することがで
きる。
【0018】この場合、被評価回路1の入出力データを
ラッチするための第1及び第2のフリップフロップ2
a,2bに与えられる第1及び第2のクロック信号は外
部電圧DCINによってその遅延量を可変制御し得る単
一の遅延回路14から与えられている。
ラッチするための第1及び第2のフリップフロップ2
a,2bに与えられる第1及び第2のクロック信号は外
部電圧DCINによってその遅延量を可変制御し得る単
一の遅延回路14から与えられている。
【0019】従って、それらを従来のように第1及び第
2のクロック発生器から独立して与えていた場合のよう
な誤差要因がなくなるので、本発明はより高速で動作す
る回路に対しても正確な動作時間の評価を行なうことが
できる。
2のクロック発生器から独立して与えていた場合のよう
な誤差要因がなくなるので、本発明はより高速で動作す
る回路に対しても正確な動作時間の評価を行なうことが
できる。
【0020】しかも、本発明では実際上、前記遅延回路
14と同一の集積回路内に組込ことができる電圧制御形
発振器15を用いてそれを前記遅延回路14の制御電圧
と同じ外部電圧DCINで制御することにより、観測の
ために必要となる出力波形を得ている。従って、この点
からも、本発明は被評価回路1の正確な動作時間の評価
をより効果的に行うことができるようになる。
14と同一の集積回路内に組込ことができる電圧制御形
発振器15を用いてそれを前記遅延回路14の制御電圧
と同じ外部電圧DCINで制御することにより、観測の
ために必要となる出力波形を得ている。従って、この点
からも、本発明は被評価回路1の正確な動作時間の評価
をより効果的に行うことができるようになる。
【0021】図2は図1において一点鎖線で囲んだ部分
すなわち遅延回路14、電圧制御形発振器15及び分周
器16を同一の集積回路により構成する具体例を示して
いる。
すなわち遅延回路14、電圧制御形発振器15及び分周
器16を同一の集積回路により構成する具体例を示して
いる。
【0022】すなわち、遅延回路14は外部入力DCI
NとMOSトランジスタによるインバータ構成の共通回
路13の出力によって制御されるMOSトランジスタに
よるクロックドインバータ(14−1〜n+1)で構成
される。
NとMOSトランジスタによるインバータ構成の共通回
路13の出力によって制御されるMOSトランジスタに
よるクロックドインバータ(14−1〜n+1)で構成
される。
【0023】この遅延回路14は2段目のインバータ1
4−2出力とn段目のインバータ14−n出力とが前記
第1及び第2のクロック信号CLK1,CLK2とし
て、それぞれ第1及び第2のフリップフロップ2a,2
bに与えられるようになされている。この例ではn=1
2、すなわちCLK1,CLK2間のインバータは10
段とする。また、電圧制御形発振器(VCO)16は上
記共通回路13と、MOSトランジスタによる複数段縦
続接続のインバータ15−1〜15mとから構成され
る。この例ではm=23、すなわちVCO15は23段
のインバータから構成される。さらに、分周器16は2
段のDフリップフロップ16a,16bから構成され
る。
4−2出力とn段目のインバータ14−n出力とが前記
第1及び第2のクロック信号CLK1,CLK2とし
て、それぞれ第1及び第2のフリップフロップ2a,2
bに与えられるようになされている。この例ではn=1
2、すなわちCLK1,CLK2間のインバータは10
段とする。また、電圧制御形発振器(VCO)16は上
記共通回路13と、MOSトランジスタによる複数段縦
続接続のインバータ15−1〜15mとから構成され
る。この例ではm=23、すなわちVCO15は23段
のインバータから構成される。さらに、分周器16は2
段のDフリップフロップ16a,16bから構成され
る。
【0024】この具体例において、遅延回路14の出力
である第1及び第2のクロック信号CLK1とCLK2
の位相差を外部入力DCINによって調節し、第1及び
第2のフリップフロップ2a,2bのラッチタイミング
を変化させることにより、被評価回路1が正しいデータ
を出力しうる最小の位相差を設定する。
である第1及び第2のクロック信号CLK1とCLK2
の位相差を外部入力DCINによって調節し、第1及び
第2のフリップフロップ2a,2bのラッチタイミング
を変化させることにより、被評価回路1が正しいデータ
を出力しうる最小の位相差を設定する。
【0025】そして、この時、外部入力DCINによっ
て同様に制御される電圧制御形発振器15の出力を分周
器16で2分周した出力波形を観測することにより、前
述したようにτd =1/2Nfから被評価回路1の動作
速度を正確に評価することができる。
て同様に制御される電圧制御形発振器15の出力を分周
器16で2分周した出力波形を観測することにより、前
述したようにτd =1/2Nfから被評価回路1の動作
速度を正確に評価することができる。
【0026】
【発明の効果】従って、以上詳述したように、本発明に
によれば評価回路としての遅延時間測定回路で内部的に
2相のクロックを生成し、そのディレイを外部から調節
できるため、被評価回路に対して誤差が含まれない正確
な動作速度の評価を行なうことができる。
によれば評価回路としての遅延時間測定回路で内部的に
2相のクロックを生成し、そのディレイを外部から調節
できるため、被評価回路に対して誤差が含まれない正確
な動作速度の評価を行なうことができる。
【図1】本発明の一実施例を示す構成説明図。
【図2】図1の要部の具体例を示す構成説明図。
【図3】従来の評価回路を示す図。
【図4】評価回路の動作を説明するための図。
1 被評価回路 2a,2b フリップフロップ 13 共通回路 14 遅延回路 15 電圧制御形発振器 16 分周器 17 波形観測装置 DCIN 外部入力(制御電圧) CLK クロック入力 CLK1 第1のクロック信号 CLK2 第2のクロック信号
Claims (2)
- 【請求項1】 被測定回路の遅延時間を測定するために
出力する第1及び第2のクロック信号の遅延時間を外部
からの制御電圧によって可変する遅延回路と、 前記遅延回路に対する制御電圧と同じ制御電圧によって
発振周波数が制御される電圧制御形発振器を具備し、 前記電圧制御形発振器の出力に基いて前記被測定回路の
遅延時間を測定可能に構成したことを特徴とする遅延時
間測定回路。 - 【請求項2】 前記遅延回路から出力される第1及び第
2のクロック信号により前記被測定回路の入出力データ
を各別にラッチする第1及び第2のフリップフロップ
と、 前記電圧制御形発振器の出力を分周する分周器とをさら
に具備し、 この分周器の出力に基いて前記被測定回路の遅延時間を
測定可能に構成したことを特徴とする請求項1の遅延時
間測定回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4264727A JP3020754B2 (ja) | 1992-10-02 | 1992-10-02 | 遅延時間測定回路 |
US08/128,881 US5459402A (en) | 1992-10-02 | 1993-09-30 | Delay time measuring circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4264727A JP3020754B2 (ja) | 1992-10-02 | 1992-10-02 | 遅延時間測定回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06118122A true JPH06118122A (ja) | 1994-04-28 |
JP3020754B2 JP3020754B2 (ja) | 2000-03-15 |
Family
ID=17407342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4264727A Expired - Fee Related JP3020754B2 (ja) | 1992-10-02 | 1992-10-02 | 遅延時間測定回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5459402A (ja) |
JP (1) | JP3020754B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100735017B1 (ko) * | 2005-08-22 | 2007-07-03 | 삼성전자주식회사 | 반도체 장치 및 이 장치의 테스트 방법 |
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1992
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