JPH0611664Y2 - 電子機器 - Google Patents
電子機器Info
- Publication number
- JPH0611664Y2 JPH0611664Y2 JP3968089U JP3968089U JPH0611664Y2 JP H0611664 Y2 JPH0611664 Y2 JP H0611664Y2 JP 3968089 U JP3968089 U JP 3968089U JP 3968089 U JP3968089 U JP 3968089U JP H0611664 Y2 JPH0611664 Y2 JP H0611664Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- key
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Microcomputers (AREA)
- Circuits Of Receivers In General (AREA)
Description
【考案の詳細な説明】 (イ)産業上の利用分野 本考案は電子機器に関するものである。
(ロ)従来の技術 近年、電子機器では、各種動作の制御を行なうためにマ
イクロコンピュータ(以下、マイコンと称す)が利用さ
れている。また、斯る電子機器の中には、時計機能やタ
イマー機能等の時間に関連した機能を備え、所望の時刻
に機器を自動的に動作させるようにしたものもある。
イクロコンピュータ(以下、マイコンと称す)が利用さ
れている。また、斯る電子機器の中には、時計機能やタ
イマー機能等の時間に関連した機能を備え、所望の時刻
に機器を自動的に動作させるようにしたものもある。
斯る機能の制御のためには、タイムベース信号が必要と
なるが、斯るタイムベース信号は精度や商用交流電源の
停電等を考慮して、一般に水晶振動子等を用いた周波数
変動の少ない安定した発振回路から得ている。
なるが、斯るタイムベース信号は精度や商用交流電源の
停電等を考慮して、一般に水晶振動子等を用いた周波数
変動の少ない安定した発振回路から得ている。
然し乍ら、斯る回路を用いた場合でも水晶振動子自信や
回路全体の容量値等にバラツキがあるため、発振周波数
を個々に調整する必要がある。
回路全体の容量値等にバラツキがあるため、発振周波数
を個々に調整する必要がある。
斯る発振周波数の調整は、マイコンの出力ポートの1つ
を周波数調整用信号出力端子とし、この端子に周波数カ
ウンタを接続して所定の発振周波数になるように発振回
路の定数を変更することにより行なわれていた。
を周波数調整用信号出力端子とし、この端子に周波数カ
ウンタを接続して所定の発振周波数になるように発振回
路の定数を変更することにより行なわれていた。
(ハ)考案が解決しようとする課題 上記従来の技術に依れば、発振周波数調整用として専用
の出力ポートを準備する必要があるため、マイコンのハ
ード仕様に制約を与え、またマイコンにて達成される機
能にも制約を与えるものであった。更に、この場合、調
整用信号が常時出力されるため、不要なスプリアスを生
じる惧れがある。
の出力ポートを準備する必要があるため、マイコンのハ
ード仕様に制約を与え、またマイコンにて達成される機
能にも制約を与えるものであった。更に、この場合、調
整用信号が常時出力されるため、不要なスプリアスを生
じる惧れがある。
斯る点を解決するためには、調整用信号の出力制御を行
うためのスイッチを設ければ良いが、一旦オンにした
後、オフに戻すのを忘れたり、ノイズ等によってオンに
なってしまう惧れがある。また、スイッチをオンしてい
る間のみ調整用信号を出力する方法も考えられるが、調
整中はスイッチをオンし続けなければならず、調整動作
が煩雑になるという問題を有している。
うためのスイッチを設ければ良いが、一旦オンにした
後、オフに戻すのを忘れたり、ノイズ等によってオンに
なってしまう惧れがある。また、スイッチをオンしてい
る間のみ調整用信号を出力する方法も考えられるが、調
整中はスイッチをオンし続けなければならず、調整動作
が煩雑になるという問題を有している。
(ニ)課題を解決するための手段 上記の点に鑑み、本考案は常時電源が供給されると共に
少なくとも1個の出力端子を有し、機器の動作を制御す
る制御回路と、この制御回路のクロック信号を発生する
クロック信号発生回路と、前記制御回路へ指令信号を供
給するキー入力回路とを備え、前記出力端子からの出力
信号にて機器の動作を制御するようにした電子機器であ
って、前記制御回路が、機器各部への電源供給の有無を
判定する判定部と、この判定部にて電源遮断が判定され
たとき、前記キー入力回路の特定キーの操作を検出する
検出部と、この検出部にてキー入力回路の特定キーの操
作が検出されたとき、前記クロック信号に関連し、且つ
前記出力信号とは異なる信号を前記出力端子より導出す
る出力部とを具備したことを特徴とする。
少なくとも1個の出力端子を有し、機器の動作を制御す
る制御回路と、この制御回路のクロック信号を発生する
クロック信号発生回路と、前記制御回路へ指令信号を供
給するキー入力回路とを備え、前記出力端子からの出力
信号にて機器の動作を制御するようにした電子機器であ
って、前記制御回路が、機器各部への電源供給の有無を
判定する判定部と、この判定部にて電源遮断が判定され
たとき、前記キー入力回路の特定キーの操作を検出する
検出部と、この検出部にてキー入力回路の特定キーの操
作が検出されたとき、前記クロック信号に関連し、且つ
前記出力信号とは異なる信号を前記出力端子より導出す
る出力部とを具備したことを特徴とする。
(ホ)作用 本考案に依れば、機器各部への電源供給が遮断されたと
き、キー入力回路の特定キー(例えば、調整用キーや電
源キー以外のキー)の操作を検出し、当該特定キーの操
作が検出されると、制御回路の任意の出力端子より調整
用信号を出力する。
き、キー入力回路の特定キー(例えば、調整用キーや電
源キー以外のキー)の操作を検出し、当該特定キーの操
作が検出されると、制御回路の任意の出力端子より調整
用信号を出力する。
尚、電源供給が継続している間は、前記出力端子からは
機器制御用の信号が出力される。
機器制御用の信号が出力される。
(ヘ)実施例 第1図は本考案を示すブロック図である。第1図におい
て、(1)は常時電源(+B1)が供給されるマイクロコンピュ
ータよりなる制御回路で、機器各部への電源供給の有無
を判定する判定部(1a)と、判定部(1a)にて電源遮断が判
定されたとき、キー入力回路(2)の特定キー(例えば、
調整用の専用キー又は電源キー以外のキー)の操作を検
出する検出部(1b)と、この検出部(1b)にてキー入力回路
(2)の特定キーの操作が検出されたとき、クロック信号
発生回路(3)からのクロック信号に関連した信号を出力
端子(4)より導出する出力部(1c)と、演算部(1d)とより
構成される。(5)はキー入力回路(2)の電源キーの操作に
応じて電源(+B2)が選択的に供給され、且つ制御回路(1)
の出力端子(4)からの信号にて、その動作が制御される
電子機器、例えばチューナである。
て、(1)は常時電源(+B1)が供給されるマイクロコンピュ
ータよりなる制御回路で、機器各部への電源供給の有無
を判定する判定部(1a)と、判定部(1a)にて電源遮断が判
定されたとき、キー入力回路(2)の特定キー(例えば、
調整用の専用キー又は電源キー以外のキー)の操作を検
出する検出部(1b)と、この検出部(1b)にてキー入力回路
(2)の特定キーの操作が検出されたとき、クロック信号
発生回路(3)からのクロック信号に関連した信号を出力
端子(4)より導出する出力部(1c)と、演算部(1d)とより
構成される。(5)はキー入力回路(2)の電源キーの操作に
応じて電源(+B2)が選択的に供給され、且つ制御回路(1)
の出力端子(4)からの信号にて、その動作が制御される
電子機器、例えばチューナである。
斯る電子機器において、チューナ(5)に電源が供給され
ている場合には、制御回路(1)はキー入力回路(2)からの
指示に応じて演算部(1d)から信号を出力し、以ってチュ
ーナ(5)を制御する。
ている場合には、制御回路(1)はキー入力回路(2)からの
指示に応じて演算部(1d)から信号を出力し、以ってチュ
ーナ(5)を制御する。
一方、チューナ(5)への電源供給が遮断されている場合
には、判定部(1a)及び検出部(1b)の出力に基づき出力部
(1c)はクロック信号発生回路(3)からのクロック信号を
出力端子(4)に供給する。
には、判定部(1a)及び検出部(1b)の出力に基づき出力部
(1c)はクロック信号発生回路(3)からのクロック信号を
出力端子(4)に供給する。
而して、出力端子(4)に接続されたテスト端子(6)に、周
波数カウンタ(図示せず)を接続してクロック信号の周
波数を測定し、クロック信号発生回路(3)からの信号周
波数が規定の周波数となるようにクロック信号発生回路
(3)を調整する。
波数カウンタ(図示せず)を接続してクロック信号の周
波数を測定し、クロック信号発生回路(3)からの信号周
波数が規定の周波数となるようにクロック信号発生回路
(3)を調整する。
次に、本考案の具体的な実施例を示す第2図及び本考案
に係る動作を示す第4図を参照して詳細に説明する。
尚、第1図と同一部分には同一符号を付すものとする。
に係る動作を示す第4図を参照して詳細に説明する。
尚、第1図と同一部分には同一符号を付すものとする。
第2図において、(10)は電源供給線路(11)に配設された
リレーで、制御回路(1)からの制御信号(S1)にてオン/
オフ制御される。(12)はチューナ(5)へ局部発振信号を
供給するPLL回路で、制御回路(1)からの分周比デー
タ(S2)をデータクロック信号(S3)に基づいて取り込み、
当該分周比にて定まる周波数を出力するようになされて
いる。(13)はチューナ(5)の出力を増幅する増幅回路、
(14)は増幅回路(13)の出力端に接続されたミューティン
グ回路で、制御回路(1)からの制御信号(S4)にてオン/
オフ制御される。(15)はスピーカ、(16)は時刻及び/若
しくは受信周波数を表示する表示器である。
リレーで、制御回路(1)からの制御信号(S1)にてオン/
オフ制御される。(12)はチューナ(5)へ局部発振信号を
供給するPLL回路で、制御回路(1)からの分周比デー
タ(S2)をデータクロック信号(S3)に基づいて取り込み、
当該分周比にて定まる周波数を出力するようになされて
いる。(13)はチューナ(5)の出力を増幅する増幅回路、
(14)は増幅回路(13)の出力端に接続されたミューティン
グ回路で、制御回路(1)からの制御信号(S4)にてオン/
オフ制御される。(15)はスピーカ、(16)は時刻及び/若
しくは受信周波数を表示する表示器である。
また、制御回路(1)は、プログラムメモリ(17)に格納さ
れたプログラムを実行するCPU(18)と、各種データを
記憶するデータメモリ(19)と、リレー(10)へ電源供給線
路(11)を閉成すべき制御信号が供給されるとき、“1”
がセットされるフラグレジスタ1(20)と、フラグレジス
タ1(20)に“0”がセットされ、且つ特定キーが操作さ
れたとき、“1”がセットされるフラグレジスタ2(21)
と、I/Oポート(22)とより構成される。
れたプログラムを実行するCPU(18)と、各種データを
記憶するデータメモリ(19)と、リレー(10)へ電源供給線
路(11)を閉成すべき制御信号が供給されるとき、“1”
がセットされるフラグレジスタ1(20)と、フラグレジス
タ1(20)に“0”がセットされ、且つ特定キーが操作さ
れたとき、“1”がセットされるフラグレジスタ2(21)
と、I/Oポート(22)とより構成される。
尚、斯る実施例では、データクロック信号出力端子が調
整信号出力端子として利用される。
整信号出力端子として利用される。
さて、制御回路(1)に電源(+B)が供給されると、CPU
(18)はイニシャルリセットされると共にフラグレジスタ
1(20)とフラグレジスタ2(21)には“0”がセットされ
る(ステップ1)。
(18)はイニシャルリセットされると共にフラグレジスタ
1(20)とフラグレジスタ2(21)には“0”がセットされ
る(ステップ1)。
次いで、キー入力回路(2)の電源キー(図示せず)が操
作され、パワーオン状態に設定されたとすると、フラグ
レジスタ1(20)に“1”、フラグレジスタ2(21)に
“0”がセットされそして制御信号(S1)に基づきリレー
(10)が閉成されて、各部へ電源が供給される(ステップ
2、3)。
作され、パワーオン状態に設定されたとすると、フラグ
レジスタ1(20)に“1”、フラグレジスタ2(21)に
“0”がセットされそして制御信号(S1)に基づきリレー
(10)が閉成されて、各部へ電源が供給される(ステップ
2、3)。
斯る状態において、キー入力回路(2)のキー、例えば掃
引キーが操作されたことが判定されると、CPU(18)は
これに応じてPLL回路(12)を制御する(ステップ4、
5)。具体的には、掃引キーが操作される前にPLL回
路(12)に設定されていた分周比に所定のステップデータ
を加算若しくは減算して新しい分周比データを得、当該
データをデータクロック信号(S3)と共にPLL回路(12)
に供給し、PLL回路(12)は当該データにて定まる周波
数に設定される。
引キーが操作されたことが判定されると、CPU(18)は
これに応じてPLL回路(12)を制御する(ステップ4、
5)。具体的には、掃引キーが操作される前にPLL回
路(12)に設定されていた分周比に所定のステップデータ
を加算若しくは減算して新しい分周比データを得、当該
データをデータクロック信号(S3)と共にPLL回路(12)
に供給し、PLL回路(12)は当該データにて定まる周波
数に設定される。
そして、前記フラグレジスタ1(20)に“1”が設定され
ている間、即ちチューナ(5)等へ電源が供給されている
間、ステップ2〜5の動作が繰り返される。
ている間、即ちチューナ(5)等へ電源が供給されている
間、ステップ2〜5の動作が繰り返される。
一方、電源キーが再度操作されるか又は電源オフキーが
操作されると、CPU(18)はフラグレジスタ1(20)に
“0”をセットする(ステップ6)。従って、制御信号
(S1)が反転してリレー(10)が開放され、電源供給が遮断
される。
操作されると、CPU(18)はフラグレジスタ1(20)に
“0”をセットする(ステップ6)。従って、制御信号
(S1)が反転してリレー(10)が開放され、電源供給が遮断
される。
斯る状態において、キー入力回路(2)の調整用キーが操
作されたことが判定されると、CPU(18)はフラグレジ
スタ2(21)に“1”をセットし、データクロック信号出
力端子からデータクロック信号とは異なる調整用信号を
出力する(ステップ7〜9)。
作されたことが判定されると、CPU(18)はフラグレジ
スタ2(21)に“1”をセットし、データクロック信号出
力端子からデータクロック信号とは異なる調整用信号を
出力する(ステップ7〜9)。
斯る調整用信号としては、データクロック信号の周波数
とは異なる周波数の信号やデータ転送時のみ出力される
データクロック信号の周波数と同一の周波数で且つ出力
態様の異なる信号(例えば、常時出力される信号)等が
利用できる。
とは異なる周波数の信号やデータ転送時のみ出力される
データクロック信号の周波数と同一の周波数で且つ出力
態様の異なる信号(例えば、常時出力される信号)等が
利用できる。
斯る調整用信号はテスト用端子(6)に接続された周波数
カウンタ(図示せず)にてカウントされ、当該信号が所
定の発振周波数となるように第3図に示すクロック信号
発生回路(3)を構成するトリマコンデンサ(23)の容量値
を可変する。尚、第3図において、(24)は、抵抗、(25)
は水晶振動子、(26)はコンデンサ、(27)は発振部であ
る。
カウンタ(図示せず)にてカウントされ、当該信号が所
定の発振周波数となるように第3図に示すクロック信号
発生回路(3)を構成するトリマコンデンサ(23)の容量値
を可変する。尚、第3図において、(24)は、抵抗、(25)
は水晶振動子、(26)はコンデンサ、(27)は発振部であ
る。
斯る調整動作時、電源キーが操作され、パワーオン状態
に設定されると(ステップ10)、ステップ3に進み、
前述した動作を繰り返す。
に設定されると(ステップ10)、ステップ3に進み、
前述した動作を繰り返す。
上述した実施例では、チューナに適用した場合について
説明したが、他の機器にも適用することが出来る。
説明したが、他の機器にも適用することが出来る。
(ト)考案の効果 本考案に依れば、格別に調整信号用出力端子を設ける必
要がなく、ハード仕様の自由度の向上並びに機能の多様
化を計ることが出来る。また、機器の電源供給が遮断さ
れているときのみ調整信号が出力されるので、機器の動
作にスプリアス等の悪影響を与えることがない。
要がなく、ハード仕様の自由度の向上並びに機能の多様
化を計ることが出来る。また、機器の電源供給が遮断さ
れているときのみ調整信号が出力されるので、機器の動
作にスプリアス等の悪影響を与えることがない。
第1図は本考案を示すブロック図、第2図は具体的な実
施例を示す図、第3図はクロック信号発生回路を示す
図、第4図はフローチャートである。 (1)……制御回路、(1a)……判定部、(1b)……検出部、
(1c)……出力部、(1d)……演算部、(2)……キー入力回
路、(3)……クロック信号発生回路、(4)……出力端子、
(5)……チューナ。
施例を示す図、第3図はクロック信号発生回路を示す
図、第4図はフローチャートである。 (1)……制御回路、(1a)……判定部、(1b)……検出部、
(1c)……出力部、(1d)……演算部、(2)……キー入力回
路、(3)……クロック信号発生回路、(4)……出力端子、
(5)……チューナ。
Claims (1)
- 【請求項1】常時電源が供給されると共に少なくとも1
個の出力端子を有し、機器の動作を制御する制御回路
と、この制御回路のクロック信号を発生するクロック信
号発生回路と、前記制御回路へ指令信号を供給するキー
入力回路とを備え、前記出力端子からの出力信号にて機
器の動作を制御するようにした電子機器であって、前記
制御回路が、機器各部への電源供給の有無を判定する判
定部と、この判定部にて電源遮断が判定されたとき、前
記キー入力回路の特定キーの操作を検出する検出部と、
この検出部にてキー入力回路の特定キーの操作が検出さ
れたとき、前記クロック信号に関連し、且つ前記出力信
号とは異なる信号を前記出力端子より導出する出力部と
を具備したことを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3968089U JPH0611664Y2 (ja) | 1989-04-04 | 1989-04-04 | 電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3968089U JPH0611664Y2 (ja) | 1989-04-04 | 1989-04-04 | 電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02130133U JPH02130133U (ja) | 1990-10-26 |
JPH0611664Y2 true JPH0611664Y2 (ja) | 1994-03-23 |
Family
ID=31548804
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3968089U Expired - Lifetime JPH0611664Y2 (ja) | 1989-04-04 | 1989-04-04 | 電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0611664Y2 (ja) |
-
1989
- 1989-04-04 JP JP3968089U patent/JPH0611664Y2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02130133U (ja) | 1990-10-26 |
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