JPH06112822A - A/d conversion circuit - Google Patents
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- JPH06112822A JPH06112822A JP4285416A JP28541692A JPH06112822A JP H06112822 A JPH06112822 A JP H06112822A JP 4285416 A JP4285416 A JP 4285416A JP 28541692 A JP28541692 A JP 28541692A JP H06112822 A JPH06112822 A JP H06112822A
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Abstract
Description
【0001】[0001]
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術(図12) 発明が解決しようとする課題 課題を解決するための手段(図1、図8〜図10) 作用(図7) 実施例(図1〜図11) (1)実施例の全体構成(図1〜図8) (1−1)A−D変換回路50の構成(図1〜図3) (1−2)下位コンパレータCD51〜CD58におけ
る電流の分流を用いた補間原理(図4〜図7) (1−3)下位コンパレータCD51〜CD58の構成
(図8) (2)実施例の動作 (3)実施例の効果 (4)他の実施例(図9〜図11) 発明の効果[Table of Contents] The present invention will be described in the following order. Field of Industrial Application Conventional Technology (FIG. 12) Problem to be Solved by the Invention Means for Solving the Problem (FIGS. 1 and 8 to 10) Action (FIG. 7) Example (FIGS. 1 to 11) (1) Overall configuration of the embodiment (FIGS. 1 to 8) (1-1) Configuration of AD conversion circuit 50 (FIGS. 1 to 3) (1-2) Current shunt in lower comparators CD51 to CD58 Interpolation Principle Used (FIGS. 4 to 7) (1-3) Configuration of Lower Comparators CD51 to CD58 (FIG. 8) (2) Operation of Embodiment (3) Effect of Embodiment (4) Other Embodiment (FIGS. 9 to 11) Effect of the invention
【0002】[0002]
【産業上の利用分野】本発明はアナログデイジタル変換
回路に関し、特に直並列型のアナログデイジタル変換回
路に適用して好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analog digital conversion circuit, and is particularly suitable for application to a serial / parallel type analog digital conversion circuit.
【0003】[0003]
【従来の技術】従来、オーデイオ機器や計測器等の各分
野では録音又は再生対象であるオーデイオ信号等、各種
のアナログ信号をデイジタル的に信号処理するためアナ
ログデイジタル変換回路(以下A−D変換回路という)
を用いてデイジタルデータに変換するのが一般的であ
り、適用分野や要求される精度、速度等に応じて種々の
変換方式が考えられている。2. Description of the Related Art Conventionally, in various fields such as audio equipment and measuring instruments, an analog digital conversion circuit (hereinafter referred to as an AD conversion circuit) for digitally processing various analog signals such as audio signals to be recorded or reproduced. Say)
Is generally used to convert to digital data, and various conversion methods are considered depending on the application field, required accuracy, speed, and the like.
【0004】なかでも高速動作や高い精度が要求される
場合には、並列(フラツシユ)型のA−D変換回路や直
並列(サブレンジング)型のA−D変換回路が一般に用
いられており、特に直並列型A−D変換回路の場合には
並列型のA−D変換回路に比して素子数を大幅に少なく
することができるという利点を有している。In particular, when high speed operation and high accuracy are required, a parallel (flash) type AD conversion circuit and a serial / parallel (subranging) type A / D conversion circuit are generally used. In particular, the serial-parallel A-D conversion circuit has an advantage that the number of elements can be significantly reduced as compared with the parallel-type A-D conversion circuit.
【0005】この直並列型A−D変換回路は入力信号V
INを上位ビツトと下位ビツトの2段階に分けてデイジタ
ルデータに変換するものであり、この種の直並列型A−
D変換回路でも映像信号を処理対象とする場合には2ス
テツプ並列型のA−D変換回路40が主に用いられてい
る(図12)。This serial-parallel A / D converter circuit has an input signal V
IN is divided into two stages, upper bit and lower bit, and converted to digital data. This type of serial-parallel type A-
The 2-step parallel type A-D conversion circuit 40 is mainly used when the video signal is to be processed even in the D conversion circuit (FIG. 12).
【0006】このA−D変換回路40は16個の基準抵
抗Rの直列接続によつて構成される基準電圧発生回路4
1によつて上位2ビツトに対応する参照電圧VU1、V
U2、VU3を発生し、この3組の参照電圧VU1、V
U2、VU3と入力信号VINとを上位コンパレータCU
1、CU2、CU3において比較する。そしてその比較
出力を上位エンコーダ42に供給することにより最上位
ビツトD1を生成するようになされている。The A-D conversion circuit 40 is a reference voltage generation circuit 4 constructed by connecting 16 reference resistors R in series.
1, the reference voltages VU1 and VU corresponding to the upper two bits
U2 and VU3 are generated, and these three sets of reference voltages VU1 and VU are generated.
U2, VU3 and the input signal VIN are connected to the upper comparator CU.
1, CU2 and CU3 are compared. Then, by supplying the comparison output to the upper encoder 42, the highest bit D1 is generated.
【0007】また上位エンコーダ42は上位コンパレー
タCU1、CU2、CU3の比較出力に基づいてスイツ
チ群SWを切り換えることにより上位2ビツトの属する
電圧帯を細分する参照電圧と当該電圧帯の上位側および
下位側に用意される冗長性補正用の参照電圧の計8個の
参照電圧VD1、VD2、……、VD8を発生させるよ
うになされている。The upper encoder 42 switches the switch group SW based on the comparison output of the upper comparators CU1, CU2, and CU3 to divide the voltage band to which the upper two bits belong and the upper side and the lower side of the voltage band. A total of eight reference voltages VD1, VD2, ..., VD8 for the redundancy correction are prepared.
【0008】そして下位コンパレータCD1、CD2、
……、CD8においてこれら8個の参照電圧VD1、V
D2、……、VD8と入力信号VINとを比較し、その比
較出力を下位エンコーダ43に供給することによつて残
る下位3ビツトD2、D3、D4を生成するようになさ
れている。The lower comparators CD1, CD2,
..., these eight reference voltages VD1 and VD in CD8
D2, ..., VD8 are compared with the input signal VIN, and the comparison output is supplied to the lower encoder 43 to generate the remaining lower three bits D2, D3, and D4.
【0009】[0009]
【発明が解決しようとする課題】ところが分解能が10
〜12ビツトと小さくなるとA−D変換回路40に求め
られる最下位桁(1LSB)の電圧は約1〔mV〕と非
常に小さくなり、ビツト数が多くするに従つて下位コン
パレータCD1、CD2、……、CD8の差動対を構成
するトランジスタのベース・エミツタ間電圧ΔVBEの影
響が無視できなくなる。However, the resolution is 10
When it becomes as small as ~ 12 bits, the voltage of the least significant digit (1LSB) required for the A / D conversion circuit 40 becomes very small, about 1 [mV], and as the number of bits increases, the lower comparators CD1, CD2, ... The influence of the base-emitter voltage ΔVBE of the transistors forming the differential pair of CD8 cannot be ignored.
【0010】そこでコンパレータの複数の比較出力を組
み合わせて比較することによつて隣合う基準電位の中間
電位と入力信号VINとの比較出力を補間的に求め、この
補間処理によつて信号比較に必要なコンパレータの数を
減らすことによりベース・エミツタ間電圧ΔVBEの影響
をなくす補間方法が検討されている。Therefore, a plurality of comparison outputs of the comparators are combined and compared to obtain a comparison output between the intermediate potential of the adjacent reference potentials and the input signal VIN by interpolation, and this interpolation processing is necessary for signal comparison. An interpolating method for eliminating the influence of the base-emitter voltage ΔVBE by reducing the number of special comparators has been studied.
【0011】このような補間方法の1つとしてコンパレ
ータを構成する差動増幅回路の負荷抵抗を所定の抵抗比
を有する抵抗の抵抗列とし、各抵抗の接続タツプ間の差
電圧として求められる出力電圧を組み合わせることによ
り基準電位を等分する中間電位と入力信号との比較出力
を得る補間方法が提案されている。As one of such interpolation methods, the load resistance of the differential amplifier circuit which constitutes the comparator is set as a resistance string of resistances having a predetermined resistance ratio, and an output voltage obtained as a difference voltage between connection taps of the respective resistances. An interpolating method has been proposed which obtains a comparison output of an input signal and an intermediate potential that equally divides a reference potential by combining
【0012】ところがこの場合には補間のための差動増
幅段が1つずつ余分に必要となる上、異なる抵抗値によ
る複数の差動出力を比較するため時定数の違いによる出
力速度に差異が生じ、直並列型のA−D変換回路によつ
て構成される下位コンパレータに用いるには不適当であ
つた。In this case, however, an additional differential amplifier stage for interpolation is required, and since a plurality of differential outputs having different resistance values are compared, there is a difference in output speed due to a difference in time constant. Therefore, it is unsuitable for use in a lower comparator constituted by a serial / parallel A / D conversion circuit.
【0013】本発明は以上の点を考慮してなされたもの
で、従来に比して格段的に少ない素子数で基準電位を分
割する複数の仮想基準電位と入力信号との比較出力を得
ることができる比較回路を有するA−D変換回路を提案
しようとするものである。The present invention has been made in consideration of the above points, and it is possible to obtain a comparison output of a plurality of virtual reference potentials for dividing the reference potential with a remarkably smaller number of elements than in the prior art and an input signal. The present invention intends to propose an AD conversion circuit having a comparison circuit capable of performing the above.
【0014】[0014]
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、アナログ信号よりデイジタルデー
タへの変換動作を複数段に分割して実行する直並列型の
アナログデイジタル変換回路において、当該変換動作に
用いられる下位比較部は、第1の基準信号VREF1と入力
信号VINを入力し、第1の基準信号VREF1に対する第1
の反転比較出力電流IB及び第1の同相比較出力電流I
Aを出力する第1の差動入力段と、第2の基準信号VRE
F2と入力信号VINを入力し、第2の基準信号VREF2に対
する第2の反転比較出力電流ID及び第2の同相比較出
力電流ICを出力する第2の差動入力段と、第1、第2
の反転比較出力電流IB、ID及び同相比較出力電流I
A、ICをそれぞれ所定の割合で分流する分流手段と、
当該分流された第1及び第2の反転比較出力電流IB及
びIDを所定の割合で足し合わせることにより合成反転
出力電流IFを生成すると共に、第1及び第2の同相比
較出力電流IA、ICを所定の割合で足し合わせること
により合成同相出力電流IEを生成し、合成反転出力電
流IFに対して逆位相となる第1及び第2の同相比較出
力電流IA及びICと当該合成同相出力電流に対して逆
位相となる第1及び第2の反転比較出力電流IB、ID
とを比較することにより第1及び第2の基準信号VREF1
及びVREF2間に存在する仮想の基準信号に対する入力信
号VINの比較結果を得る補間出力段とを備えるようにす
る。In order to solve such a problem, according to the present invention, in a serial-parallel type analog digital conversion circuit which executes a conversion operation from an analog signal to digital data by dividing it into a plurality of stages, the conversion is performed. The lower comparison unit used for the operation receives the first reference signal VREF1 and the input signal VIN, and outputs the first reference signal VREF1 to the first reference signal VREF1.
Inversion comparison output current IB and first in-phase comparison output current I
A first differential input stage for outputting A and a second reference signal VRE
A second differential input stage that inputs F2 and the input signal VIN and outputs a second inverted comparison output current ID and a second in-phase comparison output current IC with respect to the second reference signal VREF2;
Inversion comparison output currents IB, ID and in-phase comparison output current I
Flow dividing means for dividing A and IC at predetermined ratios, respectively,
The divided first and second inverted comparison output currents IB and ID are added at a predetermined ratio to generate a synthetic inverted output current IF, and the first and second in-phase comparison output currents IA and IC are generated. A combined in-phase output current IE is generated by adding at a predetermined ratio, and the first and second in-phase comparative output currents IA and IC that are in opposite phase to the combined inverted output current IF and the combined in-phase output current are generated. First and second inverted comparison output currents IB and ID
To compare the first and second reference signals VREF1
And an interpolating output stage for obtaining a result of comparison of the input signal VIN with respect to a virtual reference signal existing between VREF2 and VREF2.
【0015】また本発明においては、第1及び第2の基
準信号VREF1及びVREF2と入力信号VINをそれぞれ比較
する第1及び第2の差動入力段Q10、Q11及びQ2
0、Q21と、第1及び第2の反転比較出力電流IB、
ID及び同相比較出力電流IA、ICをそれぞれ分流す
る分流手段Q12〜Q14、Q14N〜Q12N及びQ
22〜Q24、Q24N〜Q22Nとを共用するように
する(Q72〜Q74、Q74N〜Q72N及びQ82
〜Q84、Q84N〜Q82N)。According to the present invention, the first and second differential input stages Q10, Q11 and Q2 for comparing the first and second reference signals VREF1 and VREF2 with the input signal VIN, respectively.
0, Q21 and the first and second inverted comparison output currents IB,
Dividing means Q12 to Q14, Q14N to Q12N and Q for dividing the ID and the in-phase comparison output currents IA and IC, respectively.
22 to Q24 and Q24N to Q22N are shared (Q72 to Q74, Q74N to Q72N and Q82).
-Q84, Q84N-Q82N).
【0016】さらに本発明においては、第1の差動入力
段は、第1及び第2のトランジスタQ10及びQ11の
差動対よりなり、入力信号VINと第1の基準信号VREF1
との比較結果を第1の反転比較出力電流IB及び第1の
同相比較出力電流IAとして出力し、第2の差動入力段
は、第3及び第4のトランジスタQ20及びQ21の差
動対よりなり、入力信号VINと第2の基準信号VREF2と
の比較結果を第2の反転比較出力電流ID及び第2の同
相比較出力電流ICとして出力し、分流手段は、第1の
差動入力段に縦続接続されるベース接地の第5、第6、
第7及び第8、第9、第10のトランジスタQ12、Q
13、Q14及びQ14N、Q13N、Q12Nと第2
の差動入力段に縦続接続される第11、第12、第13
及び第14、第15、第16のトランジスタQ22、Q
23、Q24及びQ24N、Q23N、Q22Nよりな
り、第1の反転比較出力電流IB及び第1の同相比較出
力電流IAをそれぞれ1:1:2の割合に分流すると共
に、第2の反転比較出力電流ID及び第2の同相比較出
力電流ICをそれぞれ1:1:2の割合に分流し、補間
出力段は、第1及び第2の反転比較出力電流IB及びI
Dを2分の1の割合で足し合わせた合成反転出力電流I
Fを第6及び第11のトランジスタQ13及びQ22の
コレクタを共通接続することにより生成し、当該合成反
転出力電流IFと第1及び第2の同相比較出力電流IA
及びICとを比較すると共に、第1及び第2の同相比較
出力電流IA及びICを2分の1の割合で足し合わせた
合成同相出力電流IEを第10及び第14のトランジス
タQ13N及びQ24Nのコレクタを共通接続すること
により生成し、当該合成同相出力電流IEと第1及び第
2の反転比較出力電流IB及びIDとを比較することに
より第1及び第2の基準信号VREF1及びVREF2間に存在
する仮想の基準信号に対する入力信号VINの比較結果を
得るようにする。Further, in the present invention, the first differential input stage comprises a differential pair of first and second transistors Q10 and Q11, and has an input signal VIN and a first reference signal VREF1.
And outputs the result of comparison with the first inversion comparison output current IB and the first in-phase comparison output current IA, and the second differential input stage outputs the differential pair of the third and fourth transistors Q20 and Q21. Then, the comparison result of the input signal VIN and the second reference signal VREF2 is output as the second inverted comparison output current ID and the second in-phase comparison output current IC, and the shunt means is connected to the first differential input stage. 5th, 6th, and 6th grounded bases connected in cascade
Seventh, eighth, ninth, and tenth transistors Q12, Q
13, Q14 and Q14N, Q13N, Q12N and second
11th, 12th, and 13th cascaded to the differential input stage of
And the fourteenth, fifteenth, and sixteenth transistors Q22, Q
23, Q24 and Q24N, Q23N, Q22N, and divides the first inversion comparison output current IB and the first in-phase comparison output current IA at a ratio of 1: 1: 2 respectively, and at the same time the second inversion comparison output current The ID and the second in-phase comparison output current IC are shunted at a ratio of 1: 1: 2, respectively, and the interpolation output stage has the first and second inversion comparison output currents IB and I.
Composite inverted output current I obtained by adding D at a rate of 1/2
F is generated by commonly connecting the collectors of the sixth and eleventh transistors Q13 and Q22, and the combined inverting output current IF and the first and second in-phase comparison output currents IA are generated.
And IC, and a combined in-phase output current IE obtained by adding the first and second in-phase comparison output currents IA and IC at a ratio of ½, the collectors of the tenth and fourteenth transistors Q13N and Q24N. Is generated by common connection and is present between the first and second reference signals VREF1 and VREF2 by comparing the combined in-phase output current IE and the first and second inverted comparison output currents IB and ID. The comparison result of the input signal VIN with respect to the virtual reference signal is obtained.
【0017】さらに本発明においては、補間出力段は、
合成反転出力電流IF、上記第1の反転比較出力電流I
B及び合成同相出力電流IE、第1の同相比較出力電流
IAがそれぞれ流れる出力端と分流用の各トランジスタ
(Q13、Q22)、Q14、(Q13N、Q24
N)、Q12N間に同一のエミツタ面積を有し、かつベ
ース接地された第17、第18及び第19、第20のト
ランジスタQ43、Q44、Q43N、Q42Nを縦続
接続するようにする。Further, in the present invention, the interpolation output stage is
Combined inverted output current IF, first inverted comparison output current I
B, the combined in-phase output current IE, the output terminal through which the first in-phase comparative output current IA respectively flows, and the shunt transistors (Q13, Q22), Q14, (Q13N, Q24).
N) and Q12N have the same emitter area and the bases are grounded so that the seventeenth, eighteenth, nineteenth and twentieth transistors Q43, Q44, Q43N, Q42N are connected in cascade.
【0018】[0018]
【作用】アナログデイジタル変換回路を構成する下位比
較部の補間出力段において、第1及び第2の同相比較出
力電流IA、IC及び反転比較出力電流IB、IDのう
ち合成出力電流IE、IFに対して逆相となる比較出力
電流IB、ID及びIA、ICをそれぞれ比較する。こ
れにより比較回路を構成するのに必要とされるトランジ
スタの数は従来の場合に比して格段的に低減され、その
結果、アナログデイジタル変換回路の回路面積を小さく
することができる。In the interpolation output stage of the lower comparison section which constitutes the analog digital conversion circuit, the combined output currents IE and IF of the first and second in-phase comparison output currents IA, IC and inverting comparison output currents IB, ID are compared. Then, the comparison output currents IB, ID and IA, IC which are in opposite phase are compared with each other. As a result, the number of transistors required to form the comparison circuit is markedly reduced as compared with the conventional case, and as a result, the circuit area of the analog digital conversion circuit can be reduced.
【0019】[0019]
【実施例】以下図面について、本発明の一実施例を詳述
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to the drawings.
【0020】(1)実施例の全体構成 (1−1)A−D変換回路50の構成 図1において50は全体としていわゆる2ステツプ並列
型の直並列A−D変換回路を示し、下位コンパレータと
して電流補間型の下位コンパレータCD51〜CD58
を用いることにより下位コンパレータの初段回路を構成
する差動対の数を低減させ、最下位桁(1LSB)に求
められる電圧を小さくすることなく6ビツトの分解能を
有するA−D変換回路を構成するようになされている。(1) Overall configuration of the embodiment (1-1) Configuration of A-D conversion circuit 50 In FIG. 1, reference numeral 50 indicates a so-called 2-step parallel type serial-parallel A-D conversion circuit as a lower comparator. Current interpolation type lower comparators CD51 to CD58
Is used to reduce the number of differential pairs forming the first-stage circuit of the lower comparator, thereby forming an A-D conversion circuit having a resolution of 6 bits without reducing the voltage required for the least significant digit (1LSB). It is done like this.
【0021】ここでA−D変換回路50は、基準電圧発
生回路51において発生された基準電圧VRT及びVRBを
4つの基準電位区間(VRB〜VU1、VU1〜VU2、
VU2〜VU3、VU3〜VRT)に分割する参照電圧V
U1、VU2、VU3と入力信号VINを上位コンパレー
タCU51〜CU53において比較し、比較結果を上位
エンコーダ52に与えるようになされている(図2)。Here, the A / D conversion circuit 50 uses the reference voltages VRT and VRB generated in the reference voltage generation circuit 51 as four reference potential sections (VRB to VU1, VU1 to VU2,
VU2 to VU3, VU3 to VRT) reference voltage V
U1, VU2, VU3 and the input signal VIN are compared in the upper comparators CU51 to CU53, and the comparison result is given to the upper encoder 52 (FIG. 2).
【0022】この実施例の場合、上位エンコーダ52は
冗長性補正機能により最上位ビツトD1として選択され
得るコード値を3組のライン信号SA、SB、SCとし
て選択出力部53に出力すると共に、スイツチSW1〜
SW4及びSD1〜SD16を切り換える下位基準電位
選択信号X1〜X5を基準電圧発生回路51に出力し、
下位コンパレータCD51〜CD58に与えられる基準
電位を切り換えるようになされている。In the case of this embodiment, the upper encoder 52 outputs the code values which can be selected as the highest bit D1 by the redundancy correction function to the selection output section 53 as three sets of line signals SA, SB and SC, and also the switch. SW1
The lower reference potential selection signals X1 to X5 for switching SW4 and SD1 to SD16 are output to the reference voltage generation circuit 51,
The reference potential applied to the lower comparators CD51 to CD58 is switched.
【0023】このとき下位コンパレータCD51〜CD
58は(図3)、上位ビツトの符号化の際に入力信号V
INが属するとして検出された基準電位区間と冗長性補間
のための区間を8分割する基準電位をスイツチSW1〜
SW4又は下位コンパレータの初段の差動対とスイツチ
とを兼用するスイツチングブロツクSD1〜SD16を
介して入力する。At this time, the lower comparators CD51 to CD
Reference numeral 58 (FIG. 3) indicates the input signal V when the upper bit is encoded.
Switches SW1 to SW1 are used as reference potentials that divide the reference potential section detected as belonging to IN and the section for redundancy interpolation into eight.
Input is made via the switching blocks SD1 to SD16 which also serve as switches and a differential pair at the first stage of SW4 or a lower comparator.
【0024】ここで下位コンパレータCD51〜CD5
8は各基準電位と入力信号VINを初段の差動対を用いて
比較すると、この差動対にカスコード接続された複数の
ベース接地トランジスタを用いてコレクタ電流を電流比
の異なる複数の分流コレクタ電流に分流し、分流された
分流コレクタ電流の組み合わせによつて生成される出力
電圧を比較するようになされている。Here, the lower comparators CD51 to CD5
8 is a comparison of each reference potential and the input signal VIN using a first stage differential pair. When a plurality of grounded base transistors cascode-connected to the differential pair are used, collector currents are divided into plural shunt collector currents having different current ratios. The output voltage generated by the combination of the divided shunt collector currents is compared.
【0025】そして下位コンパレータCD51〜CD5
8は、隣り合う基準電位間を4分割する仮想基準電位に
対する入力信号VINの比較出力に相当する4組の比較出
力を下位エンコーダ54に出力するようになされてい
る。The lower comparators CD51 to CD5
The reference numeral 8 outputs to the lower encoder 54 four sets of comparison outputs corresponding to the comparison output of the input signal VIN with respect to the virtual reference potential that divides the adjacent reference potentials into four.
【0026】下位エンコーダ54は、各下位コンパレー
タCD51〜CD58より入力されるこれら32(=4
×8)組の比較出力に基づいて下位5ビツトD2〜D6
を符号化して出力する。The lower encoder 54 inputs these 32 (= 4) from the lower comparators CD51 to CD58.
X8) Lower 5 bits D2 to D6 based on the comparison output of the set
Is encoded and output.
【0027】また下位エンコーダ54は、最上位ビツト
D1のコード値を冗長性補正機能により補正する選択信
号XA、XB、XCを生成して選択出力部53に出力
し、ライン信号SA、SB、SCのうちの1つを最上位
ビツトD1として出力するようになされている。The lower encoder 54 also generates selection signals XA, XB, and XC for correcting the code value of the highest bit D1 by the redundancy correction function and outputs the selection signals to the selection output unit 53, and the line signals SA, SB, and SC. One of them is output as the highest bit D1.
【0028】これによりA−D変換回路50は直線性誤
差が少ない6ビツト分解能のA−D変換回路として動作
するようになされている。As a result, the A-D conversion circuit 50 operates as a 6-bit resolution A-D conversion circuit with a small linearity error.
【0029】(1−2)下位コンパレータCD51〜C
D58における電流の分流を用いた補間原理 この実施例の場合、2つの基準電位間にある複数の仮想
基準電位と入力信号との比較出力は、入力信号VIN及び
基準電位VREF1が入力されるコンパレータと入力信号V
IN及び基準電位VREF2(=VREF1+ΔV)が入力される
コンパレータの2組の同相出力を所定の割合で加え合わ
せてなる合成電流と2組の逆相出力のうち1方の逆相出
力とを比較することにより求められる。(1-2) Lower Comparator CD51-C
Interpolation Principle Using Current Shunt in D58 In the case of this embodiment, the comparison output of a plurality of virtual reference potentials between two reference potentials and the input signal is a comparator to which the input signal VIN and the reference potential VREF1 are input. Input signal V
A composite current obtained by adding two sets of in-phase outputs of the comparator, to which IN and the reference potential VREF2 (= VREF1 + ΔV) are input, at a predetermined ratio, and one of the two sets of negative-phase outputs is compared with the opposite-phase output. Required by
【0030】この原理を図4に示す2組の差動対1及び
2を用いて説明する。ここで差動対1はトランジスタQ
1及びQ2によつて構成され、ベースに入力信号VIN及
び基準電位VREF1を入力する。また差動対2はトランジ
スタQ3及びQ4によつて構成され、ベースに入力信号
VIN及び基準電位VREF2を入力するようになされてい
る。This principle will be described using the two differential pairs 1 and 2 shown in FIG. Here, the differential pair 1 is the transistor Q
1 and Q2, the input signal VIN and the reference potential VREF1 are input to the base. The differential pair 2 is composed of transistors Q3 and Q4, and is adapted to input the input signal VIN and the reference potential VREF2 to the base.
【0031】このときトランジスタQ1、Q2及びQ
3、Q4にそれぞれ流れるコレクタ電流をIA、IB及
びIC、IDとすると、図5に示すように各コレクタ電
流IA、IB及びIC、IDの電流値はそれぞれ基準電
位VREF1及びVREF2を境に反転する。At this time, the transistors Q1, Q2 and Q
Assuming that the collector currents flowing in 3 and Q4 are IA, IB, IC, and ID, respectively, the current values of the collector currents IA, IB, IC, and ID are inverted at the reference potentials VREF1 and VREF2, respectively, as shown in FIG. .
【0032】従つてコレクタ電流IA及びIBが流れる
負荷抵抗R1及びR2とトランジスタQ1及びQ2の接
続中点に現れる出力電圧VA及びVBを比較器によつて
比較することにより基準電位VREF1に対する入力信号V
INの比較出力を得ることができる。Therefore, the output voltages VA and VB appearing at the connection midpoints of the load resistors R1 and R2 through which the collector currents IA and IB flow and the transistors Q1 and Q2 are compared with each other by a comparator to input the input signal V to the reference potential VREF1.
The comparison output of IN can be obtained.
【0033】またコレクタ電流IC及びIDが流れる負
荷抵抗R3及びR4とトランジスタQ3及びQ4の接続
中点に現れる出力電圧VC及びVDを比較器によつて比
較することにより基準電位VREF2に対する入力信号VIN
の比較出力を得ることができる。Further, the output voltages VC and VD appearing at the connection midpoints of the load resistors R3 and R4 through which the collector currents IC and ID flow and the transistors Q3 and Q4 are compared by a comparator, and the input signal VIN to the reference potential VREF2 is compared.
The comparison output of can be obtained.
【0034】同様にコレクタ電流IA及びIDは基準電
位VREF1と基準電位VREF2(=VREF1+ΔV)との中間
電位V2(=VREF1+ΔV/2)を境に反転し、またコ
レクタ電流IB及びICは基準電位VREF2との中間電位
V2(=VREF1+ΔV/2)を境に反転するため出力電
圧VA及びVDあるいは出力電圧VB及びVCを比較器
を用いて比較すれば仮想基準電位V2(=VREF1+ΔV
/2)に対する入力信号VINの比較出力を得ることがで
きる。Similarly, the collector currents IA and ID are inverted at an intermediate potential V2 (= VREF1 + ΔV / 2) between the reference potential VREF1 and the reference potential VREF2 (= VREF1 + ΔV), and the collector currents IB and IC are changed to the reference potential VREF2. Of the intermediate reference potential V2 (= VREF1 + ΔV / 2), the output voltages VA and VD or the output voltages VB and VC are compared using a comparator.
It is possible to obtain a comparison output of the input signal VIN for / 2).
【0035】この関係を用いて基準電位VREF1と基準電
位VREF2(=VREF1+ΔV)を4分割する仮想基準電位
に対する入力信号VINの比較出力を得ることを考える。
ここではコレクタ電流IA、IB及びICの3つの電流
を用いる。It is considered to use this relationship to obtain a comparison output of the input signal VIN with respect to a virtual reference potential that divides the reference potential VREF1 and the reference potential VREF2 (= VREF1 + ΔV) into four.
Here, three currents of collector currents IA, IB and IC are used.
【0036】このとき差電圧とコレクタ電流との間には
差電圧が小さい範囲ではコレクタ電流が直線的に増減す
る特性があるため差動対1及び2の同相出力であるコレ
クタ電流IA及びICは図6に示すようにほぼ平行とな
り、差動対1の逆相出力であるコレクタ電流IBはほぼ
直線と見なせる範囲において交差する。At this time, there is a characteristic that the collector current linearly increases and decreases between the difference voltage and the collector current in the range where the difference voltage is small. As shown in FIG. 6, they are substantially parallel to each other, and the collector current IB, which is the antiphase output of the differential pair 1, intersects in a range that can be regarded as a substantially straight line.
【0037】そこでコレクタ電流IAとICをそれぞれ
2分の1の割合によつて足し合わせた合成コレクタ電流
IE(すなわちIA/2+IB/2)を発生することが
できれば、この合成コレクタ電流IEは両コレクタ電流
IA及びICから等しく、かつ両コレクタ電流IA及び
IBに平行な直線と表されるためコレクタ電流IBと合
成コレクタ電流IEは基準電位VREF1及びVREF2を4分
割する仮想基準電位V1(=VREF1+ΔV/4)を境に
反転する。Therefore, if a combined collector current IE (that is, IA / 2 + IB / 2) can be generated by adding together the collector currents IA and IC at a ratio of ½, this combined collector current IE will be generated. The collector current IB and the combined collector current IE are equal to the currents IA and IC and parallel to the collector currents IA and IB. Therefore, the collector current IB and the combined collector current IE are divided into four reference potentials VREF1 and VREF2 by a virtual reference potential V1 (= VREF1 + ΔV / 4 ) At the border.
【0038】従つてコレクタ電流IBにより生じる出力
電圧VBと合成コレクタ電流IEにより生じる出力電圧
VEとを比較すれば仮想基準電位V1(=VREF1+ΔV
/4)に対する入力信号VINの比較出力を得ることがで
きる。Therefore, if the output voltage VB generated by the collector current IB and the output voltage VE generated by the combined collector current IE are compared, a virtual reference potential V1 (= VREF1 + ΔV
It is possible to obtain a comparison output of the input signal VIN for / 4).
【0039】同様の関係は、コレクタ電流IA、IB及
びIDの3つの電流についても成り立つため、コレクタ
電流IBとIDをそれぞれ2分の1の割合によつて足し
合わせた合成コレクタ電流IF(すなわちIB/2+I
D/2)を発生し、コレクタ電流ICにより生じる出力
電圧VCと合成コレクタ電流IFにより生じる出力電圧
VFとを比較すれば仮想基準電位V3(=VREF1+3・
ΔV/4)に対する入力信号VINの比較出力を得ること
ができる(図7)。Since the same relationship holds for the three currents of collector currents IA, IB and ID, a combined collector current IF (that is, IB) is obtained by adding the collector currents IB and ID at a ratio of one half. / 2 + I
D / 2) is generated, and the output voltage VC generated by the collector current IC and the output voltage VF generated by the combined collector current IF are compared, the virtual reference potential V3 (= VREF1 + 3.
A comparison output of the input signal VIN with respect to ΔV / 4) can be obtained (FIG. 7).
【0040】すなわちこの実施例においては、隣合う2
つの差動対のうち一方の同相出力IA、IC(又はI
B、ID)を2分の1の割合で合成した合成コレクタ電
流IE(又はIF)とこの合成コレクタ電流IE(又は
IF)に対して逆相の関係にあるコレクタ電流IB、I
D(又IA、IC)とをそれぞれ比較することを原理と
して基準電位VREF1及びVREF2を4等分する仮想基準電
位V1、V2、V3に対する入力信号VINの比較出力を
補間する。That is, in this embodiment, two adjacent two
In-phase output IA, IC (or I of one of the two differential pairs)
B, ID) combined collector current IE (or IF) at a ratio of 1/2, and collector currents IB and I having a reverse phase relationship to the combined collector current IE (or IF).
The comparison output of the input signal VIN with respect to the virtual reference potentials V1, V2, V3 that divides the reference potentials VREF1 and VREF2 into four equal parts is interpolated on the basis of the comparison with D (or IA, IC) respectively.
【0041】(1−3)下位コンパレータCD51〜C
D58の構成 図8において10は全体としてこの原理を用いてなる下
位コンパレータ部を示し、隣合う3組の基準電位VREF
1、VREF2及びVREF3と入力信号VINとの比較出力であ
るコレクタ電流を1:2の電流比で分流した後、組み合
わせて加算することにより基準電位VREF1とVREF2及び
VREF2とVREF3を4等分する仮想基準電位に対する入力
信号VINの比較出力を得るようになされている。(1-3) Lower Comparator CD51-C
Structure of D58 In FIG. 8, reference numeral 10 generally indicates a lower comparator section using this principle, and three adjacent reference potentials VREF are provided.
Virtually divides the reference potentials VREF1 and VREF2 and VREF2 and VREF3 into four equal parts by dividing the collector current, which is a comparison output of 1, VREF2 and VREF3 and the input signal VIN, at a current ratio of 1: 2, and then adding them in combination. A comparison output of the input signal VIN with respect to the reference potential is obtained.
【0042】この実施例の場合、下位コンパレータの初
段回路を構成する各差動入力段11、12及び13はそ
れぞれ同様の構成を有しており、差動対を構成する一方
のトランジスタQ10、Q20及びQ30に入力信号V
INを入力し、他方のトランジスタQ11、Q21、Q2
2に基準電位VREF1、VREF2及びVREF3を供給すること
により各基準電位に対する入力信号VINの信号レベルに
応じたコレクタ電流を引き込むようになされている。In the case of this embodiment, each of the differential input stages 11, 12 and 13 forming the first stage circuit of the lower comparator has the same structure, and one of the transistors Q10 and Q20 forming a differential pair. And input signal V to Q30
Input IN and the other transistors Q11, Q21, Q2
By supplying the reference potentials VREF1, VREF2 and VREF3 to 2, the collector current corresponding to the signal level of the input signal VIN with respect to each reference potential is drawn.
【0043】ここで差動対をなすトランジスタ(Q1
0、Q11)、(Q20、Q21)及び(Q30、Q3
1)のコレクタにはエミツタ面積の比が1:1:2でな
るベース接地の分流用トランジスタ(Q12、Q13、
Q14、Q14N、Q13N、Q12N)、(Q22、
Q23、Q24、Q24N、Q23N、Q22N)及び
(Q32、Q33、Q34、Q34N、Q33N、Q3
2N)がそれぞれカスコード接続されており、エミツタ
面積比に応じて比較コレクタ電流を分流するようになさ
れている。Here, a transistor (Q1
0, Q11), (Q20, Q21) and (Q30, Q3
The collector of 1) has a base-grounded shunt transistor (Q12, Q13, whose emitter area ratio is 1: 1: 2).
Q14, Q14N, Q13N, Q12N), (Q22,
Q23, Q24, Q24N, Q23N, Q22N) and (Q32, Q33, Q34, Q34N, Q33N, Q3
2N) are respectively cascode-connected to divide the comparison collector current according to the emitter area ratio.
【0044】また各差動入力段は隣接する差動入力段の
うちコレクタ電流を4分の1に分流する分流用のトラン
ジスタ(Q13、Q22)、(Q13N、Q24N)の
コレクタをそれぞれ共通接続するようになされており、
互いに同相関係にある2組の分流コレクタ電流を合成し
て出力電圧を得るようになされている。Further, in each differential input stage, the collectors of the shunt transistors (Q13, Q22) and (Q13N, Q24N) for shunting the collector current to one quarter of the adjacent differential input stages are commonly connected. Is done like
An output voltage is obtained by combining two sets of shunt collector currents that are in phase with each other.
【0045】これによりトランジスタQ14及びQ24
に流れる分流コレクタ電流をIA及びICとすると、ト
ランジスタQ13とQ22の共通コレクタに接続される
負荷抵抗R13には分流コレクタ電流IA及びICをそ
れぞれ2分の1の割合で組み合わせてなる合成コレクタ
電流IE(=IA/2+IC/2)が流れる。As a result, the transistors Q14 and Q24
Assuming that the shunt collector currents flowing in the IA and IC are IA and IC, the load resistor R13 connected to the common collector of the transistors Q13 and Q22 is a combined collector current IE obtained by combining the shunt collector currents IA and IC at a ratio of ½. (= IA / 2 + IC / 2) flows.
【0046】同様にトランジスタQ12及びQ22Nに
流れる分流コレクタ電流をIB及びIDとすると、トラ
ンジスタQ13NとQ24Nの共通コレクタに接続され
る負荷抵抗R13Nには分流コレクタ電流IB及びID
をそれぞれ2分の1の割合で組み合わせてなる合成コレ
クタ電流IF(=IB/2+ID/2)が流れることに
なる。Similarly, assuming that the shunt collector currents flowing in the transistors Q12 and Q22N are IB and ID, the shunt collector currents IB and ID are supplied to the load resistor R13N connected to the common collector of the transistors Q13N and Q24N.
Therefore, a combined collector current IF (= IB / 2 + ID / 2), which is a combination of 1 and 2, will flow.
【0047】因に各分流用のトランジスタ(Q13、Q
14、Q13N、Q12N)、(Q23、Q24、Q2
3N、Q22N)……には同一の抵抗値を有する負荷抵
抗(R13、R14、R13N、R12N)、(R2
3、R24、R23N、R22N)……が接続されてい
るため、各負荷抵抗にはトランジスタのエミツタ面積の
比に応じて分流された分流コレクタ電流及び合成コレク
タ電流の電流値に応じた出力電圧が得られる。Incidentally, the transistors (Q13, Q
14, Q13N, Q12N), (Q23, Q24, Q2
3N, Q22N) ... have load resistors (R13, R14, R13N, R12N), (R2) having the same resistance value.
(3, R24, R23N, R22N) ... are connected, the output voltage corresponding to the current value of the shunt collector current and the combined collector current shunted according to the ratio of the transistor emitter area is connected to each load resistor. can get.
【0048】この実施例の場合、基準電位VREF1及びV
REF2間の電位を4分割する仮想基準電位に対する比較出
力は各負荷抵抗の出力電圧を比較することにより得られ
る。すなわち基準電位VREF1及びVREF2に対する入力信
号VINの比較出力は、それぞれ負荷抵抗R14と負荷抵
抗R12Nの出力電圧の比較により、また負荷抵抗R2
4と負荷抵抗R22Nの出力電圧の比較出力により得る
ことができる。In the case of this embodiment, the reference potentials VREF1 and VREF
The comparison output for the virtual reference potential that divides the potential between REF2 into four is obtained by comparing the output voltage of each load resistor. That is, the comparison output of the input signal VIN with respect to the reference potentials VREF1 and VREF2 is determined by comparing the output voltages of the load resistor R14 and the load resistor R12N, respectively, and
4 and the output voltage of the load resistance R22N.
【0049】さらに負荷抵抗R12N及びR24の出力
電圧を比較することにより2つの基準電位VREF1及びV
REF2を2分する仮想基準電位V2(=VREF1+ΔV/
2)に対する入力信号VINの比較出力を得るようになさ
れている。Further, by comparing the output voltages of the load resistors R12N and R24, two reference potentials VREF1 and VREF1 are obtained.
Virtual reference potential V2 (= VREF1 + ΔV /
It is designed to obtain a comparative output of the input signal VIN for 2).
【0050】また合成コレクタ電流が流れる負荷抵抗R
13と分流コレクタ電流が流れる負荷抵抗R12Nの出
力電圧を比較することにより基準電位VREF1と中間電位
V2を2分する(すなわち基準電位VREF1及びVREF2間
を4分割する)仮想基準電位V1(=VREF1+ΔV/
4)に対する入力信号VINの比較出力を得るようになさ
れている。The load resistance R through which the combined collector current flows
13 is compared with the output voltage of the load resistor R12N through which the shunt collector current flows, to divide the reference potential VREF1 and the intermediate potential V2 into two (that is, divide the reference potential VREF1 and VREF2 into four), which is a virtual reference potential V1 (= VREF1 + ΔV /
It is arranged to obtain a comparative output of the input signal VIN with respect to 4).
【0051】同様に合成コレクタ電流が流れる負荷抵抗
R13Nと分流コレクタ電流が流れる負荷抵抗R24の
出力電圧を比較するようになされ、基準電位VREF2と中
間電位V2を2分する(すなわち基準電位VREF1及びV
REF2間を4分割する)仮想基準電位V3(=VREF1+3
・ΔV/4)に対する入力信号VINの比較出力を得るよ
うになされている。Similarly, the output voltage of the load resistor R13N through which the combined collector current flows and the output voltage of the load resistor R24 through which the shunt collector current flows are compared to divide the reference potential VREF2 and the intermediate potential V2 into two (that is, the reference potentials VREF1 and VREF1).
Virtual reference potential V3 (= VREF1 + 3 that divides REF2 into four)
・ A comparison output of the input signal VIN with respect to ΔV / 4) is obtained.
【0052】(2)実施例の動作 以上の構成において、A−D変換回路50は上位コンパ
レータCU51〜CU53に入力信号VINを入力して参
照電圧VU1〜VU3と比較し、比較出力に応じたライ
ン信号SA〜SCを選択出力部53に供給すると共に、
その際に入力信号VINが属する基準電位区間及びその冗
長補正用区間を8分割する基準電位を下位基準電位選択
信号X1〜X5によつて切り換え、下位コンパレータC
D51〜CD58の初段差動対に与える。(2) Operation of the embodiment In the above-mentioned configuration, the AD conversion circuit 50 inputs the input signal VIN to the upper comparators CU51 to CU53, compares it with the reference voltages VU1 to VU3, and outputs the lines according to the comparison output. The signals SA to SC are supplied to the selection output section 53, and
At this time, the reference potential to which the input signal VIN belongs and the reference potential for dividing the redundancy correction section into eight are switched by the lower reference potential selection signals X1 to X5, and the lower comparator C
It is given to the first stage differential pair of D51 to CD58.
【0053】このとき8組の下位コンパレータCD51
〜CD58のうち下位コンパレータCD51、CD53
及びCD55の初段の差動対に基準電位VREF1、VREF2
及びVREF3が与えられるとし、以下、入力信号VINを基
準電位VREF1から順次隣合う基準電位VREF2及びVREF3
まで増加させる際における4分割補間型比較回路の補間
動作を説明する。At this time, eight pairs of lower comparators CD51
Of CD58, lower comparators CD51 and CD53
And the reference potentials VREF1 and VREF2 to the first differential pair of CD55.
And VREF3, the input signal VIN will be referred to as the reference potential VREF1 and the adjacent reference potentials VREF2 and VREF3.
The interpolating operation of the four-division interpolation type comparison circuit when increasing the number of components will be described.
【0054】まず入力信号VINが基準電位VREF1を越え
る場合(図7の交点P1)、負荷抵抗R14に流れる分
流コレクタ電流IAと負荷抵抗R12Nに流れる分流コ
レクタ電流IBの電流差は徐々に小さくなり、入力信号
VINの電圧値が基準電位VREF1を越えたとき負荷抵抗R
14と負荷抵抗R12Nの出力電圧を比較するコンパレ
ータの比較出力が反転される。First, when the input signal VIN exceeds the reference potential VREF1 (intersection P1 in FIG. 7), the current difference between the shunt collector current IA flowing through the load resistor R14 and the shunt collector current IB flowing through the load resistor R12N gradually decreases, When the voltage value of the input signal VIN exceeds the reference potential VREF1, the load resistance R
14 and the comparison output of the comparator for comparing the output voltage of the load resistor R12N are inverted.
【0055】さらに入力信号VINの電圧値を徐々に大き
くすると、負荷抵抗R12Nに流れる分流コレクタ電流
IBと負荷抵抗R13に流れる合成コレクタ電流(IA
/2+IC/2)の電流差は徐々に小さくなり、入力信
号VINの電圧値が基準電位VREF1及びVREF2を4等分す
る仮想基準電位V1を越えたとき負荷抵抗R12Nと負
荷抵抗R13の出力電圧を比較するコンパレータの比較
出力が新たに反転される。Further, when the voltage value of the input signal VIN is gradually increased, the shunt collector current IB flowing through the load resistor R12N and the combined collector current (IA) flowing through the load resistor R13.
/ 2 + IC / 2) gradually decreases, and when the voltage value of the input signal VIN exceeds a virtual reference potential V1 that divides the reference potentials VREF1 and VREF2 into four equal parts, the output voltage of the load resistor R12N and the load resistor R13 is changed. The comparison output of the comparator to be compared is newly inverted.
【0056】さらに入力信号VINの電圧値を大きくする
と、まず入力信号VINの電圧値が仮想基準電位V2を越
えるとき分流コレクタ電流IBとICの電流値が反転
し、負荷抵抗R12Nと負荷抵抗R24の出力電圧を比
較するコンパレータの比較出力が反転することになる。When the voltage value of the input signal VIN is further increased, first, when the voltage value of the input signal VIN exceeds the virtual reference potential V2, the current values of the shunt collector current IB and the IC are inverted, and the load resistance R12N and the load resistance R24. The comparison output of the comparator that compares the output voltages will be inverted.
【0057】以下同様に入力信号VINの電圧値が仮想基
準電位V3を越えるとき分流コレクタ電流ICと合成コ
レクタ電流(IB/2+ID/2)の電流値が反転し、
負荷抵抗R13Nと負荷抵抗R24の出力電圧を比較す
るコンパレータの比較出力が反転する。そして入力信号
VINの電圧値が仮想基準電位VREF2を越えるとき分流コ
レクタ電流ICとIDが反転し、負荷抵抗R23と負荷
抵抗R22Nの出力電圧を比較するコンパレータの比較
出力が反転することになる。Similarly, when the voltage value of the input signal VIN exceeds the virtual reference potential V3, the current values of the shunt collector current IC and the combined collector current (IB / 2 + ID / 2) are inverted,
The comparison output of the comparator that compares the output voltages of the load resistor R13N and the load resistor R24 is inverted. When the voltage value of the input signal VIN exceeds the virtual reference potential VREF2, the shunt collector currents IC and ID are inverted, and the comparison output of the comparator that compares the output voltages of the load resistor R23 and the load resistor R22N is inverted.
【0058】このように下位コンパレータ部10は、実
際に与えられる2つの基準電位VREF1及びVREF2に加え
てこれらを4分割する仮想の基準電位V1、V2、V3
に対する比較出力を得ることができる。As described above, the lower comparator section 10 adds two reference potentials VREF1 and VREF2 that are actually applied and virtual reference potentials V1, V2, and V3 that divide these into four.
A comparison output for can be obtained.
【0059】続いて隣接する基準電位VREF2及びVREF3
間については、分流コレクタ電流ICが流れる負荷抵抗
R21と分流コレクタ電流IDが流れる負荷抵抗R23
の出力電圧の逆転により入力信号VINの電圧値が仮想基
準電位VREF2を越えることを検出でき、合成コレクタ電
流IHが流れる負荷抵抗R23Nと分流コレクタ電流I
Cが流れる負荷抵抗R23の出力電圧の逆転により入力
信号VINが仮想基準電位V11を越えたことを求めるこ
とができる。Next, adjacent reference potentials VREF2 and VREF3
As for the interval, the load resistor R21 through which the shunt collector current IC flows and the load resistor R23 through which the shunt collector current ID flows.
It is possible to detect that the voltage value of the input signal VIN exceeds the virtual reference potential VREF2 by the reversal of the output voltage of the load current R23N and the shunt collector current I which flow the combined collector current IH.
It can be determined that the input signal VIN exceeds the virtual reference potential V11 by the inversion of the output voltage of the load resistor R23 through which C flows.
【0060】同様に負荷抵抗R22NとR32の出力電
圧の比較出力より入力信号VINが仮想基準電位V12を
越えたことを、また負荷抵抗R23NとR32の出力電
圧の比較出力より入力信号VINが仮想基準電位V13を
越えたことを順次求めることができる。Similarly, the input signal VIN exceeds the virtual reference potential V12 from the comparison output of the output voltages of the load resistors R22N and R32, and the input signal VIN is the virtual reference from the comparison output of the output voltages of the load resistors R23N and R32. It can be sequentially obtained that the potential V13 has been exceeded.
【0061】このように互いに隣合う基準電位VREF1及
びVREF2と入力信号VINをそれぞれ比較し、各コレクタ
電流を分流した分流コレクタ電流IA、IB及びIC、
IDのうち互いに逆相の関係にある分流コレクタ電流に
よつて与えられる出力電圧を比較すると共に、分流コレ
クタ電流IA、IC及びIB、IDを2分の1の割合で
合成した合成コレクタ電流によつて与えられる出力電圧
を比較することにより、差動入力段11及び12にそれ
ぞれ与えられる基準電位VREF1及びVREF2を4等分する
仮想基準電位V1、V2及びV3に対する入力信号VIN
の比較出力を得ることができる。In this way, the reference potentials VREF1 and VREF2 adjacent to each other are compared with the input signal VIN, respectively, and the shunt collector currents IA, IB and IC are obtained by shunting the collector currents.
Among the IDs, the output voltages given by the shunt collector currents having the opposite phases to each other are compared, and the shunt collector currents IA, IC and IB, and ID are combined by a ratio of one half. By comparing the output voltages applied to the differential input stages 11 and 12 with each other, the input signal VIN to the virtual reference potentials V1, V2 and V3 that divides the reference potentials VREF1 and VREF2 into four equal parts, respectively.
The comparison output of can be obtained.
【0062】他の下位コンパレータCD53、CD54
〜CD58についても同様の比較出力が得られ、下位エ
ンコーダ54には8組の下位コンパレータCD51〜C
D58よりそれぞれ4つの比較出力が入力される。Other lower comparators CD53, CD54
The same comparison output is obtained for CD58 to CD58, and the lower encoder 54 has eight lower comparators CD51-C.
Four comparison outputs are input from D58.
【0063】これによりA−D変換回路50は、従来の
基準電圧発生回路41と同構成の基準電圧発生回路51
を用いて6ビツト分解能のA−D変換出力を得ることが
できる。As a result, the A / D conversion circuit 50 has the reference voltage generation circuit 51 having the same structure as the conventional reference voltage generation circuit 41.
Can be used to obtain an A / D converted output with 6-bit resolution.
【0064】(3)実施例の効果 以上の構成によれば、基準電位VREF1及びVREF2と入力
信号VINとの比較出力のうち互いに同相の分流コレクタ
電流IA、IC及びIB、IDを2分の1の割合で加え
合わせた合成コレクタ電流(IA/2+IC/2)及び
(IB/2+ID/2)により生じる出力電圧と、この
合成コレクタ電流に対して逆相の関係にある分流コレク
タ電流IB及びICにより生じる出力電圧とをそれぞれ
比較することにより、実際に与えられる基準電位VREF1
及びVREF2を4等分する仮想基準電位V1、V2、V3
に対する入力信号VINの比較出力を得ることができる。(3) Effects of the Embodiments According to the above configuration, among the comparison outputs of the reference potentials VREF1 and VREF2 and the input signal VIN, the shunt collector currents IA, IC and IB, ID of the same phase are halved. The output voltage generated by the combined collector currents (IA / 2 + IC / 2) and (IB / 2 + ID / 2), which are added together in the ratio of, and the shunt collector currents IB and IC that are in the opposite phase to the combined collector current By comparing each with the generated output voltage, the reference potential VREF1 actually given
And virtual reference potentials V1, V2, V3 that divide VREF2 into four equal parts
It is possible to obtain a comparison output of the input signal VIN with respect to.
【0065】これによりA−D変換回路50の下位コン
パレータを構成するのに必要な素子数は、1つの差動入
力段について見るとエミツタ面積の比が異なるトランジ
スタを用いる場合には6個で良く、同じエミツタ面積の
トランジスタを用いる場合には8個となり、従来回路の
場合に必要となるトランジスタの数(エミツタ面積の比
が異なるトランジスタを用いる場合には14個、エミツ
タ面積が等しい場合には32個)に対して少ない素子数
により実現することができ、コンパレータに要求される
回路面積をほぼ4分の1にすることができる。As a result, the number of elements required to form the lower comparator of the AD conversion circuit 50 may be six when using transistors having different emitter area ratios when looking at one differential input stage. , 8 if the transistors with the same emitter area are used, and the number of transistors required in the case of the conventional circuit (14 if the transistors with different emitter area ratios are used, 32 if the emitter areas are equal). This can be realized with a smaller number of elements, and the circuit area required for the comparator can be reduced to about 1/4.
【0066】(4)他の実施例 なお上述の実施例においては、各分流用のトランジスタ
Q13、Q14、Q13N、Q12N……のコレクタに
負荷抵抗R13、R14、R13N、R12N……を直
接接続する場合について述べたが、本発明はこれに限ら
ず、図9に示すように各分流用のトランジスタQ13、
Q14、Q13N、Q12N……と負荷抵抗R13、R
14、R13N、R12N……との間に同一のエミツタ
面積を有し、かつベース接地されたトランジスタQ4
3、Q44、Q43N、Q42N……をカスケード縦続
するようにしても良い。(4) Other Embodiments In the above embodiment, the load resistors R13, R14, R13N, R12N ... Are directly connected to the collectors of the shunt transistors Q13, Q14, Q13N, Q12N. Although the case has been described, the present invention is not limited to this, and as shown in FIG.
Q14, Q13N, Q12N ... and load resistors R13, R
Transistor Q4 having the same emitter area between 14, R13N, R12N, ...
3, Q44, Q43N, Q42N ... May be cascaded.
【0067】このようにすれば出力端に寄生する寄生容
量は見かけ上1つになり、上述の実施例の場合に寄生す
る寄生容量の容量値に対して半分とできる。これにより
下位コンパレータ部20をさらに一段と高速動作させる
ことができる。In this way, the parasitic capacitance parasitic on the output end is apparently one, and can be reduced to half the capacitance value of the parasitic capacitance parasitic in the above-mentioned embodiment. As a result, the lower comparator section 20 can be operated at a higher speed.
【0068】また上述の実施例においては、基準電位V
REF1……と入力信号VINとを比較する差動対を構成する
トランジスタQ10及びQ11……と比較出力であるコ
レクタ電流を分流するベース接地トランジスタQ12、
Q13、Q14……を別々に構成する場合について述べ
たが、本発明はこれに限らず、図10に示すように差動
入力段11を構成するトランジスタQ10及びQ11と
そのコレクタに接続されコレクタ電流を分流するトラン
ジスタQ12、Q13、Q14、Q14N、Q13N、
Q12Nを1:1:2のエミツタ面積比を有するトラン
ジスタQ73、Q74、Q75及びQ75N、Q74
N、Q73Nによつて兼用するようにしても良い。In the above embodiment, the reference potential V
REF1 ... And transistors Q10 and Q11 forming a differential pair for comparing the input signal VIN and base-grounded transistor Q12 for shunting the collector current as a comparison output,
Although the case where Q13, Q14, ... Are separately configured has been described, the present invention is not limited to this, and as shown in FIG. 10, the transistors Q10 and Q11 configuring the differential input stage 11 and the collector currents connected to the collectors thereof are connected. Transistors Q12, Q13, Q14, Q14N, Q13N,
Q12N is a transistor Q73, Q74, Q75 and Q75N, Q74 having an emitter area ratio of 1: 1: 2.
Alternatively, N and Q73N may be used in common.
【0069】この場合、下位コンパレータ部を 構成す
るのに必要な素子数をさらに一段と少ない素子数により
実現することができ、コンパレータに要求される回路面
積を少なくすることができる。In this case, the number of elements required to form the lower comparator section can be realized with a much smaller number of elements, and the circuit area required for the comparator can be reduced.
【0070】さらに上述の実施例においては、隣合う2
つの基準電位VREF1及びVREF2(=VREF1+ΔV)を4
分割する仮想基準電位V1、V2、V3に対する入力信
号VINの比較出力を補間により求める場合について述べ
たが、本発明はこれに限らず、一般にN(Nは自然数)
分割する仮想基準電位に対する入力信号VINの比較出力
を補間により求める場合にも広く適用し得る。Further, in the above embodiment, two adjacent
4 reference potentials VREF1 and VREF2 (= VREF1 + ΔV)
The case where the comparison output of the input signal VIN with respect to the divided virtual reference potentials V1, V2, V3 is obtained by interpolation has been described, but the present invention is not limited to this, and generally N (N is a natural number).
It can be widely applied to the case where the comparison output of the input signal VIN with respect to the divided virtual reference potential is obtained by interpolation.
【0071】この場合2つの基準電位VREF1及びVREF2
の差電圧ΔVをN分割することは、この差電圧の中間電
位ΔV/2と基準電位VREF1又はVREF2間を2分のN分
割することを意味する。例えば8分割する場合には、図
11に示すように差電圧ΔV/2を4分割することを意
味する。In this case, two reference potentials VREF1 and VREF2
Dividing the difference voltage ΔV of N into N means that the intermediate potential ΔV / 2 of this difference voltage and the reference potential VREF1 or VREF2 are divided into N of 2 minutes. For example, when the voltage is divided into eight, it means that the difference voltage ΔV / 2 is divided into four as shown in FIG.
【0072】従つて、次式Therefore, the following equation
【数1】 に基づいて分流コレクタ電流IAと分流コレクタ電流I
Bを(N/2)−k:k(k=0、1……N/2)に内
分する合成コレクタ電流を発生させ、これらの各合成コ
レクタ電流と分流コレクタ電流IBとを比較すれば基準
電位VREF1と中間電位(VREF1+ΔV/2)間を2分の
N分割することができる。[Equation 1] Shunt collector current IA and shunt collector current I based on
If a combined collector current that internally divides B into (N / 2) -k: k (k = 0, 1 ... N / 2) is generated and these combined collector currents and the shunt collector current IB are compared, It is possible to divide the reference potential VREF1 and the intermediate potential (VREF1 + ΔV / 2) into N by 2 minutes.
【0073】同様に分流コレクタ電流IBと分流コレク
タ電流IDを(N/2)−k:k(k=0、1……N/
2)に内分する合成コレクタ電流を発生させ、これらの
各合成コレクタ電流と分流コレクタ電流ICとを比較す
れば中間電位(VREF1+ΔV/2)と基準電位VREF2間
を2分のN分割することができる。Similarly, the shunt collector current IB and the shunt collector current ID are (N / 2) -k: k (k = 0, 1 ... N /
By generating a composite collector current internally divided in 2) and comparing each of these composite collector currents with the shunt collector current IC, it is possible to divide the intermediate potential (VREF1 + ΔV / 2) and the reference potential VREF2 into N of 2 minutes. it can.
【0074】さらに上述の実施例においては、差動対を
なす一対のトランジスタQ1及びQ2、Q21及びQ2
2……にエミツタ面積の比が異なる複数のトランジスタ
を直接カスコード接続してコレクタ電流を分流する場合
について述べたが、本発明はこれに限らず、電流比のば
らつきを小さくするため分流に使用するトランジスタの
エミツタにエミツタ抵抗を加えても良い。Further, in the above-described embodiment, a pair of transistors Q1 and Q2, Q21 and Q2 forming a differential pair.
The case where a plurality of transistors having different emitter area ratios are directly cascode-connected to shunt the collector current has been described in 2 ..., but the present invention is not limited to this, and is used for shunting in order to reduce variations in the current ratio. An emitter resistance may be added to the emitter of the transistor.
【0075】さらに上述の実施例においては、コレクタ
電流の分流に用いられる複数のカスコードトランジスタ
Q3、Q4、Q5、Q6、Q7、Q8、Q9(Q3N、
Q4N、Q5N、Q6N、Q7N、Q8N、Q9N)の
エミツタ面積比を1:2:3:4:3:2:1に設定す
る場合について述べたが、本発明はこれに限らず、他の
比に設定しても良い。Further, in the above embodiment, a plurality of cascode transistors Q3, Q4, Q5, Q6, Q7, Q8, Q9 (Q3N, Q3N,
Q4N, Q5N, Q6N, Q7N, Q8N, Q9N) has been described for the case where the emitter area ratio is set to 1: 2: 3: 4: 3: 2: 1, but the present invention is not limited to this and other ratios are used. It may be set to.
【0076】さらに上述の実施例においては、本発明を
2ステツプ並列型のA−D変換回路に用いる場合につい
て述べたが、本発明はこれに限らず、広く直並列型の比
較段として適用し得る。Further, in the above-mentioned embodiments, the case where the present invention is used in the 2-step parallel type A-D conversion circuit has been described, but the present invention is not limited to this, and is widely applied as a series-parallel type comparison stage. obtain.
【0077】[0077]
【発明の効果】上述のように本発明によれば、アナログ
デイジタル変換回路の下位比較部を構成する補間出力段
において、第1及び第2の同相比較出力電流を所定の割
合によつて合成した合成同相出力電流と当該合成出力電
流に対して逆位相である第1及び第2の反転比較出力電
流を比較すると共に、第1及び第2の反転比較出力を所
定の割合で合成反転出力電流と当該合成出力電流に対し
て逆位相である第1及び第2の同相比較出力電流とを比
較する。これにより下位比較部を構成するのに必要とさ
れるトランジスタの数を従来の場合に比して格段的に低
減され、アナログデイジタル変換回路の回路面積を一段
と縮小することができる。As described above, according to the present invention, the first and second in-phase comparison output currents are combined at a predetermined ratio in the interpolation output stage forming the lower comparison unit of the analog digital conversion circuit. The combined in-phase output current and the first and second inverted comparison output currents having opposite phases to the combined output current are compared, and the first and second inverted comparison outputs are compared with the combined inverted output current at a predetermined ratio. The first and second in-phase comparison output currents that are in opposite phase to the combined output current are compared. As a result, the number of transistors required to form the lower comparison unit is significantly reduced as compared with the conventional case, and the circuit area of the analog digital conversion circuit can be further reduced.
【図1】本発明によるアナログデイジタル変換回路50
の一実施例を示すブロツク図である。FIG. 1 is an analog digital conversion circuit 50 according to the present invention.
FIG. 3 is a block diagram showing one example.
【図2】その基準電圧発生回路の説明に供する略線的接
続図である。FIG. 2 is a schematic connection diagram for explaining the reference voltage generating circuit.
【図3】その下位コンパレータの説明に供する略線的接
続図である。FIG. 3 is a schematic connection diagram for explaining the lower comparator.
【図4】下位コンパレータにおけるコレクタ電流の分流
による補間の原理の説明に供する接続図である。FIG. 4 is a connection diagram for explaining a principle of interpolation by shunting a collector current in a lower comparator.
【図5】異なる基準電位が与えられる差動対に流れるコ
レクタ電流と入力信号との関係を示す特性曲線図であ
る。FIG. 5 is a characteristic curve diagram showing a relationship between a collector current flowing in a differential pair to which different reference potentials are applied and an input signal.
【図6】所定の割合で合成された合成コレクタ電流と基
準電位に対して流れるコレクタ電流との関係を示す特性
曲線図である。FIG. 6 is a characteristic curve diagram showing a relationship between a combined collector current combined at a predetermined ratio and a collector current flowing with respect to a reference potential.
【図7】合成コレクタ電流を用いた仮想基準電位の補間
処理の説明に供する特性曲線図である。FIG. 7 is a characteristic curve diagram for explaining an interpolation process of a virtual reference potential using a combined collector current.
【図8】下位コンパレータの構成を示す接続図である。FIG. 8 is a connection diagram showing a configuration of a lower comparator.
【図9】他の実施例の説明に供する接続図である。FIG. 9 is a connection diagram for explaining another embodiment.
【図10】他の実施例の説明に供する接続図である。FIG. 10 is a connection diagram for explaining another embodiment.
【図11】N分割補間の説明に供する特性曲線図であ
る。FIG. 11 is a characteristic curve diagram for explaining N-division interpolation.
【図12】従来の直並列型A−D変換回路の説明に供す
る略線的接続図である。FIG. 12 is a schematic connection diagram for explaining a conventional serial-parallel AD conversion circuit.
【符号の説明】 50……A−D変換回路、52……上位エンコーダ、5
3……選択出力部、54……下位エンコーダ、CU、C
D……比較部、VIN……入力アナログ信号、VREF1、V
REF2、VREF3……基準電位、V1、V2、V3……仮想
基準電位。[Explanation of Codes] 50 ... A / D conversion circuit, 52 ... Upper encoder, 5
3 ... Selection output section, 54 ... Lower encoder, CU, C
D: Comparison section, VIN: Input analog signal, VREF1, V
REF2, VREF3 ... Reference potential, V1, V2, V3 ... Virtual reference potential.
Claims (4)
換動作を複数段に分割して実行する直並列型のアナログ
デイジタル変換回路において、 当該変換動作に用いられる下位比較部は、 第1の基準信号と入力信号を入力し、上記第1の基準信
号に対する第1の反転比較出力電流及び第1の同相比較
出力電流を出力する第1の差動入力段と、 第2の基準信号と上記入力信号を入力し、上記第2の基
準信号に対する第2の反転比較出力電流及び第2の同相
比較出力電流を出力する第2の差動入力段と、 上記第1及び第2の反転比較出力電流及び同相比較出力
電流をそれぞれ所定の割合で分流する分流手段と、 当該分流された第1及び第2の反転比較出力電流を所定
の割合で足し合わせることにより合成反転出力電流を生
成すると共に、上記第1及び第2の同相比較出力電流を
所定の割合で足し合わせることにより合成同相出力電流
を生成し、上記合成反転出力電流に対して逆位相となる
第1及び第2の同相比較出力電流と当該合成反転出力電
流に対して逆位相となる第1及び第2の反転比較出力電
流とをそれぞれ比較することにより上記第1及び第2の
基準信号間に存在する仮想の基準信号に対する上記入力
信号の比較結果を得る補間出力段とを具えることを特徴
とするアナログデイジタル変換回路。1. In a serial-parallel type analog digital conversion circuit which executes a conversion operation from an analog signal to digital data by dividing it into a plurality of stages and executes the conversion operation, a lower comparison section used for the conversion operation is the same as the first reference signal. A first differential input stage that inputs an input signal and outputs a first inverted comparison output current and a first in-phase comparison output current with respect to the first reference signal, a second reference signal and the input signal. A second differential input stage for inputting and outputting a second inverted comparison output current and a second in-phase comparison output current with respect to the second reference signal, and the first and second inverted comparison output currents and an in-phase The shunting means for shunting the comparative output currents at a predetermined ratio respectively, and the combined inverting output currents are generated by adding the shunted first and second inverting comparative output currents at a predetermined ratio. And a second in-phase comparison output current are added together at a predetermined ratio to generate a combined in-phase output current, and the first and second in-phase comparison output currents having the opposite phase to the combined inverted output current and the combined current. Comparing the input signal with respect to a virtual reference signal existing between the first and second reference signals by comparing first and second inverted comparison output currents that are in opposite phase with respect to the inverted output current, respectively. An analog digital conversion circuit having an interpolation output stage for obtaining a result.
号をそれぞれ比較する上記第1及び第2の差動入力段
と、上記第1及び第2の反転比較出力電流及び同相比較
出力電流をそれぞれ所定の割合で分流する分流手段とを
共用することを特徴とする請求項1に記載のアナログデ
イジタル変換回路。2. The first and second differential input stages for respectively comparing the first and second reference signals with the input signal, the first and second inverting comparison output currents, and the in-phase comparison output. 2. The analog digital conversion circuit according to claim 1, wherein the analog digital conversion circuit is also used as a shunt means for shunting a current at a predetermined ratio.
トランジスタの差動対よりなり、上記入力信号と上記第
1の基準信号との比較結果を第1の反転比較出力電流及
び第1の同相比較出力電流として出力し、 上記第2の差動入力段は、第3及び第4のトランジスタ
の差動対よりなり、上記入力信号と上記第2の基準信号
との比較結果を第2の反転比較出力電流及び第2の同相
比較出力電流として出力し、 上記分流手段は、上記第1の差動入力段に縦続接続され
るベース接地の第5、第6、第7及び第8、第9、第1
0のトランジスタと上記第2の差動入力段に縦続接続さ
れる第11、第12、第13及び第14、第15、第1
6のトランジスタよりなり、上記第1の反転比較出力電
流及び上記第1の同相比較出力電流をそれぞれ1:1:
2の割合に分流すると共に、上記第2の反転比較出力電
流及び第2の同相比較出力電流をそれぞれ1:1:2の
割合に分流し、 上記補間出力段は、上記第1及び第2の反転比較出力電
流を2分の1の割合で足し合わせた合成反転出力電流を
上記第6及び第11のトランジスタのコレクタを共通接
続することにより生成し、当該合成反転出力電流と上記
第1及び第2の同相比較出力電流とを比較すると共に、
上記第1及び第2の同相比較出力電流を2分の1の割合
で足し合わせた合成同相出力電流を上記第10及び第1
4のトランジスタのコレクタを共通接続することにより
生成し、当該合成同相出力電流と第1及び第2の反転比
較出力電流とを比較することにより上記第1及び第2の
基準信号間に存在する仮想の基準信号に対する上記入力
信号の比較結果を得ることを特徴とする請求項1に記載
のアナログデイジタル変換回路。3. The first differential input stage includes a differential pair of first and second transistors, and outputs a comparison result of the input signal and the first reference signal as a first inverted comparison output. Current and a first in-phase comparison output current, the second differential input stage comprises a differential pair of third and fourth transistors and compares the input signal with the second reference signal. The result is output as a second inverted comparison output current and a second in-phase comparison output current, and the shunting means are fifth, sixth and seventh grounded bases that are cascade-connected to the first differential input stage. And 8th, 9th, 1st
0th transistor and the 11th, 12th, 13th and 14th, 15th, 1st which are cascade-connected to the second differential input stage.
6 transistors, and the first inversion comparison output current and the first in-phase comparison output current are 1: 1:
The second inverting comparison output current and the second in-phase comparison output current are shunted to a ratio of 1: 1: 2, respectively, and the interpolation output stage is configured to A combined inverted output current obtained by adding the inverted compared output currents at a rate of ½ is generated by commonly connecting the collectors of the sixth and eleventh transistors, and the combined inverted output current and the first and first While comparing with the in-phase comparison output current of 2,
The combined in-phase output current obtained by adding the first and second in-phase comparative output currents at a ratio of ½ is the tenth and first
4 is generated by commonly connecting the collectors of the four transistors, and is compared between the combined in-phase output current and the first and second inversion comparison output currents to generate a virtual signal existing between the first and second reference signals. The analog digital conversion circuit according to claim 1, wherein a comparison result of the input signal with respect to the reference signal is obtained.
流、上記第1の反転比較出力電流及び上記合成同相出力
電流、上記第1の同相比較出力電流がそれぞれ流れる出
力端と分流用の各トランジスタ間に同一のエミツタ面積
を有し、かつベース接地された第17、第18及び第1
9、第20のトランジスタを縦続接続することを特徴と
する請求項1に記載のアナログデイジタル変換回路。4. The interpolation output stage includes an output terminal through which the composite inverted output current, the first inverted comparison output current and the composite in-phase output current, and the first in-phase comparison output current respectively flow and each for shunting. The seventeenth, eighteenth and first bases having the same emitter area between the transistors and having their bases grounded
The analog digital conversion circuit according to claim 1, wherein the ninth and twentieth transistors are connected in series.
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---|---|---|---|
JP28541692A JP3219213B2 (en) | 1992-09-30 | 1992-09-30 | Analog digital conversion circuit |
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US08/129,606 US5497155A (en) | 1992-09-30 | 1993-09-30 | Analog to digital convertor apparatus having an interpolation |
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---|---|---|---|
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Publication Number | Publication Date |
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JPH06112822A true JPH06112822A (en) | 1994-04-22 |
JP3219213B2 JP3219213B2 (en) | 2001-10-15 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1990013673A1 (en) * | 1989-05-08 | 1990-11-15 | Kawasaki Steel Corporation | Process for manufacturing unidirectional silicon steel sheet excellent in magnetic properties |
-
1992
- 1992-09-30 JP JP28541692A patent/JP3219213B2/en not_active Expired - Fee Related
Cited By (1)
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---|---|---|---|---|
WO1990013673A1 (en) * | 1989-05-08 | 1990-11-15 | Kawasaki Steel Corporation | Process for manufacturing unidirectional silicon steel sheet excellent in magnetic properties |
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