JPH06112818A - Pll preset method and preset type pll circuit - Google Patents
Pll preset method and preset type pll circuitInfo
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- JPH06112818A JPH06112818A JP4261706A JP26170692A JPH06112818A JP H06112818 A JPH06112818 A JP H06112818A JP 4261706 A JP4261706 A JP 4261706A JP 26170692 A JP26170692 A JP 26170692A JP H06112818 A JPH06112818 A JP H06112818A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は通信機等に用いるＰＬＬ
回路に関し、特にＰＬＬプリセット方法およびプリセッ
ト型ＰＬＬ回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention
More particularly, the present invention relates to a PLL preset method and a preset type PLL circuit.
【０００２】[0002]
【従来の技術】図７に示すようにＰＬＬ回路は、可変分
周器１８の分周比（以下Ｎデータという。）ごとに位相
比較器１１で位相を比較すると、位相差に応じた制御電
圧が位相比較器１１から出て、それをループフィルター
１４で平滑した後、その電圧で電圧制御型発振器（以下
ＶＣＯという。）１２を制御し、周波数がロックするよ
うにする。2. Description of the Related Art In a PLL circuit as shown in FIG. 7, when a phase is compared by a phase comparator 11 for each frequency division ratio (hereinafter referred to as N data) of a variable frequency divider 18, a control voltage corresponding to the phase difference is obtained. Goes out of the phase comparator 11, is smoothed by the loop filter 14, and then the voltage-controlled oscillator (hereinafter referred to as VCO) 12 is controlled by the voltage so that the frequency is locked.
【０００３】従来から、ＰＬＬ回路の発振周波数の高速
切り換えの方法として、マイクロプロセッサ（以下ＣＰ
Ｕという。）１５が可変分周器１８を制御するととも
に、記憶手段としてのランダムアクセスメモリー（以下
ＲＡＭという。）１７からのプリセットデータによっ
て，デジタル／アナログ変換器（以下Ｄ／Ａ変換器とい
う。）１３を介して直接、ＶＣＯ１２を制御するという
動作を、プリセット周波数ごとにプリセットデータを次
々に切り換えていくものがあった。Conventionally, as a method for switching the oscillation frequency of a PLL circuit at high speed, a microprocessor (hereinafter referred to as CP
U. ) 15 controls the variable frequency divider 18, and the digital / analog converter (hereinafter referred to as D / A converter) 13 is controlled by preset data from a random access memory (hereinafter referred to as RAM) 17 as storage means. In some cases, the operation of directly controlling the VCO 12 is switched through the preset data for each preset frequency.
【０００４】この方式のＰＬＬ回路は、たとえば製造出
荷時に、位相比較器がロックした時のＶＣＯ１２の入力
制御電圧を、アナログ／デジタル変換器（以下Ａ／Ｄ変
換器という。）１０で読み取ってデジタル信号に直し、
ＣＰＵ１５で機器の発熱の影響によるＶＣＯ１２の発振
時の誤差を考えて、少し低いめに補正した後、ＲＡＭ１
７に記憶させ、それを必要に応じて取り出して、プリセ
ットデータとして活用するものであった。In this type of PLL circuit, for example, at the time of manufacture and shipment, the input control voltage of the VCO 12 when the phase comparator is locked is read by an analog / digital converter (hereinafter referred to as A / D converter) 10 and digitalized. I fixed it to a signal,
Considering the error at the time of oscillation of the VCO 12 due to the influence of heat generation of the device in the CPU 15, after correcting it to a slightly lower value, the RAM 1
No. 7, stored in memory 7, taken out as needed, and used as preset data.
【０００５】なお、以上のＣＰＵ１５による制御は、リ
ードオンリーメモリー（以下ＲＯＭという。）１６の制
御プログラム，データによって行われる。The above-mentioned control by the CPU 15 is performed by a control program and data of a read only memory (hereinafter referred to as ROM) 16.
【０００６】[0006]
【発明が解決しようとする課題】しかし、上述の従来の
方法では、ロック時に高インピーダンスになっているＶ
ＣＯの入力制御電圧をＡ／Ｄ変換し、そのデータを取り
出すために配線を引き回すので、外乱を受けやすく、却
ってＰＬＬ回路全体としてのキャリア／ノイズ比（以下
Ｃ／Ｎ比という。）の劣化の原因となる上に、Ａ／Ｄ変
換器やそれに付随するバッファーアンプも必要で、回路
が複雑になっていた。However, in the above-mentioned conventional method, V which has a high impedance at the time of locking.
Since the input control voltage of CO is A / D converted and the wiring is routed to take out the data, it is susceptible to disturbance, and rather the deterioration of the carrier / noise ratio (hereinafter referred to as C / N ratio) of the entire PLL circuit is caused. In addition to the cause, an A / D converter and a buffer amplifier accompanying it are also required, which complicates the circuit.
【０００７】また、機器の発熱の影響によるＶＣＯの発
振時の誤差を考えて、プリセットデータの値を少し低い
めに補正した後、記憶し、それを使用するので、プリセ
ットデータが不正確になりがちであった。Further, considering the error at the time of oscillation of the VCO due to the influence of heat generation of the equipment, the preset data value is corrected to a slightly lower value, stored and then used, so that the preset data becomes inaccurate. Tended to.
【０００８】本発明は、上記の問題点にかんがみて提案
されたもので、Ｃ／Ｎ比の改善と回路の簡略化を図ると
ともに、より正確なプリセットデータを得ることを目的
としている。The present invention has been proposed in view of the above problems, and an object thereof is to improve the C / N ratio and simplify the circuit, and to obtain more accurate preset data.
【０００９】[0009]
【課題を解決するための手段】上記課題を解決するため
に、本発明のＰＬＬプリセット方法においては、位相比
較器と、可変分周器と、各分周比に対応するデータを記
憶する記憶手段と、前記データによってプリセットされ
る電圧制御型発振器と、位相比較器がアンロック状態の
ときアンロック信号を出力するアンロック検出手段とを
備えたプリセット型ＰＬＬ回路のＰＬＬプリセット方法
において、前記アンロック信号を監視しながら電圧制御
型発振器への入力データを変更して、ロックレンジの上
限と下限を検出し、前記ロックレンジの上限と下限に対
応する電圧制御型発振器への入力データを出力し、出力
された前記データを補正し、それによって得たデータを
上記記憶手段に書き込むという方法を用いた。In order to solve the above problems, in the PLL preset method of the present invention, a phase comparator, a variable frequency divider, and a storage means for storing data corresponding to each frequency division ratio. And a voltage controlled oscillator preset by the data, and an unlock detecting means for outputting an unlock signal when the phase comparator is in an unlocked state. Changing the input data to the voltage controlled oscillator while monitoring the signal, detecting the upper and lower limits of the lock range, and output the input data to the voltage controlled oscillator corresponding to the upper and lower limits of the lock range, A method of correcting the output data and writing the obtained data in the storage means was used.
【００１０】また、本発明のプリセット型ＰＬＬ回路に
おいては、位相比較器と、可変分周器と、各分周比に対
応するデータを記憶する記憶手段と、前記データによっ
てプリセットされる電圧制御型発振器とを備えたプリセ
ット型ＰＬＬ回路において、位相比較器がアンロック状
態のとき、アンロック信号を出力するアンロック検出手
段と、電圧制御型発振器への入力データを変更するデー
タ変更手段と、前記アンロック検出手段のアンロック信
号が出力されなくなった時点と再び出力された時点にお
いて、電圧制御型発振器に与えられたデータを出力する
データ出力手段と、該データ出力手段から出力された前
記両データを補正し、それによって得たデータを上記記
憶手段に書き込む補正手段とを備えた。Further, in the preset type PLL circuit of the present invention, a phase comparator, a variable frequency divider, a storage means for storing data corresponding to each frequency division ratio, and a voltage control type preset by the data. In a preset type PLL circuit including an oscillator, an unlock detecting unit that outputs an unlock signal when the phase comparator is in an unlocked state, a data changing unit that changes input data to the voltage controlled oscillator, and Data output means for outputting the data given to the voltage-controlled oscillator at the time when the unlock signal of the unlock detection means is no longer output and at the time when it is output again, and the both data output from the data output means And a correction means for writing the obtained data in the storage means.
【００１１】更に、位相比較器と、可変分周器と、各分
周比に対応するデータを記憶する記憶手段と、前記デー
タによってプリセットされる電圧制御型発振器とを備え
たプリセット型ＰＬＬ回路において、位相比較器がアン
ロック状態のとき、アンロック信号を出力するアンロッ
ク検出手段と、電圧制御型発振器への入力データを変更
するデータ変更手段と、前記アンロック検出手段のアン
ロック信号の立ち上がりの時点において、電圧制御型発
振器に与えられたデータを出力するデータ出力手段と、
該データ出力手段から出力された前記データを補正し、
それによって得たデータを上記記憶手段に書き込むデー
タ補正手段とを備えた。Further, in a preset type PLL circuit including a phase comparator, a variable frequency divider, a storage means for storing data corresponding to each frequency division ratio, and a voltage controlled oscillator preset by the data. When the phase comparator is in the unlocked state, unlock detecting means for outputting an unlock signal, data changing means for changing input data to the voltage controlled oscillator, and rising of the unlock signal of the unlock detecting means Data output means for outputting the data given to the voltage controlled oscillator at the time point of
Correcting the data output from the data output means,
Data correction means for writing the data obtained thereby into the storage means are provided.
【００１２】[0012]
【作用】本発明のＰＬＬプリセット方法およびプリセッ
ト型ＰＬＬ回路においては、先ず所望周波数に対応する
Ｎデータが可変分周器に入力され、ＶＣＯにはそのＶＣ
Ｏの最も低い発振周波数か若しくは高い発振周波数に対
応するデータが入力される。その結果、ＶＣＯは最も低
い周波数か若しくは高い周波数で発振し、その発振周波
数は可変分周器で分周された後、位相比較器で基準周波
数と位相が比較される。In the PLL preset method and preset type PLL circuit of the present invention, first, N data corresponding to a desired frequency is input to the variable frequency divider, and the VCO receives the VC.
Data corresponding to the lowest oscillation frequency or the highest oscillation frequency of O is input. As a result, the VCO oscillates at the lowest frequency or the highest frequency, and the oscillating frequency is frequency-divided by the variable frequency divider and then compared in phase with the reference frequency by the phase comparator.
【００１３】この状態では、構成する素子のばらつき等
のために位相比較器のロックがかかるロックレンジは不
明であるが、入力されたデータは予想されるロックレン
ジから離れているのでロックせず、アンロック検出手段
によってアンロック信号が出力される。In this state, the lock range in which the phase comparator is locked due to variations in the constituent elements is unknown, but since the input data is far from the expected lock range, it is not locked. An unlock signal is output by the unlock detection means.
【００１４】次にＶＣＯへの入力データをデータ変更手
段によって変更していくと、やがて位相比較器のロック
レンジに入りアンロック信号が出力されなくなる。この
時点でのＶＣＯへの入力データがデータ出力手段によっ
て出力され、記憶手段に一時記憶される。Next, when the input data to the VCO is changed by the data changing means, the lock range of the phase comparator is finally entered and the unlock signal is no longer output. Input data to the VCO at this time is output by the data output means and temporarily stored in the storage means.
【００１５】続いてそこからＶＣＯへの入力データを変
更していくと、位相比較器のロックレンジを外れ、再び
アンロック信号が出力される。この時点でのＶＣＯへの
入力データがデータ出力手段によって出力され、記憶手
段に一時記憶される。次に、一時記憶されたデータを取
り出し、データ補正手段によって補正して、新しいデー
タを得、それを記憶手段に記憶させておく。それが次回
からのプリセットデータとして使われる。Subsequently, when the input data to the VCO is changed from there, it goes out of the lock range of the phase comparator and the unlock signal is output again. Input data to the VCO at this time is output by the data output means and temporarily stored in the storage means. Next, the temporarily stored data is taken out and corrected by the data correction means to obtain new data, which is stored in the storage means. It will be used as preset data from the next time.
【００１６】また、アンロック信号を監視しながら、デ
ータ変更手段によってＶＣＯへの入力データを大きく変
化させていくとやがてロックレンジに入り、アンロック
信号の出力がなくなる。アンロック信号の出力がなくな
った時点からは，ＶＣＯへの入力データをデータ変更手
段によって、増加方向と減少方向に変更させていくと、
ロックレンジの上端と下端の２箇所でアンロック信号が
現れる。その時のＶＣＯの入力データがデータ出力手段
によってそれぞれ出力され、記憶手段に一時記憶され
る。When the data changing means largely changes the input data to the VCO while monitoring the unlock signal, the lock range is eventually reached and the unlock signal is no longer output. From the time when the unlock signal is no longer output, if the input data to the VCO is changed to the increasing direction and the decreasing direction by the data changing means,
Unlock signals appear at two points, the upper end and the lower end of the lock range. The input data of the VCO at that time is output by the data output means and temporarily stored in the storage means.
【００１７】そして、一時記憶されたデータを取り出
し、データ補正手段によって補正して新しいデータを得
る。Then, the temporarily stored data is taken out and corrected by the data correction means to obtain new data.
【００１８】[0018]
【実施例】以下に本発明のＰＬＬプリセット方法および
プリセット型ＰＬＬ回路を、プリセット型ＰＬＬ回路を
使用した装置と図面に基づいて、詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The PLL preset method and preset type PLL circuit of the present invention will be described in detail below with reference to an apparatus using the preset type PLL circuit and the drawings.
【００１９】（実施例１）図１は本実施例のプリセット
型ＰＬＬ回路のブロック図，図２は図１のＲＯＭに内蔵
された制御プログラムのフローチャート図，図３は図１
のＣＰＵからＤ／Ａ変換器に出力されるデータとアンロ
ック信号の出力のタイムチャート図である。ここで、Ｃ
ＰＵによって制御されるデータ変更手段とデータ出力手
段とデータ補正手段のデータはデジタル信号であるが、
図３の（Ｂ）のデータ値はそれをアナログ値になおして
表している。(Embodiment 1) FIG. 1 is a block diagram of a preset type PLL circuit of this embodiment, FIG. 2 is a flow chart of a control program built in the ROM of FIG. 1, and FIG. 3 is FIG.
FIG. 6 is a time chart diagram of data and unlock signals output from the CPU to the D / A converter. Where C
The data of the data changing means, the data outputting means, and the data correcting means controlled by the PU are digital signals,
The data value of FIG. 3B is converted into an analog value and expressed.
【００２０】図中、符号１は位相比較器，２はＶＣＯ，
３はＤ／Ａ変換器，４はループフィルター，５はＣＰ
Ｕ，６はデータ変更手段とデータ出力手段とデータ補正
手段のプログラムを含む制御プログラムとデータを内蔵
したＲＯＭ，７はＲＡＭ，８は可変分周器，９は位相比
較器１に内蔵されたアンロック検出手段である。In the figure, reference numeral 1 is a phase comparator, 2 is a VCO,
3 is a D / A converter, 4 is a loop filter, 5 is a CP
U and 6 are ROMs containing a control program including data changing means, data output means, and data correcting means and data, 7 is a RAM, 8 is a variable frequency divider, and 9 is an amplifier included in the phase comparator 1. It is a lock detecting means.
【００２１】図２のフローチャート図を中心に、図１と
図３を参照して説明する。ステップＳ１において、プリ
セット周波数ｆ1 をプリセットするために、ＲＯＭ６か
らプリセット周波数ｆ１に対応するＮデータＮ１が読み
出され、可変分周器８に入力される。図２において、プ
リセット周波数ｆに対応するＮデータをデータＮとし、
プリセット周波数ｆを決定するための変数データをデー
タＤ（Ｎ）として、ここでは１回目のプリセット周波数
ｆ１に対応するデータをデータＮ１，データＤ（Ｎ１）
としている。A description will be given mainly with reference to the flow chart of FIG. 2 and with reference to FIGS. 1 and 3. In step S1, the N data N1 corresponding to the preset frequency f1 is read out from the ROM 6 in order to preset the preset frequency f1 and input to the variable frequency divider 8. In FIG. 2, N data corresponding to the preset frequency f is data N,
Variable data for determining the preset frequency f is data D (N), and here, data corresponding to the first preset frequency f1 is data N1, data D (N1).
I am trying.
【００２２】なお、データＤ（０）はプリセットデータ
初期値で、一定の数値である。The data D (0) is a preset data initial value, which is a constant numerical value.
【００２３】次に、ステップＳ２において、図３〔Ｂ〕
のタイミングＴ１で、ＶＣＯ２固有の発振最低周波数に
対応するプリセットデータ初期値Ｄ（０）が、データＤ
（Ｎ１）を代入される。続いてステップＳ３で、データ
Ｄ（Ｎ１）に規定値ｄを足した後、ステップＳ４で、そ
れをＤ／Ａ変換器３に入力する。すると、Ｄ／Ａ変換器
３からはそれに応じた出力電圧が出てＶＣＯ２に印加さ
れ、ＶＣＯ２は出力電圧に応じて発振する。Next, in step S2, as shown in FIG.
At the timing T1, the preset data initial value D (0) corresponding to the oscillation minimum frequency peculiar to VCO2 is changed to the data D
(N1) is substituted. Then, in step S3, the prescribed value d is added to the data D (N1), and then in step S4, it is input to the D / A converter 3. Then, an output voltage corresponding thereto is output from the D / A converter 3 and applied to the VCO 2, and the VCO 2 oscillates according to the output voltage.
【００２４】ここで、ＶＣＯ２は入力電圧が上がると、
出力周波数も高くなるように構成されている。Here, when the input voltage of VCO2 rises,
The output frequency is also increased.
【００２５】ＶＣＯ２の出力周波数が可変分周器８に入
ると、それがＮデータＮ１に応じて分周され、その周波
数と基準周波数の位相を位相比較器１で比較する。デー
タＤ（Ｎ１）は周波数ｆ１のロックレンジより充分に低
い値なので、この時点で、位相比較器１に内蔵されたア
ンロック検出手段９は、アンロック状態を検出してアン
ロック信号を出力する。これが、ステップＳ５の段階で
ある。When the output frequency of the VCO 2 enters the variable frequency divider 8, it is frequency-divided according to the N data N1, and the phase of the frequency and the reference frequency is compared by the phase comparator 1. Since the data D (N1) is a value sufficiently lower than the lock range of the frequency f1, at this time, the unlock detecting means 9 incorporated in the phase comparator 1 detects the unlock state and outputs the unlock signal. . This is the stage of step S5.
【００２６】アンロック信号が出力された場合は、ステ
ップＳ３に示すように、ＣＰＵ５の指令によってデータ
変更手段がデータＤ（Ｎ１）を規定値ｄだけ上げ、それ
を更新したデータＤ（Ｎ１）として、ステップＳ４で再
びＤ／Ａ変換器３に入力する。Ｄ／Ａ変換器３の出力電
圧が上がりそれがＶＣＯ２に印加されると、ＶＣＯ２の
発振周波数は上がる。その発振周波数は、上述の経路で
位相比較器１で再びロック状態をチェックされる。When the unlock signal is output, as shown in step S3, the data changing means raises the data D (N1) by the specified value d according to the instruction of the CPU 5, and sets it as the updated data D (N1). , Is input to the D / A converter 3 again in step S4. When the output voltage of the D / A converter 3 rises and is applied to VCO2, the oscillation frequency of VCO2 rises. The oscillation frequency is again checked for the locked state by the phase comparator 1 through the above-mentioned path.
【００２７】以上の動作を、アンロック信号が出力され
なくなるまで繰り返す。このデータの加算の様子は図３
の〔Ｂ〕に表されている。The above operation is repeated until the unlock signal is no longer output. Figure 3 shows how this data is added.
[B] of.
【００２８】ロックレンジに入ると、アンロック検出手
段９は位相比較器１がロック状態になったことを検出す
る。そうなれば図３〔Ｂ〕のタイミングＴ２の時点で、
データ出力手段は、ＣＰＵ５内のデータＤ（Ｎ1'）を読
み取り、出力する。これをロックレンジの下端周波数の
データＬ（Ｎ１）として、ＲＡＭ７に一時記憶してお
く。これがステップＳ６である。When the lock range is entered, the unlock detector 9 detects that the phase comparator 1 is in the locked state. Then, at the timing T2 in FIG. 3B,
The data output means reads and outputs the data D (N1 ') in the CPU 5. This is temporarily stored in the RAM 7 as the data L (N1) of the lower end frequency of the lock range. This is step S6.
【００２９】ロックレンジの下端周波数のデータＬ（Ｎ
１）を記憶した後もデータは、データＤ（Ｎ1'）から規
定値ｄずつ増加され、Ｄ／Ａ変換器３に入力される。こ
の状態が次にアンロック信号が検出されるまで続く。こ
れがステップＳ７，Ｓ８，Ｓ９である。ロック状態では
位相比較器１，ＶＣＯ２，ループフィルター４，可変分
周器８が周波数をプリセット周波数に近づける動作をし
ている。Data L (N
Even after storing 1), the data is increased from the data D (N1 ') by the specified value d and input to the D / A converter 3. This state continues until the next unlock signal is detected. This is steps S7, S8 and S9. In the locked state, the phase comparator 1, the VCO 2, the loop filter 4, and the variable frequency divider 8 operate to bring the frequency close to the preset frequency.
【００３０】前記の動作を何回か繰り返した後、タイミ
ングＴ３の時点でアンロック信号Ｕ２が出力されたら、
それを受けたデータ出力手段は、ステップＳ１０で、そ
の時点でのＣＰＵ５内のデータＤ（Ｎ1"）を読み取っ
て、これをロックレンジの上端周波数のデータＨ（Ｎ
１）として、ＲＡＭ７に一時記憶しておく。After the above operation is repeated several times, when the unlock signal U2 is output at the timing T3,
The data output means which received it reads the data D (N1 ") in the CPU 5 at that time in step S10, and reads this data H (N) of the upper limit frequency of the lock range.
As 1), it is temporarily stored in the RAM 7.
【００３１】タイミングＴ３でロックレンジの上端周波
数のデータＨ（Ｎ１）の値を得ると同時に、データの変
更を中止する。次に、ステップＳ１１で、ロックレンジ
の下端周波数のデータＬ（Ｎ１）から規定値ｄを引いた
値と上端周波数のデータＨ（Ｎ１）を平均して平均値Ｍ
（Ｎ１）を出し、それをプリセットデータとしてステッ
プＳ１２で、ＲＡＭ７に書き込む。ここで、図３（Ｂ）
においてＲL が実際のロックレンジで、上記の平均値Ｍ
（Ｎ１）はロックレンジの中心値と殆ど誤差がない。At the timing T3, the value of the data H (N1) of the upper limit frequency of the lock range is obtained, and at the same time, the data change is stopped. Next, in step S11, a value obtained by subtracting the specified value d from the lower limit frequency data L (N1) of the lock range and the upper limit frequency data H (N1) are averaged to obtain an average value M.
(N1) is output and is written in the RAM 7 as preset data in step S12. Here, FIG. 3 (B)
RL is the actual lock range, and the above average value M
(N1) has almost no error from the center value of the lock range.
【００３２】以上で一つのプリセット周波数ｆ１に対応
するＮデータＮ１とプリセットデータＭ（Ｎ１）の書き
込みが終了する。As described above, the writing of the N data N1 and the preset data M (N1) corresponding to one preset frequency f1 is completed.
【００３３】更に、プリセットすべき周波数が残ってい
れば、ステップＳ１３によって最初のステップＳ１の段
階に戻り、タイミングＴ４で、次のプリセット周波数ｆ
２に対応するデータＮ2 を読み込んで可変分周器８に入
力し、ほぼ同時にＶＣＯ２固有の発振最低周波数に対応
するプリセットデータ初期値Ｄ（０）が、ステップＳ２
でＤ（Ｎ）に代入され、ステップＳ３で規定値ｄが加算
されてＤ／Ａ変換器３に入力される。以上の動作を繰り
返す。Further, if the frequency to be preset remains, the process returns to the first step S1 in step S13, and at timing T4, the next preset frequency f
The data N2 corresponding to 2 is read and input to the variable frequency divider 8, and at almost the same time, the preset data initial value D (0) corresponding to the oscillation minimum frequency peculiar to VCO 2
Is assigned to D (N) at step S3, the specified value d is added at step S3, and the result is input to the D / A converter 3. The above operation is repeated.
【００３４】いうまでもないが周囲の環境が同じであれ
ば、プリセットデータ初期値Ｄ（０）は常に一定であ
る。以上の動作のＣＰＵ５による制御は、ＲＯＭ６に書
かれた制御プログラム，データによって実行される。Needless to say, if the surrounding environment is the same, the preset data initial value D (0) is always constant. The control of the above operation by the CPU 5 is executed by the control program and data written in the ROM 6.
【００３５】なお、最初にＤ／Ａ変換器３に入力するデ
ータとして、ＶＣＯ２固有の発振最低周波数に対応する
プリセットデータ初期値Ｄ（０）の代わりにＶＣＯ２固
有の発振最高周波数に対応するプリセットデータ初期値
を入れてもよく、データ変更手段はその場合はデータを
増加ではなく、減少するものにする。上端データと下端
データは入れ替わるが、それ以外のデータ出力手段，デ
ータ補正手段は同じである。As the data to be first input to the D / A converter 3, the preset data corresponding to the maximum oscillation frequency peculiar to VCO2 is used instead of the preset data initial value D (0) corresponding to the oscillation minimum frequency peculiar to VCO2. Initial values may be entered, in which case the data modification means will decrease the data rather than increase it. The upper end data and the lower end data are exchanged, but the other data output means and data correction means are the same.
【００３６】また、ＶＣＯ２を制御するためのプリセッ
トデータは、実施例の場合はデジタル値で、それをＤ／
Ａ変換器３によってアナログ値に変えているが、プリセ
ットデータをアナログ値として、それによって直接ＶＣ
Ｏ２を制御してもよい。 （実施例２）Further, the preset data for controlling the VCO 2 is a digital value in the case of the embodiment, which is D /
Although it is converted into an analog value by the A converter 3, the preset data is converted into an analog value and directly converted into a VC value.
You may control O2. (Example 2)
【００３７】また、上記の実施例１と構成は同じで、作
用が若干異なるＰＬＬプリセット方法およびプリセット
型ＰＬＬ回路について、図４と図５と図６に基づいて、
詳細に説明する。なお、図４と図５は実施例２の一連の
フローチャートである。実施例１と同様の動作をするス
テップについては若干省略した。A PLL presetting method and a preset type PLL circuit having the same configuration as that of the first embodiment but having a slightly different operation will be described with reference to FIGS. 4, 5 and 6.
The details will be described. 4 and 5 are a series of flowcharts of the second embodiment. The steps for performing the same operations as those in the first embodiment are slightly omitted.
【００３８】ステップＳ２１において、プリセット周波
数ｆ11をプリセットするために、ＲＯＭ６からプリセッ
ト周波数ｆ11に対応するＮデータＮ11が読み出され、可
変分周器８に入力される。ここで実施例１と同様に、プ
リセット周波数ｆに対応するＮデータをデータＮとし、
プリセットデータを決定するための変数データをデータ
Ｓ（Ｎ），データＤ（Ｎ）として、ここでは１回目のプ
リセット周波数ｆ11に対応するデータをデータＮ11，デ
ータＳ（Ｎ11），データＤ（Ｎ11）としている。なお、
データＳ（０）はプリセットデータ初期値で、一定の数
値である。In step S21, in order to preset the preset frequency f11, N data N11 corresponding to the preset frequency f11 is read from the ROM 6 and input to the variable frequency divider 8. Here, as in the first embodiment, the N data corresponding to the preset frequency f is set as the data N,
Variable data for determining the preset data are data S (N) and data D (N). Here, data corresponding to the first preset frequency f11 is data N11, data S (N11), data D (N11). I am trying. In addition,
The data S (0) is an initial value of preset data and is a constant numerical value.
【００３９】次にステップＳ２２でＶＣＯ２固有の発振
最低周波数に対応するプリセットデータ初期値Ｓ（０）
がデータＳ（Ｎ11）に代入されると同時に、ステップＳ
２３で規定値ｈが加算され、タイミングＴ11でステップ
Ｓ２４においてＤ／Ａ変換器３に入力される。ＶＣＯ２
固有の発振最低周波数は、ロックレンジから充分離れて
いるのでステップＳ２５で、アンロック検出手段はアン
ロック信号を出力する。ステップＳ２５，ステップＳ２
３，ステップＳ２４においては、アンロック信号が出力
されている間は、データ変更手段によってデータは規定
値ｈずつ増加させられ、周波数がロックされるまでこの
動作を繰り返す。Next, in step S22, the preset data initial value S (0) corresponding to the lowest oscillation frequency peculiar to the VCO 2 is set.
Is substituted into the data S (N11) and at the same time step S
The specified value h is added at 23 and input to the D / A converter 3 at step T24 at timing T11. VCO2
Since the peculiar oscillation minimum frequency is sufficiently away from the lock range, the unlock detection means outputs the unlock signal in step S25. Step S25, Step S2
3. In step S24, while the unlock signal is being output, the data changing unit increases the data by the specified value h, and this operation is repeated until the frequency is locked.
【００４０】ここで、規定値ｈは予想されるロックレン
ジの幅ＲL より少し小さい値に設定してある。The specified value h is set to a value slightly smaller than the expected lock range width RL.
【００４１】タイミングＴ12で、最初にロックしたデー
タＳ（Ｎ11' ）をステップＳ２６においてデータＤ（Ｎ
11）とし、それにステップＳ２７で前記の規定値ｈより
小さい規定値ｄを加算し、ステップＳ２８でＤ／Ａ変換
器３に入力する。その後ステップＳ２９，ステップＳ２
７，ステップＳ２８で、規定値ｄの間隔でデータを加算
しながらアンロック信号を監視する。そして、アンロッ
ク信号が出力されたタイミングＴ１３の時点で、データ
出力手段が出したデータＤ(N11')を、ステップＳ３０で
ロックレンジの上端周波数データＨ（Ｎ11）として、Ｒ
ＡＭ７に一時記憶させる。At timing T12, the first locked data S (N11 ') is transferred to data D (N) at step S26.
11), a prescribed value d smaller than the prescribed value h is added to it in step S27, and the result is input to the D / A converter 3 in step S28. After that, step S29 and step S2
7. In step S28, the unlock signal is monitored while adding data at intervals of the specified value d. Then, at the timing T13 when the unlock signal is output, the data D (N11 ') output by the data output means is set as the upper limit frequency data H (N11) of the lock range in step S30 to be R.
Temporarily store in AM7.
【００４２】続いて、ステップＳ３１によって前記のデ
ータＤ（Ｎ11）から規定値ｄを減算した後、タイミング
Ｔ14でステップＳ３２によってＤ／Ａ変換器３に入力し
た後、ステップＳ３２，ステップＳ３３，ステップＳ３
１で、データを規定値ｄずつ減算していって、アンロッ
ク信号の出力の様子を見る。アンロック信号が出力され
たタイミングＴ15の時点で、データ出力手段が出したデ
ータＤ(N11")を、ステップＳ３４でロックレンジの下端
周波数データＬ（Ｎ11）として、ＲＡＭ７に一時記憶さ
せる。Subsequently, after the prescribed value d is subtracted from the data D (N11) in step S31, it is input to the D / A converter 3 in step S32 at timing T14, and then in steps S32, S33 and S3.
At 1, the data is subtracted by the prescribed value d and the state of the output of the unlock signal is checked. At the timing T15 when the unlock signal is output, the data D (N11 ") output by the data output means is temporarily stored in the RAM 7 as the lower limit frequency data L (N11) of the lock range in step S34.
【００４３】その後、ステップＳ３５でデータの平均化
の処理をし、ステップＳ３６の書き込みの処理をする。
プリセットすべき周波数が他にあれば、ステップＳ３７
によってステップＳ２１にもどり、上述の動作を繰り返
す。Then, the data averaging process is performed in step S35, and the writing process is performed in step S36.
If there is another frequency to be preset, step S37.
Then, the process returns to step S21, and the above operation is repeated.
【００４４】本実施例のプリセット型ＰＬＬ回路におい
ては、データの変化量を初めは大きく、ロックレンジを
みつけてからは小さく設定したので、早くロックレンジ
を見つけることができ、更に上端周波数と下端周波数が
詳細な数値まで分かって、プリセットデータがより正確
になる。In the preset type PLL circuit of this embodiment, the amount of data change is set to be large at first and set to be small after finding the lock range, so that the lock range can be found quickly, and the upper and lower frequencies can be found. Is known, and the preset data becomes more accurate.
【００４５】[0045]
【発明の効果】本発明のＰＬＬプリセット方法およびプ
リセット型ＰＬＬ回路によると、従来は必要であったＶ
ＣＯの入力電圧測定のためのＡ／Ｄ変換器の回路が不要
になるので、配線および実装部品が少なくなって、低コ
スト化する上に、ハイインピーダンスであるＶＣＯの入
力から配線を引き出さなくてもよいので、ＰＬＬ回路全
体のＣ／Ｎ比が改善される。According to the PLL preset method and the preset type PLL circuit of the present invention, V which has been conventionally required
Since the circuit of the A / D converter for measuring the input voltage of CO is unnecessary, the wiring and mounting parts are reduced, the cost is reduced, and the wiring is not drawn from the input of the VCO, which has high impedance. Therefore, the C / N ratio of the entire PLL circuit is improved.
【００４６】また、プリセット型ＰＬＬ回路を製作する
に当たって、ＶＣＯやその他の構成素子にばらつきがあ
っても、所望の周波数のロックレンジの両端を正確に検
出して得たデータを平均してプリセットデータとして、
ＮデータとともにＲＡＭに書き込むので、プリセットす
べき周波数をより正確に発振させることができ、ロック
アップタイムが短いプリセット型ＰＬＬ回路を製作でき
る。更に量産した場合も不良品を最小限に抑えることが
でき、性能も向上する。Further, in manufacturing the preset type PLL circuit, even if there are variations in the VCO and other constituent elements, the data obtained by accurately detecting both ends of the lock range of the desired frequency are averaged to obtain the preset data. As
Since it is written in the RAM together with N data, the frequency to be preset can be oscillated more accurately, and a preset type PLL circuit having a short lockup time can be manufactured. Further, even in the case of mass production, defective products can be suppressed to a minimum and the performance can be improved.
【図１】実施例１および実施例２のプリセット型ＰＬＬ
回路のブロック図である。FIG. 1 is a preset type PLL according to first and second embodiments.
It is a block diagram of a circuit.
【図２】実施例１のプリセット型ＰＬＬ回路のＲＯＭに
内蔵された制御プログラムのフローチャート図である。FIG. 2 is a flowchart of a control program stored in a ROM of the preset type PLL circuit according to the first embodiment.
【図３】実施例１のプリセット型ＰＬＬ回路のＣＰＵの
出力データとアンロック信号のタイムチャート図であ
る。FIG. 3 is a time chart diagram of output data and unlock signal of the CPU of the preset type PLL circuit of the first embodiment.
【図４】実施例２のプリセット型ＰＬＬ回路のＲＯＭに
内蔵された制御プログラムのフローチャートであってそ
の前半部を表す図である。FIG. 4 is a flowchart of a control program stored in a ROM of a preset type PLL circuit according to a second embodiment and is a diagram showing a first half portion thereof.
【図５】実施例２のプリセット型ＰＬＬ回路のＲＯＭに
内蔵された制御プログラムのフローチャートであって図
４の前半部につながる後半部を表す図である。FIG. 5 is a flow chart of a control program incorporated in the ROM of the preset type PLL circuit of the second embodiment, and is a diagram showing a second half portion connected to the first half portion of FIG. 4;
【図６】実施例２のプリセット型ＰＬＬ回路のＣＰＵの
出力データとアンロック信号のタイムチャート図であ
る。FIG. 6 is a time chart diagram of output data and unlock signal of the CPU of the preset type PLL circuit of the second embodiment.
【図７】従来のプリセット型ＰＬＬ回路の１例のブロッ
ク図である。FIG. 7 is a block diagram of an example of a conventional preset type PLL circuit.
１ 位相比較器 ２ 電圧制御型発振器（ＶＣＯ） ３ デジタルアナログ変換器（Ｄ／Ａ変換器） ４ ループフィルター ５ マイクロプロセッサー（ＣＰＵ） ６ リードオンリーメモリー（ＲＯＭ） ７ ランダムアクセスメモリー（ＲＡＭ）〔記憶手段〕 ８ 可変分周器 ９ アンロック検出手段 Ｓ３，Ｓ７，Ｓ２３，Ｓ２７，Ｓ３１ データ変更手段 Ｓ６，Ｓ１０，Ｓ２６，Ｓ３０，Ｓ３４ データ出力手
段 Ｓ１１，Ｓ３５ データ補正手段1 Phase Comparator 2 Voltage Controlled Oscillator (VCO) 3 Digital-Analog Converter (D / A Converter) 4 Loop Filter 5 Microprocessor (CPU) 6 Read Only Memory (ROM) 7 Random Access Memory (RAM) [Storage Means 8 variable frequency divider 9 unlock detection means S3, S7, S23, S27, S31 data change means S6, S10, S26, S30, S34 data output means S11, S35 data correction means
Claims (3)
対応するデータを記憶する記憶手段と、前記データによ
ってプリセットされる電圧制御型発振器と、位相比較器
がアンロック状態のときアンロック信号を出力するアン
ロック検出手段と、を備えたプリセット型ＰＬＬ回路の
ＰＬＬプリセット方法において、 前記アンロック信号を監視しながら電圧制御型発振器へ
の入力データを変更して、ロックレンジの上限と下限を
検出し、 前記ロックレンジの上限と下限に対応する電圧制御型発
振器への入力データを出力し、 出力された前記データを補正し、それによって得たデー
タを上記記憶手段に書き込むことを特徴とするＰＬＬプ
リセット方法。1. A phase comparator, a variable frequency divider, storage means for storing data corresponding to each frequency division ratio, a voltage controlled oscillator preset by the data, and a phase comparator in an unlocked state. In the PLL preset method of the preset type PLL circuit, which includes an unlock detecting means for outputting an unlock signal at the time of, the lock range is changed by changing the input data to the voltage controlled oscillator while monitoring the unlock signal. Detecting the upper and lower limits of the lock range, outputting the input data to the voltage controlled oscillator corresponding to the upper and lower limits of the lock range, correcting the output data, and writing the obtained data in the storage means. A PLL presetting method characterized by the above.
対応するデータを記憶する記憶手段と、前記データによ
ってプリセットされる電圧制御型発振器と、を備えたプ
リセット型ＰＬＬ回路において、 位相比較器がアンロック状態のとき、アンロック信号を
出力するアンロック検出手段と、 電圧制御型発振器への入力データを変更するデータ変更
手段と、 前記アンロック検出手段のアンロック信号が出力されな
くなった時点と再び出力された時点において、電圧制御
型発振器に与えられたデータを出力するデータ出力手段
と、 該データ出力手段から出力された前記データを補正し、
それによって得たデータを上記記憶手段に書き込むデー
タ補正手段と、 を備えていることを特徴とするプリセット型ＰＬＬ回
路。2. A preset type PLL circuit comprising a phase comparator, a variable frequency divider, storage means for storing data corresponding to each frequency division ratio, and a voltage control type oscillator preset by the data. When the phase comparator is in the unlocked state, unlock detecting means for outputting an unlock signal, data changing means for changing the input data to the voltage controlled oscillator, and the unlock signal for the unlock detecting means are Data output means for outputting the data given to the voltage controlled oscillator at a time when the data is no longer output and a time when the data is output again, and the data output means corrects the data output from the data output means.
A preset type PLL circuit, comprising: a data correction means for writing the data obtained thereby into the storage means.
対応するデータを記憶する記憶手段と、前記データによ
ってプリセットされる電圧制御型発振器と、を備えたプ
リセット型ＰＬＬ回路において、 位相比較器がアンロック状態のとき、アンロック信号を
出力するアンロック検出手段と、 電圧制御型発振器への入力データを変更するデータ変更
手段と、 前記アンロック検出手段のアンロック信号の立ち上がり
の時点において、電圧制御型発振器に与えられたデータ
を出力するデータ出力手段と、 該データ出力手段から出力された前記データを補正し、
それによって得たデータを上記記憶手段に書き込むデー
タ補正手段と、 を備えていることを特徴とするプリセット型ＰＬＬ回
路。3. A preset type PLL circuit comprising a phase comparator, a variable frequency divider, a storage means for storing data corresponding to each frequency division ratio, and a voltage controlled oscillator preset by the data. In the case where the phase comparator is in the unlocked state, unlock detecting means for outputting an unlock signal, data changing means for changing input data to the voltage controlled oscillator, and unlock signal for the unlock detecting means. Data output means for outputting data given to the voltage controlled oscillator at the time of rising, and correcting the data output from the data output means,
A preset type PLL circuit, comprising: a data correction means for writing the data obtained thereby into the storage means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4261706A JPH06112818A (en) | 1992-09-30 | 1992-09-30 | Pll preset method and preset type pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4261706A JPH06112818A (en) | 1992-09-30 | 1992-09-30 | Pll preset method and preset type pll circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112818A true JPH06112818A (en) | 1994-04-22 |
Family
ID=17365581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4261706A Pending JPH06112818A (en) | 1992-09-30 | 1992-09-30 | Pll preset method and preset type pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112818A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7065668B2 (en) | 2000-03-31 | 2006-06-20 | Seiko Epson Corporation | Apparatus for selecting and outputting either a first clock signal or a second clock signal |
-
1992
- 1992-09-30 JP JP4261706A patent/JPH06112818A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7065668B2 (en) | 2000-03-31 | 2006-06-20 | Seiko Epson Corporation | Apparatus for selecting and outputting either a first clock signal or a second clock signal |
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