JPH06112422A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06112422A JPH06112422A JP4260985A JP26098592A JPH06112422A JP H06112422 A JPH06112422 A JP H06112422A JP 4260985 A JP4260985 A JP 4260985A JP 26098592 A JP26098592 A JP 26098592A JP H06112422 A JPH06112422 A JP H06112422A
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- JP
- Japan
- Prior art keywords
- input terminal
- type mos
- gate
- external signal
- mos transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路装置を静電破壊から保護するた
めに外部入力端子と入力バッファとの間に挿入される保
護回路において、電源電圧3VのLSIと5VのLSI
とのインターフェースを高信頼度で実施出来ることを目
的とする。 【構成】外部信号入力端子3と入力バッファ6の入力端
との間にゲートを電源電位VDDに接続されたN型MO
Sトランジスタ6を配し、外部信号入力端子3と電源電
位VDD間及び外部信号入力端子3と接地電位GND間
にゲート電極直下の絶縁膜にフィールド分離帯を用いた
N型MOSトランジスタ4,5を配し、さらに入力バッ
ファ9の入力端と電源電位VDD間にP型MOSトラン
ジスタ7を、入力バッファ9の入力端と接地電位GND
間にN型MOSトランジスタ8をそれぞれ配した入力保
護回路より構成される。
めに外部入力端子と入力バッファとの間に挿入される保
護回路において、電源電圧3VのLSIと5VのLSI
とのインターフェースを高信頼度で実施出来ることを目
的とする。 【構成】外部信号入力端子3と入力バッファ6の入力端
との間にゲートを電源電位VDDに接続されたN型MO
Sトランジスタ6を配し、外部信号入力端子3と電源電
位VDD間及び外部信号入力端子3と接地電位GND間
にゲート電極直下の絶縁膜にフィールド分離帯を用いた
N型MOSトランジスタ4,5を配し、さらに入力バッ
ファ9の入力端と電源電位VDD間にP型MOSトラン
ジスタ7を、入力バッファ9の入力端と接地電位GND
間にN型MOSトランジスタ8をそれぞれ配した入力保
護回路より構成される。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に入力回路の保護回路に関する。
し、特に入力回路の保護回路に関する。
【0002】
【従来の技術】半導体チップを静電破壊から守るため従
来から外部信号入力端子と入力バッファ回路との間には
保護回路が挿入されている。
来から外部信号入力端子と入力バッファ回路との間には
保護回路が挿入されている。
【0003】図3は相補(CMOS)型半導体集積回路
に最も一般的に用いられている保護回路である。
に最も一般的に用いられている保護回路である。
【0004】外部信号入力端子3、電源電位(VDD)
1,接地電位(GND)2を有し、Pチャネル型絶縁ゲ
ート電界効果トランジスタ(以下、P型MOSトランジ
スタと称す)10及びNチャネル型絶縁ゲート電界効果
トランジスタ(以下、N型MOSトランジスタと称す)
5は外部信号入力端子3から印加される高電圧の静電気
に対して電圧クランプ回路として動作し入力バッファ9
に高電圧が加わらないようにしている。抵抗11は拡散
層もしくはゲートポリシリコンで構成され、電流リミッ
ターとして動作し所定以上の電流が入力バッファ9に流
れ込まないようにしている。
1,接地電位(GND)2を有し、Pチャネル型絶縁ゲ
ート電界効果トランジスタ(以下、P型MOSトランジ
スタと称す)10及びNチャネル型絶縁ゲート電界効果
トランジスタ(以下、N型MOSトランジスタと称す)
5は外部信号入力端子3から印加される高電圧の静電気
に対して電圧クランプ回路として動作し入力バッファ9
に高電圧が加わらないようにしている。抵抗11は拡散
層もしくはゲートポリシリコンで構成され、電流リミッ
ターとして動作し所定以上の電流が入力バッファ9に流
れ込まないようにしている。
【0005】他方、半導体製造技術の進展によりMOS
トランジスタはゲート長0.6μm以下、ゲート酸化膜
厚12nmと超微細化してきている。そのため、この領
域においてはデバイス特性上及び信頼性上の要求から電
源電圧も5Vから3Vへ下げざるを得ない。
トランジスタはゲート長0.6μm以下、ゲート酸化膜
厚12nmと超微細化してきている。そのため、この領
域においてはデバイス特性上及び信頼性上の要求から電
源電圧も5Vから3Vへ下げざるを得ない。
【0006】しかし、一方では従来の電源電圧5Vの半
導体集積回路装置(以下、LSIと称す)が市場に多く
出回っているので、上述の超微細LSIは電源電圧3V
において、5V信号入力がそのアプリケーション上欠か
せない機能となっている。
導体集積回路装置(以下、LSIと称す)が市場に多く
出回っているので、上述の超微細LSIは電源電圧3V
において、5V信号入力がそのアプリケーション上欠か
せない機能となっている。
【0007】図2は電源電圧3VのLSIにおける5V
信号入力用保護回路の従来例である。
信号入力用保護回路の従来例である。
【0008】入力バッファ9のトランジスタは、上述の
ごとくゲート長0.8μm以下、ゲート酸化膜厚12n
m以下の超微細MOSトランジスタで、ゲート・ソース
間あるいはゲート・ドレイン間には従来の5V信号は印
加できない。
ごとくゲート長0.8μm以下、ゲート酸化膜厚12n
m以下の超微細MOSトランジスタで、ゲート・ソース
間あるいはゲート・ドレイン間には従来の5V信号は印
加できない。
【0009】しかしながら、現在の市場環境から電源電
圧が5VのLSIとの混在は必須の条件であるため5V
振幅の信号を入力しなければならない。
圧が5VのLSIとの混在は必須の条件であるため5V
振幅の信号を入力しなければならない。
【0010】そこで外部信号入力端子3と入力バッファ
9の間にN型MOSトランジスタ6を挿入している。
9の間にN型MOSトランジスタ6を挿入している。
【0011】これによって5V信号が外部信号入力端子
3より入力されても入力バッファ9のゲート電位は5V
−VT に抑えられる。VT はN型MOSトランジスタ6
のスレッショルド電圧である。なお、このN型MOSト
ランジスタ6も超微細トランジスタであるが、ゲートを
3Vに固定されているのでゲート・ソース間あるいはゲ
ート・ドレイン間に3V以上の電圧が印加されることは
ないので、信頼性上もデバイ特性上も問題ない。
3より入力されても入力バッファ9のゲート電位は5V
−VT に抑えられる。VT はN型MOSトランジスタ6
のスレッショルド電圧である。なお、このN型MOSト
ランジスタ6も超微細トランジスタであるが、ゲートを
3Vに固定されているのでゲート・ソース間あるいはゲ
ート・ドレイン間に3V以上の電圧が印加されることは
ないので、信頼性上もデバイ特性上も問題ない。
【0012】トランジスタ4,5はは、本入力回路の保
護素子であり、ゲート電極直下の絶縁膜にフィールド分
離帯を用いたN型MOSトランジスタである。このトラ
ンジスタは、ゲート長およびゲート酸化膜厚が上述の微
細MOSトランジスタより大きいので、ゲート・ソース
間あるいはゲート・ドレイン間に3V以上の電圧が印加
されても問題ない。
護素子であり、ゲート電極直下の絶縁膜にフィールド分
離帯を用いたN型MOSトランジスタである。このトラ
ンジスタは、ゲート長およびゲート酸化膜厚が上述の微
細MOSトランジスタより大きいので、ゲート・ソース
間あるいはゲート・ドレイン間に3V以上の電圧が印加
されても問題ない。
【0013】さらに、スレッショルド電圧が12V程度
と大きいため、外部信号入力端子3の電圧が5Vになっ
てもN型MOSトランジスタ4が導通することはない。
と大きいため、外部信号入力端子3の電圧が5Vになっ
てもN型MOSトランジスタ4が導通することはない。
【0014】
【発明が解決しようとする課題】図2に示す回路におけ
る静電保護としての動作は次のようになる。
る静電保護としての動作は次のようになる。
【0015】(1)接地電位(GND)2基準に+10
00Vの静電気が外部信号入力端子3に印加されたとき
は、N型MOSトランジスタ5がブレイクしパンチスル
ー状態になり静電エネルギーがパンチスルー電流として
接地電位(GND)2に発散する。
00Vの静電気が外部信号入力端子3に印加されたとき
は、N型MOSトランジスタ5がブレイクしパンチスル
ー状態になり静電エネルギーがパンチスルー電流として
接地電位(GND)2に発散する。
【0016】(2)接地電位(GND)2基準に−10
00Vの静電気が外部信号入力端子3に印加されたとき
は、N型MOSトランジスタ5のドレイン部の寄生ダイ
オードが順バイアスされて静電エネルギーを発散させ
る。
00Vの静電気が外部信号入力端子3に印加されたとき
は、N型MOSトランジスタ5のドレイン部の寄生ダイ
オードが順バイアスされて静電エネルギーを発散させ
る。
【0017】(3)電源電位(VDD)1基準に+10
00Vの静電気が外部信号入力端子3に印加されたとき
は、N型MOSトランジスタ4が導通状態になり、静電
エネルギーをドレイン電流として電源電位(VDD)1
に発散させる。
00Vの静電気が外部信号入力端子3に印加されたとき
は、N型MOSトランジスタ4が導通状態になり、静電
エネルギーをドレイン電流として電源電位(VDD)1
に発散させる。
【0018】(4)電源電位(VDD)1基準に−10
00Vの静電気が外部信号入力端子3に印加されたとき
は、N型MOSトランジスタ4がブレイクダウンし、パ
ルチスルー状態となり静電エネルギーが発散される。
00Vの静電気が外部信号入力端子3に印加されたとき
は、N型MOSトランジスタ4がブレイクダウンし、パ
ルチスルー状態となり静電エネルギーが発散される。
【0019】上述のメカニズムにおいて、(3)項のモ
ードにおけるドレイン電流の能力は、ゲート長およびゲ
ート酸化膜厚が大きい分とスレッショルド電圧が大きい
分だけ小さい。従って(3)項のモードにおける耐量は
他のモードや図3に示す回路の耐量に較べ劣るという欠
点を有している。
ードにおけるドレイン電流の能力は、ゲート長およびゲ
ート酸化膜厚が大きい分とスレッショルド電圧が大きい
分だけ小さい。従って(3)項のモードにおける耐量は
他のモードや図3に示す回路の耐量に較べ劣るという欠
点を有している。
【0020】本発明の目的は、上述の欠点を除去するこ
とにより電源電圧が3VのLSIと5VのLSIとのイ
ンターフェースを高信頼度で実施出来ることにある。
とにより電源電圧が3VのLSIと5VのLSIとのイ
ンターフェースを高信頼度で実施出来ることにある。
【0021】
【課題を解決するための手段】本発明の特徴は、ソース
とゲートが外部信号入力端子に接続されドレインが第1
の電源電位に接続された第1のNチャネル型絶縁ゲート
電界効果トランジスタと、ソースとゲートが第2の電源
電位に接続されドレインが前記外部信号入力端子に接続
された第2のNチャネル型絶縁ゲート電界効果トランジ
スタと、ソースが前記外部信号入力端子に接続されドレ
インが入力バッファの入力端に接続されゲートが前記第
1の電源電位に接続された第3のNチャネル型絶縁ゲー
ト電界効果トランジスタと、ソースとゲートが前記第1
の電源電位に接続されドレインが前記入力バッファの入
力端に接続された第1のPチャネル型絶縁ゲート電界効
果トランジスタと、ソースとゲートが前記第2の電源電
位に接続されドレインが前記入力バッファの入力端に接
続された第4のNチャネル型絶縁ゲート電界効果トラン
ジスタとから構成される入力保護回路を備えたことにあ
る。
とゲートが外部信号入力端子に接続されドレインが第1
の電源電位に接続された第1のNチャネル型絶縁ゲート
電界効果トランジスタと、ソースとゲートが第2の電源
電位に接続されドレインが前記外部信号入力端子に接続
された第2のNチャネル型絶縁ゲート電界効果トランジ
スタと、ソースが前記外部信号入力端子に接続されドレ
インが入力バッファの入力端に接続されゲートが前記第
1の電源電位に接続された第3のNチャネル型絶縁ゲー
ト電界効果トランジスタと、ソースとゲートが前記第1
の電源電位に接続されドレインが前記入力バッファの入
力端に接続された第1のPチャネル型絶縁ゲート電界効
果トランジスタと、ソースとゲートが前記第2の電源電
位に接続されドレインが前記入力バッファの入力端に接
続された第4のNチャネル型絶縁ゲート電界効果トラン
ジスタとから構成される入力保護回路を備えたことにあ
る。
【0022】
【実施例】図1は本発明の実施例を示すものである。外
部信号入力端子3、第1の電源電位(VDD)1、第2
の電源電位(以下、接地電位と称す)GND2を有し、
入力バッファ9のトランジスタおよびP型MOSトラン
ジスタ7,N型MOSトランジスタ8はゲート長0.8
μm以下、ゲート酸化膜厚12nm以下の超微細MOS
トランジスタであり、ゲート・ソース間あるいはゲート
・ドレイン間には従来の5V信号は印加できない。
部信号入力端子3、第1の電源電位(VDD)1、第2
の電源電位(以下、接地電位と称す)GND2を有し、
入力バッファ9のトランジスタおよびP型MOSトラン
ジスタ7,N型MOSトランジスタ8はゲート長0.8
μm以下、ゲート酸化膜厚12nm以下の超微細MOS
トランジスタであり、ゲート・ソース間あるいはゲート
・ドレイン間には従来の5V信号は印加できない。
【0023】よって、5V信号入力を可能にするため外
部信号入力端子3と入力バッファ9の間にN型MOSト
ランジスタ6を挿入している。
部信号入力端子3と入力バッファ9の間にN型MOSト
ランジスタ6を挿入している。
【0024】保護素子として、ゲート電極直下の絶縁膜
にフィールド分離帯を用いたN型MOSトランジスタ4
及び5が接続されている。このN型MOSトランジスタ
4,5はゲート長およびゲート酸化膜厚が上述の微細M
OSトランジスタであるP型MOSトランジスタ7,N
型MOSトランジスタ8より大きいので、ゲート・ソー
ス間あるいはゲート・ドレイン間に3V以上の電圧が印
加されても問題ない。
にフィールド分離帯を用いたN型MOSトランジスタ4
及び5が接続されている。このN型MOSトランジスタ
4,5はゲート長およびゲート酸化膜厚が上述の微細M
OSトランジスタであるP型MOSトランジスタ7,N
型MOSトランジスタ8より大きいので、ゲート・ソー
ス間あるいはゲート・ドレイン間に3V以上の電圧が印
加されても問題ない。
【0025】さらに、スレッショルド電圧が12V程度
と大きいため、外部信号入力端子3の電圧レベルが5V
になってもN型MOSトランジスタ4が導通することは
ない。
と大きいため、外部信号入力端子3の電圧レベルが5V
になってもN型MOSトランジスタ4が導通することは
ない。
【0026】図1の回路における静電保護としての動作
は次のようになる。
は次のようになる。
【0027】(1)接地電位(GND)2基準に+10
00Vの静電気が外部信号入力端子3に印加されたとき
は、N型MOSトランジスタ5,6,8がブレイクダウ
ンを起こしパンチスルー状態になる。よって、静電エネ
ルギーはパンチスルー電流として接地電位(GND)2
に発散される。
00Vの静電気が外部信号入力端子3に印加されたとき
は、N型MOSトランジスタ5,6,8がブレイクダウ
ンを起こしパンチスルー状態になる。よって、静電エネ
ルギーはパンチスルー電流として接地電位(GND)2
に発散される。
【0028】(2)接地電位(GND)2基準に−10
00Vの静電気が外部信号入力端子3に印加されたとき
は、N型MOSトランジスタ5のドレイン部の寄生ダイ
オードが順方向バイアスになり、静電エネルギーを順方
向電流として発散させる。
00Vの静電気が外部信号入力端子3に印加されたとき
は、N型MOSトランジスタ5のドレイン部の寄生ダイ
オードが順方向バイアスになり、静電エネルギーを順方
向電流として発散させる。
【0029】(3)電源電位(VDD)1基準に+10
00Vの静電気が外部信号入力端子3に印加されたとき
は、N型MOSトランジスタ4が導通状態に、P型MO
Sトランジスタ7のドレイン部の寄生ダイオードは順方
向バイアス状態になり、静電エネルギーをドレイン電流
および順方向電流として電源電位(VDD)1に発散さ
せる。
00Vの静電気が外部信号入力端子3に印加されたとき
は、N型MOSトランジスタ4が導通状態に、P型MO
Sトランジスタ7のドレイン部の寄生ダイオードは順方
向バイアス状態になり、静電エネルギーをドレイン電流
および順方向電流として電源電位(VDD)1に発散さ
せる。
【0030】(4)電源電位(VDD)1基準に−10
00Vの静電気が外部信号入力端子3に印加されたとき
は、N型MOSトランジスタ4,6,P型MOSトラン
ジスタ7がブレイクし、パンチスルー電流として静電エ
ネルギーを発散させる。
00Vの静電気が外部信号入力端子3に印加されたとき
は、N型MOSトランジスタ4,6,P型MOSトラン
ジスタ7がブレイクし、パンチスルー電流として静電エ
ネルギーを発散させる。
【0031】上述のように本発明は(3)項のモードに
おいて、従来例では能力不足であったドレイン電流にP
型MOSトランジスタ7の寄生ダイオードの順方向電流
が加わるので静電耐量が向上する。具体的にはMIL
(米国軍用規格)スペックにおいて1500Vが250
0Vまで向上することが確認されている。
おいて、従来例では能力不足であったドレイン電流にP
型MOSトランジスタ7の寄生ダイオードの順方向電流
が加わるので静電耐量が向上する。具体的にはMIL
(米国軍用規格)スペックにおいて1500Vが250
0Vまで向上することが確認されている。
【0032】
【発明の効果】以上説明したように、本発明の保護回路
は5V信号入力を可能にするため信号入力端子と入力バ
ッファの間にゲートを電源端子に接続したN型MOSト
ランジスタを挿入し、保護素子としてゲート電極直下の
絶縁膜にフィールド分離帯を用いたN型MOSトランジ
スタを入力端子と電源端子間、および入力端子と接地端
子間にそれぞれ挿入する。さらに入力バッファの入力端
と電源端子間にP型MOSトランジスタを、入力バッフ
ァの入力端と接地端子間にN型MOSトランジスタをそ
れぞれ接続して構成することによって電源電位(VD
D)を基準にプラスの静電気を印加した場合の耐量が向
上し、電源電圧3VのLSIと5VのLSIのインタフ
ェースを高信頼度の下に実現することができる。
は5V信号入力を可能にするため信号入力端子と入力バ
ッファの間にゲートを電源端子に接続したN型MOSト
ランジスタを挿入し、保護素子としてゲート電極直下の
絶縁膜にフィールド分離帯を用いたN型MOSトランジ
スタを入力端子と電源端子間、および入力端子と接地端
子間にそれぞれ挿入する。さらに入力バッファの入力端
と電源端子間にP型MOSトランジスタを、入力バッフ
ァの入力端と接地端子間にN型MOSトランジスタをそ
れぞれ接続して構成することによって電源電位(VD
D)を基準にプラスの静電気を印加した場合の耐量が向
上し、電源電圧3VのLSIと5VのLSIのインタフ
ェースを高信頼度の下に実現することができる。
【図1】本発明の半導体集積回路装置の一実施例を示す
回路図である。
回路図である。
【図2】3Vデバイスにおける5V信号入力用の入力保
護回路の従来例を示す図である。
護回路の従来例を示す図である。
【図3】従来のCMOSデバイスの一般的な保護回路を
示す図である。
示す図である。
1 電源電位VDD 2 接地電位GND 3 外部信号入力端子 4,5,6,8,92 N型MOSトランジスタ 7,10,91 P型MOSトランジスタ 9 入力バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/784 7377−4M H01L 29/78 301 K
Claims (1)
- 【請求項1】 ソースとゲートが外部信号入力端子に接
続されドレインが第1の電源電位に接続された第1のN
チャネル型絶縁ゲート電界効果トランジスタと、ソース
とゲートが第2の電源電位に接続されドレインが前記外
部信号入力端子に接続された第2のNチャネル型絶縁ゲ
ート電界効果トランジスタと、ソースが前記外部信号入
力端子に接続されドレインが入力バッファの入力端に接
続されゲートが前記第1の電源電位に接続された第3の
Nチャネル型絶縁ゲート電界効果トランジスタと、ソー
スとゲートが前記第1の電源電位に接続されドレインが
前記入力バッファの入力端に接続された第1のPチャネ
ル型絶縁ゲート電界効果トランジスタと、ソースとゲー
トが前記第2の電源電位に接続されドレインが前記入力
バッファの入力端に接続された第4のNチャネル型絶縁
ゲート電界効果トランジスタとから構成される入力保護
回路を備えたことを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4260985A JP2884946B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4260985A JP2884946B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06112422A true JPH06112422A (ja) | 1994-04-22 |
JP2884946B2 JP2884946B2 (ja) | 1999-04-19 |
Family
ID=17355475
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4260985A Expired - Fee Related JP2884946B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2884946B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6043968A (en) * | 1997-06-20 | 2000-03-28 | Nec Corporation | ESD protection circuit |
WO2003007380A1 (en) * | 2001-07-13 | 2003-01-23 | Ricoh Company, Ltd. | Semiconductor apparatus with improved esd withstanding voltage |
US9515064B2 (en) | 2013-07-01 | 2016-12-06 | Seiko Epson Corporation | Static electricity protection circuit, electro-optic device and electronic device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4207858B2 (ja) | 2004-07-05 | 2009-01-14 | セイコーエプソン株式会社 | 半導体装置、表示装置及び電子機器 |
-
1992
- 1992-09-30 JP JP4260985A patent/JP2884946B2/ja not_active Expired - Fee Related
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6043968A (en) * | 1997-06-20 | 2000-03-28 | Nec Corporation | ESD protection circuit |
WO2003007380A1 (en) * | 2001-07-13 | 2003-01-23 | Ricoh Company, Ltd. | Semiconductor apparatus with improved esd withstanding voltage |
US6744100B2 (en) | 2001-07-13 | 2004-06-01 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
US6946708B2 (en) | 2001-07-13 | 2005-09-20 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
CN1319171C (zh) * | 2001-07-13 | 2007-05-30 | 株式会社理光 | 具有改进的静电放电耐压的半导体装置 |
US7242062B2 (en) | 2001-07-13 | 2007-07-10 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
US7638848B2 (en) | 2001-07-13 | 2009-12-29 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
US9515064B2 (en) | 2013-07-01 | 2016-12-06 | Seiko Epson Corporation | Static electricity protection circuit, electro-optic device and electronic device |
US9768158B2 (en) | 2013-07-01 | 2017-09-19 | Seiko Epson Corporation | Static electricity protection circuit, electro-optic device and electronic device |
Also Published As
Publication number | Publication date |
---|---|
JP2884946B2 (ja) | 1999-04-19 |
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