JPH06110446A - Data processor - Google Patents

Abstract

PURPOSE: To provide a data processor capable of saving the size of a memory for storing picture data and performing an efficient picture processing. CONSTITUTION: This data processor expands and transfers the picture data from a first memory part for storing pixel data (1010) for which respective picture elements are expressed by one bit to a second memory part for display for storing the pixel data (1060) for which the respective picture elements are expressed by N bits including a color code, for instance. The first memory part is accessed in a linear address mode and the second memory part is accessed in an X-Y address mode. Also, the respective picture data of the first memory part and the second memory part are synthesized and extended and transferred to the second memory part.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はコンピュータ・グラフィ
ックスの分野に関する。特に本発明は、計算機のメモリ
が、表示の各々の個々の画素に対するデータを、表示装
置に於けるその画素の場所と対応するメモリの場所に記
憶する様なビット・マップ形コンピュータ・グラフィッ
クスの分野に関する。ビット・マップ形コンピュータ・
グラフィックスの分野は、ダイナミック・ランダムアク
セス・メモリ（ＤＲＡＭ）の１ビット当たりのコストが
安くなったことにより、非常に有利になった。メモリの
１ビット当たりのコストが安くなったことにより、ビッ
ト・マップ形で一層大形で一層複雑な表示を形成するこ
とが出来る様になる。FIELD OF THE INVENTION This invention relates to the field of computer graphics. In particular, the invention relates to a bit-mapped computer graphics system in which the computer memory stores data for each individual pixel of the display in a memory location corresponding to that pixel location in the display. Regarding the field. Bit map type computer
The field of graphics has become very advantageous due to the lower cost per bit of dynamic random access memory (DRAM). The lower cost per bit of memory makes it possible to form larger and more complex displays in bit map form.

【０００２】[0002]

【従来の技術及び問題点】メモリの１ビット当たりのコ
ストが低下したこと、並びにその結果ビット・マップ形
コンピュータ・グラフィックスの容量が増大したことに
より、コンピュータ・グラフィックスの用途でビット・
マップ形メモリを有利に使うことが出来る様な処理装置
の必要が生まれた。特に、計算機の主プロセッサの制御
のもとに、線及び円の様な簡単な図形を描く能力を持つ
様な種類の装置が生まれた。更に、こういう種類がある
装置はビット・ブロック転送能力（これはＢＩＴ−ＢＬ
Ｔ又はラスター動作として知られている）を限られた範
囲で持つ。これは、メモリの１つの部分から別の部分へ
像データを転送すると共に、そのデータとメモリ内の行
先位置にあるデータの論理的な組合せ又は算術的な組合
せを作る。2. Description of the Prior Art The cost per bit of memory has decreased, and the resulting increase in the capacity of bit-mapped computer graphics has led to the use of bit graphics in computer graphics applications.
The need has arisen for a processing device that can advantageously use the map memory. In particular, under the control of the main processor of the computer, a kind of device was born with the ability to draw simple figures such as lines and circles. Furthermore, devices of this type have bit block transfer capability (this is BIT-BL
(Known as T or raster motion) to a limited extent. This transfers the image data from one part of the memory to another and creates a logical or arithmetic combination of that data and the data at the destination location in memory.

【０００３】線を描き並びにその他の基本的なグラフィ
ックス動作を行なう結線機能を備えたこういうビット・
マップ制御装置は、ビット・マップ形表示装置に要求さ
れる性能条件を充たす１つの方式である。最も頻繁に使
われるあるグラフィックス動作を行なうアルゴリズムを
組込むことが、システムの全体的な性能を改善する方法
になる。然し、役に立つグラフィックス・システムは、
この様な結線制御装置で実施される若干の機能の他に、
多くの機能を必要とする場合が多い。こういう余分に要
求される機能は、計算機の主プロセッサにより、ソフト
ウエアで実施しなければならない。典型的には、結線形
ビット・マップ形制御装置は、プロセッサのビット・マ
ップ形メモリに対するアクセスを限られた範囲でしか出
来る様にしないので、ソフトウエアが結線形制御装置の
固定された１組の機能的な能力を高める程度が制限され
る。その為、ビット・マップ形メモリの内容を制御する
に問題に対し、更に有力なグラフィックス制御装置を提
供することにより、又はシステム・プロセッサからこの
メモリへのアクセスを更によくすることにより、又はそ
の両方により、更に融通性のある解決策を提供すること
が出来る様にすることが非常に役に立つ。Bits such as these that have the connection function of drawing lines and performing other basic graphics operations.
The map controller is one method that satisfies the performance requirements required for a bit map type display device. Incorporating algorithms that perform some of the most frequently used graphics behaviors is a way to improve the overall performance of the system. But a useful graphics system is
In addition to some functions performed by such a wiring control device,
Often requires many features. These extra required functions must be implemented in software by the main processor of the computer. Typically, a bounded bit-mapped controller will only allow a limited amount of access to the processor's bit-mapped memory, so that the software will have a fixed set of bounded bit controllers. The degree to which the functional ability of the person is enhanced is limited. Therefore, to address the problem of controlling the contents of bit-mapped memory, by providing a more powerful graphics controller, or by better accessing this memory from the system processor, or By both, it would be very helpful to be able to provide a more flexible solution.

【０００４】[0004]

【問題点を解決する為の手段及び作用】ビット・マップ
形グラフィックスを提供することは、英数字及びアイコ
ンの様な広く使われる記号に対して特別の問題を呈す
る。所望のコントラストを持たせる為、又は表示される
他のものを補う為に、グラフィックス・システムによっ
て許される任意の色をこの様に広く使われる記号に持た
せることが出来ることが望ましい。各々の画素の色が２
つ以上のビットによって表わされる時、これは問題であ
る。従来の装置では、この様に広く使われる記号に対す
るビット・マップ形データを考えられる各々の色でメモ
リに記憶しなければならないか、或いはこういう記号は
僅か数種類の色に制限しなければならない。英数字の様
な記号に対してビット・マップ形グラフィックスを使う
ことは、こうすると１種類よりも多くの字型を構成する
ことが出来る点で有利である。こういう何種類かの各々
の字型を考えられる複数個の色で記憶しなければならな
い場合、記憶条件が禁止的になる。他方、この様な記号
に対して考えられる色の数を制限することは、ビット・
マップ形式に固有の融通性を低下させる。この為、グラ
フィックス・システムで使える任意の色で、こういう記
号を表示する能力を生かしながら、この様な広く使われ
る記号を圧縮した形式で記憶することが出来ることが望
ましい。Providing bitmap graphics presents a particular problem for widely used symbols such as alphanumeric characters and icons. It would be desirable to be able to have such widely used symbols have any color allowed by the graphics system, to have the desired contrast, or to supplement anything else displayed. The color of each pixel is 2
This is a problem when represented by more than one bit. In conventional devices, bit-mapped data for such widely used symbols must be stored in memory for each possible color, or such symbols must be limited to just a few different colors. The use of bitmap graphics for symbols such as alphanumeric characters is advantageous in that this allows more than one type of glyph to be constructed. If each of these several types of glyphs must be stored in a plurality of possible colors, the storage condition is prohibited. On the other hand, limiting the number of possible colors for such a symbol is
It reduces the flexibility inherent in map formats. For this reason, it is desirable to be able to store such widely used symbols in a compressed form, while taking advantage of the ability to display such symbols in any color available in a graphics system.

【０００５】本発明は、この様に広く使われる記号を単
色形式で記憶することが出来る様にすることにより、こ
の問題を解決しようとする。単色形式では、各々の画素
が１ビットによって表わされ、“１”がフォアグラウン
ドを表わし、“０”がバックグラウンドを表わす。この
記憶形式は、こういう記号に対するビット・マップ形デ
ータを記憶するのに必要なメモリの大きさを最小限にす
る。この記号を表示したい時、ビット・マップ形カラー
表示メモリに記憶する為に、単色像をカラー像に拡張す
る。The present invention seeks to solve this problem by allowing such widely used symbols to be stored in a single color format. In the monochrome format, each pixel is represented by 1 bit, "1" representing foreground and "0" representing background. This storage format minimizes the amount of memory required to store bit-mapped data for such symbols. When it is desired to display this symbol, the monochrome image is expanded into a color image for storage in the bit map color display memory.

【０００６】カラー拡張動作が、記憶されている単色像
の“１”又は“０”の単色データを、２つの選定された
色の内の１つの色データに置換える。“１”によって表
わされる単色像の全ての画素が第１のカラー・コードに
置換えられ、“０”によって表わされる単色像の全ての
画素が第２のカラー・コードに置換えられる。このカラ
ー拡張像がカラー表示メモリに記憶され、このメモリが
利用者が見るカラー映像を制御する。こうして一旦単色
像がカラー像に拡張されたら、他の任意のビット・マッ
プ形カラー像と同じ様に処理することが出来る。この
為、拡張されたカラー像は表示の為にビット・マップ形
メモリに記憶してもよいし、或いは任意のラスター動作
で他のカラー像データと組合せることが出来る。A color expansion operation replaces the "1" or "0" monochromatic data of the stored monochromatic image with the color data of one of the two selected colors. All pixels of the monochrome image represented by "1" are replaced with the first color code, and all pixels of the monochrome image represented by "0" are replaced with the second color code. This color expansion image is stored in the color display memory, and this memory controls the color image viewed by the user. Once the monochromatic image has been expanded to a color image, it can be processed like any other bit-mapped color image. Thus, the expanded color image may be stored in a bit map memory for display, or may be combined with other color image data in any raster operation.

【０００７】本発明の上記並びにその他の目的は、以下
図面について説明する所から明らかになろう。The above and other objects of the present invention will be apparent from the following description of the drawings.

【０００８】[0008]

【実施例】図１は本発明に従って構成されたグラフィッ
クス・コンピュータ・システム１００のブロック図であ
る。グラフィックス・コンピュータ・システム１００
が、ホスト処理システム１１０、グラフィックス・プロ
セッサ１２０、メモリ１３０、シフトレジスタ１４０、
ビデオ・パレット１５０、ディジタルからビデオへの変
換器１６０及びビデオ表示装置１７０を含む。DETAILED DESCRIPTION FIG. 1 is a block diagram of a graphics computer system 100 constructed in accordance with the present invention. Graphics computer system 100
Is a host processing system 110, a graphics processor 120, a memory 130, a shift register 140,
It includes a video palette 150, a digital to video converter 160 and a video display 170.

【０００９】ホスト処理システム１１０がグラフィック
ス・コンピュータ・システム１００の主要な計算能力を
持つ。ホスト処理システム１１０は少なくとも１つのマ
イクロプロセッサ、固定メモリ、ランダムアクセス・メ
モリ及び完全なコンピュータ・システムを形成する為の
各種周辺装置を含むことが好ましい。ホスト処理システ
ム１１０が、キーボード又はマウスの様な何等かの入力
装置と、ディスク駆動装置の様な何等かの形式の長期記
憶装置をも含むことが好ましい。ホスト処理システム１
１０の構成の細部は普通のものであり、公知であり、従
って、本出願ではこれについては詳しく説明しない。本
発明に関する限り、ホスト処理システム１１０の重要な
特徴は、ホスト処理システム１１０が利用者に呈示する
可視表示の内容を決定することである。The host processing system 110 has the major computing power of the graphics computer system 100. Host processing system 110 preferably includes at least one microprocessor, fixed memory, random access memory, and various peripherals to form a complete computer system. Host processing system 110 preferably also includes some type of input device such as a keyboard or mouse and some type of long term storage such as a disk drive. Host processing system 1
The details of the construction of 10 are conventional and well known and therefore will not be discussed in detail in this application. As far as the invention is concerned, an important feature of the host processing system 110 is that it determines the content of the visual display presented to the user by the host processing system 110.

【００１０】グラフィックス・プロセッサ１２０が、利
用者に呈示する特定のビデオ表示を発生する為のこの発
明による主要なデータ操作を行なう。グラフィックス・
プロセッサ１２０がホスト・バス１１５を介してホスト
処理システム１１０に両方向に結合されている。この発
明では、グラフィックス・プロセッサ１２０がホスト処
理システム１１０とは独立したデータ・プロセッサとし
て動作するが、グラフィックス・プロセッサ１２０がホ
スト・バス１１５を介して送られるホスト処理システム
１１０からの要請に応答すると予想される。グラフィッ
クス・プロセッサ１２０がビデオ・メモリ・バス１２２
を介してメモリ１３０と連絡すると共に、ビデオ・パレ
ット１５０とも連絡する。グラフィックス・プロセッサ
１２０がビデオ・メモリ・バス１２２を介して、ビデオ
ＲＡＭ１３２内に記憶されたデータを制御する。更に、
グラフィックス・プロセッサ１２０は、ビデオＲＡＭ１
３２又は固定メモリ１３４の何れかに記憶されたプログ
ラムによって制御することが出来る。更に、固定メモリ
１３４が、１種類又は更に多くの種類の字型の英数字及
び頻繁に使われるアイコンの様な種々の形式のグラフィ
ックス像データを含んでいてよい。更に、グラフィック
ス・プロセッサ１２０がビデオ・パレット１５０内に記
憶されているデータを制御する。この特徴は後で更に詳
しく説明する。最後に、グラフィックス・プロセッサ１
２０がビデオ制御バス１２４を介して、ディジタルから
ビデオへの変換器１６０を制御する。グラフィックス・
プロセッサ１２０は、ビデオ制御バス１２４を介してデ
ィジタルからビデオへの変換器１６０を制御することに
より、利用者に呈示されるビデオ像のフレーム毎の走査
線の数及び線の長さを制御することが出来る。Graphics processor 120 performs the primary data manipulation in accordance with the present invention for producing the particular video display presented to the user. Graphics·
Processor 120 is bidirectionally coupled to host processing system 110 via host bus 115. In the present invention, graphics processor 120 operates as a data processor independent of host processing system 110, but graphics processor 120 responds to requests from host processing system 110 sent over host bus 115. Is expected. Graphics processor 120 has video memory bus 122
And the video palette 150. Graphics processor 120 controls the data stored in video RAM 132 via video memory bus 122. Furthermore,
The graphics processor 120 is a video RAM1
It can be controlled by a program stored in either 32 or fixed memory 134. In addition, the fixed memory 134 may contain various types of graphics image data such as alphanumeric characters of one or more types and frequently used icons. In addition, graphics processor 120 controls the data stored in video palette 150. This feature will be described in more detail later. Finally, the graphics processor 1
20 controls a digital-to-video converter 160 via a video control bus 124. Graphics·
Processor 120 controls the number of scan lines and the length of each frame of the video image presented to the user by controlling digital-to-video converter 160 via video control bus 124. Can be done.

【００１１】ビデオ・メモリ１３０が、ビデオ・メモリ
・バス１２２を介してグラフィックス・プロセッサ１２
０に両方向に結合されたビデオＲＡＭ１３２と、固定メ
モリ１３４とを含む。前に述べた様に、ビデオＲＡＭ１
３２が、利用者に呈示されるビデオ像を制御するビット
・マップ形グラフィックス・データを含む。このビデオ
・データはビデオ・メモリ・バス１２２を介してグラフ
ィックス・プロセッサ１２０によって操作することが出
来る。更に、現在の表示スクリーンに対応するビデオ・
データが、ビデオＲＡＭ１３２からビデオ出力バス１３
６を介して出力される。ビデオ出力バス１３６からのデ
ータは、利用者に呈示すべき画素に対応する。好ましい
実施例では、ビデオＲＡＭ１３２は、出願人が製造する
ＴＭＳ４１６１ ６４Ｋダイナミック・ランダムアクセ
ス集積回路を複数個用いて構成される。ＴＭＳ４１６１
集積回路は二重ポートを持ち、表示のリフレッシュと表
示の更新が干渉なしに出来る様にする。Video memory 130 is connected to graphics processor 12 via video memory bus 122.
It includes a video RAM 132 which is bidirectionally coupled to 0 and a fixed memory 134. As mentioned before, video RAM1
32 contains bit-mapped graphics data that controls the video image presented to the user. This video data can be manipulated by the graphics processor 120 via the video memory bus 122. In addition, the video corresponding to the current display screen
Data is transferred from the video RAM 132 to the video output bus 13
It is output via 6. The data from the video output bus 136 corresponds to the pixels to be presented to the user. In the preferred embodiment, video RAM 132 is constructed using a plurality of TMS4161 64K dynamic random access integrated circuits manufactured by Applicant. TMS4161
The integrated circuit has dual ports to allow display refresh and display update without interference.

【００１２】シフトレジスタ１４０がビデオＲＡＭ１３
０からビデオ・データを受取り、それを表示ビット・ス
トリームに組立てる。ビデオ・ランダムアクセス・メモ
リ１３２の典型的な構成では、このメモリは幾つかの別
々のランダムアクセス・メモリ集積回路のバンクで構成
される。各々の集積回路の出力が典型的には１ビット幅
に過ぎない。従って、利用者に呈示すべき像を特定する
のに十分な高いデータ出力速度を得る為には、この様な
複数個の回路からのデータを組立てることが必要であ
る。シフトレジスタ１４０はビデオ出力バス１３６から
並列にロードされる。このデータが線１４５に直列に出
力される。この為、シフトレジスタ１４０は、ラスター
走査形ビデオ表示装置内で個々のドットを特定するのに
十分高い速度で、ビデオ・データを供給する表示ビット
・ストリームを組立てる。The shift register 140 is a video RAM 13
Receives video data from 0 and assembles it into a display bit stream. In a typical configuration of video random access memory 132, this memory is made up of several separate banks of random access memory integrated circuits. The output of each integrated circuit is typically only one bit wide. Therefore, it is necessary to assemble the data from such multiple circuits in order to obtain a high enough data output rate to identify the image to be presented to the user. The shift register 140 is loaded in parallel from the video output bus 136. This data is output serially on line 145. Thus, the shift register 140 assembles the display bit stream that provides the video data at a rate high enough to identify individual dots within the raster scan video display.

【００１３】ビデオ・パレット１５０がバス１４５を介
してシフトレジスタ１４０からの高速ビデオ・データを
受取る。ビデオ・パレット１５０はビデオ・メモリ・バ
ス１２２を介してグラフィックス・プロセッサ１２０か
らもデータを受取る。ビデオ・パレット１５０はバス１
４５から受取ったデータをバス１５５のビデオ・レベル
出力に変換する。この変換はルックアップ・テーブルに
よって行なわれる。このルックアップ・テーブルが、ビ
デオ・メモリ・バス１２２を介してグラフィックス・プ
ロセッサ１２０によって特定される。ビデオ・パレット
１５０の出力は、各々の画素に対する色相及び彩度で構
成されていてもよいし、又は各々の画素に対する赤、緑
及び青の原色レベルを構成していてもよい。ビデオ・メ
モリ１３２内に記憶されているコードからバス１５５の
ディジタル・レベル出力への変換テーブルが、ビデオ・
メモリ・バス１２２を介してグラフィックス・プロセッ
サ１２０によって制御される。Video palette 150 receives high speed video data from shift register 140 via bus 145. Video palette 150 also receives data from graphics processor 120 via video memory bus 122. Video Palette 150 is Bus 1
The data received from 45 is converted to a video level output on bus 155. This conversion is done by a look-up table. This look-up table is specified by the graphics processor 120 via the video memory bus 122. The output of the video palette 150 may be composed of the hue and saturation for each pixel, or may be composed of the red, green and blue primary color levels for each pixel. A conversion table from the code stored in the video memory 132 to the digital level output on the bus 155
Controlled by graphics processor 120 via memory bus 122.

【００１４】ディジタル信号からビデオ信号への変換器
１６０が、バス１５５を介してビデオ・パレット１５０
からのディジタル・ビデオ情報を受取る。ディジタル信
号からビデオ信号への変換器１６０がビデオ制御バス１
２４を介してグラフィックス・プロセッサ１２０によっ
て制御される。ディジタル信号からビデオ信号への変換
器１６０は、ビデオ・パレット１５０のディジタル出力
を、ビデオ出力１６５を介してビデオ表示装置１７０に
印加する為の所望のアナログ・レベルに変換する。ディ
ジタル信号からビデオ信号への変換器１６０は、例えば
１フレーム当たりの走査線の数及び１水平線当たりの画
素の数の仕様が、ビデオ制御バス１２４を介してグラフ
ィックス・プロセッサ１２０によって制御される。グラ
フィックス・プロセッサ１２０内にあるデータが、ディ
ジタル信号からビデオ信号への変換器１６０による同期
及び帰線消去信号及び帰線信号の発生を制御する。ビデ
オ信号のこういう部分は、ビデオ・メモリ１３２内に記
憶されているデータによって特定されず、所望のビデオ
出力の仕様に必要な制御信号を形成する。A digital signal to video signal converter 160 includes a video palette 150 via a bus 155.
Receive digital video information from. The digital signal to video signal converter 160 is the video control bus 1.
Controlled by the graphics processor 120 via 24. Digital to video converter 160 converts the digital output of video palette 150 to the desired analog level for application to video display 170 via video output 165. The digital to video converter 160, for example, the specifications of the number of scan lines per frame and the number of pixels per horizontal line are controlled by the graphics processor 120 via the video control bus 124. Data residing in the graphics processor 120 controls the generation of sync and blanking and blanking signals by the digital to video converter 160. These portions of the video signal are not specified by the data stored in the video memory 132 and form the control signals required for the desired video output specifications.

【００１５】最後に、ビデオ表示装置１７０がビデオ出
力線１６５を介してディジタルからビデオへの変換器１
６０からのビデオ出力を受取る。ビデオ表示装置１７０
が、グラフィックス・コンピュータ・システム１００の
オペレータが見る特定のビデオ像を発生する。ビデオ・
パレット１５０、ディジタル信号からビデオ信号への変
換器１６０及びビデオ表示装置１７０が２つの主要ビデ
オ方式に従って動作し得ることに注意されたい。１番目
の方式では、ビデオ・データが各々の個々の画素に対す
る色相及び彩度によって特定される。もう１つの方式で
は、各々の個別の画素に対し、赤、青及び緑の個々の原
色のレベルが特定される。設計によってこの主要な方式
のどちらを選ぶかを決定した時、ビデオ・パレット１５
０、ディジタル信号からビデオ信号への変換器１６０及
びビデオ表示装置１７０は、その方式に合う様に構成し
なければならない。然し、グラフィックス・プロセッサ
１２０の動作に関するこの発明の考えは、特定のビデオ
方式の選択に関係なく変らない。Finally, the video display device 170 has the digital to video converter 1 via the video output line 165.
Receives video output from 60. Video display 170
Generate a particular video image as seen by the operator of the graphics computer system 100. video·
Note that palette 150, digital signal to video signal converter 160 and video display 170 may operate according to two major video formats. In the first scheme, video data is specified by the hue and saturation for each individual pixel. In another scheme, for each individual pixel, individual red, blue and green primary color levels are specified. When deciding which of these major methods to choose by design, the Video Palette 15
0, the digital signal to video signal converter 160 and the video display 170 must be configured to suit the scheme. However, the idea of the present invention regarding the operation of graphics processor 120 does not change regardless of the particular video format selection.

【００１６】図２はグラフィックス・プロセッサ１２０
を更に詳しく示している。グラフィックス・プロセッサ
１２０が中央処理装置２００、特殊グラフィックス・ハ
ードウエア２１０、レジスタ・ファイル２２０、命令キ
ャッシュ２３０、ホスト・インターフェース２４０、メ
モリ・インターフェース２５０、入力／出力レジスタ２
６０及びビデオ表示制御装置２７０を含む。FIG. 2 illustrates the graphics processor 120.
Is shown in more detail. The graphics processor 120 includes a central processing unit 200, special graphics hardware 210, a register file 220, an instruction cache 230, a host interface 240, a memory interface 250, and an input / output register 2.
60 and video display controller 270.

【００１７】グラフィックス・プロセッサ１２０の中心
は中央処理装置２００である。中央処理装置２００は、
汎用中央処理装置に普通含まれている多数の算術及び論
理動作を含む汎用データ処理を行なう容量を有する。更
に、中央処理装置２００が、単独でも、或いは特殊グラ
フィックス・ハードウエア２１０と関連して、多数の特
殊用グラフィックス命令を制御する。Central to graphics processor 120 is central processing unit 200. The central processing unit 200 is
It has the capacity to perform general purpose data processing, including the many arithmetic and logic operations normally included in general purpose central processing units. In addition, the central processing unit 200, alone or in conjunction with the special graphics hardware 210, controls a number of special graphics instructions.

【００１８】グラフィックス・プロセッサ１２０が主体
バス２０５を含み、これが中央処理装置２００を含め
て、グラフィックス・プロセッサ１２０の大抵の部分に
接続されている。中央処理装置２００が両方向レジスタ
・バス２０２を介して、多数のデータ・レジスタを含む
１組のレジスタ・ファイルに両方向に結合されている。
レジスタ・ファイル２２０は、中央処理装置２００が使
う、直ぐにアクセス可能なデータの保管場所として作用
する。後で詳しく説明するが、レジスタ・ファイル２２
０は、中央処理装置２００が使うことの出来る汎用レジ
スタの他に、グラフィックス命令に対する含意オペラン
ドを記憶する為に使われる多数のデータ・レジスタを含
んでいる。The graphics processor 120 includes a main bus 205, which is connected to most of the graphics processor 120, including the central processing unit 200. Central processing unit 200 is bidirectionally coupled via bidirectional register bus 202 to a set of register files containing a number of data registers.
Register file 220 acts as a repository for readily accessible data used by central processing unit 200. The register file 22 will be described in detail later.
0 contains a number of data registers used to store implication operands for graphics instructions, as well as general purpose registers available to central processing unit 200.

【００１９】中央処理装置２００が命令キャッシュ・バ
ス２０４を介して命令キャッシュ２３０に接続される。
更に命令キャッシュ２３０が主体バス２０５に結合さ
れ、ビデオ・メモリ・バス１２２及びメモリ・インター
フェース２５０を介して、ビデオ・メモリ１３０からの
命令ワードをロードすることが出来る。命令キャッシュ
２３０の目的は、中央処理装置２００のある機能の実行
を速めることである。反復的な機能又は中央処理装置２
００によって実行されるプログラムの特定の部分の中で
頻繁に使われる機能は、命令キャッシュ２３０内に記憶
することが出来る。命令キャッシュ・バス２０４を介し
ての命令キャッシュ２３０に対するアクセスは、ビデオ
・メモリ２３０に対するアクセスよりもずっと速い。こ
の為、繰返される又はよく使われる一連の命令を命令キ
ャッシュ２３０の中に予めローディングすることによ
り、中央処理装置２００によって実行されるプログラム
を速めることが出来る。この時、これらの命令は、その
取出しを一層早く行なうことが出来る為に、一層早く実
行することが出来る。命令キャッシュ２３０は同じ組の
命令を必ずしも持っている必要はなく、中央処理装置２
００によって実行されるプログラムの特定の部分の中で
よく使われる特定の１組の命令をロードすることが出来
る。Central processing unit 200 is connected to instruction cache 230 via instruction cache bus 204.
Further, an instruction cache 230 is coupled to the subject bus 205 and is capable of loading instruction words from the video memory 130 via the video memory bus 122 and the memory interface 250. The purpose of instruction cache 230 is to speed up the performance of certain functions of central processing unit 200. Repetitive function or central processing unit 2
Functions frequently used within a particular portion of the program executed by 00 may be stored in instruction cache 230. Access to the instruction cache 230 via the instruction cache bus 204 is much faster than access to the video memory 230. Therefore, by pre-loading a series of repeated or frequently used instructions into the instruction cache 230, the program executed by the central processing unit 200 can be accelerated. At this time, these instructions can be executed earlier because their fetching can be done earlier. The instruction cache 230 does not necessarily have to have the same set of instructions.
00 can load a particular set of instructions that are commonly used in a particular part of the program.

【００２０】ホスト・インターフェース２４０がホスト
・インターフェース・バス２０６を介して中央処理装置
２００に結合される。ホスト・インターフェース２４０
が更にホスト・システム・バス１１５を介してホスト処
理システム１１０に接続される。ホスト・インターフェ
ース２４０は、ホスト処理システム１１０とグラフィッ
クス・プロセッサ１２０の間の連絡を制御する様に作用
する。ホスト・インターフェース２４０がホスト処理シ
ステム１１０とグラフィックス・プロセッサ１２０の間
のデータ転送のタイミングを制御する。これに関連し
て、ホスト・インターフェース２４０はホスト処理シス
テム１１０がグラフィックス・プロセッサ１２０に割込
むか又は逆にグラフィックス・プロセッサ１２０がホス
ト処理システム１１０に割込むことが出来る様にする。
更に、ホスト・インターフェース２４０が主体バス２０
５に結合され、ホスト処理システム１１０がメモリ１３
０に記憶されるデータを直接的に制御することが出来る
様にする。典型的には、ホスト・インターフェース２４
０はホスト処理システム１１０からのグラフィックス要
請をグラフィックス・プロセッサ１２０に伝え、ホスト
・システムがビデオ表示装置１７０によって発生すべき
表示の種類を特定することが出来る様にすると共に、グ
ラフィックス・プロセッサ１２０が所望のグラフィック
ス機能を遂行する様にする。The host interface 240 is coupled to the central processing unit 200 via the host interface bus 206. Host interface 240
Are further connected to the host processing system 110 via the host system bus 115. The host interface 240 operates to control communication between the host processing system 110 and the graphics processor 120. Host interface 240 controls the timing of data transfers between host processing system 110 and graphics processor 120. In this regard, the host interface 240 enables the host processing system 110 to interrupt the graphics processor 120, or vice versa.
Further, the host interface 240 is the main bus 20.
5, the host processing system 110 is coupled to the memory 13
The data stored in 0 can be directly controlled. Typically the host interface 24
0 conveys graphics requests from the host processing system 110 to the graphics processor 120, allowing the host system to specify the type of display to be produced by the video display device 170, and Allow 120 to perform the desired graphics function.

【００２１】中央処理装置２００がグラフィックス・ハ
ードウエア・バス２０８を介して特殊グラフィックス・
ハードウエア２１０に結合される。更に特殊グラフィッ
クス・ハードウエア２１０が主体バス２０５に接続され
る。特殊グラフィックス・ハードウエア２１０は中央処
理装置２００と関連して、特殊グラフィック処理動作を
行なう様に作用する。中央処理装置２００は、汎用デー
タ処理を行なう機能の他に、特殊グラフィックス命令を
遂行する為に、特殊グラフィックス・ハードウエア２１
０の使い方を制御する。こういう特殊グラフィックス命
令は、ビデオＲＡＭ１３２のビット・マップ形部分の中
でのデータの操作に関係する。特殊グラフィックス・ハ
ードウエア２１０が、中央処理装置２００の制御のもと
に作用して、ビデオＲＡＭ１３２内にあるデータに関す
る有利な特定のデータ操作が出来る様にする。The central processing unit 200 enables the special graphics device via the graphics hardware bus 208.
It is coupled to the hardware 210. In addition, special graphics hardware 210 is connected to main bus 205. Special graphics hardware 210, in conjunction with central processing unit 200, operates to perform special graphics processing operations. In addition to the function of performing general-purpose data processing, the central processing unit 200 has special graphics hardware 21 for executing special graphics instructions.
Control how 0 is used. These special graphics instructions relate to the manipulation of data within the bit-mapped portion of video RAM 132. Special graphics hardware 210 operates under the control of central processing unit 200 to enable advantageous specific data manipulation of the data in video RAM 132.

【００２２】メモリ・インターフェース２５０が主体バ
ス２０５に結合されると共に、ビデオ・メモリ・バス１
２２に結合されている。メモリ・インターフェース２５
０はグラフィックス・プロセッサ１２０とメモリ１３０
の間でのデータ及び命令の伝達を制御する様に作用す
る。メモリ１３０が、ビデオ表示装置１７０によって表
示すべきビット・マップ形データと、グラフィックス・
プロセッサ１２０の動作の制御に必要な命令及びデータ
との両方を含む。こういう機能は、メモリ・アクセスの
タイミングの制御、及びデータ及びメモリの多重化の制
御を含む。好ましい実施例では、ビデオ・メモリ・バス
１２２が多重化されたアドレス及びデータ情報を持って
いる。メモリ・インターフェース２５０はグラフィック
ス・プロセッサ１２０が、メモリ１３０をアクセスする
のに適正な時刻に、ビデオ・メモリ・バス１２２に適正
な出力を発生することが出来る様にする。The memory interface 250 is coupled to the main bus 205, and the video memory bus 1
It is connected to 22. Memory interface 25
0 is the graphics processor 120 and the memory 130
It serves to control the transfer of data and instructions between. The memory 130 includes bit map type data to be displayed by the video display device 170 and graphics
It includes both the instructions and data needed to control the operation of processor 120. These functions include controlling the timing of memory access and controlling the multiplexing of data and memory. In the preferred embodiment, video memory bus 122 has multiplexed address and data information. The memory interface 250 enables the graphics processor 120 to generate the proper output on the video memory bus 122 at the proper time to access the memory 130.

【００２３】最後に、グラフィックス・プロセッサ１２
０が入力／出力レジスタ２６０とビデオ表示制御装置２
７０を持っている。入力／出力レジスタ２６０が主体バ
ス２０５に両方向に結合されて、これらのレジスタの中
での読取及び書込みが出来る様にする。入力／出力レジ
スタ２６０が中央処理装置２００の普通のメモリ空間内
にあることが好ましい。入力／出力レジスタ２６０は、
ビデオ表示制御装置２７０の制御パラメータを特定する
データを持っている。入力／出力レジスタ２６０に記憶
されているデータに従って、ビデオ表示制御装置２７０
が、ディジタル信号からビデオ信号への変換器１６０を
所望の形で制御スル為の信号をビデオ制御バス１２４に
発生する。入力／出力レジスタ２６０の中にあるデータ
は、水平走査線当たりの画素の数、水平同期及び帰線消
去期間、１フレーム当たりの水平走査線の数及び垂直同
期帰線消去期間を特定するデータを含む。入力／出力レ
ジスタ２６０は、フレーム飛越しの形式を特定するデー
タ及びその他の種類のビデオ制御機能を特定するデータ
をも持っていてよい。最後に、入力／出力レジスタ２６
０は、後で詳しく説明する様なこの他の特定の種類の入
力及び出力パラメータの保管場所である。Finally, the graphics processor 12
0 is the input / output register 260 and the video display controller 2
I have 70. Input / output registers 260 are bidirectionally coupled to main bus 205 to allow reading and writing in these registers. The input / output registers 260 are preferably in the normal memory space of the central processing unit 200. The input / output register 260 is
It has data for specifying the control parameters of the video display controller 270. Video display controller 270 according to the data stored in input / output register 260.
Generates a signal on video control bus 124 for controlling digital-to-video converter 160 in the desired manner. The data in the input / output register 260 is data specifying the number of pixels per horizontal scan line, the horizontal sync and blanking period, the number of horizontal scan lines per frame and the vertical sync blanking period. Including. The input / output register 260 may also have data identifying the type of frame interlace and data identifying other types of video control functions. Finally, the input / output register 26
0 is the storage location for other particular types of input and output parameters, as will be described in more detail below.

【００２４】グラフィックス・プロセッサ１２０が異な
る２つのアドレス・モードで動作して、メモリ１３０を
アドレスする。これらの２つのアドレス・モードはＸＹ
アドレス方式及び線形アドレス方式である。グラフィッ
クス・プロセッサ１２０がビット・マップ形グラフィッ
クス・データと普通のデータ及び命令との両方に対して
作用するから、メモリ１３０の相異なる部分は、異なる
アドレス・モードによってアクセスするのが最も便利で
ある。選択された特定のアドレス・モードに関係なく、
メモリ・インターフェース２５０が、アクセスすべき適
正なデータに対する適正な物理アドレスを発生する。線
形アドレス方式では、フィールドの出発アドレスが単一
の多重ビット線形アドレスで形成される。フィールドの
寸法が中央処理装置２００の中にある状態レジスタのデ
ータによって決定される。ＸＹアドレス方式では、出発
アドレスが１対のＸ及びＹ座標値である。フィールドの
寸法は画素の寸法に等しい。即ち、特定の画素にある特
定のデータを定めるのに必要なビットの数に等しい。Graphics processor 120 operates in two different addressing modes to address memory 130. These two address modes are XY
The address method and the linear address method. Since the graphics processor 120 operates on both bit-mapped graphics data and ordinary data and instructions, different parts of the memory 130 are most conveniently accessed by different address modes. is there. Regardless of the particular address mode selected
Memory interface 250 generates the correct physical address for the correct data to access. In the linear addressing scheme, the starting address of the field is formed by a single multi-bit linear address. The size of the field is determined by the data in the status register in the central processing unit 200. In the XY address system, the starting address is a pair of X and Y coordinate values. The size of the field is equal to the size of the pixel. That is, it is equal to the number of bits required to define a particular data in a particular pixel.

【００２５】図３は、ＸＹアドレス・モードによる画素
データの配置を示す。同様に、図４は線形アドレス・モ
ードによる同じデータの配置を示す。図３は画素のＸＹ
マトリクスの基準点として作用する原点３１０を示す。
原点３１０はＸＹ出発アドレスとして特定され、メモリ
内の最初のアドレス位置である必要はない。特定の定め
られ像素子の様な画素のアレーに対応するデータの位置
が原点アドレス３１０を基準として特定される。これが
Ｘ出発アドレス３４０及びＹ出発アドレス３３０を含
む。Ｘ出発アドレス３４０及びＹ出発アドレス３３０
が、原点と共に、希望する特定の像の最初の画素データ
３７１の出発アドレスを示す。画素内の像の幅が量ΔＸ
３５０によって示される。画素内にある像の高さは量Δ
Ｙ３６０によって示される。図３に示す例では、像が９
個の画素３７１乃至３７９を含む。この各々の画素に対
する物理アドレスを特定するのに必要な最後のパラメー
タが、ビット数でメモリの幅を示すスクリーン・ピッチ
３２０である。これらのパラメータ、即ち、Ｘ出発アド
レス３４０、Ｙ出発アドレス３３０、ΔＸ３５０、ΔＹ
３６０及びスクリーン・ピッチ３２０の仕様により、メ
モリ・インターフェース２５０が、特定されたＸＹアド
レス方式に基づいて、特定された物理アドレスを発生す
ることが出来る。FIG. 3 shows the arrangement of pixel data in the XY address mode. Similarly, FIG. 4 shows the arrangement of the same data according to the linear address mode. Figure 3 shows the pixel XY
An origin 310 is shown which acts as a matrix reference point.
Origin 310 is identified as the XY starting address and does not have to be the first address location in memory. The position of the data corresponding to an array of pixels such as a specific defined image element is specified with reference to the origin address 310. This includes an X departure address 340 and a Y departure address 330. X departure address 340 and Y departure address 330
, Together with the origin, indicate the starting address of the first pixel data 371 of the particular image desired. The width of the image in the pixel is the amount ΔX
Denoted by 350. The height of the image in the pixel is the amount Δ
Represented by Y360. In the example shown in FIG. 3, the image is 9
The pixel includes pixels 371 to 379. The last parameter needed to specify the physical address for each pixel is the screen pitch 320, which is the width of the memory in bits. These parameters, namely, X departure address 340, Y departure address 330, ΔX350, ΔY
The 360 and screen pitch 320 specifications allow the memory interface 250 to generate a specified physical address based on a specified XY address scheme.

【００２６】同様に図４は線形形式のメモリの構成を示
す。図３に示した画素３７１乃至３７６と同じであって
よい１組のフィールド４４１乃至４４６が図４に示され
ている。線形アドレス方式に従って特定の素子を特定す
る為には、次のパラメータが必要である。最初に、所望
のアレーの最初のフィールド４４１の始めの線形出発ア
ドレスである出発アドレス４１０である。２番目の量Δ
Ｘ４２０はビット数で表わしたフィールドの特定セグメ
ントの長さを示す。３番目の量ΔＹ（図４には示してな
い）は、特定のアレー内にあるこの様なセグメントの数
を示す。最後に、線形ピッチ４３０が隣合ったアレー・
セグメントの間の線形出発アドレスの差を示す。ＸＹア
ドレス方式の場合と同じく、こういう線形アドレス・パ
ラメータの仕様により、メモリ・インターフェース２５
０が特定された正しい物理アドレスを発生することがで
きる。Similarly, FIG. 4 shows a linear format memory configuration. A set of fields 441-446, which may be the same as the pixels 371-376 shown in FIG. 3, is shown in FIG. The following parameters are required to identify a particular device according to the linear addressing scheme. First is the starting address 410, which is the starting linear starting address of the first field 441 of the desired array. Second amount Δ
X420 indicates the length of the specific segment of the field expressed in the number of bits. The third quantity ΔY (not shown in FIG. 4) indicates the number of such segments in a particular array. Finally, the array of linear pitches 430
The linear departure address difference between the segments is shown. As in the case of the XY address system, the memory interface 25 has the specifications of such linear address parameters.
A 0 can generate the correct physical address specified.

【００２７】２つのアドレス・モードは異なる目的に役
立つ。ＸＹアドレス・モードは、ビデオＲＡＭ１３２の
内、表示装置を制御するメモリの部分であるスクリーン
・メモリと呼ばれるビット・マップ形データを含む部分
にとって最も役に立つ。線形アドレス・モードは、命令
や現在表示されない像データの様に、スクリーン・メモ
リ以外に対して最も役に立つ。後に述べた分類の中に
は、コンピュータ・システムで使われる英数字の字型及
びアイコンの様な種々の標準的な記号が含まれる。場合
によってはＸＹアドレスを線形アドレスに換算出来るこ
とが望ましいことがある。この換算は次の式によって行
なわれる。The two addressing modes serve different purposes. The XY address mode is most useful for the part of the video RAM 132 that contains the bit map type data called screen memory, which is the part of the memory that controls the display device. The linear addressing mode is most useful for anything other than screen memory, such as instructions or image data that is not currently displayed. Within the categories described below are various standard symbols used in computer systems, such as alphanumeric shapes and icons. In some cases, it may be desirable to be able to convert XY addresses into linear addresses. This conversion is performed by the following formula.

【００２８】ＬＡ＝Ｏｆｆ＋（Ｙ×ＳＰ＋Ｘ）×ＰＳ ここでＬＡは線形アドレス、Ｏｆｆはスクリーン・オフ
セット、即ちＸＹ座標系の原点の線形アドレス、ＹはＹ
アドレス、ＳＰはビットで表わしたスクリーン・ピッ
チ、ＸはＸアドレス、ＰＳはビットで表わした画素の寸
法である。どのアドレス・モードを使うかに関係なく、
メモリ２５０がメモリ１３０をアクセスする為の正しい
物理アドレスを発生する。LA = Off + (Y × SP + X) × PS where LA is a linear address, Off is a screen offset, that is, the linear address of the origin of the XY coordinate system, and Y is Y.
Address, SP is the screen pitch in bits, X is the X address, and PS is the pixel size in bits. No matter which address mode you use
The memory 250 generates the correct physical address for accessing the memory 130.

【００２９】図５はメモリ１３０のデータ・ワードの中
に画素を記憶する様子を示す。この発明の好ましい実施
例では、メモリ１３０が夫々１６ビットのデータ・ワー
ドで構成される。これらの１６ビットが図５では、１６
進ディジットＯ乃至Ｆで略式で示されている。この発明
の好ましい実施例では、メモリ１３０内の１つの画素当
たりのビットの数は、２の整数べき数であるが、１６ビ
ットを越えない。この様に制限する時、メモリ１３０内
の各々の１６ビット・ワードが整数個の画素を持つこと
が出来る。図５は、画素の長さが１、２、４、８及び１
６ビットに対応する利用し得る５種類の画素の形式を示
している。データ・ワード５１０は１６個の１ビット画
素５１１乃至５１６を示しており、この為各々の１６ビ
ット・ワードの中に１６個の１ビット画素を配置するこ
とが出来る。データ・ワード５３０は８個の２ビット画
素５３１乃至５３８を示しており、これらが１６ビット
・データ・ワードの中に配置される。データ・ワード５
４０は４個の４ビット画素５４１乃至５４４を示してお
り、これらが１６ビット・データ・ワードの中にある。
データ・ワード５５０は２個の８ビット画素５５１及び
５５２を示しており、これらが１６ビット・ワードの中
にある。最後に、データ・ワード５６０が１６ビット・
データ・ワードの中に記憶される１個の１６ビット画素
５６１を示している。画素をこういう形式にすることに
より、特に各々の画素が２の整数べき数個のビットを持
ち、物理的なワードの境界と整合することにより、グラ
フィックス・プロセッサ１２０による画素の操作がよく
なる。これは各々の物理的なワードの処理が、整数個の
画素を操作するからである。ビデオＲＡＭ１３２の内、
ビデオ表示を特定する部分の中で、画素からなる水平走
査線が、図５に示す様な相次ぐワードのストリングによ
って選定されることが考えられる。FIG. 5 illustrates storing a pixel in a data word of memory 130. In the preferred embodiment of the present invention, memory 130 is constructed of 16-bit data words each. These 16 bits are 16 in FIG.
It is represented in abbreviated form by the decimal digits O to F. In the preferred embodiment of the present invention, the number of bits per pixel in memory 130 is an integer power of two, but no more than 16 bits. When so limited, each 16-bit word in memory 130 can have an integer number of pixels. FIG. 5 shows that the pixel lengths are 1, 2, 4, 8 and 1
It shows the formats of the five types of pixels that can be used, corresponding to 6 bits. The data word 510 shows 16 1-bit pixels 511-516, so that there can be 16 1-bit pixels in each 16-bit word. Data word 530 shows eight 2-bit pixels 531 through 538, which are arranged in a 16-bit data word. Data word 5
40 shows four 4-bit pixels 541-544, which are in a 16-bit data word.
Data word 550 shows two 8-bit pixels 551 and 552, which are in a 16-bit word. Finally, the data word 560 is 16 bits
One 16-bit pixel 561 is shown stored in a data word. This format of the pixels facilitates manipulation of the pixels by the graphics processor 120, especially by having each pixel have an integer power of 2 bits and aligned with a physical word boundary. This is because the processing of each physical word operates on an integer number of pixels. Of the video RAM 132,
It is conceivable that, in the part that specifies the video display, the horizontal scan line of pixels is selected by a string of successive words as shown in FIG.

【００３０】図６は種々のグラフィックス命令に対する
含意のオペランドを記憶するレジスタ・ファイル２２０
のある部分の内容を示す。図６に示す各々のレジスタ６
０１乃至６１１は、グラフィックス・プロセッサ１２０
の中央処理装置２００のレジスタ・アドレス空間内にあ
る。図６に示すこれらのレジスタ・ファイルが、レジス
タ・ファイル２２０内にある全てのレジスタを含むもの
でないことに注意されたい。むしろ典型的なシステム
は、種々のプログラムによって特定された機能の為に、
中央処理装置２００によって用いることが出来る多数の
汎用の選定されていないレジスタを含んでいる。FIG. 6 illustrates a register file 220 that stores implication operands for various graphics instructions.
Indicates the contents of the part with. Each register 6 shown in FIG.
01 to 611 are the graphics processor 120
In the central processor unit 200 register address space. Note that these register files shown in FIG. 6 do not include all the registers found in register file 220. Rather, the typical system is, because of the functions specified by the various programs,
It includes a number of general purpose unselected registers that can be used by the central processing unit 200.

【００３１】レジスタ６０１が原始アドレスを記憶す
る。これは原始アレーの左下隅のアドレスである。この
原始アドレスは、ＹＸアドレス・モードではＸアドレス
３４０及びＹアドレス３３０の組合せであり、又は線形
アドレス・モードでは線形出発アドレス４１０である。
レジスタ６０２が原始ピッチ、即ち原始アレーの隣合っ
た行の間の線形出発アドレスの差を記憶する。これはＸ
Ｙアドレス形式又は線形アドレス形式のどちらを使うか
に応じて、図３に示すスクリーン・ピッチ３４０又は図
４に示す線形ピッチ４３０の何れかである。Register 601 stores the source address. This is the address in the lower left corner of the primitive array. This source address is the combination of the X address 340 and the Y address 330 in YX address mode, or the linear starting address 410 in linear address mode.
Register 602 stores the source pitch, ie, the linear departure address difference between adjacent rows of the source array. This is X
Either the screen pitch 340 shown in FIG. 3 or the linear pitch 430 shown in FIG. 4, depending on whether the Y address format or the linear address format is used.

【００３２】レジスタ６０３、６０４は、これらのレジ
スタが行先出発アドレス及び行先ピッチを含むことを別
とすれば、夫々レジスタ６０１、６０２と同様である。
レジスタ６０３に記憶される行先アドレスは、ＸＹアド
レス・モードでも線形アドレス・モードでも、行先アレ
ーの左下隅のアドレスである。同様に、レジスタ６０４
に記憶される行先ピッチは隣合った行の線形出発アドレ
スの差、即ち選択されるアドレス・モードに於て、スク
リーン・ピッチ３２０又は線形ピッチ４３０である。Registers 603 and 604 are similar to registers 601 and 602, respectively, except that they contain the destination departure address and destination pitch.
The destination address stored in register 603 is the address in the lower left corner of the destination array in both XY address mode and linear address mode. Similarly, register 604
The destination pitch stored in is the difference between the linear starting addresses of adjacent rows, i.e., screen pitch 320 or linear pitch 430, depending on the address mode selected.

【００３３】レジスタ６０５がオフセットを記憶する。
このオフセットは、ＸＹアドレス方式の座標の原点に対
応する線形ビット・アドレスである。前に述べた様に、
ＸＹアドレス方式の原点３１０は必ずしもメモリの物理
的な出発アドレスに属さない。レジスタ６０５に記憶さ
れるオフセットは、このＸＹ座標系の原点３１０の線形
出発アドレスである。このオフセットを用いて、線形ア
ドレス及びＸＹアドレスの間の換算を行なう。Register 605 stores the offset.
This offset is a linear bit address corresponding to the origin of the XY addressing coordinate. As I mentioned before,
The origin 310 of the XY address system does not always belong to the physical starting address of the memory. The offset stored in register 605 is the linear starting address of the origin 310 of this XY coordinate system. This offset is used to convert between linear and XY addresses.

【００３４】レジスタ６０６、６０７がスクリーン・メ
モリ内の窓に対応するアドレスを記憶する。レジスタ６
０６に記憶される窓の始めは、表示窓の左下隅のＸＹア
ドレスである。同様に、レジスタ６０７が窓の終りを記
憶する。これはこの表示窓の右上隅のＸＹアドレスであ
る。これらの２つのレジスタ中にあるアドレスを用い
て、特定された表示窓の境界を決定する。周知のグラフ
ィック方式に従って、グラフィックス表示装置内の窓の
中にある像は背景の像とは異なっていてよい。これらの
レジスタに入っている窓始め及び窓終りアドレスを用い
て、窓の範囲を選定し、グラフィックス・プロセッサ１
２０が、特定のＸＹアドレスが窓の内側であるか外側で
あるかを判定することが出来る様にする。Registers 606, 607 store the address corresponding to the window in screen memory. Register 6
The beginning of the window stored at 06 is the XY address in the lower left corner of the display window. Similarly, register 607 stores the end of the window. This is the XY address in the upper right corner of this display window. The addresses in these two registers are used to determine the boundaries of the specified display window. According to well-known graphic schemes, the image in the window in the graphics display device may be different from the background image. The range of windows is selected using the window start and window end addresses contained in these registers, and the graphics processor 1
Allows 20 to determine whether a particular XY address is inside or outside the window.

【００３５】レジスタ６０８がΔＹ／ΔＸデータを記憶
する。このレジスタは独立した両半分に分割されてお
り、上半分（上位ビット）が原始アレーの高さ（ΔＹ）
を選定し、下半分（下位ビット）が原始アレーの幅（Δ
Ｘ）を選定する。レジスタ６０８に記憶されたΔＹ／Δ
Ｘデータは、原始アレーを選定するやり方に応じて、Ｘ
Ｙアドレス形式でも線形アドレス形式でも発生すること
が出来る。２つの量ΔＸ及びΔＹの意味は前に図３及び
図４について説明した。Register 608 stores the ΔY / ΔX data. This register is divided into two independent halves, and the upper half (higher bits) is the height of the primitive array (ΔY).
And the lower half (lower bit) is the width of the primitive array (Δ
X) is selected. ΔY / Δ stored in register 608
The X data can be X data depending on how to select the primitive array.
It can occur in either the Y address format or the linear address format. The meaning of the two quantities ΔX and ΔY was explained above with reference to FIGS. 3 and 4.

【００３６】レジスタ６０９、６１０が夫々画素データ
を持つ。レジスタ６０９に記憶されている色Ｏデータ
は、色Ｏと選定された第１の色に対応して、レジスタ全
体に複製される画素値を持っている。同様に、レジスタ
６１０に記憶される色１データが、色１と選定した第２
の色の値に対応して、レジスタ全体にわたって複製され
る画素値を持っている。グラフィックス・プロセッサ１
２０のあるグラフィックス命令はこれらの色の値の何れ
か一方又は両方をデータ操作に用いる。これらのレジス
タの使い方は後で更に説明する。The registers 609 and 610 each have pixel data. The color O data stored in the register 609 has a pixel value duplicated in the entire register, corresponding to the color O and the selected first color. Similarly, the color 1 data stored in the register 610 is the second color selected as color 1.
Has a pixel value that is duplicated throughout the register, corresponding to the color value of Graphics processor 1
Some 20 graphics instructions use either or both of these color values for data manipulation. The use of these registers will be further explained later.

【００３７】最後に、レジスタ・ファイル２２０がスタ
ック・ポインタ・アドレスを記憶するレジスタ６１１を
含む。レジスタ６１１に記憶されるスタック・ポインタ
・アドレスは、ビデオＲＡＭ１３２の中で、データ・ス
タックの天辺であるビット・アドレスを特定する。デー
タをデータ・スタックに押込む時、又はデータ・スタッ
クから押出す時、この値を調節する。このスタック・ポ
インタ・アドレスがこうしてデータ・スタックに最後に
入力されたデータのアドレスを示す様に作用する。Finally, register file 220 includes register 611, which stores the stack pointer address. The stack pointer address stored in the register 611 specifies the bit address which is the top of the data stack in the video RAM 132. Adjust this value as data is pushed into or pushed out of the data stack. This stack pointer address thus acts to point to the address of the last input data on the data stack.

【００３８】図７は、オフ・スクリーン・メモリからス
クリーン・メモリへのアレーの移送過程を略図で示す。
図７は、スクリーン・メモリ７０５及びオフ・スクリー
ン・メモリ７１５を含むビデオＲＡＭ１３２を示してい
る。図７では、画素７８０のアレー（又は更に詳しく云
えば、画素のアレーに対応するデータ）がオフ・スクリ
ーン・メモリ７１５からスクリーン・メモリ７０５に転
送されて、画素のアレー７９０となる。FIG. 7 schematically illustrates the process of transferring an array from off-screen memory to screen memory.
FIG. 7 shows video RAM 132 including screen memory 705 and off-screen memory 715. In FIG. 7, the array of pixels 780 (or more specifically, the data corresponding to the array of pixels) is transferred from off-screen memory 715 to screen memory 705 into an array of pixels 790.

【００３９】アレー移送動作を行なう前に、レジスタ・
ファイル２２０の選定されたレジスタに、あるデータを
記憶しなければならない。レジスタ６０１には画素の原
始アレーの始めのアドレス７１０をロードしなければな
らない。図７に示す例では、これが線形アドレス・モー
ドで示されている。原始ピッチ７２０がレジスタ６０２
に記憶される。レジスタ６０３に行先アドレスをロード
する。図７に示す例では、これがＸアドレス７３０及び
Ｙアドレス７４０を含むＸＹアドレス・モードで示され
ている。レジスタ６０４には行先ピッチ７５０が記憶さ
れる。ＸＹ座標系の原点の線形アドレス、即ちオフセッ
ト・アドレス７７０がレジスタ６０５に記憶される。最
後にΔＹ７５０及びΔＸ７６０がレジスタ６０８の別々
の半分に記憶される。Before performing the array transfer operation, the register
Certain data must be stored in selected registers of file 220. Register 601 must be loaded with the starting address 710 of the original array of pixels. In the example shown in FIG. 7, this is shown in linear addressing mode. Primitive pitch 720 is register 602
Memorized in. The register 603 is loaded with the destination address. In the example shown in FIG. 7, this is shown in XY address mode, which includes an X address 730 and a Y address 740. The destination pitch 750 is stored in the register 604. The linear address of the origin of the XY coordinate system, that is, the offset address 770 is stored in the register 605. Finally, ΔY750 and ΔX760 are stored in separate halves of register 608.

【００４０】図７に図式的に示すアレー移送動作は、レ
ジスタ・ファイル２２０のこれらのレジスタに記憶され
たデータと関連して実行される。好ましい実施例では、
１画素当たりのビット数は、１個の物理的なデータ・ワ
ードに整数個の画素が記憶される様に選ばれる。この様
に選ぶことにより、グラフィックス・プロセッサは、大
部分は、完全なデータ・ワードの転送により、画素のア
レー７８０を画素のアレー７９０へ転送することが出来
る。物理的なデータ・ワード当たりのビット数に対して
１画素当たりのビット数をこの様に選択しても、場合に
よっては、アレーの境界で部分的なワードを取扱うこと
が必要になる。然し、今述べた設計の選び方は、部分的
なデータ・ワードをアクセスして転送する必要性を最小
限に抑えるのに役立つ。The array transfer operations illustrated schematically in FIG. 7 are performed in connection with the data stored in these registers of register file 220. In the preferred embodiment,
The number of bits per pixel is chosen so that an integer number of pixels are stored in one physical data word. This choice allows the graphics processor to transfer an array of pixels 780 to an array of pixels 790, mostly through the transfer of a complete data word. This choice of bits per pixel relative to the bits per physical data word may still require handling partial words at array boundaries. However, the design choices just described help minimize the need to access and transfer partial data words.

【００４１】本発明の好ましい実施例では、図７に図式
的に示すデータ転送が、多数の相異なるデータ変換の内
の特別の場合である。原始像及び行先像の対応するアド
レス位置からの画素データは、命令によって定められた
形で組合される。データの組合せは（アンド又はオアの
様な）論理機能であってもよいし、或いは（加算又は減
算の様な）算術機能であってもよい。こうして画素のア
レー７９０に記憶された新しいデータが、画素のアレー
７８０のデータ及び画素の減算データ７９０の両方の関
数である。図７に示したデータ転送は、最終的に行先ア
レーに記憶されるデータが前にその中に記憶されていた
データに関係しない様な更に一般的なデータ変換の特別
の場合に過ぎない。In the preferred embodiment of the present invention, the data transfer illustrated schematically in FIG. 7 is a special case of a number of different data transformations. Pixel data from the corresponding address locations of the source and destination images are combined in the form defined by the instruction. The combination of data may be a logical function (such as AND or OR) or an arithmetic function (such as addition or subtraction). The new data thus stored in the array of pixels 790 is a function of both the data in the array of pixels 780 and the subtracted data in the pixels 790. The data transfer illustrated in FIG. 7 is only a special case of the more general data conversion in which the data ultimately stored in the destination array is unrelated to the data previously stored therein.

【００４２】この過程が図８のフローチャートに示され
ている。好ましい実施例では、転送は物理的なデータ・
ワード毎に逐次的に行なわれる。一旦この過程が開始さ
れると（開始ブロック８０１）、レジスタ６０１に記憶
されているデータを読取って原始アドレスを求める（処
理ブロック８０２）。次にグラフィックス・プロセッサ
１２０が、指示された原始アドレスに対応する指示され
た物理的なデータ・ワードをメモリ１３０から取出す
（ブロック８０３）。原始アドレスがＸＹ形式で特定さ
れている場合、このデータの呼出しは、ＸＹアドレスを
対応する物理的なアドレスに変換する工程を含む。レジ
スタ６０３から行先アドレスを呼出し（処理ブロック８
０４）、その後指示された物理的なデータ・ワードを取
出す（処理ブロック８０５）同様な過程が、行先位置に
あるデータに対して行なわれる。This process is shown in the flow chart of FIG. In the preferred embodiment, the transfer is a physical data
It is performed sequentially for each word. Once this process is started (start block 801), the data stored in register 601 is read to determine the source address (processing block 802). Graphics processor 120 then retrieves the indicated physical data word from memory 130 corresponding to the indicated source address (block 803). If the source address is specified in XY format, invoking this data involves translating the XY address into the corresponding physical address. Call destination address from register 603 (processing block 8
04) and then fetching the indicated physical data word (processing block 805) A similar process is performed on the data at the destination location.

【００４３】この組合せデータが前に決定された行先位
置に再び記憶される（処理ブロック８０６）。原始及び
行先画素データがその後実行している特定のデータ転送
命令によって定められた組合せモードに従って組合され
る。これは、物理的なデータ・ワードが１つより多くの
画素に対応するデータを含んでいても、画素毎に行なわ
れる。次に、この組合せデータが特定された行先位置に
書込まれる（処理ブロック８０７）。This combined data is stored again at the previously determined destination location (processing block 806). The source and destination pixel data are combined according to the combination mode defined by the particular data transfer instruction being executed subsequently. This is done on a pixel-by-pixel basis, even though the physical data word contains data corresponding to more than one pixel. The combination data is then written to the identified destination location (processing block 807).

【００４４】レジスタ６０８に記憶されるΔＹ／ΔＸ情
報に関連て、グラフィックス・プロセッサ１２０は、最
後のデータが転送されたかどうかを検出することによ
り、データ転送全体が行なわれたかどうかを決定する
（判定ブロック８０８）。データ転送全体が行なわれて
いない場合、原始アドレスを更新する。前にレジスタ６
０１に記憶されている原始アドレス並びにレジスタ６０
２に記憶されている原始ピッチ・データに関連して、レ
ジスタ６０１に記憶される原始アドレスを更新して、転
送すべき次のデータ・ワードを参照する（処理ブロック
８０９）。同様に、レジスタ６０３に記憶されている行
先アドレスをレジスタ６０４に記憶されている行先ピッ
チ・データに関連して更新して、行先の次のデータ・ワ
ードを参照する（処理ブロック８１０）。レジスタ６０
１に記憶される新しい原始アドレス及びレジスタ６０３
に記憶される新しい行先データを用いて、この過程を繰
返す。With respect to the ΔY / ΔX information stored in register 608, graphics processor 120 determines if the entire data transfer was done by detecting if the last data was transferred ( Decision block 808). If the entire data transfer is not done, update the source address. Register 6 before
Source address stored in 01 and register 60
The source address stored in register 601 is updated with reference to the source pitch data stored in 2 to reference the next data word to be transferred (processing block 809). Similarly, the destination address stored in register 603 is updated in relation to the destination pitch data stored in register 604 to reference the next data word of the destination (processing block 810). Register 60
New source address and register 603 stored in 1
This process is repeated with the new destination data stored in.

【００４５】前に述べた様に、レジスタ６０８に記憶さ
れているΔＹ／ΔＸデータを使って、転送すべき像の限
界を定める。レジスタ６０８に記憶されているΔＹ／Δ
Ｘデータを参照することによって判る様に、像全体が転
送された時（判定ブロック８０８）、命令の実行が完了
し（終りブロック８１１）、グラフィックス・プロセッ
サ１２０は続いてそのプログラムの次の命令を実行す
る。前に述べた様に、好ましい実施例では、図８に示す
過程が命令マイクロコードで実施され、アレーの移送と
呼んだデータ変換過程全体が、グラフィックス・プロセ
ッサ１２０に対する１個の命令に応答して行なわれる。As mentioned previously, the ΔY / ΔX data stored in register 608 is used to define the limit of the image to be transferred. ΔY / Δ stored in the register 608
When the entire image has been transferred (decision block 808), execution of the instruction is complete (end block 811), as can be seen by reference to the X data, and graphics processor 120 then continues to the next instruction in the program. To execute. As mentioned previously, in the preferred embodiment, the process shown in FIG. 8 is implemented in instruction microcode such that the entire data conversion process, called array transfer, responds to one instruction to graphics processor 120. Will be performed.

【００４６】図９は入力／出力レジスタ２６０の内、こ
の発明のカラー拡張動作に関連するデータを記憶するの
に使われる一部分を示す。最初に、入力／出力レジスタ
２６０が制御ワードを記憶するレジスタ９１０を持って
いる。この制御ワードは、中央処理装置２１０が行なう
動作の形式を特定するのに使われる。特に、レジスタ９
１０に記憶される制御ワード内の７ビットが、アレーの
移送中に行なわれる原始及び行先の組合せの形式を特定
する。特に処理ブロック８０６について述べた様に、こ
の原始及び画素データの組合せは、種々の論理及び算術
機能を含むことが出来る。FIG. 9 shows a portion of the input / output register 260 used to store data associated with the color expansion operation of the present invention. First, the input / output register 260 has a register 910 that stores the control word. This control word is used to specify the type of operation performed by central processing unit 210. In particular, register 9
The 7 bits in the control word stored at 10 specify the type of source-destination combination that occurs during array transport. As described with particular reference to processing block 806, this combination of source and pixel data can include various logic and arithmetic functions.

【００４７】レジスタ９２０及び９３０は、ＸＹアドレ
ス及び線形アドレスの間で換算するのに役立つデータを
記憶する為に使われる。レジスタ９２０に記憶されるＣ
ＯＮＶＳＰデータは、スクリーン・ピッチに対し、ＸＹ
アドレスから線形アドレスへ換算することが出来る様に
する為に使われる予め計算された係数である。この係数
は次の通りである。Registers 920 and 930 are used to store data useful for converting between XY and linear addresses. C stored in register 920
ONVSP data is XY for screen pitch
It is a pre-calculated coefficient used to be able to convert an address to a linear address. This coefficient is as follows.

【００４８】１６＋ｌｏｇ₂ （スクリーン・ピッチ） 同様に、レジスタ９３０に記憶されるデータＣＯＮＶＬ
Ｐは線形ピッチに対し、ＸＹアドレスと線形アドレスの
間の換算に用いられる。このデータは次のものに対応す
る。 １６＋ｌｏｇ₂ （線形ピッチ） この様にこういうデータをレジスタ９２０、９３０に記
憶することにより、ＸＹアドレス及び線形アドレスの間
で換算を素早く行なう為に、中央処理装置２００がこの
データを容易にアクセスすることが出来る様になる。16 + log ₂ (screen pitch) Similarly, the data CONVL stored in the register 930 is stored.
P is used for conversion between XY address and linear address for linear pitch. This data corresponds to: 16 + log ₂ (linear pitch) By storing such data in the registers 920 and 930 in this way, the central processing unit 200 can easily access this data for quick conversion between the XY address and the linear address. Will be able to.

【００４９】レジスタ９４０には画素寸法のデータが記
憶される。画素寸法のデータは、ビデオＲＡＭ１３２の
表示可能な部分の中にある１つの画素当たりのビット数
を示す。前に図５について説明した様に、画素寸法が好
ましいワード寸法の拘束を受ける。好ましい実施例で
は、この発明のグラフィックス・プロセッサが１６ビッ
ト・データ・ワードに対して作用する。好ましい実施例
では、１画素当たりのビット数は１ワード当たりのビッ
ト数である１６を整数で除した値に拘束される。この
為、１ワード当たりのビット数は１、２、４、８又は１
６にすることが出来る。レジスタ９４０は、選択された
１ワード当たりのビット数に等しい画素寸法のデータを
記憶する。この為、１ワード当たり１ビットが選択され
ていれば、レジスタ９４０は数値データ１を記憶する。
同様に、１画素当たり２ビットが選択されていれば、レ
ジスタ９４０は２に等しい数値データを記憶する。同様
に、１画素当たりのこの他に取り得るビット数が、レジ
スタ９４０に記憶される数値によって示される。この画
素寸法のデータが、種々の命令を実行する時、特に後で
説明するカラー拡張命令を実行する時、ＣＰＵ２００に
よって用いられる。The register 940 stores pixel size data. The pixel size data indicates the number of bits per pixel in the displayable portion of the video RAM 132. As previously described with respect to FIG. 5, the pixel size is subject to the preferred word size constraint. In the preferred embodiment, the graphics processor of the present invention operates on 16-bit data words. In the preferred embodiment, the number of bits per pixel is bound to 16 which is the number of bits per word divided by an integer. Therefore, the number of bits per word is 1, 2, 4, 8 or 1
Can be set to 6. Register 940 stores data for a pixel size equal to the selected number of bits per word. Therefore, if 1 bit per word is selected, the register 940 stores the numerical data 1.
Similarly, if 2 bits per pixel are selected, register 940 stores numeric data equal to 2. Similarly, the other possible number of bits per pixel is indicated by the number stored in register 940. This pixel size data is used by the CPU 200 when executing various commands, especially when executing the color expansion command to be described later.

【００５０】次にカラー拡張動作の実行を図１０乃至図
１３について説明する。前に述べた様に、英数字に対す
る字型及びアイコンの様な頻繁に使われる記号を単色形
式で記憶することが、必要なメモリの点で有利である。
この単色形式は１画素当たり１ビットを用い、“１”が
フォアグラウンドの画素を示し、“０”がバックグラウ
ンドの画素を示す。何れかのアレーを表示する時、それ
をオフ・スクリーン記憶位置から、ビデオＲＡＭ１３２
の内、表示される部分に移送する。この動作では、１画
素当たりの１ビットを拡張して、１対のカラー・コード
の一方にする。この１対のカラー・コードが、レジスタ
・ファイルのレジスタ６０９に記憶される色０データと
レジスタ６１０に記憶される色１データに対応する。こ
の変換は、考えとしては、スクリーンに図形を描く時
に、図形に色をつけることに相当し、こうしてこういう
色をアレー移送の属性とする。Next, the execution of the color expansion operation will be described with reference to FIGS. As previously mentioned, it is advantageous in terms of memory requirements to store frequently used symbols such as glyphs for alphanumeric characters and icons in a single color format.
This monochrome format uses 1 bit per pixel, "1" indicates a foreground pixel, and "0" indicates a background pixel. When displaying either array, move it from the off-screen storage location to the video RAM 132
Transfer to the displayed part. In this operation, one bit per pixel is expanded into one of a pair of color codes. This pair of color codes corresponds to the color 0 data stored in the register 609 and the color 1 data stored in the register 610 of the register file. This conversion is conceptually equivalent to coloring a figure when drawing the figure on the screen, and thus, such a color is used as an attribute of array transfer.

【００５１】図１０は、画素寸法が４ビットである場合
のカラー拡張動作の１例を示す。１個の１６ビット・ワ
ードの色データに拡張すべき単色データの４ビットが１
０１０の所に示されている。単色データのこれらの４ビ
ットが４つの画素に対応する。画素寸法のデータが１０
２０の所に示されている。１０２０の所に示す数が、１
画素当たりの４ビットに対応して、４であることに注意
されたい。一般的には、かラー拡張動作は好ましい実施
例では、１６ビットのデータ・ワードに関連して作用す
るが、１０１０の所に示した４ビットだけが関係を持
つ。これは、これらの４ビットが１６ビット・カラー・
ワード全体を特定するのに十分であるからである。FIG. 10 shows an example of the color expansion operation when the pixel size is 4 bits. 4 bits of monochromatic data to be expanded to 1 16-bit word color data is 1
It is shown at 010. These 4 bits of monochrome data correspond to 4 pixels. Pixel size data is 10
It is shown at 20. The number shown at 1020 is 1
Note that it is 4, corresponding to 4 bits per pixel. In general, the Culler expansion operation operates in the preferred embodiment in conjunction with a 16-bit data word, but only the four bits shown at 1010 are relevant. This is because these 4 bits are 16 bit color
It is sufficient to identify the entire word.

【００５２】本発明のカラー拡張動作が２つの工程に分
けて実行される。最初の工程では、単色ワード１０１０
を拡張単色ワード１０３０に変換する。拡張単色ワード
１０３０が４つの画素を持っている。これは、画素寸法
データ１０２０が１画素当たり４ビットを示しており、
こういう４個の画素で１６ビット・ワード全体が構成さ
れるからである。拡張単色データ１０３０が１対の全部
“０”の画素１０３２と１対の全部“１”の画素１０３
４とを含んでいる。これらの“０”及び“１”画素は、
単色データ１０１０に於ける“０”及び“１”画素の構
成に対応する。拡張単色ワード１０３０が、画素寸法デ
ータ１０２０によって示された、１画素当たりのビット
数に関連して形成されることに注意されたい。従って、
例えば画素寸法データ１０２０が１画素当たり８ビット
を指示していれば、拡張単色ワード１０３０には２個の
画素しかないことになる。The color expanding operation of the present invention is executed in two steps. In the first step, the monochrome word 1010
To the extended monochromatic word 1030. The extended monochrome word 1030 has four pixels. This is because the pixel size data 1020 indicates 4 bits per pixel,
This is because these four pixels make up the entire 16-bit word. Extended monochromatic data 1030 has a pair of all “0” pixels 1032 and a pair of all “1” pixels 103.
Includes 4 and. These "0" and "1" pixels are
This corresponds to the configuration of “0” and “1” pixels in the monochrome data 1010. Note that the extended monochrome word 1030 is formed in relation to the number of bits per pixel indicated by the pixel size data 1020. Therefore,
For example, if the pixel size data 1020 indicates 8 bits per pixel, there will be only two pixels in the extended monochrome word 1030.

【００５３】データ１０４０が、レジスタ・ファイルの
レジスタ６０９に記憶される色０データに対応し、デー
タ１０５０がレジスタ・ファイルのレジスタ６１０に記
憶される色１データに対応する。色１データ１０４０
が、この１６ビット・ワード全体にわたって複製した４
ビットカラ・データ１０４５を含むことに注意された
い。この例ではそれが４回繰返されている。同様に、色
０データ１０５０が４個の４ビット画素値１０５５を持
っている。色０及び色１の画素値を１６ビット・ワード
全体にわたって複製するのは、拡張カラーを形成するや
り方の為である。Data 1040 corresponds to color 0 data stored in register 609 of the register file and data 1050 corresponds to color 1 data stored in register 610 of the register file. Color 1 data 1040
4 replicated throughout this 16-bit word
Note that it includes bit-colored data 1045. In this example it is repeated 4 times. Similarly, the color 0 data 1050 has four 4-bit pixel values 1055. The duplication of the color 0 and color 1 pixel values over the entire 16-bit word is due to the manner in which the extended colors are formed.

【００５４】データ・ワード１０６０はこの例の拡張デ
ータ・ワードを示す。拡張データ・ワード１０６０が個
々の画素データ１０６２、１０６４、１０６６、１０６
８を含んでいる。拡張カラー・ワード１０６０は、拡張
単色データ１０３０内にある各ビットの状態によって、
拡張カラー・ワード１０６０に、色０ワード１０４０か
らのデータ又は色１ワード１０５０からのデータのどち
らを適用するかを決定することにより、ビット毎に形成
される。画素値１０６２が色０の画素値１０４５に対応
することに注意されたい。これは、対応する画素値１０
３２の全てのビットが０であるからである。画素データ
１０６４が色１の画素値１０５５に対応する。これは、
拡張単色ワード１０３０の画素値１０３４内の全てのビ
ットが１であるからである。拡張カラー出力がビット毎
に形成され、この機能が相異なる画素寸法に対して作用
出来る様にする。Data word 1060 represents the extended data word for this example. The extended data word 1060 contains individual pixel data 1062, 1064, 1066, 106.
Contains 8. The extended color word 1060 is defined by the state of each bit in the extended monochrome data 1030.
It is formed bit by bit by deciding whether to apply data from the color 0 word 1040 or data from the color 1 word 1050 to the extended color word 1060. Note that pixel value 1062 corresponds to pixel value 1045 for color 0. This is the corresponding pixel value 10
This is because all 32 bits are 0. The pixel data 1064 corresponds to the pixel value 1055 of color 1. this is,
This is because all the bits in the pixel value 1034 of the extended monochrome word 1030 are 1. An extended color output is created for each bit, allowing this function to work for different pixel sizes.

【００５５】図１１はカラー拡張機能を実行するかラー
拡張回路１１００を示す。カラー拡張回路１１００は、
グラフィックス・プロセッサ内にある特殊グラフィック
ス・ハードウエア２１０の一部分である。カラー拡張回
路１１００は、特殊グラフィックス・ハードウエア２１
０の他の部分と同じ様に、中央処理装置２００の制御作
用の外部にある。カラー拡張回路１１００が画素寸法バ
ス１０１０、単色バス１０２０、色０バス１０４０、色
１バス１０５０及び付能信号１０９０の入力を受取る。
カラー拡張回路１１００がバス１０６０に拡張カラー出
力を発生する。カラー拡張回路１１００は、１６個の５
者択１回路１１７０を含む。これらの５者択１回路が画
素寸法バス１１１０及び単色バス１１２０からのデータ
を受取り、拡張単色バス１０３０に拡張単色出力を発生
する。更にカラー拡張回路１１００がバス選択器１１８
０を含み、これが拡張単色バス１１３０、色０バス１１
４０、色１バス１１５０及び付能信号１１９０を受取っ
て、バス１１６０に拡張カラー出力を発生する。FIG. 11 shows a color expansion circuit 1100 that performs the color expansion function. The color expansion circuit 1100
Part of specialized graphics hardware 210 that resides in the graphics processor. The color expansion circuit 1100 has special graphics hardware 21.
Like the other parts of the 0, it is outside the control action of the central processing unit 200. Color expansion circuit 1100 receives inputs for pixel size bus 1010, monochrome bus 1020, color 0 bus 1040, color 1 bus 1050 and enable signal 1090.
Color expansion circuit 1100 produces an expanded color output on bus 1060. The color expansion circuit 1100 has 16 5
An option 1 circuit 1170 is included. These five-choice circuits receive data from the pixel size bus 1110 and the monochromatic bus 1120 and generate an extended monochromatic output on the extended monochromatic bus 1030. In addition, the color expansion circuit 1100 has a bus selector 118.
0, which is the extended monochromatic bus 1130, color 0 bus 11
40, color 1 bus 1150 and enable signal 1190 to generate an extended color output on bus 1160.

【００５６】拡張単色バス１１３０に印加された信号
が、１６個の５者択１回路１１７０によって、ビット毎
に組立てられる。この１６個の５者択１回路１１７０の
各々には、画素寸法データ１１１０の５ビットが印加さ
れる。入力／出力レジスタ９４０が好ましい実施例では
１６ビットを持っているが、画素寸法を特定するには、
最下位の５ビットしか必要としないことに注意された
い。これは、好ましい実施例では、最大の画素寸法が１
画素当たり１６ビットであるからである。更に、各々の
５者択１回路１１７０には、単色バス１１２０の１６ビ
ットの内の５個が印加される。図１１を検討すれば、各
々の５者択１回路１１７０に印加されるビットのビット
番号が判る。図１２について簡単に説明すると、５者択
１回路１１７０の内の１つの詳しい回路図が示されてい
る。各々の５者択１回路１１７０が、５個のアンド・ゲ
ート１２１０、１２２０、１２３０、１２４０、１２５
０を持っている。各々のアンド回路には画素寸法バス１
１１０からの１個のビットが印加されている。更に、各
々のアンド回路には、単色バス１１２０からの選ばれた
５ビットの内の１つのビットが印加されている。これら
をｊ，ｊ＋１，ｊ＋２，ｊ＋３，ｊ＋４と記してある。
単色バス１１１０のどのビットが各々の５者択１回路１
１７０に印加されるかは、図１２に示す数を参照された
い。５個のアンド回路１２１０、１２２０、１２３０、
１２４０及び１２５０の出力が１個のオア回路１２６０
の別々の入力に印加される。この出力が拡張単色バス１
１３０の１つのビットになる。The signal applied to the extended monochrome bus 1130 is assembled bit by bit by 16 five-choice 1 circuits 1170. Five bits of the pixel size data 1110 are applied to each of the 16 five-choice 1 circuits 1170. Although the input / output register 940 has 16 bits in the preferred embodiment, to specify the pixel size,
Note that only the least significant 5 bits are needed. This is because in the preferred embodiment, the maximum pixel size is 1.
This is because there are 16 bits per pixel. Further, five of the 16 bits of the monochrome bus 1120 are applied to each of the five-choice 1 circuits 1170. Examining FIG. 11, one can see the bit numbers of the bits applied to each 5-choice 1 circuit 1170. Referring briefly to FIG. 12, a detailed circuit diagram of one of the five-choice one circuit 1170 is shown. Each five-choice 1 circuit 1170 has five AND gates 1210, 1220, 1230, 1240, 125.
I have 0. Pixel size bus 1 for each AND circuit
One bit from 110 has been applied. In addition, each AND circuit is applied with one of the selected 5 bits from the monochrome bus 1120. These are denoted as j, j + 1, j + 2, j + 3, j + 4.
Which bit of the monochromatic bus 1110 is in each of the five alternative one circuits 1
See the number shown in FIG. 12 to see if it is applied to 170. Five AND circuits 1210, 1220, 1230,
The output of 1240 and 1250 is one OR circuit 1260.
Applied to the separate inputs of. This output is an extended monochromatic bus 1
There will be 1 bit of 130.

【００５７】次に５者択１回路１１７０の動作を説明す
る。５者択１回路１１７０は、単色バス１１２０からの
５つのビットの内の１つを拡張単色バス１１３０に印加
することが出来る様にする。好ましい実施例では、１つ
の画素に許されるビット数は１、２、４、８及び１６だ
けである。これは、各々の１６ビット・データ・ワード
に整数個の画素が入る様に保証する為である。画素寸法
データが１画素当たりのビット数に対応するから、どの
画素寸法が選ばれたにしても、画素寸法バス１１１０の
ビット０乃至４の内の１つだけが１を持っている。他の
全てのビットは０である。従って、アンド・ゲート１２
１０、１２２０、１２３０、１２４０又は１２５０の内
の１つだけが付能され、単色バス１１２０からの選択さ
れたビットをオア・ゲート１２６０に印加することが出
来る様にする。この為、オア・ゲート１２６０は選択さ
れなかった全てのアンド・ゲートからの０と、選択され
たアンド・ゲートからの“０”又は“１”の何れかとを
受取る。このデータが拡張単色バス１１３０の対応する
ビットに印加される。Next, the operation of the 5-choice 1 circuit 1170 will be described. The five-choice 1 circuit 1170 allows one of the five bits from the monochrome bus 1120 to be applied to the extended monochrome bus 1130. In the preferred embodiment, only one, two, four, eight and sixteen bits are allowed per pixel. This is to ensure that each 16-bit data word contains an integer number of pixels. Since the pixel size data corresponds to the number of bits per pixel, only one of bits 0 through 4 of the pixel size bus 1110 will have a 1 no matter which pixel size is selected. All other bits are 0. Therefore, AND gate 12
Only one of 10, 1220, 1230, 1240 or 1250 is enabled, allowing selected bits from the monochrome bus 1120 to be applied to the OR gate 1260. Thus, the OR gate 1260 receives a 0 from all the unselected AND gates and either a "0" or a "1" from the selected AND gate. This data is applied to the corresponding bits of the extended monochromatic bus 1130.

【００５８】図１１に戻って説明する為、例として１画
素当たりの選択されたビット数が１６であると仮定す
る。即ち、各々の５者択１回路１１７０が、図１１に示
すビット番号の内の１番目を選択する。即ち、拡張単色
バス１１３０の０乃至Ｆビットの各々が単色バスの０ビ
ットから選択される。１画素当たりのビット数が８に選
ばれる場合、各々の５者択１回路１１７０が、それに印
加された単色バス１１２０の２番目のビットを選択す
る。即ち、拡張単色バス１１３０のビット０乃至７が単
色バス１１７０の０ビットを受取り、拡張単色バス１１
３０のビット８乃至Ｆが単色バス１１２０の最初のビッ
トのデータを受取る。同様に、画素寸法が４であれば、
ビット０乃至３が単色バス１１２０の０ビットを受取
り、ビット４乃至７が単色バス１１２０の１ビットのデ
ータを受取る。ビット８乃至Ｂが単色バス１１２０の２
ビットのデータを受取り、ビットＣ乃至Ｆが単色バス１
１２０の３番目のビットのデータを受取る。この為、画
素寸法データに応じて、単色バス１１２０の１、２、
４、８又は１６ビットからのデータが選択され、拡張単
色バス１１３０を形成する。For the sake of explanation, referring back to FIG. 11, it is assumed that the number of selected bits per pixel is 16. That is, each 5-choice 1 circuit 1170 selects the first one of the bit numbers shown in FIG. That is, each of bits 0 to F of the extended monochromatic bus 1130 is selected from 0 bits of the monochromatic bus. If the number of bits per pixel is chosen to be 8, each five-choice 1 circuit 1170 selects the second bit of the monochrome bus 1120 applied to it. That is, bits 0 to 7 of the extended monochromatic bus 1130 receive 0 bits of the monochromatic bus 1170, and the extended monochromatic bus 11
Thirty bits 8 through F receive the first bit of data on the monochrome bus 1120. Similarly, if the pixel size is 4,
Bits 0-3 receive the 0 bit of the monochrome bus 1120 and bits 4-7 receive 1 bit of data on the monochrome bus 1120. Bits 8 through B are 2 of monochrome bus 1120
Bit data is received, and bits C to F are monochrome bus 1
Receive the data of the third bit of 120. Therefore, 1, 2 of the monochromatic bus 1120,
Data from 4, 8 or 16 bits is selected to form extended monochromatic bus 1130.

【００５９】バス選択器１１８０は、拡張単色バス１１
３０の対応するビットの状態に基づいて、色０バス１１
４０又は色１バス１１５０の何れかからのデータを選択
出来る様にする。バス選択器１１８０のｊ番目のビット
の例が図１３に示されている。拡張単色バスのｊ番目の
ビットが、インバータ１３１０及び別のアンド・ゲート
１３２０の一方の入力に印加される。この構成により、
拡張単色バスのｊ番目のビットの信号が、アンド・ゲー
ト１３２０又は１３３０の一方を付能する様に保証され
る。色０バスのｊ番目のビットがアンド・ゲート１３２
０の他方の入力に印加される。同様に、色１バスのｊ番
目のビットがアンド・ゲート１３３０の他方の入力に印
加される。２つのアンド・ゲート１１２０、１１３０の
出力がオア・ゲート１３４０の別々の入力に印加され
る。拡張単色バスのｊ番目のビットの状態に応じて、オ
ア・ゲー１３４０の出力は、色０のｊ番目のビット又は
色１のｊ番目のビットの何れかに対応する。この出力が
アンド・ゲート１３５０の一方の入力に印加される。ア
ンド・ゲート１３５０の他方の入力が付能信号１１９０
である。アンド・ゲート１３５０の出力が拡張カラー出
力バスのｊ番目のビットに印加される。この為、拡張カ
ラー出力バスのｊ番目のビットは、付能信号１１９０に
よって付能された時、拡張単色バスのｊ番目のビットの
状態に応じて、色０のｊ番目のビット又は色１のｊ番目
のビットに対応する。The bus selector 1180 is used for the extended monochromatic bus 11
Color 0 bus 11 based on the state of the 30 corresponding bits
Data from either 40 or color 1 bus 1150 can be selected. An example of the jth bit of bus selector 1180 is shown in FIG. The jth bit of the expanded monochromatic bus is applied to one input of the inverter 1310 and another AND gate 1320. With this configuration,
The signal of the jth bit of the extended monochromatic bus is guaranteed to enable one of the AND gates 1320 or 1330. The jth bit of color 0 bus is AND gate 132
Applied to the other input of 0. Similarly, the jth bit of the color 1 bus is applied to the other input of AND gate 1330. The outputs of the two AND gates 1120, 1130 are applied to separate inputs of the OR gate 1340. Depending on the state of the jth bit of the extended monochromatic bus, the output of OR gate 1340 corresponds to either the jth bit of color 0 or the jth bit of color 1. This output is applied to one input of AND gate 1350. The other input of AND gate 1350 is the enable signal 1190.
Is. The output of AND gate 1350 is applied to the jth bit of the extended color output bus. Thus, the jth bit of the extended color output bus, when enabled by the enable signal 1190, depends on the state of the jth bit of the extended monochromatic bus, either the jth bit of color 0 or the 1st bit of color 1. Corresponds to the jth bit.

【００６０】上に説明したカラー拡張回路１１００は、
単色信号の有意ビットを単色バス１１２０内の下位のビ
ットにシフトすることを必要とする。画素寸法データ及
び画素寸法１１１０に応じて、最下位のデータ、最下位
の２つ、最下位の４つ、最下位の８個又はデータ・ワー
ド全体のデータを用いて、拡張単色バス１１３０の信号
を発生する。この単色ワード内に更にビットを得る為の
カラー拡張機能を行なう為には、画素寸法データに対応
するビット数だけ、データを右シフトしなければならな
い。この時、使われていない次の単色データをカラー拡
張回路１１００に印加して、次の画素に対応する拡張カ
ラー出力を発生する。The color expansion circuit 1100 described above is
It is necessary to shift the significant bits of the monochrome signal to the lower bits in the monochrome bus 1120. Depending on the pixel size data and pixel size 1110, the data of the extended monochromatic bus 1130 is used with the least significant data, the least significant two, the least significant four, the least significant eight or the entire data word data. To occur. In order to perform the color expansion function to obtain more bits in this monochromatic word, the data must be right shifted by the number of bits corresponding to the pixel size data. At this time, the next unused monochrome data is applied to the color expansion circuit 1100 to generate an expanded color output corresponding to the next pixel.

【００６１】本発明を１６ビット・データ・ワードに関
連して説明したが、当業者であれば、この制限が単に便
宜に過ぎないことが理解されよう。１データ・ワード当
たりのビット数をこれより多くしても少なくしても、本
発明の考えを利用することが出来る。以上の説明に関連
して更に下記の項を開示する。Although the present invention has been described in the context of 16-bit data words, those skilled in the art will appreciate that this limitation is merely a convenience. More or less bits per data word can be used to utilize the concepts of the present invention. The following section is further disclosed in connection with the above description.

【００６２】(1) 各々の画素が“１”又は“０”の値
を持つ１ビットによって表わされる様な画素の第１の平
面状アレーを持つ少なくとも１つの単色像を記憶する像
メモリと、各々の画素がＮビットからなるカラー・コー
ドによって表わされる様な、前記第１の平面状アレーよ
りも一層大きな画素の第２の平面状アレーを持つカラー
表示を記憶した表示メモリと、前記像メモリ及び前記表
示メモリに接続されていて、前記像メモリに記憶された
１つの単色像に対応する拡張カラー像を前記表示メモリ
の選ばれた部分集合に記憶するカラー拡張手段とを有
し、前記カラー像の各々の画素は前記単色像の対応する
画素を持ち、前記カラー像の各々の画素は、前記単色像
の対応する画素が“１”によって表わされる場合は第１
のカラー・コードによって表わされると共に、前記単色
像の対応する画素が“０”によって表わされる場合は第
２のカラー・コードによって表わされるカラー像処理装
置。(1) An image memory for storing at least one monochromatic image having a first planar array of pixels, each pixel being represented by one bit having a value of "1" or "0". A display memory storing a color display having a second planar array of pixels larger than the first planar array, such that each pixel is represented by an N-bit color code, and the image memory. And color expansion means connected to the display memory for storing an expanded color image corresponding to one monochromatic image stored in the image memory in a selected subset of the display memory, Each pixel of the image has a corresponding pixel of the monochrome image, and each pixel of the color image is first if the corresponding pixel of the monochrome image is represented by a "1".
A color image processing device represented by a color code of 1. and a second color code when the corresponding pixel of the monochrome image is represented by "0".

【００６３】(2) 第(1) 項に記載したカラー像処理装置
に於て、前記表示メモリに接続されていて、前記カラー
表示の第２の画素の平面状アレーの可視的な表示を発生
する可視表示手段を有し、各々の画素は前記Ｎビット・
カラー・コードに対応する色を持っているカラー像処理
装置。 (3) 第(1) 項に記載したカラー像処理装置に於て、前記
カラー拡張手段に接続されていて、前記Ｎビットのカラ
ー・コードを記憶する第１のカラー・レジスタと、前記
カラー拡張手段に接続されていて、前記Ｎビットの第２
のカラー・コードを記憶する第２のカラー・レジスタと
を有するカラー像処理装置。(2) In the color image processing apparatus described in the item (1), a visible display of the planar array of the second pixels for color display, which is connected to the display memory, is generated. And each pixel has the N-bit
A color image processing device having a color corresponding to a color code. (3) In the color image processing apparatus described in the item (1), a first color register connected to the color expansion means for storing the N-bit color code, and the color expansion. Means connected to said N-bit second
Image processing device having a second color register for storing the color code of

【００６４】(4) 第(3) 項に記載したカラー像処理装置
に於て、前記第１及び第２のカラー・レジスタに接続さ
れていて、前記第１のカラー・コードを前記第１のカラ
ー・レジスタに、そして前記第２カラー・コードを前記
第２カラー・レジスタに記憶するカラー選択手段を有す
るカラー像処理装置。 (5) 第(1) 項に記載したカラー像処理装置に於て、前記
少なくとも１つの単色像を記憶する前記メモリ手段内の
位置を表わす原始表示手段と、前記拡張カラー像を記憶
すべき前記メモリ手段内の位置を示す行先表示手段とを
有するカラー像処理装置。(4) In the color image processing device described in item (3), the first color code is connected to the first and second color registers and the first color code is applied to the first color code. A color image processing device having color selection means for storing the second color code in a color register and in the second color register. (5) In the color image processing apparatus described in the item (1), a primitive display means for indicating a position in the memory means for storing the at least one monochromatic image, and the expanded color image to be stored. A color image processing device having a destination display means for indicating a position in the memory means.

【００６５】(6) 第(5) 項に記載したカラー像処理装置
に於て、前記原始表示手段は、前記単色像の予定の部分
のアドレスを記憶した原始アドレス・レジスタと、水平
及び垂直方向の両方の前記単色像の寸法の表示を記憶し
た寸法レジスタとを含み、前記行先表示手段は、前記拡
張カラー像の前記予定の部分を記憶するアドレスを記憶
した行先アドレス・レジスタを含み、前記拡張カラー像
は前記単色像と同じ水平及び垂直寸法を持っているカラ
ー像処理装置。(6) In the color image processing apparatus described in the item (5), the source display means has a source address register storing an address of a predetermined portion of the monochrome image and horizontal and vertical directions. And a size register storing an indication of the size of both said monochromatic images, said destination indicating means including a destination address register storing an address for storing said intended portion of said extended color image, said extended address register comprising: A color image processing device in which the color image has the same horizontal and vertical dimensions as the monochromatic image.

【００６６】(7) 第(6) 項に記載したカラー像処理装置
に於て、前記寸法レジスタが、前記単色像の幅を表わす
データを記憶する幅部分と、前記単色像の高さを表わす
データを記憶する高さ部分とを持っているカラー像処理
装置。 (8) 第(1) 項に記載したカラー像処理装置に於て、前記
像メモリが英数字に対応する複数個の単色像を持ってい
るカラー像処理装置。(7) In the color image processing device described in the item (6), the size register represents a width portion for storing data representing the width of the monochrome image and the height of the monochrome image. A color image processor having a height portion for storing data. (8) The color image processing device as described in the item (1), wherein the image memory has a plurality of monochromatic images corresponding to alphanumeric characters.

【００６７】(9) 第(8) 項に記載したカラー像処理装置
に於て、前記像メモリが複数個の組の単色像を持ってお
り、各組の単色像は相異なる字型の複数個の英数字を持
っているカラー像処理装置。 (10)第(1) 項に記載したカラー像処理装置に於て、前記
像メモリがアイコンに対応する複数個の単色像を持って
いるカラー像処理装置。(9) In the color image processing apparatus described in item (8), the image memory has a plurality of sets of monochromatic images, and each set of monochromatic images has a plurality of different character shapes. A color image processor having one alphanumeric character. (10) The color image processing device according to item (1), wherein the image memory has a plurality of single color images corresponding to icons.

【００６８】(11)各々の画素がＮビットのカラー・コー
ドで表わされる様な画素の第１の平面状アレーのカラー
表示を記憶した表示部分、及び各々の画素が“１”又は
“０”の値を持つ１ビットで表わされる様な画素の第２
の平面状アレーを持つ少なくとも１つの単色像を記憶し
たデータ部分を持つメモリ手段と、該メモリ手段に接続
されていて、該メモリ手段の前記データ部分に記憶され
ている選ばれた単色像に対応する拡張カラー像を前記メ
モリ手段の前記表示部分の選ばれた部分集合の中に記憶
させるカラー拡張手段とを有し、前記カラー像の各々の
画素は前記単色像の対応する画素を持ち、前記カラー像
の各々の画素は、前記単色像の対応する画素が“１”に
よって表わされる場合は第１のカラー・コードによって
表わされ且つ前記単色像の対応する画素が“０”によっ
て表わされる場合は第２のカラー・コードによって表わ
されるカラー像処理装置。(11) A display portion storing a color display of a first planar array of pixels in which each pixel is represented by an N-bit color code, and each pixel is "1" or "0". The second pixel as represented by 1 bit with the value of
Corresponding to the selected monochromatic image stored in the data portion of the memory means, the memory means having a data portion storing at least one monochromatic image having a planar array of A color expansion means for storing an expanded color image in a selected subset of the display portion of the memory means, each pixel of the color image having a corresponding pixel of the monochrome image, Each pixel of the color image is represented by a first color code when the corresponding pixel of the monochrome image is represented by a "1" and the corresponding pixel of the monochrome image is represented by a "0". Is a color image processor represented by a second color code.

【００６９】(12)第(11)項に記載したカラー像処理装置
に於て、前記メモリ手段に接続されていて、前記メモリ
手段の前記表示部分の画素の平面状アレーの可視的に知
覚し得る表示を発生する可視表示手段を有し、各々の画
素が前記Ｎビット・カラー・コードに対応する色を持っ
ているカラー像処理装置。 (13)第(11)項に記載したカラー像処理装置に於て、Ｎビ
ットの前記第１のカラー・コードを記憶する第１の色レ
ジスタと、Ｎビットの前記第２のカラー・コードを記憶
する第２の色レジスタとを有するカラー像処理装置。(12) In the color image processing apparatus described in the item (11), the planar array of pixels of the display portion of the memory means, which is connected to the memory means, is visually perceived. A color image processing device having visible display means for producing a display obtainable, each pixel having a color corresponding to said N-bit color code. (13) In the color image processing device described in item (11), a first color register for storing the N-bit first color code and an N-bit second color code are provided. A color image processing device having a second color register for storing.

【００７０】(14)第(13)項に記載したカラー像処理装置
に於て、前記第１及び第２のカラー・レジスタに接続さ
れていて、前記第１のカラー・コードを前記第１のカラ
ー・レジスタに記憶すると共に前記第２カラー・コード
を前記第２のカラー・レジスタに記憶する色選択手段を
有するカラー像処理装置。 (15)第(11)項に記載したカラー像処理装置に於て、前記
少なくとも１つの単色像が記憶されている前記メモリ手
段内の位置を表示する原始表示手段と、前記拡張カラー
像を記憶すべき前記メモリ手段内の位置を表わす行先表
示手段とを有するカラー像処理装置。(14) In the color image processing device described in item (13), the first color code is connected to the first and second color registers and the first color code is applied to the first color code. A color image processing apparatus having color selection means for storing the color code in a color register and storing the second color code in the second color register. (15) In the color image processing device described in (11), a primitive display means for displaying a position in the memory means where the at least one monochromatic image is stored, and the expanded color image are stored. A color image processing device having a destination display means for indicating a position in the memory means to be processed.

【００７１】(16)第(15)項に記載したカラー像処理装置
に於て、前記原始表示手段が前記単色像の予定の部分の
アドレスを記憶した原始アドレス・レジスタと、水平及
び垂直の両方向の前記単色像の寸法の表示を記憶した寸
法レジスタとを含んでおり、前記行先表示手段が前記拡
張カラー像の予定の部分を記憶するアドレスを記憶した
行先アドレス・レジスタを含み、前記拡張カラー像は前
記単色像と同じ水平及び垂直方向の寸法を持っているカ
ラー像処理装置。(16) In the color image processing apparatus described in item (15), the primitive display means stores a primitive address register storing an address of a predetermined portion of the monochromatic image, and both horizontal and vertical directions. A size register storing an indication of the size of said monochrome image, said destination indicating means including a destination address register storing an address for storing a predetermined portion of said extended color image, said extended color image Is a color image processing device having the same horizontal and vertical dimensions as the monochromatic image.

【００７２】(17)第(16)項に記載したカラー像処理装置
に於て、前記寸法レジスタが前記単色像の幅を表わすデ
ータを記憶する幅部分と前記単色像の高さを表わすデー
タを記憶する高さ部分とを含んでいるカラー像処理装
置。 (18)第(10)項に記載したカラー像処理装置に於て、前記
像メモリが英数字に対応する複数個の単色像をも有する
カラー像処理装置。(17) In the color image processing apparatus described in item (16), the size register stores a width portion for storing data representing the width of the monochrome image and data representing the height of the monochrome image. A color image processor including a memory height portion. (18) The color image processing device according to item (10), wherein the image memory also has a plurality of monochromatic images corresponding to alphanumeric characters.

【００７３】(19)第(18)項に記載したカラー像処理装置
に於て、前記像メモリが複数個の組の単色像を有し、単
色像の各組が異なる字型で表わした複数個の英数字を含
んでいるカラー像処理装置。 (20)第(10)項に記載したカラー像処理装置に於て、前記
像メモリがアイコンに対応する複数個の単色像を持って
いるカラー像処理装置。(19) In the color image processing apparatus described in item (18), the image memory has a plurality of sets of monochromatic images, and each set of monochromatic images is represented by a different character shape. A color image processor containing alphanumeric characters. (20) The color image processing device according to item (10), wherein the image memory has a plurality of single color images corresponding to icons.

【００７４】(21)Ｎビットの第１のカラー・コードを並
列伝送する第１のカラー・バスと、Ｎビットの第２のカ
ラー・コードを並列伝送する第２のカラー・バスと、単
色像の複数個の画素に対応するデータを並列伝送する単
色像バスと、データを並列伝送する拡張単色像バスと、
前記単色像バス及び前記拡張単色像バスに接続されてい
て前記単色像バスの各々の“１”ビットに対して１群の
Ｎ個の並列“１”ビット並びに前記単色像バスの各々の
“０”に対して１群のＮ個の並列“０”ビットを発生す
ることにより、前記拡張単色像バスに拡張単色像を発生
する拡張手段と、出力データを並列伝送する出力像バス
と、前記第１及び第２のカラー・バス、前記拡張単色像
バス及び戦記出力像バスに接続されていて、前記拡張単
色像バスのＮ個の並列“１”の各群に対する前記第１の
Ｎビット・カラー・コード及び前記拡張単色像バスのＮ
個の並列“０”の各群に対する前記第２のＮビット・カ
ラー・コードを持つ出力像を前記出力像バスに発生する
カラー・コード置換手段とを有するグラフィックス・デ
ータ処理装置。(21) A first color bus for transmitting an N-bit first color code in parallel, a second color bus for transmitting an N-bit second color code in parallel, and a monochrome image A monochromatic image bus for transmitting data corresponding to a plurality of pixels in parallel, and an extended monochromatic image bus for transmitting data in parallel,
A group of N parallel "1" bits connected to the monochromatic image bus and the extended monochromatic image bus for each "1" bit of the monochromatic image bus and each "0" of the monochromatic image bus. And a group of N parallel "0" bits to generate an extended monochromatic image on the extended monochromatic image bus; an output image bus for transmitting output data in parallel; First and second color buses, the extended monochromatic image bus and the chronograph output image bus, the first N-bit color for each group of N parallel "1" s of the extended monochromatic image bus. .N of the code and the extended monochromatic image bus
Graphics data processing means for producing an output image having said second N-bit color code for each group of parallel "0" s on said output image bus.

【００７５】(22)第(21)項に記載したグラフィックス・
データ処理装置に於て、前記第１のカラー・バスに接続
されていて、前記Ｎビットの第１のカラー・コードを記
憶する第１のカラー・レジスタと、前記第２のカラー・
バスに接続されていて、前記Ｎビットの第２のカラー・
コードを記憶する第２のカラー・レジスタとを有するグ
ラフィックス・データ処理装置。(22) The graphics described in paragraph (21)
A first color register connected to the first color bus for storing the N-bit first color code; and a second color register in the data processor.
A second color of N bits connected to the bus
A graphics data processing device having a second color register for storing code.

【００７６】(23)第(21)項に記載したグラフィックス・
データ処理装置に於て、前記単色像バスに接続されてい
て、前記単色像を記憶する単色像メモリと、前記出力像
バスに接続されていて、前記出力像を記憶する表示メモ
リとを有するグラフィックス・データ処理装置。 (24)第(22)項に記載したグラフィックス・データ処理装
置に於て、前記単色像バス及び前記出力像バスに接続さ
れていて、少なくとも１つの単色像を記憶したデータ部
分及び前記出力像をその部分集合に記憶する表示部分を
含むメモリ手段と、前記少なくとも１つの単色像が記憶
されている前記メモリ手段内の位置を表わす原始表示手
段と、前記出力像を記憶すべき前記メモリ手段内の位置
を表わす行先表示手段とを有するグラフィックス・デー
タ処理装置。(23) The graphics described in item (21)
In a data processing device, a graphic having a monochromatic image memory connected to the monochromatic image bus to store the monochromatic image and a display memory connected to the output image bus to store the output image. Data processor. (24) In the graphics data processing device described in the paragraph (22), a data portion connected to the monochromatic image bus and the output image bus and storing at least one monochromatic image and the output image. In the subset, a memory means including a display portion, a primitive display means representing a position in the memory means in which the at least one monochromatic image is stored, and in the memory means for storing the output image. And a destination display means for displaying the position of the graphics data processing device.

【００７７】(25)第１及び第２のカラー・コードのビッ
ト数を定める数Ｎを記憶した画素寸法レジスタと、Ｍを
Ｎの整数倍としてＮビットの第１のカラー・コードのＭ
／Ｎ回の繰返しであるＭ個のデータ・ビットを並列伝送
する第１のカラー・バスと、Ｎビットの第２のカラー・
コードのＭ／Ｎ回の繰返しであるＭ個のデータ・ビット
を並列伝送する第２のカラー・バスと、Ｍ／Ｎ個のビッ
トを持つ単色像を並列伝送する単色像バスと、Ｍ個のデ
ータ・ビットを並列伝送する拡張単色像バスと、前記画
素寸法レジスタと、前記単色像バス及び前記拡張単色像
バスに接続されていて、前記単色像バスの各々の“１”
ビットに対してＮ個の並列“１”ビットの群、並びに前
記単色像バスの各々の“０”に対してＮ個の並列“０”
ビットの群を発生することにより、前記拡張単色像バス
に拡張単色像を発生する拡張手段と、Ｍ個のデータ・ビ
ットを並列伝送する出力像バスと、前記第１及び第２の
カラー・バス、前記拡張単色像バス及び前記出力像バス
に接続されていて、前記拡張単色像バスのＮ個の並列
“１”の各群に対する第１のＮビット・カラー・コード
及び前記拡張単色像バスのＮ個の並列“０”の各群に対
する第２のＮビットカラー・コードを持つ出力像を前記
出力像バスに発生するカラー・コード置換手段とを有す
るディジダル・データ処理装置。(25) A pixel size register storing a number N that determines the number of bits of the first and second color codes, and M of the first color code of N bits where M is an integer multiple of N.
A first color bus for transmitting in parallel M data bits which is repeated N times, and a second color bus of N bits.
A second color bus for parallel transmission of M data bits, which is M / N repetitions of the code, a monochromatic image bus for parallel transmission of a monochromatic image having M / N bits, and An extended monochromatic image bus for transmitting data bits in parallel, the pixel size register, and a "1" for each of the monochromatic image buses connected to the monochromatic image bus and the extended monochromatic image bus.
A group of N parallel "1" bits for each bit, as well as N parallel "0" s for each "0" of the monochromatic image bus.
Expanding means for generating an expanded monochromatic image on the expanded monochromatic image bus by generating a group of bits; an output image bus for parallel transmission of M data bits; and the first and second color buses. A first N-bit color code for each group of N parallel "1" s of the extended monochromatic image bus connected to the extended monochromatic image bus and the output image bus, and the extended monochromatic image bus of the extended monochromatic image bus. A digital data processing device having color code replacement means for producing an output image having a second N-bit color code for each group of N parallel "0" s on said output image bus.

【００７８】(26)第(25)項に記載したグラフィックス・
データ処理装置に於て、前記第１のカラー・バスに接続
されていて、前記Ｎビットの第１のカラー・コードを記
憶する第１のカラー・レジスタと、前記第２のカラー・
バスに接続されていて、前記Ｎビットの第２のカラー・
コードを記憶する第２のカラー・レジスタとを有するグ
ラフィックス・データ処理装置。(26) The graphics described in (25)
A first color register connected to the first color bus for storing the N-bit first color code; and a second color register in the data processor.
A second color of N bits connected to the bus
A graphics data processing device having a second color register for storing code.

【００７９】(27)第(25)項に記載したグラフィックス・
データ処理装置に於て、前記単色像バスに接続されてい
て、前記単色像を記憶する単色像メモリと、前記出力像
バスに接続されていて、前記出力像を記憶する表示メモ
リとを有するグラフィックス・データ処理装置。 (28)第(25)項に記載したグラフィックス・データ処理装
置に於て、前記単色像バス及び前記出力像バスに接続さ
れていて、少なくとも１つの単色像を記憶したデータ部
分及び前記出力像をその部分集合に記憶した表示部分を
含むメモリ手段と、前記少なくとも１つの単色像が記憶
されている前記メモリ手段内の位置を表わす原始表示手
段と、前記出力像を記憶すべき前記メモリ手段内の位置
を表わす行先表示手段とを有するグラフィックス・デー
タ処理装置。(27) The graphics described in item (25)
In a data processing device, a graphic having a monochromatic image memory connected to the monochromatic image bus to store the monochromatic image and a display memory connected to the output image bus to store the output image. Data processor. (28) In the graphics data processing device described in the paragraph (25), a data portion connected to the monochromatic image bus and the output image bus and storing at least one monochromatic image and the output image. In the subset, a memory means including a display portion, a primitive display means representing a position in the memory means where the at least one monochromatic image is stored, and in the memory means for storing the output image. And a destination display means for displaying the position of the graphics data processing device.

【００８０】(29)各々の画素が“１”又は“０”の値を
持つ１ビットによって表わされる様な、画素の第１平面
状アレーを持つ少なくとも１つの単色像を記憶した像メ
モリと、各々の画素がＮビットからなるカラー・コード
によって表わされる様な、前記第１の平面状アレーより
一層大きな画素の第２の平面状アレーを持つカラー表示
を記憶した表示メモリと、前記像メモリに接続されてい
て、該像メモリに記憶されている選ばれた単色像に対応
する拡張カラー像を発生するカラー拡張手段とを有し、
前記カラー像の各々の画素は前記単色像の対応する画素
を持っており、前記カラー像の各々の画素は、前記単色
像の対応する画素が“１”によって表わされる場合は第
１のカラー・コードによって表わされると共に、前記単
色像の対応する画素が“０”によって表わされる場合は
第２のカラー・コードによって表わされ、更に、前記カ
ラー拡張手段及び前記表示メモリに接続されていて、組
合せ像を前記表示メモリの選ばれた部分集合に記憶させ
るアレー作動手段を有し、前記組合せ像の各々の画素は
Ｎビット・カラー・コードであり、該Ｎビット・カラー
・コードが前記拡張カラー像及び前記表示メモリの選ば
れた部分集合の対応する画素の前記Ｎビット・カラー・
コードの組合せであるカラー像処理装置。(29) An image memory storing at least one monochromatic image having a first planar array of pixels, such that each pixel is represented by one bit having a value of "1" or "0". A display memory for storing a color display having a second planar array of pixels larger than the first planar array, such that each pixel is represented by a color code consisting of N bits; A color expansion means connected thereto for generating an expanded color image corresponding to the selected monochrome image stored in the image memory,
Each pixel of the color image has a corresponding pixel of the monochrome image, and each pixel of the color image has a first color if the corresponding pixel of the monochrome image is represented by a "1". A combination of a color code and a second color code if the corresponding pixel of the monochromatic image is represented by a "0", and further connected to the color expansion means and the display memory. Array actuating means for storing an image in a selected subset of said display memory, each pixel of said combined image being an N-bit color code, said N-bit color code being said extended color image. And said N-bit color of corresponding pixels of a selected subset of said display memory.
A color image processing device that is a combination of codes.

【００８１】(30)第(29)項に記載したカラー像処理装置
に於て、前記表示メモリに接続されていて、前記カラー
表示の画素の第２の平面状アレーの可視的に知覚し得る
表示を発生する可視表示手段を有し、各々の画素は前記
Ｎビット・カラー・コードに対応する色を持っているカ
ラー像処理装置。 (31)第(29)項に記載したカラー像処理装置に於て、前記
カラー拡張手段に接続されていて、Ｎビットの前記第１
のカラー・コードを記憶する第１のカラー・レジスタ
と、前記カラー拡張手段に接続されていて、Ｎビットの
前記第２のカラー・コードを記憶する第２のカラー・レ
ジスタとを有するカラー像処理装置。(30) In the color image processing device according to item (29), the second planar array of pixels for color display, which is connected to the display memory, can be visually perceived. A color image processing device having visible display means for producing a display, each pixel having a color corresponding to said N-bit color code. (31) In the color image processing device described in the paragraph (29), the first N-bit device is connected to the color expansion unit.
Image processing having a first color register for storing a color code of 1 and a second color register for storing the second color code of N bits, which is connected to the color expanding means. apparatus.

【００８２】(32)第(29)項に記載したカラー像処理装置
に於て、前記少なくとも１つの単色像が記憶されている
前記像メモリ内の位置を表わす原始表示手段と、前記組
合せカラー像を記憶すべき前記表示メモリの選ばれた部
分集合内の位置を表わす行先表示手段とを有するカラー
像処理装置。 (33)第(29)項に記載したカラー像処理装置に於て、前記
組合せ像の各々の画素が前記拡張カラー像及び前記表示
メモリの選ばれた部分集合の対応する画素のＮビット・
カラー・コードの個別のビットの論理的な組合せで形成
されているカラー像処理装置。(32) In the color image processing apparatus described in the paragraph (29), a primitive display means indicating a position in the image memory where the at least one monochrome image is stored, and the combined color image. A color image processor having a destination display means for indicating a position within the selected subset of the display memory to be stored. (33) In the color image processing device described in the paragraph (29), each pixel of the combined image has N bits of the corresponding pixel of the extended color image and the selected subset of the display memory.
A color image processor formed of a logical combination of individual bits of a color code.

【００８３】(34)第(33)項に記載したカラー像処理装置
に於て、ビットの前記論理的な組合せがアンド関数であ
るカラー像処理装置。 (35)第(33)項に記載したカラー像処理装置に於て、ビッ
トの前記論理的な組合せがオア関数であるカラー像処理
装置。 (36)第(29)項に記載したカラー像処理装置に於て、前記
組合せ像の各々の画素が、前記拡張カラー像及び前記表
示メモリの選ばれた部分集合の対応する画素のＮビット
・カラー・コードによって表わされる数の算術的な組合
せによって形成されるカラー像処理装置。(34) The color image processing device as described in the item (33), wherein the logical combination of bits is an AND function. (35) The color image processing device according to item (33), wherein the logical combination of bits is an OR function. (36) In the color image processing device described in the paragraph (29), each pixel of the combined image has N bits of the corresponding pixel of the extended color image and the selected subset of the display memory. A color image processor formed by an arithmetic combination of numbers represented by color codes.

【００８４】(37)第(36)項に記載したカラー像処理装置
に於て、前記数の算術的な組合せが加算であるカラー像
処理装置。 (38)第(36)項に記載したカラー像処理装置に於て、前記
数の算術的な組合せが減算であるカラー像処理装置。 (39)各々の画素がＮビットのカラー・コードで表わされ
る様な、画素の第１の平面状アレーからなるカラー表示
を記憶した表示部分、及び各々の画素が“１”又は
“０”の値を持つ１ビットによって表わされる様な、画
素の第２の平面状アレーを持つ少なくとも１つの単色像
を記憶したデータ部分を含むメモリ手段と、該メモリ手
段に接続されていて、該メモリ手段に記憶される選ばれ
た単色像に対応する拡張カラー像を発生するカラー拡張
手段とを有し、前記カラー像の各々の画素は前記単色像
の対応する画素を持っており、前記カラー像の各々の画
素は、前記単色像の対応する画素が“１”によって表わ
される場合は第１のカラー・コードによって表わされる
と共に、前記単色像の対応する画素が“０”によって表
わされる場合は第２のカラー・コードによって表わさ
れ、更に、前記カラー拡張手段及び前記メモリ手段に接
続されていて、組合せ像を前記メモリの表示部分の選ば
れた部分集合の中に記憶させるアレー作動手段を有し、
該組合せアレーの各々の画素がＮビット・カラー・コー
ドであり、該Ｎビット・カラー・コードは前記拡張カラ
ー像及び前記メモリ手段の表示部分の選ばれた部分集合
の対応する画素のＮビット・カラー・コードの組合せで
あるカラー像処理装置。(37) The color image processing device as described in the item (36), wherein the arithmetic combination of the numbers is addition. (38) The color image processing device according to item (36), wherein the arithmetic combination of the numbers is subtraction. (39) A display portion storing a color display composed of a first planar array of pixels such that each pixel is represented by an N-bit color code, and each pixel having "1" or "0" Memory means including a data portion storing at least one monochromatic image having a second planar array of pixels, as represented by one bit having a value, and connected to the memory means A color expansion means for generating an expanded color image corresponding to the selected monochromatic image stored, each pixel of said color image having a corresponding pixel of said monochromatic image, each of said color images Of pixels are represented by a first color code if the corresponding pixel of the monochrome image is represented by a "1", and by a second color code if the corresponding pixel of the monochrome image is represented by a "0". Mosquito An array actuation means represented by a Lar code and connected to the color expansion means and the memory means for storing a combined image in a selected subset of the display portion of the memory,
Each pixel of the combination array is an N-bit color code, the N-bit color code being an N-bit color code of a corresponding pixel of the selected subset of the expanded color image and the display portion of the memory means. A color image processing device that is a combination of color codes.

【００８５】(40)第(39)項に記載したカラー像処理装置
に於て、前記メモリ手段の表示部分に接続されていて、
前記カラー表示の画素の第２の平面状アレーの可視的に
知覚し得る表示を発生する可視表示手段を有し、各々の
画素が前記Ｎビット・カラー・コードに対応する色を持
っているカラー像処理装置。 (41)第(39)項に記載したカラー像処理装置に於て、前記
カラー拡張手段に接続されていて、Ｎビットの第１のカ
ラー・コードを記憶する第１のカラー・レジスタと、前
記カラー拡張手段に接続されていて、Ｎビットの第２の
カラー・コードを記憶する第２のカラー・レジスタとを
有するカラー像処理装置。(40) In the color image processing apparatus described in (39), the color image processing apparatus is connected to the display portion of the memory means,
A color having visible display means for producing a visually perceptible display of a second planar array of pixels of said color display, each pixel having a color corresponding to said N-bit color code Image processing device. (41) In the color image processing device described in (39), a first color register which is connected to the color expanding means and stores an N-bit first color code; A second color register connected to the color expansion means and storing an N-bit second color code.

【００８６】(42)第(39)項に記載したカラー像処理装置
に於て、前記少なくとも１つの単色像が記憶されている
前記メモリ手段内の位置を表わす原始表示手段と、前記
組合せカラー像を記憶すべき前記表示メモリの選ばれた
部分集合内の位置を表わす行先表示手段とを有するカラ
ー像処理装置。 (43)第(39)項に記載したカラー像処理装置に於て、前記
組合せ像の各々の画素が、前記拡張カラー像及び前記表
示メモリの選ばれた部分集合の対応する画素のＮビット
・カラー・コードの個別のビットの論理的な組合せで形
成されるカラー像処理装置。(42) In the color image processing device described in the paragraph (39), a primitive display means indicating a position in the memory means where the at least one monochrome image is stored, and the combined color image. A color image processor having a destination display means for indicating a position within the selected subset of the display memory to be stored. (43) In the color image processing device described in the paragraph (39), each pixel of the combined image has N bits of corresponding pixels of the extended color image and a selected subset of the display memory. A color image processor formed by a logical combination of individual bits of a color code.

【００８７】(44)第(43)項に記載したカラー像処理装置
に於て、前記ビットの論理的な組合せがアンド関数であ
るカラー像処理装置。 (45)第(43)項に記載したカラー像処理装置に於て、前記
ビットの論理的な組合せがオア関数であるカラー像処理
装置。 (46)第(39)項に記載したカラー像処理装置に於て、前記
組合せ像の各々の画素が、前記拡張カラー像及び前記表
示メモリの選ばれた部分集合の対応する画素のＮビット
・カラー・コードによって表わされる数の算術的な組合
せによって形成されるカラー像処理装置。(44) The color image processing device as described in the item (43), wherein the logical combination of the bits is an AND function. (45) The color image processing device as described in the item (43), wherein the logical combination of the bits is an OR function. (46) In the color image processing device described in the paragraph (39), each pixel of the combined image is an N-bit pixel of the corresponding pixel of the selected subset of the expanded color image and the display memory. A color image processor formed by an arithmetic combination of numbers represented by color codes.

【００８８】(47)第(46)項に記載したカラー像処理装置
に於て、前記数の算術的な組合せが加算であるカラー像
処理装置。 (48)第(46)項に記載したカラー像処理装置に於て、前記
数の算術的な組合せが減算であるカラー像処理装置。(47) The color image processing device as described in the item (46), wherein the arithmetic combination of the numbers is addition. (48) The color image processing device according to item (46), wherein the arithmetic combination of the numbers is subtraction.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に従ってグラフィック処理能力を持つ計
算機のブロック図。FIG. 1 is a block diagram of a computer having graphic processing capabilities according to the present invention.

【図２】本発明の好ましい実施例のグラフィックス処理
回路のブロック図。FIG. 2 is a block diagram of the graphics processing circuit of the preferred embodiment of the present invention.

【図３】ＸＹアドレス方式に従ってビット・マップ形メ
モリ内の個別の画素アドレスを特定するやり方を示す
図。FIG. 3 is a diagram showing how to identify individual pixel addresses in a bit mapped memory according to an XY addressing scheme.

【図４】線形アドレス方式に従ってフィールド・アドレ
スを特定するやり方を示す図。FIG. 4 is a diagram showing how field addresses are identified according to a linear addressing scheme.

【図５】本発明の好ましい実施例に従って１個のデータ
・ワード内に長さが可変の画素データを記憶する様子を
示す図。FIG. 5 illustrates storing variable length pixel data in a data word in accordance with a preferred embodiment of the present invention.

【図６】本発明の好ましい実施例でレジスタ・メモリ内
に記憶される含意オペランドの内容の配置を示す図。FIG. 6 illustrates the placement of the contents of the implication operands stored in register memory in the preferred embodiment of the present invention.

【図７】本発明のビット・マップ形メモリ内のアレー移
送動作の特性を示す図。FIG. 7 is a diagram showing characteristics of array transfer operation in the bit map type memory of the present invention.

【図８】本発明によるビット・ブロック転送又はアレー
移送動作のフローチャート。FIG. 8 is a flowchart of a bit block transfer or array transfer operation according to the present invention.

【図９】本発明の好ましい実施例で、入力／出力レジス
タ内に記憶される含意オペランドの内容の配置を示す
図。FIG. 9 is a diagram showing an arrangement of contents of implication operands stored in input / output registers in the preferred embodiment of the present invention.

【図１０】本発明の好ましい実施例のカラー拡張動作を
図式的に示す図。FIG. 10 is a schematic diagram of a color expansion operation of a preferred embodiment of the present invention.

【図１１】本発明の好ましい実施例によるカラー拡張回
路の構成を示す回路図。FIG. 11 is a circuit diagram showing a configuration of a color expansion circuit according to a preferred embodiment of the present invention.

【図１２】図１１に示す５者択１回路の構成を示す回路
図。FIG. 12 is a circuit diagram showing a configuration of a 5-choice 1 circuit shown in FIG.

【図１３】図１１に示したバス選択回路の代表的なビッ
トの構成を示す回路図。13 is a circuit diagram showing a typical bit configuration of the bus selection circuit shown in FIG.

【符号の説明】[Explanation of symbols]

１２０ グラフィックス・プロセッサ １３０ メモリ １１００ カラー拡張回路 120 graphics processor 130 memory 1100 color expansion circuit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク エフ． ノバック アメリカ合衆国 コロラド州 コロラドス プリングス， スーツ 103， ヒルトン パークウェイ 4575 (72)発明者 トーマス プレストン イギリス ベッドフォードシャー， ター レイ， クロセンド レーン， ユウー トリー ハウス （番地なし) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Mark F. Novak United States Colorado Springs, Colorado, Suit 103, Hilton Parkway 4575 (72) Inventor Thomas Preston United Kingdom Bedfordshire, Tarley, Crossend Lane, You Tree House (no house number)

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 各々の画素が１ビットによって表される
単色像を記憶する第１メモリ部と、 各々の画素がＮビット（Ｎ＞１）によって表されるカラ
ー像を記憶する第２メモリ部と、 前記単色像をカラー像に拡張する拡張手段とを有し、 前記拡張手段は、第１メモリ部へのアクセスは線形アド
レスモードで行い、第２メモリ部へのアクセスはＸ−Ｙ
アドレスモードで行うことを特徴とするデータ処理装
置。1. A first memory unit for storing a monochromatic image in which each pixel is represented by 1 bit, and a second memory unit for storing a color image in which each pixel is represented by N bits (N> 1). And an expansion unit for expanding the monochromatic image into a color image. The expansion unit accesses the first memory unit in a linear address mode, and accesses the second memory unit in XY.
A data processing device characterized by being operated in an address mode. 【請求項２】 画像データの各画素を１ビットで記憶す
る第１メモリ部と各画素をＮビット（Ｎ＞１）で記憶す
る表示用の第２メモリ部とを有するメモリを制御可能な
データ処理装置であって、第１メモリ部の画像データを
アクセスし各画素の１ビットをＮビットへ拡張して第１
メモリ部から第２メモリ部へ転送する手段と、 第１メモリ部は線形アドレスモードで、第２メモリ部は
Ｘ−Ｙアドレスモードでアクセス可能とするため、線形
アドレスとＸ−Ｙアドレス間のアドレス変換手段と、を
含むデータ処理装置。2. Data capable of controlling a memory having a first memory section for storing each pixel of image data with 1 bit and a second memory section for display for storing each pixel with N bits (N> 1). A processor for accessing image data in a first memory unit to expand 1 bit of each pixel to N bits
The means for transferring from the memory unit to the second memory unit and the first memory unit in the linear address mode and the second memory unit in the XY address mode are accessible so that the address between the linear address and the XY address can be accessed. A data processing device including a conversion unit. 【請求項３】 ２^P ビットの画像データをＮビットデー
タワードで記憶する第１のメモリ部と、 ２^Q ビットの画像データをＮビットデータワードで記憶
する第２のメモリ部と、 ２^P ビットの画像データを２^P+Q ビットの画像データに
拡張し、拡張した画像データを第２のメモリ部内の前記
Ｑの値に対応したＮビットワード長領域に転送する手段
と、を含むデータ処理装置。3. A first memory section for storing 2 ^P- bit image data in an N-bit data word, a second memory section for storing 2 ^Q- bit image data in an N-bit data word, and a 2 ^P bit Of the image data of 2 ^{P + Q} bits and transferring the expanded image data to an N-bit word length area corresponding to the value of Q in the second memory unit. .