JPH06104747A - Phase locked loop circuit - Google Patents
Phase locked loop circuitInfo
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- JPH06104747A JPH06104747A JP4249915A JP24991592A JPH06104747A JP H06104747 A JPH06104747 A JP H06104747A JP 4249915 A JP4249915 A JP 4249915A JP 24991592 A JP24991592 A JP 24991592A JP H06104747 A JPH06104747 A JP H06104747A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】本発明は、例えば周波数シンセサ
イザ方式電子選局チューナなどに使用される位相同期ル
ープ回路（ＰＬＬ回路）に係り、特に位相同期ループ内
の位相比較回路の出力に応じた直流成分を有する電圧レ
ベルを生成するためのチャージポンプ回路を有するＰＬ
Ｌ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase locked loop circuit (PLL circuit) used, for example, in a frequency synthesizer type electronic tuning tuner, and more particularly to a direct current output circuit of a phase comparison circuit in the phase locked loop. PL with charge pump circuit for generating voltage level with component
Regarding the L circuit.
【０００２】[0002]
【従来の技術】図２は、周波数シンセサイザに使用され
るＰＬＬ回路の従来例を示す。このＰＬＬ回路におい
て、基準周波数発生回路２０は基準周波数を有する信号
Ｒを発生する。2. Description of the Related Art FIG. 2 shows a conventional example of a PLL circuit used in a frequency synthesizer. In this PLL circuit, the reference frequency generation circuit 20 generates a signal R having a reference frequency.
【０００３】位相比較回路２１は、上記基準周波数発生
回路２０の出力信号Ｒおよび後述する可変分周回路２５
の出力信号Ｓの位相を比較し、上記両信号の位相の前後
関係に応じて第１の出力ノード２１１または第２の出力
ノード２１２に位相差検出信号ＰまたはＮを出力し、上
記両信号の位相差がほぼ零の場合には上記２つの出力ノ
ード２１１および２１２が共にハイインピーダンス状態
（フローティング状態）になる。例えば、上記信号Ｓの
位相が信号Ｒの位相よりも進んでいる場合には、位相差
検出信号ＰおよびＮが対応して“Ｈ”／“Ｌ”レベルに
なり、上記信号Ｓの位相が信号Ｒの位相よりも遅れてい
る場合には、位相差検出信号ＰおよびＮが対応して
“Ｌ”／“Ｈ”レベルになる。The phase comparison circuit 21 includes an output signal R of the reference frequency generation circuit 20 and a variable frequency divider circuit 25 described later.
Of the two output signals S are compared with each other, and the phase difference detection signal P or N is output to the first output node 211 or the second output node 212 in accordance with the front-back relation of the phases of the both signals. When the phase difference is substantially zero, the two output nodes 211 and 212 are both in a high impedance state (floating state). For example, when the phase of the signal S leads the phase of the signal R, the phase difference detection signals P and N are correspondingly set to the “H” / “L” level, and the phase of the signal S is the signal. When it is delayed from the phase of R, the phase difference detection signals P and N are correspondingly set to "L" / "H" level.
【０００４】チャージポンプ回路２２は、前記位相差検
出信号ＰおよびＮが対応してゲートに入力するＰＭＯＳ
トランジスタＰ１およびＮＭＯＳトランジスタＮ１がＶ
CCノードおよびＶSSノードの間に直列に接続されてな
り、上記位相比較回路２１の出力に応じた直流成分を有
する電圧レベルを生成する。低域通過濾波器（ＬＰＦ）
２３は、上記チャージポンプ回路２２の出力電圧を直流
化する。The charge pump circuit 22 is a PMOS whose corresponding phase difference detection signals P and N are input to the gate.
Transistor P1 and NMOS transistor N1 are at V
It is connected in series between the CC node and the VSS node, and generates a voltage level having a DC component according to the output of the phase comparison circuit 21. Low pass filter (LPF)
23 converts the output voltage of the charge pump circuit 22 into a direct current.
【０００５】電圧制御発振回路（ＶＣＯ）２４は、上記
ＬＰＦ２３の出力電圧（直流電圧）が制御電圧として供
給され、この制御電圧レベルに応じて発振周波数ｆｖが
制御される。可変分周回路２５は、上記ＶＣＯ２４の出
力信号を設定データのデジタル値Ｎに応じて制御される
分周比で分周するものであり、いわゆるプログラムカウ
ンタが用いられる。The voltage controlled oscillator circuit (VCO) 24 is supplied with the output voltage (DC voltage) of the LPF 23 as a control voltage, and the oscillation frequency fv is controlled according to the control voltage level. The variable frequency dividing circuit 25 divides the output signal of the VCO 24 by a frequency dividing ratio controlled according to the digital value N of the setting data, and a so-called program counter is used.
【０００６】上記位相比較回路２１、チャージポンプ回
路２２、ＬＰＦ２３、ＶＣＯ２４および可変分周回路２
５は、位相同期ループを形成している。そして、この位
相同期ループが位相同期（ロック）状態であるか否か
（アンロック状態）を前記位相比較回路２１の比較結果
に基づいて検出するためにロック・アンロック検出回路
２６が設けられており、これによりＰＬＬ回路の同期の
安定度を知ることが可能になっている。The phase comparison circuit 21, charge pump circuit 22, LPF 23, VCO 24 and variable frequency divider 2
5 forms a phase locked loop. A lock / unlock detection circuit 26 is provided to detect whether the phase locked loop is in the phase locked (locked) state (unlocked state) based on the comparison result of the phase comparison circuit 21. Therefore, it is possible to know the stability of synchronization of the PLL circuit.
【０００７】上記ＰＬＬ回路において、その動作はよく
知られているのでその詳細な説明を省略するが、ロック
状態では、ＶＣＯの発振周波数ｆｖは基準周波数発生回
路の出力信号Ｒの基準周波数のＮ倍になっている。Since the operation of the PLL circuit is well known, detailed description thereof will be omitted. In the locked state, the oscillation frequency fv of the VCO is N times the reference frequency of the output signal R of the reference frequency generating circuit. It has become.
【０００８】ところで、従来のＰＬＬ回路においては、
電源投入時に各部の動作開始特性が異なり、位相同期ル
ープが正常に動作するまでにある程度の長い時間を要す
るという問題がある。例えばＶＣＯ２４が安定に発振を
行う前に、ＶＣＯ２４の出力信号に含まれるノイズ成分
によってプログラムカウンタが誤動作した時に、ＶＣＯ
２４に正常に制御電圧を供給するまでにある程度の長い
時間を要する。By the way, in the conventional PLL circuit,
There is a problem that the operation start characteristics of each part differ when the power is turned on, and it takes a certain long time for the phase locked loop to operate normally. For example, when the program counter malfunctions due to a noise component included in the output signal of the VCO 24 before the VCO 24 stably oscillates,
It takes a certain amount of time to normally supply the control voltage to 24.
【０００９】また、ＰＬＬ回路においては、ＬＰＦ２３
の時定数を任意に設定したい場合があるが、ＬＰＦ２３
の時定数は位相同期ループの同期特性や応答特性を左右
するので、ＬＰＦ２３の時定数が大きい場合にはロック
アップ時間が長くなるという問題がある。即ち、位相同
期ループが任意の周波数でロックしている状態から上記
周波数より離れた他の周波数でロックする状態に移行す
る際、安定化するまでに要するロックアップ時間が、Ｌ
ＰＦ２３の応答特性に依存して長くなるという問題があ
る。Further, in the PLL circuit, the LPF 23
You may want to set the time constant of
Since the time constant of 1 influences the synchronization characteristics and response characteristics of the phase locked loop, there is a problem that the lockup time becomes long when the time constant of the LPF 23 is large. That is, when the phase locked loop shifts from a state in which it locks at an arbitrary frequency to a state in which it locks at another frequency apart from the above frequency, the lockup time required for stabilization is L
There is a problem that it becomes longer depending on the response characteristic of the PF 23.
【００１０】[0010]
【発明が解決しようとする課題】上記したように従来の
ＰＬＬ回路は、電源投入時に正常に動作するまでに要す
る時間や、位相同期ループが任意の周波数でロックして
いる状態から上記周波数より離れた他の周波数でロック
する状態に移行して安定化するまでに要するロックアッ
プ時間が長くなるというという問題があった。As described above, in the conventional PLL circuit, the time required for the PLL circuit to operate normally when the power is turned on, and the phase locked loop being locked at an arbitrary frequency are separated from the above frequency. In addition, there is a problem that the lockup time required for stabilizing the state by shifting to the state of locking at another frequency becomes long.
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、電源投入時に正常に動作するまでに要する時
間やロックアップ時間を短縮化し得る位相同期ループ回
路を提供することを目的とする。The present invention has been made to solve the above problems, and an object of the present invention is to provide a phase locked loop circuit capable of shortening the time required for a normal operation at power-on and the lockup time. .
【００１２】[0012]
【課題を解決するための手段】本発明の位相同期ループ
回路は、位相比較回路、チャージポンプ回路、ＬＰＦ、
ＶＣＯおよび可変分周回路がループ状に接続されている
位相同期ループと、上記位相比較回路の出力に代えて位
相同期ループ外部から制御信号を前記チャージポンプ回
路に入力するように切換え可能な切換回路とを具備する
ことを特徴とする。A phase locked loop circuit according to the present invention comprises a phase comparison circuit, a charge pump circuit, an LPF,
A phase-locked loop in which a VCO and a variable frequency divider are connected in a loop, and a switching circuit switchable to input a control signal from outside the phase-locked loop to the charge pump circuit instead of the output of the phase comparison circuit. And is provided.
【００１３】[0013]
【作用】位相比較回路の出力に代えて位相同期ループ外
部から制御信号をチャージポンプ回路に入力するように
切換えることにより、チャージポンプ回路の出力の直流
成分を所望通り変化させることが可能になる。By switching the control signal from the outside of the phase locked loop to the charge pump circuit instead of the output of the phase comparison circuit, the DC component of the output of the charge pump circuit can be changed as desired.
【００１４】そこで、ＰＬＬ回路に対する電源投入時
や、位相同期ループが任意の周波数でロックしている状
態から上記周波数より離れた他の周波数でロックする状
態に移行させる際に、ＶＣＯの制御電圧レベルをロック
状態の時の電圧値の近くまで設定してロック状態にした
後に位相比較回路の出力をチャージポンプ回路に入力す
るように切換えることが可能になる。従って、電源投入
時に正常に動作するまでに要する時間やロックアップ時
間を短縮することが可能になる。Therefore, when the power supply to the PLL circuit is turned on or when the phase locked loop is shifted from a state in which it is locked at an arbitrary frequency to a state in which it is locked at another frequency apart from the above frequency, the control voltage level of the VCO is set. Can be switched to input the output of the phase comparison circuit to the charge pump circuit after setting the voltage close to the voltage value in the lock state and setting the lock state. Therefore, it is possible to shorten the time required for normal operation when the power is turned on and the lockup time.
【００１５】[0015]
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るＰＬＬ回
路を示している。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 shows a PLL circuit according to an embodiment of the present invention.
【００１６】このＰＬＬ回路は、図２を参照して前述し
た従来のＰＬＬ回路と比べて、位相比較回路２１の出力
に代えて位相同期ループ外部から制御信号を前記チャー
ジポンプ回路２２に入力するように切換え可能な切換回
路１０が付加されている点が異なり、その他は同じであ
るので図２中と同一符号を付している。Compared with the conventional PLL circuit described above with reference to FIG. 2, this PLL circuit inputs a control signal to the charge pump circuit 22 from outside the phase locked loop instead of the output of the phase comparison circuit 21. 2, except that a switching circuit 10 that can be switched to is added, and the other parts are the same, and are therefore denoted by the same reference numerals as in FIG.
【００１７】上記切換回路１０は、位相比較回路の２つ
の出力ノード２１１、２１２の位相差検出信号Ｐ、Ｎに
対応した論理レベルを有する２つの制御信号Ｂ、Ｃが選
択的に入力する。The switching circuit 10 selectively receives two control signals B and C having logic levels corresponding to the phase difference detection signals P and N of the two output nodes 211 and 212 of the phase comparison circuit.
【００１８】この制御信号Ｂ、Ｃおよび切換回路１０の
切換制御信号は、例えば上記ＰＬＬ回路が形成されてい
る半導体チップと同一チップあるいは別チップに形成さ
れたマイクロプロセッサ（ＭＰＵ）から与えられる。The control signals B and C and the switching control signal of the switching circuit 10 are given from, for example, a microprocessor (MPU) formed in the same chip as the semiconductor chip in which the PLL circuit is formed or in a different chip.
【００１９】上記切換回路１０は、電源投入時に切換え
られる場合と、前記位相同期ループが任意の周波数でロ
ックしている状態から上記周波数より離れた他の周波数
でロックする状態に移行させる際に切換えられる場合と
がある。次に、上記ＰＬＬ回路の動作を説明する。The switching circuit 10 is switched when the power is turned on and when the phase locked loop is locked at an arbitrary frequency and is locked at another frequency apart from the above frequency. In some cases Next, the operation of the PLL circuit will be described.
【００２０】切換回路１０が位相比較回路２１の出力を
チャージポンプ回路２２に入力させる回路状態になって
いる時は、ＰＬＬ回路の動作は図２を参照して前述した
従来のＰＬＬ回路と同様である。When the switching circuit 10 is in a circuit state in which the output of the phase comparison circuit 21 is input to the charge pump circuit 22, the operation of the PLL circuit is the same as that of the conventional PLL circuit described above with reference to FIG. is there.
【００２１】これに対して、ＰＬＬ回路に対する電源投
入時、切換回路１０は位相比較回路２１の出力（Ｐ、
Ｎ）に代えて位相同期ループ外部から制御信号（Ｂまた
はＣ）をチャージポンプ回路２２に入力するように切換
えられる。この状態では、制御信号ＢまたはＣを制御し
てチャージポンプ回路２２の出力の直流成分を所望通り
変化させることが可能になる。本例では、位相比較回路
の２つの出力ノードの位相差検出信号Ｐ、Ｎに対応した
論理レベルを有する２つの制御信号Ｂ、Ｃを選択的に入
力させることにより、ＶＣＯ２４の制御電圧レベルをロ
ック状態の時の電圧値の近くまで設定することが可能に
なる。これにより、ＰＬＬ回路が直ちにロック状態にな
ると、ロック・アンロック検出回路２６から発生するロ
ック検出出力が例えば前記ＭＰＵに取り込まれることに
よりこのロック状態が検出される。ＭＰＵがロック状態
を検出した後、前記切換回路１０が位相比較回路２１の
出力をチャージポンプ回路２２に入力するように切換え
制御され、ＰＬＬ回路は通常動作状態になる。従って、
ＰＬＬ回路に対する電源投入時に正常に動作するまでに
要する時間を短縮することが可能になる。On the other hand, when the power supply to the PLL circuit is turned on, the switching circuit 10 outputs the phase comparison circuit 21 (P,
Instead of N), the control signal (B or C) is input to the charge pump circuit 22 from outside the phase locked loop. In this state, the control signal B or C can be controlled to change the DC component of the output of the charge pump circuit 22 as desired. In this example, the control voltage level of the VCO 24 is locked by selectively inputting two control signals B and C having logic levels corresponding to the phase difference detection signals P and N of the two output nodes of the phase comparison circuit. It is possible to set the voltage close to the voltage value in the state. As a result, when the PLL circuit is immediately locked, the lock detection output generated from the lock / unlock detection circuit 26 is taken into the MPU, for example, to detect the lock state. After the MPU detects the locked state, the switching circuit 10 is switchingly controlled so as to input the output of the phase comparison circuit 21 to the charge pump circuit 22, and the PLL circuit enters the normal operation state. Therefore,
It is possible to shorten the time required for the PLL circuit to operate normally when the power is turned on.
【００２２】また、位相同期ループが任意の周波数でロ
ックしている状態から上記周波数より離れた他の周波数
でロックする状態に移行させる際、可変分周回路２５に
対する分周比設定データのデジタル値Ｎを変更させた
後、切換回路１０が位相比較回路２１の出力（Ｐ、Ｎ）
に代えて位相同期ループ外部から制御信号（Ｂまたは
Ｃ）をチャージポンプ回路２２に入力するように切換え
られる。これにより、前記電源投入時の動作と同様にＰ
ＬＬ回路がロック状態になった後、切換回路１０が位相
比較回路２１の出力をチャージポンプ回路２２に入力す
るように切換え制御されると、ＰＬＬ回路は通常動作状
態になる。Further, when shifting from the state in which the phase locked loop is locked at an arbitrary frequency to the state in which it is locked at another frequency apart from the above frequency, the digital value of the division ratio setting data for the variable frequency dividing circuit 25 is set. After changing N, the switching circuit 10 outputs the output (P, N) of the phase comparison circuit 21.
Instead of this, the control signal (B or C) is input to the charge pump circuit 22 from the outside of the phase locked loop. As a result, the P
After the switching of the LL circuit into the locked state, the switching circuit 10 is switched and controlled so as to input the output of the phase comparison circuit 21 to the charge pump circuit 22, and the PLL circuit enters the normal operation state.
【００２３】上記したように制御信号ＢまたはＣをチャ
ージポンプ回路２２に入力するように切換えることによ
って、チャージポンプ回路２２の出力の直流成分を所望
通り変化させることができるので、ＬＰＦ２３の応答特
性に拘らず、ロックアップ時間を短縮することが可能に
なる。By switching the control signal B or C to be input to the charge pump circuit 22 as described above, the DC component of the output of the charge pump circuit 22 can be changed as desired, so that the response characteristic of the LPF 23 can be improved. Regardless, it becomes possible to shorten the lockup time.
【００２４】なお、本発明は、ＶＣＯ２４の制御電圧レ
ベルとしてＰＬＬ回路の各部の動作電源電圧よりも高く
する必要がある場合にＬＰＦ２３とＶＣＯ２４との間に
直流−直流コンバータ（図示せず）を挿入するＰＬＬ回
路にも適用可能である。According to the present invention, a DC-DC converter (not shown) is inserted between the LPF 23 and the VCO 24 when the control voltage level of the VCO 24 needs to be higher than the operating power supply voltage of each part of the PLL circuit. It can also be applied to a PLL circuit.
【００２５】[0025]
【発明の効果】上述したように本発明によれば、電源投
入時に正常に動作するまでに要する時間やロックアップ
時間を短縮化し得るＰＬＬ回路を実現することができ
る。As described above, according to the present invention, it is possible to realize a PLL circuit capable of shortening the time required for normal operation when the power is turned on and the lockup time.
【図１】本発明の一実施例に係るＰＬＬ回路を示す回路
図。FIG. 1 is a circuit diagram showing a PLL circuit according to an embodiment of the present invention.
【図２】従来のＰＬＬ回路を示す回路図。FIG. 2 is a circuit diagram showing a conventional PLL circuit.
１０…切換回路、２１…位相比較回路、２１１…第１の
出力ノード、２１２…第２の出力ノード、２２…チャー
ジポンプ回路、２３…ＬＰＦ、２４…ＶＣＯ、２５…可
変分周回路、２６…ロック・アンロック検出回路。10 ... Switching circuit, 21 ... Phase comparison circuit, 211 ... First output node, 212 ... Second output node, 22 ... Charge pump circuit, 23 ... LPF, 24 ... VCO, 25 ... Variable frequency dividing circuit, 26 ... Lock / unlock detection circuit.
Claims (6)
域通過濾波器、電圧制御発振回路および可変分周回路が
ループ状に接続されている位相同期ループと、 上記位相比較回路の出力に代えて位相同期ループ外部か
ら制御信号を前記チャージポンプ回路に入力するように
切換え可能な切換回路とを具備することを特徴とする位
相同期ループ回路。1. A phase-locked loop in which a phase comparison circuit, a charge pump circuit, a low-pass filter, a voltage-controlled oscillation circuit and a variable frequency dividing circuit are connected in a loop, and instead of the output of the phase comparison circuit. A phase-locked loop circuit, comprising a switching circuit that can be switched so as to input a control signal to the charge pump circuit from outside the phase-locked loop circuit.
いて、前記切換回路は、電源投入時に前記制御信号を前
記チャージポンプ回路に入力するように切換えられるこ
とを特徴とする位相同期ループ回路。2. The phase-locked loop circuit according to claim 1, wherein the switching circuit is switched to input the control signal to the charge pump circuit when power is turned on.
いて、 前記切換回路は、前記位相同期ループが任意の周波数で
ロックしている状態から上記周波数より離れた他の周波
数でロックする状態に移行させる際に前記制御信号を前
記チャージポンプ回路に入力するように切換えられるこ
とを特徴とする位相同期ループ回路。3. The phase-locked loop circuit according to claim 1, wherein the switching circuit shifts from a state in which the phase-locked loop is locked at an arbitrary frequency to a state in which it is locked at another frequency apart from the frequency. The phase-locked loop circuit is characterized in that the control signal is switched so as to be inputted to the charge pump circuit when the control signal is inputted.
位相同期ループ回路において、さらに、 前記位相同期ループが位相同期状態であるか否かを検出
するロック・アンロック検出回路を具備し、 前記切換回路は、上記ロック・アンロック検出回路によ
るロック検出出力に基ずいて前記位相同期ループの出力
を前記チャージポンプ回路に入力するように切換えられ
ることを特徴とする位相同期ループ回路。4. The phase-locked loop circuit according to claim 1, further comprising a lock / unlock detection circuit that detects whether or not the phase-locked loop is in a phase-locked state. The switching circuit is switched so as to input the output of the phase locked loop to the charge pump circuit based on the lock detection output by the lock / unlock detection circuit.
位相同期ループ回路において、 前記位相比較回路は、基準周波数信号および前記可変分
周回路の出力信号の位相を比較し、上記両信号の位相の
前後関係に応じて第１の出力ノードまたは第２の出力ノ
ードに位相差検出信号を出力し、上記両信号の位相差が
ほぼ零の場合には上記２つの出力ノードが共にハイイン
ピーダンス状態になり、 前記チャージポンプ回路は、上記位相比較回路の出力に
応じた直流成分を有する電圧レベルを生成し、 前記電圧制御発振回路は、前記低域通過濾波器の出力電
圧が制御電圧として供給され、この制御電圧レベルに応
じて発振周波数が制御され、 前記可変分周回路は、上記電圧制御発振回路の出力信号
を設定データのデジタル値に応じて制御される分周比で
分周するように構成されていることを特徴とする位相同
期ループ回路。5. The phase-locked loop circuit according to claim 1, wherein the phase comparison circuit compares phases of a reference frequency signal and an output signal of the variable frequency dividing circuit, A phase difference detection signal is output to the first output node or the second output node according to the context of the phase of the signals, and when the phase difference between the two signals is substantially zero, both of the two output nodes are high. In an impedance state, the charge pump circuit generates a voltage level having a DC component according to the output of the phase comparison circuit, the voltage controlled oscillator circuit, the output voltage of the low pass filter as a control voltage The frequency divider is supplied and the oscillation frequency is controlled according to the control voltage level, and the variable frequency dividing circuit controls the output signal of the voltage controlled oscillation circuit according to the digital value of the setting data. In phase-locked loop circuit characterized in that it is configured to divide.
いて、 前記位相比較回路の２つの出力ノードの位相差検出信号
に対応した論理レベルを有する２つの制御信号が選択的
に入力することを特徴とする位相同期ループ回路。6. The phase locked loop circuit according to claim 5, wherein two control signals having logical levels corresponding to the phase difference detection signals of the two output nodes of the phase comparison circuit are selectively input. And a phase-locked loop circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249915A JPH06104747A (en) | 1992-09-18 | 1992-09-18 | Phase locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249915A JPH06104747A (en) | 1992-09-18 | 1992-09-18 | Phase locked loop circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104747A true JPH06104747A (en) | 1994-04-15 |
Family
ID=17200087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4249915A Withdrawn JPH06104747A (en) | 1992-09-18 | 1992-09-18 | Phase locked loop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104747A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012156854A (en) * | 2011-01-27 | 2012-08-16 | Fujitsu Semiconductor Ltd | Pll circuit and semiconductor device |
-
1992
- 1992-09-18 JP JP4249915A patent/JPH06104747A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012156854A (en) * | 2011-01-27 | 2012-08-16 | Fujitsu Semiconductor Ltd | Pll circuit and semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |