JPH06104398A - Semiconductor storage device and manufacture thereof - Google Patents

Abstract

PURPOSE:To provide a highly reliable memory structure. CONSTITUTION:In a DRAM, memory cells consisting of MOS transistors and capacitors are arranged and formed on an Si substrate. The substrate consists of a first Si substrate 1 and a second Si substrate 3 bonded to this first Si substrate 1 via an insulating film 2. The substrate 1 functions as a capacitor electrode which feeds a common potential to all the memory cells. The MOS transistors are formed on the substrate 3. The capacitors are formed in such a way as to penetrate the film 2. Each capacitor is provided with a storage electrode 13 connected electrically with either of a source and a drain 19 of each MOS transistor and a capacitor insulating film 12 provided between the substrate 1 and the electrode 13.

Description

【発明の詳細な説明】Detailed Description of the Invention

［発明の目的］ [Object of the Invention]

【０００１】[0001]

【産業上の利用分野】本発明は半導体記憶装置に係り、
特に微細化に適したダイナミック型ＲＡＭ（ＤＲＡＭ）
のメモリ構造及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
Dynamic RAM (DRAM) especially suitable for miniaturization
Memory structure and manufacturing method thereof.

【０００２】[0002]

【従来の技術】１個のＭＯＳトランジスタと１個のキャ
パシタとによりメモリセルを構成する、いわゆるＭＯＳ
型ＤＲＡＭは高集積化の一途をたどっている。高集積化
に伴って情報を記憶するキャパシタの面積が減少し、従
って蓄積される電荷量が減少する。この結果、センス・
アンプのノイズマージンが弱くなりメモリ内容が誤って
読み出されたり、α線等の放射線によりメモリ内容が破
壊されるといった問題が生じている。2. Description of the Related Art A so-called MOS which constitutes a memory cell by one MOS transistor and one capacitor
Type DRAM is becoming more highly integrated. As the degree of integration increases, the area of a capacitor that stores information decreases, and thus the amount of stored charge decreases. As a result, sense
There are problems that the noise margin of the amplifier becomes weak and the memory contents are erroneously read, and that the memory contents are destroyed by radiation such as α rays.

【０００３】この様な問題点を解決するため、キャパシ
タ領域に溝（トレンチ）を堀って占有面積を拡大するこ
となく、実効的に表面積を大きくしてキャパシタ容量を
増大させ、これにより蓄積容量を増大させる方法が提案
されている。In order to solve such a problem, the surface area is effectively increased to increase the capacitance of the capacitor without enlarging the occupied area by digging a trench in the capacitor region. Have been proposed.

【０００４】しかし、この方法においても次のような問
題がある。However, this method also has the following problems.

【０００５】プレート電極がシリコン基板面より上に出
ているので、微細化が進行した時にこの段差が原因でＭ
ＯＳトランジスタのゲート電極（ワード線）同士のショ
ートが起こり、ゲート電極の加工が非常に難しい。Since the plate electrode is projected above the surface of the silicon substrate, this step causes M when the miniaturization progresses.
A short circuit occurs between the gate electrodes (word lines) of the OS transistor, which makes it very difficult to process the gate electrodes.

【０００６】Ｓｉ基板側に電荷を蓄積する構造のため、
溝形成時のエッチングダメージ等の除去が難かしく、キ
ャパシタ耐圧の劣化や接合リークの増大が生じ、メモリ
セルのポーズ時間が劣化する。Since the structure accumulates charges on the Si substrate side,
It is difficult to remove etching damage and the like during the formation of the groove, the breakdown voltage of the capacitor is deteriorated, the junction leak is increased, and the pause time of the memory cell is deteriorated.

【０００７】また、この種のメモリセルの中で、基板を
共通電極とし、溝内に各キャパシタ毎に独立の蓄積電極
を埋め込み形成し、その上部にＭＯＳトランジスタを形
成する構造が、高集積化を達成できるものとして注目さ
れている（例えば、ＩＥＤＭ８８；Ｐ．５８８〜５９
１）。この構造のメモリセルは、キャパシタの上にＭＯ
Ｓトランジスタがありメモリセル面積を小さくすること
に有効である。Further, in this type of memory cell, a structure in which a substrate is used as a common electrode, an independent storage electrode is formed by embedding for each capacitor in a groove, and a MOS transistor is formed on the storage electrode is highly integrated. Has been attracting attention as one that can achieve the following (for example, IEDM88; P. 588-59).
1). The memory cell of this structure has an MO on the capacitor.
Since there is an S transistor, it is effective in reducing the memory cell area.

【０００８】しかし、この構造では次のような問題があ
る。However, this structure has the following problems.

【０００９】埋込みプレート電極とＭＯＳトランジスタ
の基板とがｐｎ接合で結合しているため、プレート電圧
（Ｖ_PL）とＭＯＳトランジスタの基板バイアス電圧（Ｖ
_sub）とを任意に選べず（例えばＶ_PL＝１／２Ｖcc＝約
−１．５Ｖ、Ｖ_sub ＝＋１．５Ｖ）、ＭＯＳトランジス
タのカットオフ特性やキャパシタ絶縁膜の信頼性を著し
く低下させる。Since the buried plate electrode and the substrate of the MOS transistor are connected by a pn junction, the plate voltage (V _PL ) and the substrate bias voltage (V of the MOS transistor) (V _PL ).
_sub) and the not be chosen arbitrarily (e.g. V _PL = 1 / 2Vcc = about _{-1.5V, V sub = + 1.5V)} , significantly reduces the reliability of the cut-off characteristic and a capacitor insulating film of the MOS transistor.

【００１０】現在のところ不安定で且つ工程そのものに
長時間を要するエピタキシャル成長工程を３回も用いる
など、工程の歩留り及び工期を著しく低下させ、大容量
ＤＲＡＭの実現には不向きである。At present, the epitaxial growth process, which is unstable and requires a long time for the process itself, is used three times, resulting in a marked reduction in the process yield and construction period, which is not suitable for realizing a large capacity DRAM.

【００１１】また、ＤＲＡＭのさらなる高集積化を図る
ためのメモリセル構造として、半導体基板をエッチング
してＳｉ柱を形成し、このＳｉ柱の下部にキャパシタ、
上部にトランジスタを形成するものが種々提案されてい
る（例えば、ＩＥＤＭ’８９，Ｐ．２３〜２６）。この
構造は、１つのＳｉ柱の下部側面にキャパシタが、さら
にその上部に縦型のＭＯＳトランジスタが形成された三
次元構造のメモリセルである。Further, as a memory cell structure for further increasing the integration of DRAM, a semiconductor substrate is etched to form Si pillars, and capacitors are formed under the Si pillars.
Various proposals have been made for forming a transistor on the upper part (for example, IEDM'89, P. 23 to 26). This structure is a memory cell having a three-dimensional structure in which a capacitor is formed on the lower side surface of one Si pillar, and a vertical MOS transistor is formed on the upper side thereof.

【００１２】しかし、この構造では次のような問題があ
る。However, this structure has the following problems.

【００１３】プレート電極をＳｉ柱の途中まで埋め込み
形成することが必要で、製造上非常に難しく、製品の歩
留りが上がらない。Since it is necessary to embed the plate electrode halfway in the Si pillar, it is very difficult to manufacture, and the yield of products does not increase.

【００１４】隣接するＳｉ柱どうしの分離がいわゆるト
レンチ分離となり、細くて深い溝のため、底部のエッチ
ングダメージの除去が困難となるか、或いは、埋込み材
の熱処理時のストレスにより接合リークが発生する。こ
のため、メモリとしてのデータ保持特性が劣化するなど
信頼性を著しく低下させる。Separation between adjacent Si pillars is so-called trench separation, and it is difficult to remove etching damage at the bottom due to a thin and deep groove, or a junction leak occurs due to stress during heat treatment of the burying material. . As a result, the reliability of the memory is significantly deteriorated, such as the deterioration of the data retention characteristics of the memory.

【００１５】[0015]

【発明が解決しようとする課題】そこで本発明の目的
は、プレート電極を基板の中に埋め込み、Ｓｉ表面の段
差を減少させ、ゲート電極、ビット線等の加工を容易に
することにある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to embed a plate electrode in a substrate to reduce the step on the Si surface and facilitate the processing of gate electrodes, bit lines and the like.

【００１６】本発明の別の目的は、ＭＯＳトランジスタ
やキャパシタの蓄積電極を基板から完全に絶縁し、α線
等によるソフトエラーを防ぐ構造を提供することにあ
る。Another object of the present invention is to provide a structure in which the storage electrodes of MOS transistors and capacitors are completely insulated from the substrate to prevent soft errors due to α rays or the like.

【００１７】本発明のさらに別の目的は、ＭＯＳトラン
ジスタが薄膜ＳＯＩ構造となっているためショートチャ
ネル効果がおこりにくく、ビット線コンタクトの拡散層
リークも小さいため、非常にデータ保持時間（ポーズ・
タイム）の長いメモリセル構造を提供することにある。Still another object of the present invention is that since the MOS transistor has a thin film SOI structure, the short channel effect is less likely to occur, and the diffusion layer leak of the bit line contact is small, so that the data retention time (pause / pause) is very small.
It is to provide a memory cell structure having a long time).

【００１８】本発明のさらに別の目的は、キャパシタ絶
縁膜に印加される電界を小さくでき、信頼性を向上させ
ることができ、且つＭＯＳトランジスタのカットオフ特
性も改善できる基板電極型の溝堀りキャパシタ構造をも
つメモリセル構造を提供することにある。Still another object of the present invention is to reduce the electric field applied to the capacitor insulating film, improve the reliability, and improve the cut-off characteristic of the MOS transistor. It is to provide a memory cell structure having a capacitor structure.

【００１９】本発明のさらに別の目的は、メモリセル領
域では素子分離が必要なく、微細なメモリセル面積の三
次元構造をなし、且つ信頼性の高いメモリセル構造を提
供することにある。 ［発明の構成］Still another object of the present invention is to provide a highly reliable memory cell structure which does not require element isolation in the memory cell region and has a three-dimensional structure with a fine memory cell area. [Constitution of Invention]

【００２０】[0020]

【課題を解決するための手段】本発明の第１の視点に係
るＤＲＡＭは、メモリセル領域内の基板中に絶縁膜が形
成され、その絶縁膜をつき抜けてキャパシタとなる溝が
形成されている。溝の内壁には、メモリセルで共通の電
位が与えられるプレート電極として働く導電膜が形成さ
れる。さらに溝の中には、ＭＯＳトランジスタの拡散層
領域の一部と電気的に接続された蓄積電極が、前記導電
膜の表面に形成されたキャパシタ絶縁膜を介して埋込み
形成されている。そして、平坦部領域にＭＯＳトランジ
スタ、ビット線コンタクト及びそれらを電気的に接続す
るビット線が形成される。In a DRAM according to a first aspect of the present invention, an insulating film is formed in a substrate in a memory cell region, and a groove is formed through the insulating film to be a capacitor. There is. A conductive film that functions as a plate electrode to which a common potential is applied to the memory cells is formed on the inner wall of the groove. Further, in the groove, a storage electrode electrically connected to a part of the diffusion layer region of the MOS transistor is embedded and formed via a capacitor insulating film formed on the surface of the conductive film. Then, a MOS transistor, a bit line contact, and a bit line electrically connecting them are formed in the flat region.

【００２１】この構造を得る製造方法は、まず基板中に
絶縁膜を形成した後、この絶縁膜を貫通して所望の溝を
形成し、この溝の内壁面に第１導体膜を堆積する。次に
この第１導体膜を溝の内溝にのみ残置する様に加工し、
下部Ｓｉ基板と電気的に接続される様にする。この第１
導体膜はプレート電極となる。この第１導体膜表面にキ
ャパシタ絶縁膜を形成し、第２導体膜の堆積、パターニ
ングにより蓄積電極を形成する。このとき、第２導体膜
の堆積前にＭＯＳトランジスタのソースまたはドレイン
拡散の一方の一部を露出させておき、ＭＯＳトランジス
タのソースまたはドレインの一部と第２導体膜が電気的
に接続される様に溝の中に埋込み形成する。In the manufacturing method for obtaining this structure, an insulating film is first formed in the substrate, then a desired groove is formed through the insulating film, and the first conductor film is deposited on the inner wall surface of the groove. Next, the first conductor film is processed so as to be left only in the inner groove,
It is electrically connected to the lower Si substrate. This first
The conductor film serves as a plate electrode. A capacitor insulating film is formed on the surface of the first conductor film, and a storage electrode is formed by depositing and patterning the second conductor film. At this time, one part of the source or drain diffusion of the MOS transistor is exposed before the second conductor film is deposited, and the part of the source or drain of the MOS transistor and the second conductor film are electrically connected. Similarly, it is embedded in the groove.

【００２２】本発明の第２の視点に係るＤＲＡＭは、基
板電極型の溝堀りキャパシタ構造を有し、ＭＯＳトラン
ジスタを形成する領域はキャパシタ領域とは完全に分離
されている。キャパシタのプレート電極には例えば１．
５Ｖなどの任意の電圧を印加することができる構造とな
っており、またキャパシタ面積を増加させるためキャパ
シタはＭＯＳトランジスタ領域の下にも形成されてい
る。A DRAM according to a second aspect of the present invention has a substrate electrode type trench capacitor structure, and a region for forming a MOS transistor is completely separated from a capacitor region. For the plate electrode of the capacitor, for example, 1.
The structure is such that an arbitrary voltage such as 5 V can be applied, and the capacitor is also formed under the MOS transistor region in order to increase the capacitor area.

【００２３】本発明の第３の視点に係るＤＲＡＭは、基
板電極型の溝堀りキャパシタ構造と、そのキャパシタ電
極の上に形成されたＳｉ柱形状の縦型ＭＯＳトランジス
タをもったメモリセル構造を有している。ＭＯＳトラン
ジスタを形成する領域は基板と完全に分離されていて、
ソースまたはドレイン領域の一部がキャパシタ電極の一
方と電気的に接続されている。A DRAM according to a third aspect of the present invention has a memory cell structure having a substrate electrode type trench capacitor structure and a Si pillar-shaped vertical MOS transistor formed on the capacitor electrode. Have The region forming the MOS transistor is completely separated from the substrate,
A part of the source or drain region is electrically connected to one of the capacitor electrodes.

【００２４】この構造を得る製造方法は、Ｓｉ基板にキ
ャパシタを形成する工程と、前記キャパシタのメモリセ
ル毎に独立したキャパシタ電極側とＭＯＳトランジスタ
のソースまたはドレインの一方の電極と接続するための
接続部を前記キャパシタ部の上に形成する工程と、前記
キャパシタ部の上方に縦型のＭＯＳトランジスタを形成
する工程とを備える。The manufacturing method for obtaining this structure includes a step of forming a capacitor on a Si substrate, and a connection for connecting the capacitor electrode side independent for each memory cell of the capacitor and one of the source and drain electrodes of the MOS transistor. A step of forming a portion above the capacitor portion, and a step of forming a vertical MOS transistor above the capacitor portion.

【００２５】[0025]

【作用】本発明の第１の視点に係る構造では、次のよう
な作用が得られる。In the structure according to the first aspect of the present invention, the following actions are obtained.

【００２６】共通キャパシタ電極（プレート電極）が溝
の中に埋め込まれた構造なので素子の段差（凸凹）が小
さくなり、ワード線やビット線の加工が容易となり素子
製造上の歩留りが向上する。Since the common capacitor electrode (plate electrode) is embedded in the groove, the steps (concavities and convexities) of the element are reduced, the word line and the bit line are easily processed, and the yield in the element production is improved.

【００２７】ＭＯＳトランジスタ領域は基板と完全に絶
縁されており、α線等の入射によって基板中１０〜２０
μｍ程度の場所に発生するエレクトロンの影響を防ぐこ
とができる。The MOS transistor region is completely insulated from the substrate, and the incidence of α rays or the like causes 10 to 20 in the substrate.
It is possible to prevent the influence of electrons generated in a place of about μm.

【００２８】ＭＯＳトランジスタは薄いＳＯＩ構造とな
っているので、ソース、ドレイン拡散層は基板中の絶縁
膜に達しソース、ドレイン間のパンチスルーがおこりに
くく微細なＭＯＳトランジスタを実現できる。Since the MOS transistor has a thin SOI structure, the source / drain diffusion layer reaches the insulating film in the substrate and punch-through between the source / drain is unlikely to occur, so that a fine MOS transistor can be realized.

【００２９】本発明の第２の視点に係る構造では、次の
ような作用が得られる。With the structure according to the second aspect of the present invention, the following actions are obtained.

【００３０】キャパシタ共通電極（プレート電極）がＭ
ＯＳトランジスタ基板と完全に分離されているため、従
来のメモリセルと同じ１／２Ｖcc方式が使え、キャパシ
タ絶縁膜にかかる電界を小さくでき信頼性を向上でき
る。The capacitor common electrode (plate electrode) is M
Since it is completely separated from the OS transistor substrate, the same 1/2 Vcc method as in the conventional memory cell can be used, the electric field applied to the capacitor insulating film can be reduced, and the reliability can be improved.

【００３１】キャパシタとなる溝領域がＭＯＳトランジ
スタの下にも形成できるので面積の有効活用ができ微細
なセル面積でも大きな蓄積容量を得ることができる。Since the groove region serving as a capacitor can be formed under the MOS transistor, the area can be effectively utilized and a large storage capacitance can be obtained even with a fine cell area.

【００３２】ＭＯＳトランジスタ部はいわゆる薄膜ＳＯ
Ｉのトランジスタとなっているためにカットオフ特性が
良く、ショートチャネル効果等が小さい。また素子間の
分離やｐチャネル、ｎチャネルトランジスタのためのウ
ェル形成などが必要ないため、工程を簡略化できる。The MOS transistor portion is a so-called thin film SO.
Since it is an I-type transistor, the cutoff characteristic is good, and the short channel effect and the like are small. Further, since it is not necessary to separate elements or form wells for p-channel and n-channel transistors, the process can be simplified.

【００３３】エピタキシャル成長などの安定しにくい工
程を使わないでメモリセルが形成できる構造のため製造
が容易である。Since the memory cell can be formed without using a stable process such as epitaxial growth, manufacturing is easy.

【００３４】本発明の第３の視点に係る構造では、次の
ような作用が得られる。With the structure according to the third aspect of the present invention, the following operation is obtained.

【００３５】ＭＯＳトランジスタとキャパシタは縦方向
に積層された構造のため、キャパシタ部の面積を最大限
大きく取れ、かつメモリセルの占有面積を小さくでき、
高密度ＤＲＡＭに適する。Since the MOS transistor and the capacitor are vertically stacked, the area of the capacitor can be maximized and the area occupied by the memory cell can be reduced.
Suitable for high density DRAM.

【００３６】キャパシタ形成は、全面に溝を形成し、キ
ャパシタ絶縁膜を介して蓄積電極を形成するだけの簡単
な工程であるので、製造工程の安定化、従来の縦積み構
造に比べて工程の短縮化が図れる。Capacitor formation is a simple process in which a groove is formed on the entire surface and a storage electrode is formed via a capacitor insulating film. Therefore, the manufacturing process is stabilized, and the process is different from the conventional vertically stacked structure. It can be shortened.

【００３７】ＭＯＳトランジスタは縦型構造であるの
で、微細化のためにチャネル長を極端に短くする必要が
ない。これによりショートチャネル効果が起こらない程
度にチャネル長を長くできるため、ＭＯＳトランジスタ
の動作の安定化が達成できる。Since the MOS transistor has a vertical structure, it is not necessary to extremely shorten the channel length for miniaturization. As a result, the channel length can be increased to the extent that the short channel effect does not occur, so that the operation of the MOS transistor can be stabilized.

【００３８】従来の積層型のメモリセルのようにＳｉ柱
の底部での隣接するメモリセル域の分離が必要でないた
めに工程が簡略化できる。これは、キャパシタが基板側
を共通電極とした基板プレート方式であるためであり、
蓄積電極の加工がそのまま各キャパシタの分離となって
いること、またＭＯＳトランジスタはＳｉ柱を用いた縦
型トランジスタであるため、絶縁膜の上に形成されたＳ
ｉ柱利用のＭＯＳトランジスタは分離を必要としないこ
とによっている。The process can be simplified because it is not necessary to separate the adjacent memory cell regions at the bottom of the Si pillar unlike the conventional stacked memory cell. This is because the capacitor is a substrate plate method using the substrate side as a common electrode,
The storage electrode is processed as it is to separate each capacitor, and since the MOS transistor is a vertical transistor using a Si pillar, an S formed on the insulating film is formed.
This is because the MOS transistor using the i-pillar does not require isolation.

【００３９】基板が共通電極となっており、またＭＯＳ
トランジスタ部は基板と完全に絶縁分離されているので
α線等によるソフトエラーに非常に強い。The substrate serves as a common electrode, and the MOS
Since the transistor part is completely insulated from the substrate, it is extremely resistant to soft errors such as α rays.

【００４０】周辺回路にもセルのトランジスタと同様の
構造のＭＯＳトランジスタと接続層及び引き出し層が使
用できるため周辺回路の微細化も同時に達成できる。Since the MOS transistor having the same structure as the cell transistor, the connection layer and the lead layer can be used also in the peripheral circuit, miniaturization of the peripheral circuit can be achieved at the same time.

【００４１】[0041]

【実施例】以下本発明を図示の実施例に沿って説明す
る。The present invention will be described below with reference to the illustrated embodiments.

【００４２】図１（ａ）、（ｂ）、（ｃ）は、本発明の
第１実施例に係るＤＲＡＭの隣接する２ビット分を示す
平面図（ａ）、そのＢ−Ｂ断面図（ｂ）、及びそのＣ−
Ｃ断面図（ｃ）である。FIGS. 1A, 1B and 1C are a plan view and a cross-sectional view taken along line BB of FIG. 1A showing adjacent two bits of a DRAM according to the first embodiment of the present invention. ), And its C-
It is C sectional drawing (c).

【００４３】例えば、厚さ０．１μｍ程度の薄いｐ型
（１００）で、比抵抗５Ωｃｍ程度のＳｉ基板３と、比
抵抗が０．１Ωｃｍ程度のｎ型（１００）のＳｉ基板１
との間に絶縁膜層２が形成されていて、メモリセル領域
内に溝（トレンチ）がＳｉ基板３及び前記絶縁膜２を突
き抜けてＳｉ基板１に達する様に形成されている。さら
に、溝内部には、第１多結晶Ｓｉ膜によるプレート電極
９がメモリセル毎に形成され、Ｓｉ基板１と溝底部で電
気的に接続されている。さらに、溝の中のプレート電極
９の表面には、キャパシタ絶縁膜１２を介して第２、第
３多結晶Ｓｉ膜からなる蓄積電極１３、１５が埋込み形
成されている。キャパシタ絶縁膜１２は、この実施例で
は、ＣＶＤ法により堆積したＳｉ₃ Ｎ₄ 膜とその表面を
酸化したいわゆるＮＯ膜である。プレート電極９は複数
のメモリセル毎に共通配設されている。またキャパシタ
領域に隣接する位置にはゲート酸化膜１７を介して第４
多結晶Ｓｉ膜からなるゲート電極１８が配設され、各ゲ
ート電極に自己整合的にソース、ドレインのｎ型拡散層
１９が形成されて、ＭＯＳトランジスタが構成されてい
る。For example, a thin p-type (100) Si substrate 3 having a specific resistance of about 5 Ωcm and an n-type (100) Si substrate 1 having a specific resistance of about 0.1 Ωcm are used.
And an insulating film layer 2 is formed between them and a trench (trench) is formed in the memory cell region so as to penetrate the Si substrate 3 and the insulating film 2 and reach the Si substrate 1. Further, a plate electrode 9 made of a first polycrystalline Si film is formed inside the groove for each memory cell, and is electrically connected to the Si substrate 1 at the groove bottom. Further, storage electrodes 13 and 15 made of second and third polycrystalline Si films are embedded and formed on the surface of the plate electrode 9 in the groove via a capacitor insulating film 12. In this embodiment, the capacitor insulating film 12 is a Si ₃ N ₄ film deposited by the CVD method and a so-called NO film whose surface is oxidized. The plate electrode 9 is commonly provided for each of the plurality of memory cells. Further, at a position adjacent to the capacitor region, a fourth oxide film is formed through the gate oxide film 17.
A gate electrode 18 made of a polycrystalline Si film is provided, and a source / drain n-type diffusion layer 19 is formed on each gate electrode in a self-aligned manner to form a MOS transistor.

【００４４】第２多結晶シリコン膜１５の中の不純物が
拡散されて、ｎ型拡散層１９と一体化されるｎ型拡散層
１５ｄが上部基板の側面領域が露出した領域に形成され
ている。即ち、蓄積電極１３は、溝の上部側面でＭＯＳ
トランジスタの拡散層１９と、第２多結晶シリコン膜１
５及びｎ型拡散層１５ｄを介して電気的に接続される。
２１はＣＶＤ法で堆積した絶縁膜であり、これにコンタ
クト孔が開けられてＭＯＳトランジスタの拡散層１９に
接続されるビット線２２が配設されている。２４は保護
膜である。Impurities in the second polycrystalline silicon film 15 are diffused, and an n-type diffusion layer 15d integrated with the n-type diffusion layer 19 is formed in a region where the side surface region of the upper substrate is exposed. That is, the storage electrode 13 has a MOS on the upper side surface of the groove.
Diffusion layer 19 of transistor and second polycrystalline silicon film 1
5 and the n-type diffusion layer 15d are electrically connected.
Reference numeral 21 is an insulating film deposited by the CVD method, and a bit line 22 connected to the diffusion layer 19 of the MOS transistor is provided by forming a contact hole in the insulating film. Reference numeral 24 is a protective film.

【００４５】次にこのＤＲＡＭの製造工程について説明
する。図２（ａ）、（ｂ）〜図９（ａ）、（ｂ）は、製
造工程における図１（ａ）、（ｂ）に対応する平面図及
び断面図である。Next, the manufacturing process of this DRAM will be described. 2A, 2B to 9A, 9B are a plan view and a cross-sectional view corresponding to FIGS. 1A, 1B in the manufacturing process.

【００４６】具体的にその製造工程を説明すると、ま
ず、不純物濃度１×１０¹⁹ｃｍ^-3程度のｎ型Ｓｉ基板１
上に厚さ３μｍ程度のＳｉＯ₂ 層２をもち、その上に厚
さ１００ｎｍ程度で不純物濃度５×１０¹⁵ｃｍ^-3程度の
ｐ型（１００）Ｓｉ層３をもつ積層構造基板を用意す
る。この様な積層構造基板を用意するには、いくつかの
方法があるが、ここではその中の代表的な方法を説明す
る。The manufacturing process will be specifically described. First, the n-type Si substrate 1 having an impurity concentration of about 1 × 10 ¹⁹ cm ^−3.
A laminated structure substrate having an SiO ₂ layer 2 having a thickness of about 3 μm on the p-type (100) Si layer 3 having an impurity concentration of about 5 × 10 ¹⁵ cm ⁻³ and having a thickness of about 100 nm is prepared. There are several methods for preparing such a laminated structure substrate, and a typical method among them will be described here.

【００４７】まず２枚のＳｉ基板１、３を用意する。そ
のうちの１枚はメモリセル及びその駆動回路を形成する
ものである。次に通常のウェット酸化により各Ｓｉ基板
の表面に厚さ１．５μｍ程度の熱酸化膜２（２ａ、２
ｂ）を形成し、プレート電極となるＳｉ基板１と重ね合
わせる。この時、例えばＳｉ基板１、３の間にパルス状
の電圧（±１００〜±５００Ｖ）を加えて、例えば１０
^-1Ｐａ程度に減圧して接着する。このとき基板を８００
℃程度に加熱してもよい。First, two Si substrates 1 and 3 are prepared. One of them forms a memory cell and its drive circuit. Next, a thermal oxide film 2 (2a, 2a) having a thickness of about 1.5 μm is formed on the surface of each Si substrate by normal wet oxidation.
b) is formed and superposed on the Si substrate 1 to be the plate electrode. At this time, for example, a pulsed voltage (± 100 to ± 500 V) is applied between the Si substrates 1 and 3, for example, 10
-Reduce the pressure to about ^-1 Pa and bond. At this time, the substrate is 800
It may be heated to about ° C.

【００４８】この様にして２枚のＳｉ基板を接続した
後、Ｓｉ基板３の側から通常の研磨を行ない薄膜化す
る。研磨には通常の物理的研磨とエッチング液としてフ
ッ酸、硝酸、酢酸液等を含んだ混合液を用いて研磨する
化学的研磨とを組み合わせて行なってもよい。最後に通
常のＳｉ基板と同じようにして表面の鏡面研磨を行な
い、Ｓｉ基板１上に酸化膜２（トータル３μｍ程度）、
薄膜のｐ型層３が順次積層されたＳｉ基板を得ることが
できる。After the two Si substrates are connected in this way, the Si substrate 3 side is subjected to ordinary polishing to form a thin film. The polishing may be carried out by combining ordinary physical polishing and chemical polishing in which a mixed solution containing hydrofluoric acid, nitric acid, acetic acid, etc. is used as an etching solution. Finally, the surface is mirror-polished in the same manner as a normal Si substrate to form an oxide film 2 (total about 3 μm) on the Si substrate 1.
It is possible to obtain a Si substrate in which the thin p-type layers 3 are sequentially stacked.

【００４９】この他にこの様な積層構造基板を得るため
に、レーザーアニール法を用いて固相エピタキシャル成
長技術を用いてもよい。また、いわゆるＳＩＭＯＸ法
（酸素のイオン注入後に高温処理を行い、イオン注入層
を酸化膜層に変える技術）を用いてもよい。In addition to this, in order to obtain such a laminated structure substrate, a solid phase epitaxial growth technique using a laser annealing method may be used. Alternatively, a so-called SIMOX method (a technique of performing high temperature treatment after oxygen ion implantation and changing an ion implantation layer into an oxide film layer) may be used.

【００５０】いずれの場合も、ＳｉＯ₂ 膜層２の厚さ
は、キャパシタ容量の確保の点から所望の厚さ、例えば
３μｍ程度にする。In any case, the thickness of the SiO ₂ film layer 2 is set to a desired thickness, for example, about 3 μm from the viewpoint of ensuring the capacitance of the capacitor.

【００５１】次にＳｉ基板３の表面に熱酸化法により２
０ｎｍ程度の酸化膜４、ＣＶＤ法により膜厚１５０ｎｍ
程度のＳｉ₃ Ｎ₄ 膜５を順次形成する。この後通常のフ
ォトリソグラフィー法を用いてレジスト（図示せず）マ
スクでＳｉ₃ Ｎ₄ 膜５、ＳｉＯ₂ 膜４、Ｓｉ基板３を順
次エッチングする。次にＳｉ基板３の側面のエッチング
面のエッチングダメージ処理を施す。その後、ＣＶＤ等
により全面にＳｉＯ₂膜６を堆積すると共に、レジスト
等を用いたいわゆるエッチバック法により前記Ｓｉ基板
の凹領域（素子分離領域）にＳｉＯ₂ 膜６を選択的に埋
込む（図２（ａ）、（ｂ））。Next, the surface of the Si substrate 3 is subjected to thermal oxidation 2
Oxide film 4 of about 0 nm, film thickness 150 nm by CVD method
The Si ₃ N ₄ film 5 having a certain degree is sequentially formed. After that, the Si ₃ N ₄ film 5, the SiO ₂ film 4, and the Si substrate 3 are sequentially etched using a resist (not shown) mask by using a normal photolithography method. Next, etching damage treatment is performed on the etching surface on the side surface of the Si substrate 3. After that, the SiO ₂ film 6 is deposited on the entire surface by CVD or the like, and the SiO ₂ film 6 is selectively embedded in the concave region (element isolation region) of the Si substrate by a so-called etchback method using a resist or the like (see FIG. 2 (a), (b)).

【００５２】この後、溝形成領域に窓を有するフォトレ
ジストパターン（図示せず）を用いて反応性イオンエッ
チング法（ＲＩＥ）により、Ｓｉ₃ Ｎ₄ 膜５、ＳｉＯ₂
膜４、Ｓｉ基板３、ＳｉＯ₂ 膜２を順次エッチングして
Ｓｉ基板１に達する様に溝７を形成する（図３（ａ）、
（ｂ））。Thereafter, the Si ₃ N ₄ film 5 and SiO ₂ are formed by reactive ion etching (RIE) using a photoresist pattern (not shown) having a window in the groove formation region.
The film 4, the Si substrate 3, and the SiO ₂ film 2 are sequentially etched to form a groove 7 so as to reach the Si substrate 1 (FIG. 3A).
(B)).

【００５３】この後、Ｓｉ基板３の側面に選択的に熱酸
化膜８を例えば１０ｎｍ程度形成した後、全面にＣＶＤ
法により約５０ｎｍ膜層の多結晶Ｓｉ膜９を堆積する。
そして膜９に例えばひ素（Ａｓ⁺ ）を斜めイオン注入や
垂直にイオン注入することにより溝の底面部と側面部も
含めて全面にひ素を注入する。そして、さらに９００
℃、３０分の熱処理を行なうことによりＳｉ基板１中へ
ｎ型不純物（Ａｓ⁺ ）を再拡散し、Ｓｉ基板１の一部１
０と電気的な接続を行なう（図４（ａ）、（ｂ））。Thereafter, a thermal oxide film 8 is selectively formed on the side surface of the Si substrate 3 to have a thickness of, for example, about 10 nm, and then CVD is performed on the entire surface.
A polycrystalline Si film 9 having a film thickness of about 50 nm is deposited by the method.
Then, for example, arsenic (As ⁺ ) is obliquely ion-implanted or vertically ion-implanted into the film 9 to implant arsenic over the entire surface including the bottom surface and the side surface of the groove. And 900 more
By performing heat treatment at 30 ° C. for 30 minutes, the n-type impurities (As ⁺ ) are re-diffused into the Si substrate 1, and a part of the Si substrate 1 is removed.
0 is electrically connected (FIGS. 4A and 4B).

【００５４】この後、全面にフォトレジストを塗布し、
全面を露光し、現像することにより溝の中にのみフォト
レジスト１１を充てんすることができる。この後、溝の
中以外の多結晶Ｓｉ膜９を例えばＲＩＥ法を用いて除去
し、溝の中のＳｉ基板３より下の位置にプレート電極と
なるｎ型の多結晶Ｓｉ膜９を残置する（図５（ａ）、
（ｂ））。After that, a photoresist is applied on the entire surface,
By exposing and developing the entire surface, the photoresist 11 can be filled only in the groove. After that, the polycrystalline Si film 9 other than in the groove is removed by using, for example, the RIE method, and the n-type polycrystalline Si film 9 to be a plate electrode is left in the groove below the Si substrate 3. (Fig. 5 (a),
(B)).

【００５５】この後、レジスト１１を除去し、プレート
電極９の表面を洗浄した後、キャパシタ絶縁膜１２とし
てＳｉ₃ Ｎ₄ とその表面の酸化膜（いわゆるＮＯ膜）あ
るいはこれらの多層膜などを形成する。このとき、Ｓｉ
₃ Ｎ₄ 膜はＣＶＤ法により形成するので溝の側壁、底面
にも均一な膜を形成し、キャパシタ絶縁膜１２の信頼性
向上をはかることができる。各膜厚はＳｉ₃ Ｎ₄ 膜が６
ｎｍ、その表面の熱酸化膜が２ｎｍ程度である。After that, the resist 11 is removed and the surface of the plate electrode 9 is washed, and then Si ₃ N ₄ and an oxide film (so-called NO film) on the surface thereof or a multilayer film of these is formed as the capacitor insulating film 12. To do. At this time, Si
_{Since the 3} N ₄ film is formed by the CVD method, a uniform film can be formed on the side walls and bottom surface of the groove, and the reliability of the capacitor insulating film 12 can be improved. Each film thickness is 6 for Si ₃ N ₄ film
nm, and the thermal oxide film on the surface is about 2 nm.

【００５６】次に全面にｎ型不純物をドープした第２多
結晶Ｓｉ膜１３を堆積する（図６（ａ）、（ｂ））。そ
の後、レジスト等を用いたいわゆるエッチバック手法を
用いてケミカル、ドライ・エッチング（ＣＤＥ）法によ
り溝７外の絶縁膜１２及びＳｉ膜１３を除去する。この
時、第２多結晶Ｓｉ膜１３は溝７より外のＭＯＳトラン
ジスタ領域へ張り出さないと同時に基板Ｓｉ３の膜厚方
向のほぼ中央程度の所まで埋込まれている方がよい。次
に通常のフォトリソグラフィ法により側面コンタクトを
取りたい領域を含むように穴が形成されたレジスト１４
を利用して溝上部のＳｉ基板３の側面のＮＯ膜１２及び
ＳｉＯ₂ 膜８をＣＦ₄ ガスを用いたケミカルドライエッ
チング法（ＣＤＥ法）及びＮＨ₄ Ｆ液などにより選択除
去し、Ｓｉ基板３の側面を露出させる（図７（ａ）、
（ｂ））。Next, a second polycrystalline Si film 13 doped with n-type impurities is deposited on the entire surface (FIGS. 6A and 6B). Then, the insulating film 12 and the Si film 13 outside the groove 7 are removed by a chemical or dry etching (CDE) method using a so-called etch back method using a resist or the like. At this time, it is preferable that the second polycrystalline Si film 13 does not project to the MOS transistor region outside the groove 7 and at the same time is buried almost to the center of the substrate Si3 in the film thickness direction. Next, a resist 14 having a hole formed so as to include a region where a side contact is desired to be formed by a normal photolithography method
The NO film 12 and the SiO ₂ film 8 on the side surface of the Si substrate 3 above the groove are selectively removed by using a chemical dry etching method (CDE method) using CF ₄ gas and NH ₄ F solution using the Si substrate 3 Expose the side surface of (FIG. 7 (a),
(B)).

【００５７】次にレジスト１４を除去した後、例えば不
純物としてＡｓ⁺ （ひ素）またはＰ⁺ （リン) を含む第
３多結晶Ｓｉ膜１５をＣＶＤ法により全面に堆積する。
そして、例えば９００℃、Ｎ₂ 中で３０分程度の熱処理
を行って、第３多結晶Ｓｉ膜中の不純物を第２多結晶Ｓ
ｉ膜１３及びＳｉ基板３の側面に拡散させてｎ型層１５
ｄを形成する。この後、第３の多結晶Ｓｉ膜１５を例え
ば先の第２の多結晶Ｓｉ膜１３の場合と同様のＣＤＥ法
によりエッチバックして溝７内に埋込む。そして、全面
を例えばウェット酸化することにより膜厚１０ｎｍ程度
の熱酸化膜１６を選択的に第３多結晶Ｓｉ膜の表面にの
み形成する（図８（ａ）、（ｂ））。これは、Ｓｉ基板
３の表面が耐酸化性膜（Ｓｉ₃ Ｎ₄ 膜５）で覆われてい
ることによる。このようにして、本実施例では図示のよ
うに第２と第３の多結晶Ｓｉ膜１３、１５からなる蓄積
電極は溝７内に限定されて埋込み形成され、また将来Ｍ
ＯＳトランジスタの拡散層とつながるｎ型層１５ｄを自
己整合的に形成することができる。Next, after removing the resist 14, a third polycrystalline Si film 15 containing As ⁺ (arsenic) or P ⁺ (phosphorus) as impurities is deposited on the entire surface by the CVD method.
Then, for example, a heat treatment is performed in N ₂ at 900 ° C. for about 30 minutes to remove impurities in the third polycrystalline Si film from the second polycrystalline S film.
The n-type layer 15 is diffused to the side surface of the i film 13 and the Si substrate 3
to form d. After that, the third polycrystalline Si film 15 is etched back by the CDE method similar to the case of the second polycrystalline Si film 13 described above to be embedded in the groove 7. Then, the thermal oxide film 16 having a film thickness of about 10 nm is selectively formed only on the surface of the third polycrystalline Si film by, for example, wet oxidation of the entire surface (FIGS. 8A and 8B). This is because the surface of the Si substrate 3 is covered with the oxidation resistant film (Si ₃ N ₄ film 5). In this way, in this embodiment, as shown in the drawing, the storage electrodes made of the second and third polycrystalline Si films 13 and 15 are formed by being embedded only in the trench 7, and in the future M
The n-type layer 15d connected to the diffusion layer of the OS transistor can be formed in a self-aligned manner.

【００５８】この後、露出しているＳｉ₃ Ｎ₄ 膜５をＣ
Ｆ₄ ＋Ｎ₂ ＋Ｏ₂ ガスでケミカル・ドライ・エッチング
（ＣＤＥ）を行ない選択的に除去する。さらに、ＳｉＯ
₂ 膜４を除去してＳｉ基板３の表面を露出させ、１２ｎ
ｍ程度の熱酸化膜からなるゲート酸化膜１７を形成す
る。そして、この上に第４の多結晶Ｓｉ膜によるワード
線となるゲート電極１８を形成し、このゲート電極１８
をマスクとして例えばリン（Ｐ⁺ ）をイオン注入してソ
ース、ドレインとなるｎ型拡散層１９を形成する（図９
（ａ）、（ｂ））。After this, the exposed Si ₃ N ₄ film 5 is replaced with C.
Chemical dry etching (CDE) is performed with F ₄ + N ₂ + O ₂ gas to selectively remove it. Furthermore, SiO
_{2 The} film 4 is removed to expose the surface of the Si substrate 3 and
A gate oxide film 17 made of a thermal oxide film of about m is formed. Then, a gate electrode 18 serving as a word line is formed of a fourth polycrystalline Si film on this, and the gate electrode 18 is formed.
By using, as a mask, phosphorus (P ⁺ ) is ion-implanted to form an n-type diffusion layer 19 serving as a source and a drain (FIG.
(A), (b)).

【００５９】ここで、ＭＯＳトランジスタのしきい値電
圧を調整するため、ｎチャネルＭＯＳトランジスタにつ
いてはボロンなどの不純物を、またｐチャネルＭＯＳト
ランジスタにはＰなどの不純物をイオン注入するいわゆ
るチャネルイオン注入工程を、ゲート酸化膜１７の形成
前に行なう。さらに、ゲート電極１８をマスクとして、
ｎチャネルＭＯＳトランジスタではｎ型不純物のドーピ
ングを、ｐチャネルトランジスタではｐ型不純物のドー
ピングを行ない、ソース、ドレイン拡散層１９を形成す
る。また、拡散層１９は前述のように拡散層１５ｄとつ
ながって一体化し、ＭＯＳトランジスタのソースまたは
ドレイン領域となる。Here, in order to adjust the threshold voltage of the MOS transistor, a so-called channel ion implantation step of implanting impurities such as boron for the n-channel MOS transistor and impurities such as P for the p-channel MOS transistor. Is performed before forming the gate oxide film 17. Furthermore, using the gate electrode 18 as a mask,
The n-channel MOS transistor is doped with n-type impurities, and the p-channel transistor is doped with p-type impurities to form the source / drain diffusion layers 19. Further, the diffusion layer 19 is connected to and integrated with the diffusion layer 15d as described above, and becomes the source or drain region of the MOS transistor.

【００６０】次に例えば周辺回路ではＬＤＤ構造とする
ためにゲート電極側壁にスペーサ２０を形成し、これを
マスクにしてｎ⁺ 型、またはｐ⁺ 型拡散層の形成等を行
なう。この後、全面にＣＶＤ法を用いて絶縁膜２１を堆
積し、メルト工程を行なう。そして、これにコンタクト
孔を開け、多結晶Ｓｉ膜２２ａとタングステンシリサイ
ド膜２２ｂを用いたいわゆるポリサイド膜により拡散層
１９に接続されるビット線２２を形成する（図１）。Next, for example, in the peripheral circuit, a spacer 20 is formed on the side wall of the gate electrode to form an LDD structure, and using this as a mask, an n ⁺ type or p ⁺ type diffusion layer is formed. After that, the insulating film 21 is deposited on the entire surface by the CVD method, and the melt process is performed. Then, a contact hole is formed in this, and a bit line 22 connected to the diffusion layer 19 is formed by a so-called polycide film using the polycrystalline Si film 22a and the tungsten silicide film 22b (FIG. 1).

【００６１】この様にして図１図示の溝堀りキャパシタ
型メモリセル構造が得られる。ここでｎ型Ｓｉ基板１が
全キャパシタの共通電極であり、各溝内に埋込まれた多
結晶Ｓｉ膜１３、１５がそれぞれのキャパシタ毎に独立
した蓄積電極（記憶ノード）となる。またＭＯＳトラン
ジスタはＳｉ基板１と絶縁分離されたＳｉ基板３の中に
形成されているいわゆるＳＯＩ型となる。In this way, the trench capacitor type memory cell structure shown in FIG. 1 is obtained. Here, the n-type Si substrate 1 is a common electrode of all capacitors, and the polycrystalline Si films 13 and 15 buried in the respective trenches are independent storage electrodes (storage nodes) for the respective capacitors. Further, the MOS transistor is of a so-called SOI type formed in the Si substrate 3 which is insulated from the Si substrate 1.

【００６２】動作電圧として、Ｓｉ基板１にはプレート
電位の例えば＋１．５Ｖ（１／２ｖccに相当）が印加さ
れ、溝内の蓄積電極１３、１５に信号電荷が蓄えられる
ことにより情報の記憶が行なわれる。As the operating voltage, for example, +1.5 V (corresponding to 1/2 vcc) of the plate potential is applied to the Si substrate 1 and the signal charges are stored in the storage electrodes 13 and 15 in the groove to store information. Done.

【００６３】また、第１実施例の変更例として図１０に
示すように溝７をＳｉ基板１の中に深く（例えば３μｍ
程度）くい込む様に形成してもよい。この様にすると、
Ｓｉ基板１のエッチング工程をつけ加えるだけでさらに
大きな蓄積容量（キャパシタンス）を得ることができ
る。また、ＳｉＯ₂ 膜２の膜厚もその分だけ薄くするこ
とが可能となる。As a modification of the first embodiment, as shown in FIG. 10, the groove 7 is deeply formed in the Si substrate 1 (for example, 3 μm).
It may be formed so as to bite. This way,
A larger storage capacitance can be obtained by simply adding an etching process to the Si substrate 1. In addition, the film thickness of the SiO ₂ film 2 can be reduced accordingly.

【００６４】また他の変更例として、プレート電極（Ｓ
ｉ基板１）の取り出し方について説明する。As another modification, the plate electrode (S
How to take out the i substrate 1) will be described.

【００６５】通常Ｓｉ基板１の裏面から電極端子を取り
出すことができるが、この他に図１１に示すようにＳｉ
基板３側から端子を取り出す手法もある。たとえばビッ
ト線コンタクトをあけた後、さらにもう１回、別のリソ
グラフィー工程とＳｉＯ₂ 膜のエッチング（ＲＩＥ）工
程を追加して、Ｓｉ基板１に達する様に穴を開ける。次
のビット線形成の際に同時にｎ型のＳｉ基板１とも電気
的接続をビット線で取り、Ｓｉ基板３側に持ち上げる。
この後、従来の工程と同時に層間絶縁膜２４にコンタク
トホールを開け、Ａｌ配線２５を配設して表面からプレ
ート電極への配線の取り出しを可能にしている。この様
にすると、全ての端子を基板表面から取れる様になり回
路設計、チップアセンブリの際の自由度が大きくなる。Normally, the electrode terminals can be taken out from the back surface of the Si substrate 1, but in addition to this, as shown in FIG.
There is also a method of taking out the terminals from the substrate 3 side. For example, after the bit line contact is opened, another lithography process and SiO ₂ film etching (RIE) process are added once again to form a hole so as to reach the Si substrate 1. At the same time when the next bit line is formed, the n-type Si substrate 1 and the n-type Si substrate 1 are electrically connected by the bit line and lifted to the Si substrate 3 side.
After that, a contact hole is opened in the interlayer insulating film 24 at the same time as the conventional process, and an Al wiring 25 is provided so that the wiring can be taken out from the surface to the plate electrode. By doing so, all the terminals can be taken from the substrate surface, and the degree of freedom in circuit design and chip assembly is increased.

【００６６】また上記実施例では、ＭＯＳトランジスタ
領域のＳｉ基板３と蓄積電極１５とのコンタクトを取る
際、多結晶Ｓｉ膜を２度埋込む工程の途中で側壁コンタ
クトを取る方法を示した。しかし、レジスト２６を用い
た通常のリソグラフィー工程とエッチング工程とを用い
ることによりＭＯＳトランジスタの基板への側壁コンタ
クトを実現してもよい。図１２にこの工程例を示す。こ
の場合、キャパシタ蓄積電極としての多結晶Ｓｉ膜の埋
込みは１回ですむことになり工程の簡略化が図れる。Further, in the above-mentioned embodiment, a method of making a sidewall contact during the process of filling the polycrystalline Si film twice when making contact between the Si substrate 3 in the MOS transistor region and the storage electrode 15 has been shown. However, the sidewall contact to the substrate of the MOS transistor may be realized by using the usual lithography process and the etching process using the resist 26. FIG. 12 shows an example of this process. In this case, the polycrystalline Si film as the capacitor storage electrode need only be embedded once, and the process can be simplified.

【００６７】なお、上記実施例ではワード線方向に隣接
する複数のメモリセルの相互関係は示していない。も
し、メモリセル配置をフォールデッド・ビット線方式と
する場合は第１図中の蓄積電極１５の領域上をワード線
方向に隣接するメモリセルのゲート電極が通過すること
になる。上記実施例の製造工程では、この場合、ゲート
電極と蓄積電極との間は蓄積電極１５を熱酸化して得ら
れる酸化膜１６だけであるが、電極間の容量結合を減少
させるために別途蓄積電極上の領域にＣＶＤ法で絶縁膜
を堆積することは有効である。もちろん、本発明はオー
プンビット線構成のＤＲＡＭに適用することも可能であ
る。The above embodiment does not show the mutual relationship between a plurality of memory cells adjacent to each other in the word line direction. If the memory cell arrangement is of the folded bit line type, the gate electrodes of the memory cells adjacent in the word line direction will pass over the region of the storage electrode 15 in FIG. In the manufacturing process of the above-described embodiment, in this case, only the oxide film 16 obtained by thermally oxidizing the storage electrode 15 is provided between the gate electrode and the storage electrode, but separately stored to reduce the capacitive coupling between the electrodes. It is effective to deposit an insulating film on the region on the electrode by the CVD method. Of course, the present invention can also be applied to a DRAM having an open bit line structure.

【００６８】図１３（ａ）、（ｂ）、（ｃ）、（ｄ）は
本発明の第２実施例に係る基板電極型トレンチ構造のＤ
ＲＡＭを示す平面図、そのＢ−Ｂ断面図、Ｃ−Ｃ断面
図、及びＤ−Ｄ断面図である。FIGS. 13A, 13B, 13C and 13D show a substrate electrode type trench structure D according to the second embodiment of the present invention.
It is the top view which shows RAM, the BB sectional view, the CC sectional view, and the DD sectional view.

【００６９】このＤＲＡＭではｐ型Ｓｉ基板３１上にｎ
ウェル層３２が形成され、このｎウェル層３２の中にキ
ャパシタを形成する溝がある。この溝の内壁にはキャパ
シタ絶縁膜３５、及び溝を埋込んで蓄積電極３６が形成
されている。この溝は各メモリセルの面積を最大に利用
できる様に大きく形成されている。キャパシタが形成さ
れた基板３１の表面は絶縁膜３７で覆われ、この表面は
平坦化され平坦面となっている。In this DRAM, n is formed on the p-type Si substrate 31.
The well layer 32 is formed, and the n well layer 32 has a groove for forming a capacitor. On the inner wall of this groove, a capacitor insulating film 35 and a storage electrode 36 are formed so as to fill the groove. This groove is formed large so that the area of each memory cell can be utilized to the maximum. The surface of the substrate 31 on which the capacitors are formed is covered with an insulating film 37, and the surface is flattened to be a flat surface.

【００７０】一方、ＭＯＳトランジスタを形成する基板
３８は、先述の平坦化された絶縁膜３７をもつ基板３１
と絶縁膜３９を介して対向し、薄膜のＳｉ基板となって
いる。このＳｉ基板３８の中にＭＯＳトランジスタは形
成される。ゲート絶縁膜４６を介してワード線となるゲ
ート電極４７が形成され、このゲート電極４７に自己整
合的にソース、ドレインのｎ型拡散層４９が形成され
る。ソース、ドレイン拡散層４９の一方とビット線（５
５、５４）とは電気的に接続されている。５７は保護膜
である。On the other hand, the substrate 38 for forming the MOS transistor is the substrate 31 having the above-mentioned flattened insulating film 37.
And an insulating film 39, and is a thin Si substrate. MOS transistors are formed in the Si substrate 38. A gate electrode 47 to be a word line is formed via the gate insulating film 46, and an n-type diffusion layer 49 of source and drain is formed on the gate electrode 47 in a self-aligned manner. One of the source / drain diffusion layers 49 and the bit line (5
5, 54) is electrically connected. 57 is a protective film.

【００７１】また一方のソース、ドレイン拡散層は、埋
込まれたキャパシタの蓄積電極３６と、絶縁膜（３７、
３９）に開けられたコンタクト孔に形成された導電性膜
４２を通して電気的に接続されている。５７は保護膜で
ある。On the other hand, the source and drain diffusion layers on one side are the storage electrode 36 of the embedded capacitor and the insulating film (37,
It is electrically connected through the conductive film 42 formed in the contact hole opened in 39). 57 is a protective film.

【００７２】次にこのＤＲＡＭの製造工程について説明
する。図１４（ａ）、（ｂ）〜図２２（ａ）、（ｂ）は
このＤＲＡＭの製造工程を示す図１３（ａ）、（ｂ）に
対応する平面図及び断面図である。Next, the manufacturing process of this DRAM will be described. 14A, 14B to 22A, 22B are a plan view and a sectional view corresponding to FIGS. 13A, 13B showing the manufacturing process of this DRAM.

【００７３】具体的にその製造工程を説明すると、比抵
抗１〜１０Ωｃｍ程度のｐ（１００）基板１に不純物濃
度１×１０¹⁹ｃｍ^-3程度の深さ６μｍ程度のｎウェル層
３２を形成し、その上に厚さ５００ｎｍ程度のＳｉＯ₂
膜３３を形成する。この後、溝を形成するためのレジス
トパターンを形成し、まず異方性エッチングにより前記
ＳｉＯ₂ 膜３３をエッチングする。次に残るＳｉＯ₂ 膜
３３をマスクとして基板３１を異方性エッチングし、深
さ５μｍ程度の溝３４を形成する。この後、アルカリ溶
液を含むウェット処理等を行ない溝（トレンチ）形成時
のエッチングダメージを除去し、さらに、露出した溝３
４の内壁にキャパシタ絶縁膜３５を形成する（図１４
（ａ）、（ｂ））。ここでは、Ｓｉ₃ Ｎ₄ 膜を全面に堆
積した後、その表面を熱酸化するいわゆるＮＯ膜を用い
てキャパシタ絶縁膜３５を形成する例を示したが、他の
膜、例えば熱酸化膜でもよい。The manufacturing process will be described in detail. An n-well layer 32 having an impurity concentration of about 1 × 10 ¹⁹ cm ^{−3 and} a depth of about 6 μm is formed on a p (100) substrate 1 having a specific resistance of about 1 to 10 Ωcm. , And SiO ₂ with a thickness of about 500 nm on it
The film 33 is formed. After that, a resist pattern for forming a groove is formed, and first, the SiO ₂ film 33 is etched by anisotropic etching. Next, the substrate 31 is anisotropically etched using the remaining SiO ₂ film 33 as a mask to form a groove 34 having a depth of about 5 μm. After this, a wet treatment containing an alkaline solution is carried out to remove etching damage at the time of forming the trench, and the exposed trench 3 is removed.
The capacitor insulating film 35 is formed on the inner wall of the substrate 4 (see FIG. 14).
(A), (b)). Here, although an example in which the Si ₃ N ₄ film is deposited on the entire surface and then the capacitor insulating film 35 is formed by using a so-called NO film that thermally oxidizes the surface, another film, for example, a thermal oxide film may be used. .

【００７４】さらに、全面にＣＶＤ法により例えばＰ
（リン）をドープした第１多結晶シリコン膜３６を全面
に堆積し、次にこの多結晶シリコン膜３６をＣＦ₄ とＯ
₂ ガスを含む例えばケミカル・ドライ・エッチング（Ｃ
ＤＥ）法によりエッチングして溝３４に埋込み形成する
（図１５（ａ）、（ｂ））。即ち、溝３４内に残される
第１多結晶シリコン膜３６の表面がＳｉＯ₂ 膜３３の表
面とほぼ一致する様にエッチングする。ここでは、ＣＤ
Ｅ法によるいわゆるエッチバック法を用いたが、多結晶
Ｓｉ膜とＳｉＯ₂ 膜とのエッチング速度がほぼ等しくな
る様な研磨剤を用いた研磨法（ポリッシング法）を用い
て平坦化してもよい。Further, for example, P is formed on the entire surface by the CVD method.
The first polycrystalline silicon film 36 doped with (phosphorus) is deposited on the entire surface, and then this polycrystalline silicon film 36 is covered with CF ₄ and O 2.
Containing ₂ gas, for example chemical dry etching (C
Etching is performed by the DE) method so as to be embedded in the groove 34 (FIGS. 15A and 15B). That is, the etching is performed so that the surface of the first polycrystalline silicon film 36 left in the groove 34 is substantially aligned with the surface of the SiO ₂ film 33. Here, the CD
Although the so-called etch back method based on the E method is used, it may be flattened by using a polishing method (polishing method) using a polishing agent such that the etching rates of the polycrystalline Si film and the SiO ₂ film are substantially equal.

【００７５】次に全面にＣＶＤ法によりＳｉＯ₂ 膜３７
を２００ｎｍ程度堆積する。Next, the SiO ₂ film 37 is formed on the entire surface by the CVD method.
Is deposited to about 200 nm.

【００７６】さらに、別のウェハ（シリコン基板３８、
ｐ型（１００）で比抵抗１〜１０Ωｃｍ程度）を用意
し、表面にＳｉＯ₂ 膜３９を１００ｎｍ程度形成する。
この後、表面にＳｉＯ₂ 膜３７、３９を形成した２枚の
Ｓｉ基板を面方位がそろうように重ね合わせる（図１６
（ａ）、（ｂ））。このように２枚の基板の表面を重ね
合わせる際、例えばこれらＳｉ基板の間にパルス状の電
圧（±１００〜±５００Ｖ）を加え、例えば１０^-1Ｐａ
程度に減圧して接着してもよい。このとき、基板は８０
０℃程度加熱してもよい。またこの後、さらに通常の熱
処理（例えば１０００℃、Ｎ₂ 中で３０分）を行なって
もよい。Further, another wafer (silicon substrate 38,
A p-type (100) with a specific resistance of about 1 to 10 Ωcm) is prepared, and a SiO ₂ film 39 is formed on the surface to a thickness of about 100 nm.
After that, two Si substrates having the SiO ₂ films 37 and 39 formed on the surfaces are superposed so that the plane directions are aligned (FIG. 16).
(A), (b)). When the surfaces of the two substrates are superposed in this manner, for example, a pulsed voltage (± 100 to ± 500 V) is applied between the Si substrates, and for example, 10 ⁻¹ Pa is applied.
It is also possible to reduce the pressure to some extent and to bond. At this time, the substrate is 80
You may heat about 0 degreeC. Further, after this, a usual heat treatment (for example, 1000 ° C., N ₂ for 30 minutes) may be further performed.

【００７７】このようにして２枚のＳｉ基板を接着した
後、図１７に示すようにＳｉ基板３８側から通常の研磨
を行ない薄膜化する。研磨には通常の物理研磨とエッチ
ング液としてフッ酸、硝酸、酢酸液の混合液を用いたエ
ッチング法等による化学的研磨とを組み合わせて行なっ
てもよい。またｐ型とｎ型のエッチングスピードの差を
利用し、エッチングストップ作用を用いて化学的研磨を
行なってもよい。そして通常のＳｉ基板と同じようにし
て表面の鏡面研磨を行ない、図１７（ａ）、（ｂ）に示
すような、キャパシタの上に絶縁物３７、３９を介して
薄膜Ｓｉ基板３８が積層された構造のＳｉ基板を得るこ
とができる。薄膜ＳＯＩのＳｉ基板３８の厚さはここで
は１００ｎｍ程度とする。After the two Si substrates are adhered in this way, as shown in FIG. 17, ordinary polishing is performed from the Si substrate 38 side to form a thin film. The polishing may be carried out by combining ordinary physical polishing and chemical polishing by an etching method using a mixed solution of hydrofluoric acid, nitric acid and acetic acid as an etching solution. Further, chemical polishing may be performed by utilizing the difference in etching speed between p-type and n-type and using an etching stop action. Then, the surface is mirror-polished in the same manner as a normal Si substrate, and a thin film Si substrate 38 is laminated on a capacitor via insulators 37 and 39 as shown in FIGS. 17 (a) and 17 (b). A Si substrate having a different structure can be obtained. The thickness of the Si substrate 38 of the thin film SOI is about 100 nm here.

【００７８】次に基板３８の表面にＳｉＯ₂ 膜１０ｎ
ｍ、Ｓｉ₃ Ｎ₄ 膜１００ｎｍ程度からなる積層膜４０を
形成した後、通常のリソグラフィー工程、異方性エッチ
ング工程を用いてフィールド絶縁膜形成領域の積層膜４
０と厚さ１００ｎｍのＳｉ基板３８の一部を除去し、下
部の厚さ３００ｎｍのＳｉＯ₂ 膜（３７、３９）を露出
させる。さらに例えばＣＶＤ法によりＳｉＯ₂ 膜を全面
に堆積し、レジスト等の平坦化膜を用いたいわゆるエッ
チバック法によりフィールド領域にのみ酸化膜４１を埋
込む。Next, the SiO ₂ film 10n is formed on the surface of the substrate 38.
m, the Si ₃ N ₄ film of about 100 nm is formed, and then the laminated film 4 in the field insulating film formation region is formed by using a normal lithography process and an anisotropic etching process.
A part of the Si substrate 38 having a thickness of 0 and a thickness of 100 nm is removed to expose the lower SiO ₂ film (37, 39) having a thickness of 300 nm. Further, for example, a SiO ₂ film is deposited on the entire surface by the CVD method, and the oxide film 41 is buried only in the field region by the so-called etch back method using a flattening film such as a resist.

【００７９】なお、ここでは積層膜４０のＳｉＯ₂ 膜を
形成した後、ｎチャネルＭＯＳトランジスタ領域にはｐ
ウェル層の形成、ｐチャネルＭＯＳトランジスタ領域に
はｎウェルの形成を行なってもよいが、この工程は後の
各々のトランジスタのチャネルイオン注入工程で兼ねて
もよい。この後、キャパシタの蓄積電極３６とスイッチ
ングトランジスタのソース及びドレインとをつなぐため
の穴を形成する。すなわち、通常のリソグラフィー工程
とエッチング工程とを用いて穴部の積層膜４０、Ｓｉ基
板３８、ＳｉＯ₂ 膜３７、３９を順次エッチングし、多
結晶Ｓｉ膜３６に達する様に穴を形成する。Here, after the SiO ₂ film of the laminated film 40 is formed, the p-type is formed in the n-channel MOS transistor region.
The well layer may be formed and the n-well may be formed in the p-channel MOS transistor region, but this step may also serve as a channel ion implantation step for each transistor later. After this, holes for connecting the storage electrode 36 of the capacitor and the source and drain of the switching transistor are formed. That is, the laminated film 40 in the hole portion, the Si substrate 38, and the SiO ₂ films 37 and 39 are sequentially etched by using a normal lithography process and an etching process to form a hole so as to reach the polycrystalline Si film 36.

【００８０】この後、露出したＳｉ基板３８の側壁、及
び多結晶シリコン膜３６の表面を希フッ酸系の溶液でク
リーニングした後、全面に不純物としてＡｓ（ヒ素）を
ドープした第２多結晶シリコン膜４２をＣＶＤ法により
堆積する。そして、例えば９００℃Ｎ₂ 中で３０分の熱
処理により第２多結晶シリコン膜中の不純物（ヒ素）を
基板３８の側面及び第１多結晶シリコン膜３６に拡散さ
せてｎ型層４３、４４を形成する。この後、第２の多結
晶シリコン膜４２を、例えば先の第１多結晶シリコン膜
３６の場合と同じようにＣＤＥ法によりエッチバック
し、接続穴の中に埋込む（図１８（ａ）、（ｂ））。After that, the exposed side wall of the Si substrate 38 and the surface of the polycrystalline silicon film 36 are cleaned with a dilute hydrofluoric acid-based solution, and then the entire surface is doped with As (arsenic) as the second polycrystalline silicon. The film 42 is deposited by the CVD method. Then, the impurities (arsenic) in the second polycrystalline silicon film are diffused to the side surface of the substrate 38 and the first polycrystalline silicon film 36 by heat treatment at 900 ° C. N ₂ for 30 minutes to form the n-type layers 43 and 44. Form. Thereafter, the second polycrystalline silicon film 42 is etched back by the CDE method, for example, as in the case of the first polycrystalline silicon film 36 described above, and is embedded in the connection hole (FIG. 18A). (B)).

【００８１】この時、第２多結晶シリコン膜４２は、第
２Ｓｉ基板３８の側面でＳｉ基板の穴の側面のｎ型拡散
層４３と、第１Ｓｉ基板３１のウェル層３２の中に形成
されたＭＯＳキャパシタの蓄積電極３６の上面の一部に
形成されたｎ型拡散層４４とを電気的に接続する様に形
成且つ残置される必要がある。At this time, the second polycrystalline silicon film 42 was formed in the side surface of the second Si substrate 38, in the n-type diffusion layer 43 on the side surface of the hole of the Si substrate, and in the well layer 32 of the first Si substrate 31. It must be formed and left so as to electrically connect to the n-type diffusion layer 44 formed on a part of the upper surface of the storage electrode 36 of the MOS capacitor.

【００８２】図１８においてキャパシタの蓄積電極３６
とトランジスタのソース、ドレイン拡散層とをつなぐた
めの穴を形成する時のマスク合わせ工程は、通常のレー
ザーを用いた方法では、合わせのための下地の信号が取
れないので、赤外線やＸ線等を用いて下地の信号を検出
して合わせを行なう必要がある。この他にも合わせる工
夫はあり、この例にとらわれるものではない。In FIG. 18, the storage electrode 36 of the capacitor is shown.
In the mask alignment process when forming holes to connect the source and drain diffusion layers of the transistor with the transistor, the background signal for alignment cannot be obtained by the method using a normal laser, so infrared rays, X-rays, etc. It is necessary to detect the signal of the background by using. There are other ways to match, and it is not limited to this example.

【００８３】次に耐酸化性の膜を持つＳｉＯ₂ 膜とＳｉ
₃ Ｎ₄ 膜との積層膜４０からなる膜をマスクとして例え
ば８５０℃のウェット雰囲気で選択酸化を行ない、第２
多結晶シリコン膜４２の表面にのみ厚さ２００ｎｍ程度
の熱酸化膜４５を形成する（図１９（ａ）、（ｂ））。Next, a SiO ₂ film having an oxidation resistant film and Si
_The selective oxidation is performed in a wet atmosphere of, for example, 850 ° C. by using the film composed of the laminated film 40 with the ₃ N ₄ film as a mask.
A thermal oxide film 45 having a thickness of about 200 nm is formed only on the surface of the polycrystalline silicon film 42 (FIGS. 19A and 19B).

【００８４】次に積層膜４０のＳｉ₃ Ｎ₄ 膜を例えばＣ
Ｆ₄ とＮ₂ ガスとを用いた雰囲気でケミカル・ドライ・
エッチング（ＣＤＥ）を行ない除去する。この後、積層
膜４０のＳｉＯ₂ 膜をＮＨ₄ Ｆ液などによりエッチング
除去し、第２基板３８の表面を露出させ、１０ｎｍ程度
の熱酸化膜からなるゲート酸化膜４６を形成する。そし
て、この上にヒ素をドープしたｎ型の第３多結晶シリコ
ン膜により、ワード線となるゲート電極４７を形成す
る。このゲート電極４７の上には、絶縁膜として例えば
Ｓｉ₃ Ｎ₄ 膜４８が同時に加工されて形成されている。
この絶縁膜４８及びゲート電極４７をマスクとして、例
えばリンをイオン注入してソース、ドレインとなるｎ型
拡散層４９も形成する（図２０（ａ）、（ｂ））。Next, the Si ₃ N ₄ film of the laminated film 40 is changed to, for example, C
Chemical dry in an atmosphere using F ₄ and N ₂ gas
Etching (CDE) is performed to remove. After that, the SiO ₂ film of the laminated film 40 is removed by etching with NH ₄ F solution or the like to expose the surface of the second substrate 38 and form a gate oxide film 46 of a thermal oxide film of about 10 nm. Then, a gate electrode 47 serving as a word line is formed on the arsenic-doped n-type third polycrystalline silicon film. On this gate electrode 47, for example, a Si ₃ N ₄ film 48 is simultaneously processed and formed as an insulating film.
Using the insulating film 48 and the gate electrode 47 as a mask, for example, phosphorus is ion-implanted to form an n-type diffusion layer 49 serving as a source and a drain (FIGS. 20A and 20B).

【００８５】ＭＯＳトランジスタのしきい値電圧を調整
するためにＮＭＯＳトランジスタについてはボロンなど
のｐ型不純物を、またＰＭＯＳトランジスタについて
は、Ｐ（リン）などのｎ型不純物をイオン注入する、い
わゆるチャネルイオン注入工程をゲート酸化膜４６の形
成前に行なってもよい。さらにＰＭＯＳトランジスタに
はゲート電極としてｐ型の多結晶シリコン膜を用いても
よい。拡散層４９は、拡散層４３とつながって一体とし
てＭＯＳトランジスタのソース、またはドレイン領域と
なる。すなわち、拡散層４９は埋込み多結晶シリコン膜
４４を介してＭＯＳキャパシタの埋込み蓄積電極３６と
電気的に接続されている。In order to adjust the threshold voltage of the MOS transistor, p-type impurities such as boron are ion-implanted in the NMOS transistor, and n-type impurities such as P (phosphorus) are ion-implanted in the PMOS transistor. The implantation process may be performed before forming the gate oxide film 46. Further, a p-type polycrystalline silicon film may be used as a gate electrode in the PMOS transistor. The diffusion layer 49 is connected to the diffusion layer 43 and integrally serves as a source or drain region of the MOS transistor. That is, the diffusion layer 49 is electrically connected to the embedded storage electrode 36 of the MOS capacitor via the embedded polycrystalline silicon film 44.

【００８６】次に、例えば周辺回路部ではＬＤＤ構造と
するためにゲート電極の側壁に例えばＳｉ₃ Ｎ₄ 膜のス
ペーサ５０を形成し、これをマスクとして用いてｎ⁺ 型
拡散層の形成等を行なう。そして、全面にＣＶＤ法によ
りＳｉＯ₂ 膜５１を堆積し、Ｓｉ₃ Ｎ₄ 膜とＳｉＯ₂ 膜
とでエッチング選択比のある化学的な研磨法等を用いて
研磨し表面を完全に平坦化する（図２１（ａ）、
（ｂ））。研磨はＳｉ₃ Ｎ₄膜４８表面で止まるのでこ
れをストッパー材として用いることができる。Next, for example, in the peripheral circuit portion, a spacer 50 of, for example, a Si ₃ N ₄ film is formed on the side wall of the gate electrode in order to form an LDD structure, and using this as a mask, an n ⁺ type diffusion layer is formed. To do. Then, a SiO ₂ film 51 is deposited on the entire surface by a CVD method, and is polished by a chemical polishing method or the like having an etching selection ratio between the Si ₃ N ₄ film and the SiO ₂ film to completely flatten the surface ( 21 (a),
(B)). Since the polishing stops on the surface of the Si ₃ N ₄ film 48, this can be used as a stopper material.

【００８７】次に通常のリソグラフィー工程を用いてビ
ット線コンタクト部にコンタクト孔５３の開いたレジス
ト５２を形成する。この後、ＳｉＯ₂ 膜はエッチングす
るがＳｉ₃ Ｎ₄ 膜はエッチングしない様な選択性のある
ＲＩＥ法を用いてコンタクト部５３のＳｉＯ₂ 膜５１を
選択的に除去し、Ｓｉ基板３８のｎ型拡散層４９の表面
を露出させる（図２２（ａ）、（ｂ））。Next, a resist 52 having a contact hole 53 is formed in the bit line contact portion by using a normal lithography process. After that, the SiO ₂ film 51 of the contact portion 53 is selectively removed by using the RIE method having a selectivity such that the SiO ₂ film is etched but the Si ₃ N ₄ film is not etched. The surface of the diffusion layer 49 is exposed (FIGS. 22A and 22B).

【００８８】この後図では示さないが、ｎ型の不純物を
含んだ多結晶Ｓｉ膜５４とシリサイド膜５５（例えばＷ
Ｓｉ₂ 膜）を用いたいわゆるポリサイド膜により拡散層
４９に接続されるビット線を形成する（図１３参照）。
この時、ｎ型の多結晶シリコン膜５４から拡散層４９に
ｎ⁺ 型不純物層の再拡散層５６を熱処理により形成して
もよい。このようにして、ｎウェル層３２が全キャパシ
タの共通電極となり、各溝内に埋込まれたキャパシタの
蓄積電極３６がそれぞれキャパシタ毎に独立の記憶ノー
ドとなる。Although not shown in the figure thereafter, a polycrystalline Si film 54 containing an n-type impurity and a silicide film 55 (for example, W
A bit line connected to the diffusion layer 49 is formed by a so-called polycide film using a Si ₂ film) (see FIG. 13).
At this time, the re-diffusion layer 56 of the n ⁺ -type impurity layer may be formed from the n-type polycrystalline silicon film 54 to the diffusion layer 49 by heat treatment. In this way, the n-well layer 32 serves as a common electrode for all capacitors, and the storage electrodes 36 of the capacitors buried in the respective trenches serve as independent storage nodes for each capacitor.

【００８９】またＭＯＳトランジスタ部は、Ｓｉ基板３
１と絶縁分離された基板３８に形成され、いわゆる薄膜
ＳＯＩ型のＭＯＳトランジスタとなっている。この例で
はｎウェル層３２にプレート電位として例えば１／２Ｖ
cc（ここでは＋１．５Ｖ程度）が印加され、溝内の蓄積
電極３６に信号電荷を蓄えることにより情報の記憶が行
なわれる。Further, the MOS transistor portion is formed on the Si substrate 3
1 is formed on a substrate 38 which is insulated from the substrate 1, and is a so-called thin film SOI type MOS transistor. In this example, the n-well layer 32 has a plate potential of, for example, 1/2 V.
Information is stored by applying cc (here, about +1.5 V) and storing signal charges in the storage electrode 36 in the groove.

【００９０】次に、第２実施例の変更例として、Ｓｉ基
板２の中に形成するＭＯＳトランジスタの素子分離法に
ついて説明する。第２実施例では、図１８に示すよう
に、第２基板３８の素子分離領域を異方性エッチングに
より除去し、エッチバック法を用いて絶縁膜を埋込む、
いわゆるトレンチ分離をＭＯＳトランジスタの素子分離
に用いる例を示した。しかし、素子分離法はこの例に限
らず、例えば図２３（ａ）、（ｂ）及び図２４（ａ）、
（ｂ）に示すような方法をとることができる。Next, as a modification of the second embodiment, an element isolation method for MOS transistors formed in the Si substrate 2 will be described. In the second embodiment, as shown in FIG. 18, the element isolation region of the second substrate 38 is removed by anisotropic etching, and the insulating film is buried by using the etch back method.
An example in which so-called trench isolation is used for element isolation of MOS transistors has been shown. However, the element isolation method is not limited to this example, and for example, FIGS. 23 (a), (b) and FIG. 24 (a),
A method shown in (b) can be used.

【００９１】まず、バッファ酸化膜とＳｉ₃ Ｎ₄ 膜とを
用いたいわゆる選択酸化法を用い、下地のＳｉＯ₂ 膜３
９に達する様にフィールド酸化膜４１ａを例えば２００
ｎｍ程度形成する（図２３）。次にこのフィールド酸化
膜４１ａのエッヂを含むように接続孔を形成し、第２実
施例と同様に第２多結晶Ｓｉ膜４２を埋込み形成する
（図２４）。First, a so-called selective oxidation method using a buffer oxide film and a Si ₃ N ₄ film is used to form an underlying SiO ₂ film 3
9 so that the field oxide film 41a is, for example, 200
about nm (FIG. 23). Next, a connection hole is formed so as to include the edge of the field oxide film 41a, and a second polycrystalline Si film 42 is buried and formed as in the second embodiment (FIG. 24).

【００９２】この様にすると、ＭＯＳトランジスタ部の
素子分離端とゲート電極とが重なり合う領域でのいわゆ
るコーナー部リーク電流を従来のＬＯＣＯＳ分離トラン
ジスタなみに抑えることができる。By doing so, the so-called corner leakage current in the region where the element isolation end of the MOS transistor portion and the gate electrode overlap can be suppressed to the level of the conventional LOCOS isolation transistor.

【００９３】また第２実施例では第１基板のｎウェル中
のキャパシタの蓄積電極３６を溝の中に埋め込む構造を
示したが、通常のキャパシタの様に蓄積電極３６の上部
を溝の外に張り出す形に形成してもよい。図２５
（ａ）、（ｂ）にその構造の例を示す。この様にする
と、蓄積電極３６ａはレジストを用いた通常のリソグラ
フィー工程とエッチング工程とで形成できるため、多結
晶シリコン膜のエッチバックという制御性の要求される
工程を省略することができ、工程の歩留りが向上する。
また、キャパシタとしての領域も増加しキャパシタ容量
も向上する。In the second embodiment, the storage electrode 36 of the capacitor in the n-well of the first substrate is buried in the groove. However, the upper portion of the storage electrode 36 is placed outside the groove like a normal capacitor. It may be formed in a protruding shape. Figure 25
Examples of the structure are shown in (a) and (b). In this way, since the storage electrode 36a can be formed by the usual lithography process and the etching process using a resist, the process requiring controllability such as etch back of the polycrystalline silicon film can be omitted, and the process Yield is improved.
In addition, the area as a capacitor is increased and the capacitor capacity is also improved.

【００９４】また、図２５の様な蓄積電極の加工には、
図２６（ａ）、（ｂ）に示す様な方法を用いることも可
能である。すなわち、キャパシタ用の溝を形成した後、
例えばＳｉ₃ Ｎ₄ 膜とその表面の熱酸化等によるいわゆ
るＮＯ膜３５を全面に形成し、さらに全面に例えばリン
をドープした多結晶シリコン膜３６ａを堆積する。その
後、全面にＣＶＤ法で酸化膜５８を堆積し、所望の形状
に加工する。次に酸化膜５８の側壁にＣＶＤ法を用いた
絶膜膜の堆積と異方性エッチング法を用いて絶縁膜５９
のスペーサーを形成する。次にこの酸化膜５８と絶縁膜
５９とをマスクとして下地の多結晶シリコン膜３６ａを
エッチングして蓄積電極を加工形成する。この後、絶縁
膜３７ａを形成する。この様にすると隣り合う蓄積電極
どうしをリソグラフィーの限界以下に近づけることが可
能となり、上の層のＭＯＳトランジスタのソース、ドレ
インとの接続のための孔を開けるときの設計マージンが
向上し、またエッチバックを使用しないため工程が簡略
化できて工程歩留りが向上する。また平面部のキャパシ
タ面積も増加できるためキャパシタ容量も向上できるな
どの効果がある。Further, for processing the storage electrode as shown in FIG. 25,
It is also possible to use the method shown in FIGS. 26 (a) and 26 (b). That is, after forming the groove for the capacitor,
For example, a Si ₃ N ₄ film and a so-called NO film 35 formed by thermal oxidation of the surface thereof are formed on the entire surface, and a polycrystalline silicon film 36a doped with, for example, phosphorus is deposited on the entire surface. After that, an oxide film 58 is deposited on the entire surface by the CVD method and processed into a desired shape. Next, an insulating film 59 is deposited on the sidewall of the oxide film 58 by a CVD method and an anisotropic etching method.
To form a spacer. Then, using the oxide film 58 and the insulating film 59 as a mask, the underlying polycrystalline silicon film 36a is etched to form a storage electrode. After that, the insulating film 37a is formed. By doing this, it becomes possible to bring the adjacent storage electrodes close to each other below the limit of lithography, improve the design margin when opening holes for connecting to the source and drain of the MOS transistor in the upper layer, and improve the etching. Since the bag is not used, the process can be simplified and the process yield is improved. In addition, the capacitor area of the plane portion can be increased, so that the capacitor capacitance can be improved.

【００９５】第２実施例ではメモリセル部にｎチャネル
ＭＯＳトランジスタを用いた場合の例について説明した
が、ｐチャネルＭＯＳトランジスタも同様に適用できる
ことはいうまでもない。In the second embodiment, an example in which an n-channel MOS transistor is used in the memory cell portion has been described, but it goes without saying that a p-channel MOS transistor can be similarly applied.

【００９６】また、ワード線方向に隣接するメモリセル
の相互関係は示していないが、もしフォ−ルデッド・ビ
ット線構成（折り返しビット線構成）とした場合には、
蓄積電極３６とソース、ドレイン拡散層４９との接続部
４２の上の絶縁膜４５上を、ワード線４７方向に隣接す
るメモリセルのゲート電極が通過することになる。もち
ろん本発明はオープンビット線構成のＤＲＡＭにも適用
することができる。Although the mutual relationship between the memory cells adjacent to each other in the word line direction is not shown, in the case of the folded bit line structure (folded bit line structure),
The gate electrode of the memory cell adjacent in the direction of the word line 47 passes over the insulating film 45 on the connection portion 42 between the storage electrode 36 and the source / drain diffusion layer 49. Of course, the present invention can also be applied to a DRAM having an open bit line structure.

【００９７】また、キャパシタ部ではｎウェル層３２を
用いたが、基板３１をｎ⁺ Ｓｉ基板とすることでｎウェ
ル層３２を省略することも可能である。Although the n-well layer 32 is used in the capacitor section, the n-well layer 32 can be omitted by using the substrate 31 as an n ⁺ Si substrate.

【００９８】また、キャパシタの共通電極の電位は基板
から取ることもできるし、後でｎウェル層３２（または
基板３１）に達するコンタクト孔を開けて表面から取り
こともできることはいうまでもない。It is needless to say that the potential of the common electrode of the capacitor can be taken from the substrate, or can be taken from the surface by opening a contact hole reaching the n-well layer 32 (or the substrate 31) later.

【００９９】図２７（ａ）、（ｂ）、（ｃ）は、本発明
の第３実施例に係る基板電極型トレンチ構造のＤＲＡＭ
を示す平面図、そのＢ−Ｂ′断面図、及びＣ−Ｃ′断面
図である。27A, 27B, and 27C are substrate electrode type trench structure DRAMs according to the third embodiment of the present invention.
FIG. 5 is a plan view showing the above, a BB ′ sectional view thereof, and a CC ′ sectional view.

【０１００】このＤＲＡＭではｎ型シリコン基板６１上
にトレンチ形成時にマスクとして用いる絶縁膜６２があ
り、キャパシタ絶縁膜６３を介して蓄積電極６４が埋込
み形成されている。さらに絶縁膜６５の中に、蓄積電極
６４とＭＯＳトランジスタのｎ型のソースまたはドレイ
ン拡散層６９とを電気的に接続する接続層６６が埋込み
形成されている。In this DRAM, an insulating film 62 used as a mask when forming a trench is formed on an n-type silicon substrate 61, and a storage electrode 64 is buried and formed via a capacitor insulating film 63. Further, a connection layer 66 that electrically connects the storage electrode 64 and the n-type source or drain diffusion layer 69 of the MOS transistor is embedded and formed in the insulating film 65.

【０１０１】ＭＯＳトランジスタはキャパシタ上の絶縁
膜６５及び接続層６６の上にＳｉ柱のチャネルを持つ形
で構成されている。すなわち、Ｓｉ柱の上部のｎ型のソ
ースまたはドレイン拡散層７９と、中心部のｐ型のチャ
ネル層６８と、下部の接続層６６と電気的に接続されて
いるｎ型ソースまたはドレイン拡散層６９と、Ｓｉ柱の
外周をゲート絶縁膜７４を介して取りまく様に形成され
たゲート電極７５とでＭＯＳトランジスタは構成されて
いる。７８はＣＶＤ絶縁膜であり、これにＳｉ柱の上部
でコンタクト孔が開けられＭＯＳトランジスタの拡散層
７９に接続されるビット線８０が配設されている。８１
は保護膜である。The MOS transistor is formed to have a Si pillar channel on the insulating film 65 and the connection layer 66 on the capacitor. That is, the n-type source or drain diffusion layer 79 at the top of the Si pillar, the p-type channel layer 68 at the center, and the n-type source or drain diffusion layer 69 electrically connected to the connection layer 66 at the bottom. And a gate electrode 75 formed so as to surround the outer periphery of the Si pillar with the gate insulating film 74 interposed therebetween to form a MOS transistor. Reference numeral 78 denotes a CVD insulating film, on which a bit line 80 connected to the diffusion layer 79 of the MOS transistor is provided by forming a contact hole in the upper part of the Si pillar. 81
Is a protective film.

【０１０２】ＭＯＳトランジスタはキャパシタの上に形
成されるため平面的にみた場合のセル面積の大部分をキ
ャパシタ、またはＭＯＳトランジスタとして使用できる
ため、溝型キャパシタの溝の深さを浅くでき製造工程を
簡単にできる。Since the MOS transistor is formed on the capacitor, most of the cell area in a plan view can be used as the capacitor or the MOS transistor. Therefore, the groove of the groove type capacitor can be made shallow and the manufacturing process can be improved. Easy to do.

【０１０３】次にこのＤＲＡＭの製造工程について説明
する。図２８（ａ）、（ｂ）、（ｃ）〜図３４（ａ）、
（ｂ）、（ｃ）は、このＤＲＡＭの製造工程を示す図２
７（ａ）、（ｂ）、（ｃ）に対応する平面図及び断面図
である。Next, the manufacturing process of this DRAM will be described. 28 (a), (b), (c) to FIG. 34 (a),
2 (b) and 2 (c) are diagrams showing the manufacturing process of this DRAM.
7 (a), (b), and (c) are plan views and cross-sectional views corresponding to FIG.

【０１０４】具体的にその製造工程を説明すると、まず
不純物濃度１×１０¹⁹×ｃｍ³ 程度のｎ⁺ 型Ｓｉ基板６
１上に厚さ４００ｎｍ程度のＳｉＯ₂ 膜２を形成し、通
常のリソグラフィー手法と異方性エッチングとを用いて
深さ３μｍ程度の溝を形成する。この後、例えばアルカ
リ溶液を含むウェット処理を行ない溝形成時のエッチン
グ・ダメージを除去する。そして、溝のＳｉ表面を露出
させ、溝の表面にキャパシタ絶縁膜６３を形成する。こ
れには、窒化膜と酸化膜から成るいわゆるＮＯ膜を用い
て形成してもよい。The manufacturing process will be specifically described. First, the n ⁺ type Si substrate 6 having an impurity concentration of about 1 × 10 ¹⁹ × cm ^{3 is formed.}
A SiO ₂ film 2 having a thickness of about 400 nm is formed on the substrate 1 and a groove having a depth of about 3 μm is formed by using a normal lithography method and anisotropic etching. After this, for example, a wet treatment containing an alkaline solution is performed to remove etching damage during groove formation. Then, the Si surface of the groove is exposed and the capacitor insulating film 63 is formed on the surface of the groove. For this purpose, a so-called NO film composed of a nitride film and an oxide film may be used.

【０１０５】さらに全面にＰ（リン）を含んだ多結晶Ｓ
ｉ膜６４を堆積し、例えば多結晶Ｓｉ膜とＳｉＯ₂ 膜の
研磨速度が同じになるような研磨剤を用いることにより
全面を研磨し、ＳｉＯ₂ 膜６２、多結晶Ｓｉ膜６４をエ
ッチングして平坦な面にする（図２８（ａ）、（ｂ）、
（ｃ））。このとき多結晶Ｓｉ膜６４は各メモリセル毎
に加工され蓄積電極となる。ここではｎ⁺ 型Ｓｉ基板６
１を用いたが、これの代わりにもっと濃度の低いｎ型Ｓ
ｉ基板（不純物濃度５×１０¹⁵／ｃｍ³ 程度）に１×１
０¹⁹／ｃｍ³ 程度の表面濃度をもつｎウェル層を形成し
たもの、またはｐ型基板に溝より深い拡散深さをもつｎ
ウェル層をもつものでもよい。Further, polycrystalline S containing P (phosphorus) on the entire surface
The i film 64 is deposited, and the entire surface is polished by using a polishing agent having the same polishing rate for the polycrystalline Si film and the SiO ₂ film, and the SiO ₂ film 62 and the polycrystalline Si film 64 are etched. Make it a flat surface (Figs. 28 (a), (b),
(C)). At this time, the polycrystalline Si film 64 is processed for each memory cell to become a storage electrode. Here, n ⁺ type Si substrate 6
1 was used, but instead of this, a lower concentration n-type S
1 × 1 on i substrate (impurity concentration of 5 × 10 ¹⁵ / cm ³ )
An n-well layer having a surface concentration of about 0 ¹⁹ / cm ³ or an n-well layer having a deeper diffusion depth than a groove formed on a p-type substrate
It may have a well layer.

【０１０６】その後、全面にＣＶＤＳｉＯ₂ 膜６５を堆
積した後、各セルの蓄積電極６４上に所望のパターンの
孔を開け全面に多結晶Ｓｉ膜を堆積し、全面を例えば研
磨法によりエッチングし平坦化する（図２９（ａ）、
（ｂ）、（ｃ））。このとき多結晶Ｓｉ膜６６とＳｉＯ
₂ 膜６５の研磨速度がほぼ等しくなる様な条件の研磨剤
を用いて行なう。After that, a CVD SiO ₂ film 65 is deposited on the entire surface, a hole having a desired pattern is opened on the storage electrode 64 of each cell, a polycrystalline Si film is deposited on the entire surface, and the entire surface is etched by, for example, a polishing method to flatten it. (FIG. 29 (a),
(B), (c)). At this time, the polycrystalline Si film 66 and the SiO
₂ The polishing is performed using a polishing agent under the condition that the polishing rates of the film 65 are almost equal.

【０１０７】また、多結晶Ｓｉ膜６６には蓄積電極６４
とＭＯＳトランジスタのソースまたはドレインの拡散層
とを電気的に接続する接続層としての役割と、後述する
がＭＯＳトランジスタの拡散層の引き出し電極や拡散層
どうしを接続する役割もある。このためイオン注入によ
り所望の領域にｎ⁺ 型、またはｐ⁺ 型の不純物注入を行
なう。図２９にはｎ⁺ 型不純物注入を例えばＡｓ⁺ 、３
０ｋｅＶ、５×１０¹⁵ｃｍ^-2程度行ない、その後の熱処
理で不純物層の再拡散層６７を形成した例が示してあ
る。温度と不純物濃度よっては逆に接続層６６の中に多
結晶Ｓｉ膜６４から不純物が拡散してくることもあり得
る。The storage electrode 64 is formed on the polycrystalline Si film 66.
Has a role as a connection layer for electrically connecting the diffusion layer of the source or drain of the MOS transistor and a role of connecting the extraction electrode of the diffusion layer of the MOS transistor and the diffusion layers, which will be described later. Therefore, by ion implantation, n ⁺ type or p ⁺ type impurities are implanted into a desired region. In FIG. 29, n ⁺ type impurity implantation is performed using As ⁺ , 3
An example is shown in which the re-diffusion layer 67 of the impurity layer is formed by the subsequent heat treatment after performing 0 keV and 5 × 10 ¹⁵ cm ⁻² . On the contrary, depending on the temperature and the impurity concentration, impurities may diffuse from the polycrystalline Si film 64 into the connection layer 66.

【０１０８】その後、もう１枚の例えばｐ型（１０
０）、比抵抗１〜１０Ωｃｍ程度のＳｉ基板６８ａを用
意し、その表面に接合深さ０．２μｍ程度のｎ^- 型拡散
層６９を形成し、このｎ^- 型拡散層６９の面を先のＳｉ
基板６１の表面（ＳｉＯ₂ 膜６５及び多結晶Ｓｉ膜６６
が露出して平坦な面を形成している）と張り合わせる。
これは通常ウェハ張り合わせ法と呼ばれている方法であ
る。通常の張り合わせと異なるのは、ＳｉＯ₂ 膜６５の
中に埋込み形成されている多結晶Ｓｉ膜６６と、第２の
Ｓｉ基板６８ａの表面のｎ^- 型拡散層６９の面が十分に
自然酸化膜等を除去されて接着される点にある。このよ
うにＳｉ基板６１及びＳｉ基板６８ａの２枚の基板の表
面を重ね合わせる際、例えばこれらＳｉ基板を０．１Ｐ
ａ程度に減圧して接着し、８００℃程度の加熱を行なっ
てもよい。After that, another piece of p-type (10
0), prepared Si substrate 68a about the resistivity 1～10Omucm, the junction depth of about 0.2μm on the surface of n ^- -type diffusion layer 69, the the n ^- surface of the diffusion layer 69 previously Si
Surface of substrate 61 (SiO ₂ film 65 and polycrystalline Si film 66
Is exposed to form a flat surface).
This is a method usually called a wafer bonding method. The difference from the normal bonding is that the polycrystalline Si film 66 embedded in the SiO ₂ film 65 and the surface of the n ⁻ -type diffusion layer 69 on the surface of the second Si substrate 68a are sufficiently natural oxide films. It is in the point that they are removed and glued. In this way, when the surfaces of the two substrates, the Si substrate 61 and the Si substrate 68a, are superposed on each other, for example, these Si substrates may be combined with 0.1P
The pressure may be reduced to about a and bonding may be performed, and heating at about 800 ° C. may be performed.

【０１０９】このようにして２枚のＳｉ基板６１、６８
ａを接着した後、Ｓｉ基板６８ａの側から通常の研磨を
行ない１μｍ程度に薄膜化する。研磨には、通常の物理
研磨とエッチング液としてフッ酸、硝酸、酢酸液等の混
合液を用いたエッチング法等による化学的研磨とを組み
合わせて行なってもよい。そして、通常のＳｉ基板と同
じようにして表面の鏡面の研磨を行ない、図３０に示す
ような構造にする。この時、熱処理を行なって、接続層
６６からｎ^- 型層中へ不純物の再拡散層７０を形成して
もよい。これにより蓄積電極６４とｎ^- 型拡散層６９と
は接続層６６を通して電気的に接続される。In this way, the two Si substrates 61, 68 are
After a is adhered, ordinary polishing is performed from the Si substrate 68a side to form a thin film of about 1 μm. The polishing may be carried out by combining ordinary physical polishing and chemical polishing using an etching method using a mixed solution of hydrofluoric acid, nitric acid, acetic acid, etc. as an etching solution. Then, the mirror surface of the surface is polished in the same manner as a normal Si substrate to obtain a structure as shown in FIG. At this time, heat treatment may be performed to form the impurity re-diffusion layer 70 from the connection layer 66 into the n ⁻ -type layer. As a result, the storage electrode 64 and the n ⁻ type diffusion layer 69 are electrically connected to each other through the connection layer 66.

【０１１０】次に厚さ１０ｎｍ程度のＳｉＯ₂ 膜７１と
厚さ２００ｎｍ程度のＳｉ₃ Ｎ₄ 膜７２の積層膜を所望
のＳｉ柱のマスクとなる形状に加工した後、これをマス
クにしてＳｉ基板６８ａの異方性エッチングを行ない、
図３１に示すようなＳｉ柱を形成する。このＳｉ柱を形
成する異方性エッチングには低ダメージのエッチング法
を用いると同時に、Ｓｉ柱側面のエッチング・ダメージ
を除去するため、アルカリ溶液を含むウェット処理を行
なったり、表面にＳｉＯ₂ 膜を形成して除去するなどの
工程を用いてもよい。Ｓｉ柱はＳｉＯ₂ 膜６５の上にそ
れぞれ孤立して形成されている。ここでＳｉ柱形成のた
めのマスク層の蓄積電極６４への位置合わせは従来のレ
ーザー光を用いるものではなく赤外線やＸ線を用いてＳ
ｉ基板６８ａを通して位置合わせができる様な位置合わ
せ手法を用いるものとする。以降はこのとき形成した層
をもとに合わせて行くことができる。Next, after the laminated film of the SiO ₂ film 71 having a thickness of about 10 nm and the Si ₃ N ₄ film 72 having a thickness of about 200 nm is processed into a shape to be a mask of a desired Si pillar, Si is used as a mask. Anisotropically etching the substrate 68a,
An Si pillar as shown in FIG. 31 is formed. A low damage etching method is used for the anisotropic etching for forming the Si pillar, and at the same time, a wet treatment containing an alkaline solution is performed or an SiO ₂ film is formed on the surface to remove the etching damage on the side surface of the Si pillar. A process of forming and removing may be used. The Si pillars are individually formed on the SiO ₂ film 65. Here, the alignment of the mask layer for forming the Si pillar with the storage electrode 64 does not use conventional laser light, but uses infrared rays or X-rays for S alignment.
It is assumed that a positioning method that allows positioning through the i substrate 68a is used. After that, the layers formed at this time can be combined with each other.

【０１１１】次にＳｉ柱のチャネル領域にＶ_th調整のた
めの不純物、例えばＢ⁺ などを斜め、回転イオン注入に
より注入する。あるいは、このチャネル領域を図３０図
示の状態のＳｉ基板６８ａを加工した層を形成した後、
イオン注入法と熱処理で形成するｐウェルで兼ねてもよ
い。Next, an impurity for adjusting V _th , such as B ⁺ , is obliquely implanted into the channel region of the Si pillar by rotational ion implantation. Alternatively, after forming a layer obtained by processing the channel region on the Si substrate 68a in the state shown in FIG. 30,
The p-well formed by the ion implantation method and the heat treatment may serve as both.

【０１１２】この後、ゲート酸化膜７４をＳｉ柱の側面
に厚み１５ｎｍ程度になる様に形成する。そして、全面
に多結晶Ｓｉ膜を堆積する。多結晶Ｓｉ膜を接続する領
域にはレジスト膜７６を図３２のように残置し、全面を
多結晶Ｓｉ膜のエッチング条件で異方性エッチングす
る。このようにして、Ｓｉ柱のまわりに多結晶Ｓｉ膜を
残し、ゲート電極７５を形成する（図３２（ａ）、
（ｂ）、（ｃ））。After that, a gate oxide film 74 is formed on the side surface of the Si pillar so as to have a thickness of about 15 nm. Then, a polycrystalline Si film is deposited on the entire surface. A resist film 76 is left in the region connecting the polycrystalline Si film as shown in FIG. 32, and the entire surface is anisotropically etched under the etching conditions for the polycrystalline Si film. Thus, the polycrystalline Si film is left around the Si pillar to form the gate electrode 75 (FIG. 32A).
(B), (c)).

【０１１３】ここではゲート電極を接続する方法として
レジストマスクを用いる方法を示したが、この他にＳｉ
柱の距離を近づけることによりゲート電極の接続を行な
ってもよい。また、この例でのレジスト膜の形成では、
まず全面にレジスト膜を形成し、所望のパターンにレジ
スト膜を加工した後、例えばＯ₂ ＲＩＥ法などを用いて
Ｓｉ柱の溝の中だけにレジストを残すようにする。Here, the method of using the resist mask is shown as the method of connecting the gate electrode, but in addition to this, Si is used.
The gate electrodes may be connected by reducing the distance between the pillars. In addition, in the formation of the resist film in this example,
First, a resist film is formed on the entire surface, the resist film is processed into a desired pattern, and then the resist is left only in the groove of the Si pillar by using, for example, the O ₂ RIE method.

【０１１４】またゲート絶縁膜としてここではＳｉＯ₂
膜を用いたが、ＳｉＯ₂ 膜とＳｉ₃Ｎ₄ 膜との積層膜を
用いてもよい。この様にすると、後の工程で形成するゲ
ート電極の表面を酸化する場合、ゲートエッヂからの酸
化膜のくい込みを抑えることができる。As the gate insulating film, SiO ₂ is used here.
Although the film is used, a laminated film of a SiO ₂ film and a Si ₃ N ₄ film may be used. By doing so, when the surface of the gate electrode to be formed in a later step is oxidized, it is possible to suppress the intrusion of the oxide film from the gate edge.

【０１１５】次に図３３に示すように、レジスト７６を
除去した後、ゲート電極の多結晶Ｓｉ膜７５の表面に例
えば膜厚４０ｎｍ程度の熱酸化膜７７を形成する。そし
て、全面にＣＶＤ−ＳｉＯ₂ 膜７８を例えば４００ｎｍ
程度形成し、Ｓｉ柱のまわりに発生していた溝（スペー
ス）を埋め込む。次に例えばいわゆるエッチバック、ま
たはＳｉ₃ Ｎ₄ 膜に対してエッチング選択比がある様な
研磨法等を用いた平坦化手法により、表面を平坦化する
と共にＳｉ₃ Ｎ₄ 膜７２の表面を露出させる。Next, as shown in FIG. 33, after removing the resist 76, a thermal oxide film 77 having a film thickness of, for example, about 40 nm is formed on the surface of the polycrystalline Si film 75 of the gate electrode. Then, a CVD-SiO ₂ film 78 is formed on the entire surface, for example, 400 nm.
The groove (space) that has been formed around the Si pillar is buried. Then for example a so-called etch back, or by Si ₃ N ₄ planarization method using an etching selection ratio is such polishing method or the like to the film, the exposed surface of the Si ₃ N ₄ film 72 with the surface is planarized Let

【０１１６】次に図３４に示すように、露出したＳｉ₃
Ｎ₄ 膜７２を例えばＣＦ₄ ガスとＮ₂ ガスとＯ₂ ガスと
を用いた雰囲気でケミカル・ドライ・エッチング（ＣＤ
Ｅ）を行ない選択的に除去する。この後、Ｓｉ柱の上部
にソースまたはドレインとなるｎ型拡散層７９をＡｓ⁺
またはｐ⁺ イオンを例えばドーズ量１×１０¹⁴ｃｍ^-2程
度イオン注入することにより形成する。また、これによ
り、Ｓｉ柱の中心部にｐ型のチャネル層６８が形成され
る。さらに、Ｓｉ柱の上部表面のＳｉＯ₂ 膜７１を除去
しＳｉ柱板表面を露出させる。この工程はここではマス
ク工程を用いない自己整合法を用いた例について説明し
たが、通常のリソグラフィ工程と異方性エッチング工程
とを用いてコンタクト孔を開ける従来の手法を用いても
よい。この後、例えば多結晶Ｓｉ膜とタングステンシリ
サイド膜とを用いたいわゆるポリサイド膜により拡散層
７９に接続されるビット線８０を形成する。Next, as shown in FIG. 34, the exposed Si ₃
The N ₄ film 72 is chemically dry etched (CD) in an atmosphere using CF ₄ gas, N ₂ gas and O ₂ gas, for example.
E) is performed to remove selectively. After that, an n-type diffusion layer 79 serving as a source or a drain is formed on the Si pillar by As ^+.
Alternatively, p ⁺ ions are formed, for example, by implanting a dose amount of about 1 × 10 ¹⁴ cm ^-2 . Further, as a result, the p-type channel layer 68 is formed at the center of the Si pillar. Further, the SiO ₂ film 71 on the upper surface of the Si pillar is removed to expose the surface of the Si pillar plate. This step has been described by taking an example using a self-alignment method that does not use a mask step, but a conventional method of opening a contact hole using a normal lithography step and an anisotropic etching step may be used. After that, the bit line 80 connected to the diffusion layer 79 is formed by a so-called polycide film using, for example, a polycrystalline Si film and a tungsten silicide film.

【０１１７】このようにしてキャパシタとＭＯＳトラン
ジスタとが縦方向に積層形成されたメモリセル構造が得
られる。ｎ⁺ 型Ｓｉ基板６１には、プレート電位として
例えば＋１．５Ｖが印加され、溝内の蓄積電極６４に信
号電荷を蓄えることにより情報記憶が行なわれる。Thus, a memory cell structure in which a capacitor and a MOS transistor are vertically stacked is obtained. For example, +1.5 V is applied as a plate potential to the n ⁺ type Si substrate 61, and information is stored by storing signal charges in the storage electrode 64 in the groove.

【０１１８】また、第３実施例の変更例として、蓄積電
極の構造について図３５（ａ）、（ｂ）、（ｃ）を用い
て説明する。第３実施例では溝（トレンチ）形成と蓄積
電極６４とを同じサイズで形成する例を示したが、図３
５に示すように蓄積電極６４ａを溝（トレンチ）の外側
に張り出した構造にしてもよい。このようにすると溝部
のみならず、平面部もキャパシタ領域として使用できる
ため記憶容量を増加させることができる。この構造を得
るには、まず第１Ｓｉ基板６１に溝を形成した後、キャ
パシタ絶縁膜６３を介して蓄積電極６４ａを形成する。
次に全面にＣＶＤ−ＳｉＯ₂ 膜６５ａを堆積し、第３実
施例で述べたように研磨法またはエッチバック法を用い
て表面を平坦化する。そして接続層６６を蓄積電極６４
ａの上に押し込み形成する（図３５）。なお、この蓄積
電極６４ａの加工はリソグラフィの最小寸法にはとらわ
れない。例えば側壁残し法等を用いた微細寸法形成法を
用いてもよい。As a modification of the third embodiment, the structure of the storage electrode will be described with reference to FIGS. 35 (a), (b) and (c). In the third embodiment, an example of forming the trench (trench) and the storage electrode 64 with the same size is shown.
As shown in FIG. 5, the storage electrode 64a may be extended to the outside of the trench. In this case, not only the groove portion but also the plane portion can be used as the capacitor region, so that the storage capacity can be increased. In order to obtain this structure, first, a groove is formed in the first Si substrate 61, and then a storage electrode 64a is formed via a capacitor insulating film 63.
Next, a CVD-SiO ₂ film 65a is deposited on the entire surface, and the surface is flattened by using the polishing method or the etchback method as described in the third embodiment. The connection layer 66 is connected to the storage electrode 64.
It is formed by pushing on a (FIG. 35). The processing of the storage electrode 64a is not limited to the minimum dimension of lithography. For example, a fine dimension forming method using a sidewall leaving method or the like may be used.

【０１１９】次に第３実施例の別の変更例としてキャパ
シタの溝とＭＯＳトランジスタのソースまたはドレイン
拡散層との接続法について図３６を用いて説明する。第
３実施例では接続層６６を用いて蓄積電極とＭＯＳトラ
ンジスタのソースまたはドレイン拡散層とを接続する方
法を示したが、図３６では蓄積電極６４から直接ＭＯＳ
トランジスタのソースまたはドレイン拡散層６９に接続
する例を示す。この例では、蓄積電極６４から不純物の
再拡散により再拡散層７０を作り、電気的接続を確実に
行なうことができる。このようにすると、第３実施例に
比べて工程を簡単にすることができる。As another modification of the third embodiment, a method of connecting the groove of the capacitor and the source or drain diffusion layer of the MOS transistor will be described with reference to FIG. In the third embodiment, the connection layer 66 is used to connect the storage electrode to the source or drain diffusion layer of the MOS transistor. In FIG. 36, the storage electrode 64 is directly connected to the MOS.
An example of connecting to the source or drain diffusion layer 69 of the transistor is shown. In this example, the re-diffusion layer 70 is formed by re-diffusing the impurities from the storage electrode 64, and the electrical connection can be surely made. By doing so, the process can be simplified as compared with the third embodiment.

【０１２０】次に第３実施例のさらに別の実施例とし
て、メモリセルと同時に形成するＣＭＯＳの周辺回路の
形成法について図３７（ａ）、（ｂ）を用いて説明す
る。Next, as still another embodiment of the third embodiment, a method of forming a CMOS peripheral circuit formed simultaneously with a memory cell will be described with reference to FIGS. 37 (a) and 37 (b).

【０１２１】ここでＭＯＳトランジスタは素子分離領域
を必要としないＳｉ柱構造であり、各Ｓｉ柱をｎチャネ
ルまたはｐチャネルＭＯＳトランジスタとして任意に使
用することができる。しきい値電圧の設定にはＳｉ柱を
形成する前に所望のイオン注入層を９２ｐ、９２ｎに形
成しておいてもよいし、またはＳｉ柱を形成してから斜
め、回転イオン注入等の手法を用いて９２ｐ、９２ｎへ
の不純物注入を行なってもよい。Ｓｉ柱の接続には、メ
モリセルを作るときの蓄積電極形成工程で同時に引き出
し層として多結晶Ｓｉ層９０ｐ、９０ｎを埋め込み形成
する。そして、接続層９１ｐ、９１ｎを用いてＭＯＳト
ランジスタのソース、ドレイン拡散層９３ｐ、９３ｎと
電気的に接続する。図中、９５ｎ、９５ｐは、Ｓｉ柱か
らなるＭＯＳトランジスタのソースまたはドレイン拡散
層であり、９６はＳｉ柱からなるＭＯＳトランジスタの
引き出し電極である。またここで添字のｎ、ｐはｎ型、
ｐ型の不純物型を表わすものである。Here, the MOS transistor has a Si pillar structure that does not require an element isolation region, and each Si pillar can be arbitrarily used as an n-channel or p-channel MOS transistor. To set the threshold voltage, a desired ion-implanted layer may be formed on 92p and 92n before forming the Si pillar, or a method such as oblique or rotational ion implantation after forming the Si pillar. Impurity may be implanted into 92p and 92n by using. For the connection of the Si pillar, the polycrystalline Si layers 90p and 90n are simultaneously embedded and formed as extraction layers in the step of forming the storage electrode when forming the memory cell. Then, the connection layers 91p and 91n are used to electrically connect to the source / drain diffusion layers 93p and 93n of the MOS transistor. In the figure, 95n and 95p are the source or drain diffusion layers of the MOS transistor composed of Si pillars, and 96 is the extraction electrode of the MOS transistor composed of Si pillars. The subscripts n and p are n-type,
It represents a p-type impurity type.

【０１２２】また柱状ＭＯＳトランジスタのゲート電極
は、各ＭＯＳトランジスタが共に表面チャネル型となる
ようにｎ型多結晶Ｓｉ層７５ｎ、またはｐ型多結晶Ｓｉ
層７５ｐとなるようにそれぞれ不純物導入を行なっても
よいし、共にｎ型多結晶Ｓｉ層を用いてもよい。また引
き出し層９０ｐ、９０ｎは、例えばイオン注入法により
不純物形成を行ない、いくつかのＳｉ柱のＭＯＳトラン
ジスタを連続して接続することが可能である。また引き
出し層９０ｐ、９０ｎは、表面からコンタクト孔を開
け、メタル配線８２を形成して表面に取り出し、他の層
と接続してもよい。さらに引き出し層９０ｐ、９０ｎは
ｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトラ
ンジスタどうしの接続にも使用することができ、その時
は図３８に示すように引き出し層をｎ型多結晶Ｓｉ層９
０ｎとｐ型多結晶Ｓｉ層９０ｐとそれに接する例えばタ
ングステンシリサイド層９８からなるいわゆるポリサイ
ド層を用いて形成することが可能である。The gate electrode of the columnar MOS transistor has an n-type polycrystalline Si layer 75n or a p-type polycrystalline Si layer so that each MOS transistor becomes a surface channel type.
Impurities may be introduced so as to form the layer 75p, or an n-type polycrystalline Si layer may be used together. Further, the lead layers 90p and 90n can be formed with impurities by, for example, an ion implantation method to connect several Si pillar MOS transistors in succession. Further, the lead layers 90p and 90n may be formed by forming a contact hole in the surface, forming a metal wiring 82, taking out the surface, and connecting to another layer. Further, the lead layers 90p and 90n can be used to connect the n-channel MOS transistor and the p-channel MOS transistor together. At that time, as shown in FIG. 38, the lead layer is formed as the n-type polycrystalline Si layer 9
It is possible to form it by using a so-called polycide layer made of, for example, a tungsten silicide layer 98 which is in contact with the 0n and p-type polycrystalline Si layer 90p.

【０１２３】このようにすることによりｎチャネルＭＯ
Ｓトランジスタのソースまたはドレイン拡散層とｐチャ
ネリＭＯＳトランジスタのソースまたはドレイン拡散層
とを低抵抗の配線で直接電気的に接続することが可能と
なる。By doing so, the n-channel MO
It is possible to directly electrically connect the source or drain diffusion layer of the S transistor and the source or drain diffusion layer of the p-channel MOS transistor with a low resistance wiring.

【０１２４】第３実施例ではＳｉ柱型のＭＯＳトランジ
スタのチャネル領域にＶ_th調整用のイオン注入を行なっ
た例を示したが、Ｓｉ柱のゲート電極間のサイズ（直
径）によっては基板濃度のまま（例えばｉ型として）使
用し、ゲート電極の仕事関数によってしきい値電圧を決
めるようにしてもよい。例えばｎ⁺ 型多結晶Ｓｉまたは
ｐ⁺ 型多結晶Ｓｉ、またはタングステンなどにメタル金
属等を用いてしきい値電圧を決めるようにしてもよい。In the third embodiment, an example of performing ion implantation for adjusting V _{th in} the channel region of the Si pillar type MOS transistor is shown. However, depending on the size (diameter) between the gate electrodes of the Si pillar, the substrate concentration may vary. It may be used as it is (for example, as an i-type), and the threshold voltage may be determined by the work function of the gate electrode. For example, the threshold voltage may be determined by using a metal metal or the like for n ⁺ type polycrystalline Si or p ⁺ type polycrystalline Si, or tungsten.

【０１２５】本発明は、上記各実施例に限定されるもの
ではなく、適宜の設計変更を行なうことによりこの他適
宜の態様で実施し得るものである。The present invention is not limited to the above-mentioned embodiments, but can be carried out in other appropriate modes by making appropriate design changes.

【０１２６】[0126]

【発明の効果】本発明の第１の視点の構造によれば、プ
レート電極が基板の上に飛び出さず、平坦な表面形状を
保てるので、次のゲート電極加工などが易しくなり、製
造工程の安定化が図れる。According to the structure of the first aspect of the present invention, since the plate electrode does not stick out on the substrate and the flat surface shape can be maintained, the next gate electrode processing becomes easy and the manufacturing process Stabilization can be achieved.

【０１２７】また、ＭＯＳトランジスタ及び蓄積電極
（記憶ノード）は完全に基板と絶縁分離されており、α
線等によるソフトエラーに非常に強くなる。The MOS transistor and the storage electrode (storage node) are completely insulated from the substrate.
It is very resistant to soft errors due to lines.

【０１２８】また、ＭＯＳトランジスタはいわゆる薄膜
ＳＯＩ構造となっており、素子分離が容易、ｐウェル、
ｎウェルを形成する必要がないなどの工程簡略化の他、
ビット線の対基板容量が大幅に低下できたり、接合リー
クが低減され、ショートチャネル効果に強い、セットオ
フ特性がよいなどのＳＯＩゆえの素子特性改善効果があ
りＤＲＡＭの素子特性を向上できる。Further, the MOS transistor has a so-called thin film SOI structure, which facilitates isolation of elements, p-well,
In addition to simplifying the process, such as not having to form an n-well,
The device characteristics of the DRAM can be improved by the effect of improving the device characteristics due to the SOI such that the capacitance of the bit line to the substrate can be significantly reduced, the junction leakage can be reduced, the short channel effect can be strong, and the set-off characteristics can be good.

【０１２９】本発明の第２の視点の構造によれば、キャ
パシタ共通電極がＭＯＳトランジスタの基板と完全に絶
縁分離されているため、従来と同様の１／２・Ｖcc方式
が使用でき、キャパシタ絶縁膜にかかる電界を小さくで
きキャパシタ絶縁膜の信頼性を向上できる。According to the structure of the second aspect of the present invention, since the capacitor common electrode is completely insulated and separated from the substrate of the MOS transistor, the 1 / 2.Vcc method similar to the conventional one can be used and the capacitor insulation can be achieved. The electric field applied to the film can be reduced and the reliability of the capacitor insulating film can be improved.

【０１３０】また、キャパシタ部をＭＯＳトランジスタ
部の下にも形成できるのでセル面積の有効活用でき、微
細なセル面積でも異常に薄いキャパシタ絶縁膜か異常に
深くて細い溝を用いなくても大きな蓄積電荷を得ること
ができる。Further, since the capacitor portion can be formed under the MOS transistor portion, the cell area can be effectively utilized, and even if the cell area is fine, a large accumulation can be achieved without using an abnormally thin capacitor insulating film or an abnormally deep and thin groove. You can get a charge.

【０１３１】また、ＭＯＳトランジスタ部は薄膜ＳＯＩ
構造となるため、ゲート電圧０Ｖでのリーク電流のＯＦ
Ｆ（カットオフ特性）が良好で、ショートチャネル効果
も小さい。また、素子間の分離かｎチャネル、ｐチャネ
ルトランジスタのためのウェルの形成も必要なく、工程
を簡略化できる。Further, the MOS transistor portion is a thin film SOI.
Due to the structure, OF of leakage current at gate voltage 0V
The F (cutoff characteristic) is good and the short channel effect is small. Further, it is not necessary to separate elements or to form wells for n-channel and p-channel transistors, and the process can be simplified.

【０１３２】また、エピタキシャル成長などの安定しに
くく時間のかかる工程を使用しないでメモリセルが構成
できるため製造が容易である。Further, since the memory cell can be constructed without using a stable and time-consuming process such as epitaxial growth, manufacturing is easy.

【０１３３】本発明の第３の視点の構造によれば、ＭＯ
Ｓトランジスタとキャパシタは縦方向に積層された構造
のためメモリセル面積を小さくできる。またキャパシタ
の面積をセル占有面積の中でＭＯＳトランジスタを考慮
することなく決めれるため蓄積容量を大きくでき、高密
度ＤＲＡＭに適する。According to the structure of the third aspect of the present invention, the MO
Since the S transistor and the capacitor are vertically stacked, the memory cell area can be reduced. Further, since the area of the capacitor is determined without considering the MOS transistor in the area occupied by the cell, the storage capacity can be increased, which is suitable for high density DRAM.

【０１３４】また、キャパシタ形成が従来の縦積み構造
セルにくらべて簡単な工程であるため、製造工程の安定
化、短縮化が図れる。Since the capacitor formation is a simpler process than the conventional vertically stacked structure cell, the manufacturing process can be stabilized and shortened.

【０１３５】また、ＭＯＳトランジスタがＳｉ柱を用い
た縦型構造で、チャネル長がセル面積に１対１対応しな
いため、ショートチャネル効果の少ないトランジスタを
セル面積を大きくすることなく実現できる。これによ
り、メモリセルの信頼性が向上する。Further, since the MOS transistor has a vertical structure using Si pillars and the channel length does not correspond to the cell area on a one-to-one basis, a transistor with a short channel effect can be realized without increasing the cell area. This improves the reliability of the memory cell.

【０１３６】また、ＭＯＳトランジスタもキャパシタも
素子分離領域が必要でない構造のため微細化に適する。Further, since the MOS transistor and the capacitor do not need the element isolation region, they are suitable for miniaturization.

【０１３７】また、キャパシタは基板を共通電極として
使う構造であり、またＭＯＳトランジスタは基板と完全
に絶縁分離されている構造のためα線等によるソフトエ
ラーに非常に強い。Further, since the capacitor has a structure in which the substrate is used as a common electrode, and the MOS transistor is completely insulated and separated from the substrate, it is very resistant to soft error due to α rays or the like.

【０１３８】また、メモリセルのＭＯＳトランジスタ
は、周辺回路用としても同時に使用できる。さらに各Ｓ
ｉ柱が完全に分離されているので、ウェル等を形成する
ことなくｐチャネル、ｎチャネルＭＯＳトランジスタを
形成できる。このため工程の簡略化ができる。Further, the MOS transistor of the memory cell can be used simultaneously for the peripheral circuit. Furthermore, each S
Since the i pillar is completely separated, p channel and n channel MOS transistors can be formed without forming wells or the like. Therefore, the process can be simplified.

【０１３９】また、メモリセル製造工程と同じ工程でＭ
ＯＳトランジスタの接続層、引き出し層が形成できるた
め周辺回路の微細化が達成できメモリセルの縮小だけで
なくチップ面積の縮小化にも大いに貢献する。In the same process as the memory cell manufacturing process, M
Since the connection layer and the extraction layer of the OS transistor can be formed, the miniaturization of the peripheral circuit can be achieved, which greatly contributes to not only the reduction of the memory cell but also the reduction of the chip area.

【図面の簡単な説明】[Brief description of drawings]

【図１】（ａ）、（ｂ）、（ｃ）は、本発明の第１実施
例に係るＤＲＡＭの隣接する２ビット分を示す平面図、
そのＢ−Ｂ断面図、及びそのＣ−Ｃ断面図。1A, 1B, and 1C are plan views showing adjacent two bits of a DRAM according to a first embodiment of the present invention;
The BB sectional view and the CC sectional view.

【図２】（ａ）、（ｂ）は、第１実施例の製造工程にお
ける図１（ａ）、（ｂ）に対応する平面図及び断面図。2A and 2B are a plan view and a sectional view corresponding to FIGS. 1A and 1B in the manufacturing process of the first embodiment.

【図３】（ａ）、（ｂ）は、第１実施例の製造工程にお
ける図１（ａ）、（ｂ）に対応する平面図及び断面図。3A and 3B are a plan view and a sectional view corresponding to FIGS. 1A and 1B in the manufacturing process of the first embodiment.

【図４】（ａ）、（ｂ）は、第１実施例の製造工程にお
ける図１（ａ）、（ｂ）に対応する平面図及び断面図。4A and 4B are a plan view and a sectional view corresponding to FIGS. 1A and 1B in the manufacturing process of the first embodiment.

【図５】（ａ）、（ｂ）は、第１実施例の製造工程にお
ける図１（ａ）、（ｂ）に対応する平面図及び断面図。5A and 5B are a plan view and a sectional view corresponding to FIGS. 1A and 1B in the manufacturing process of the first embodiment.

【図６】（ａ）、（ｂ）は、第１実施例の製造工程にお
ける図１（ａ）、（ｂ）に対応する平面図及び断面図。6A and 6B are a plan view and a sectional view corresponding to FIGS. 1A and 1B in the manufacturing process of the first embodiment.

【図７】（ａ）、（ｂ）は、第１実施例の製造工程にお
ける図１（ａ）、（ｂ）に対応する平面図及び断面図。7A and 7B are a plan view and a cross-sectional view corresponding to FIGS. 1A and 1B in the manufacturing process of the first embodiment.

【図８】（ａ）、（ｂ）は、第１実施例の製造工程にお
ける図１（ａ）、（ｂ）に対応する平面図及び断面図。8A and 8B are a plan view and a sectional view corresponding to FIGS. 1A and 1B in the manufacturing process of the first embodiment.

【図９】（ａ）、（ｂ）は、第１実施例の製造工程にお
ける図１（ａ）、（ｂ）に対応する平面図及び断面図。9A and 9B are a plan view and a sectional view corresponding to FIGS. 1A and 1B in the manufacturing process of the first embodiment.

【図１０】第１実施例の変更例の製造工程における断面
図。FIG. 10 is a sectional view in a manufacturing process of a modification of the first embodiment.

【図１１】第１実施例の別の変更例の製造工程における
断面図。FIG. 11 is a cross-sectional view in a manufacturing process of another modification of the first embodiment.

【図１２】第１実施例のさらに別の変更例の製造工程に
おける断面図。FIG. 12 is a sectional view in the manufacturing process of still another modification of the first embodiment.

【図１３】（ａ）、（ｂ）、（ｃ）、（ｄ）は本発明の
第２実施例に係る基板電極型トレンチ構造のＤＲＡＭを
示す平面図、そのＢ−Ｂ断面図、Ｃ−Ｃ断面図、及びＤ
−Ｄ断面図。13 (a), (b), (c) and (d) are plan views showing a substrate electrode type trench structure DRAM according to a second embodiment of the present invention, a BB sectional view thereof, and C- C sectional view, and D
-D sectional drawing.

【図１４】（ａ）、（ｂ）は、第２実施例の製造工程に
おける図１３（ａ）、（ｂ）に対応する平面図及び断面
図。14A and 14B are a plan view and a sectional view corresponding to FIGS. 13A and 13B in the manufacturing process of the second embodiment.

【図１５】（ａ）、（ｂ）は、第２実施例の製造工程に
おける図１３（ａ）、（ｂ）に対応する平面図及び断面
図。15A and 15B are a plan view and a sectional view corresponding to FIGS. 13A and 13B in the manufacturing process of the second embodiment.

【図１６】（ａ）、（ｂ）は、第２実施例の製造工程に
おける図１３（ａ）、（ｂ）に対応する平面図及び断面
図。16A and 16B are a plan view and a cross-sectional view corresponding to FIGS. 13A and 13B in the manufacturing process of the second embodiment.

【図１７】（ａ）、（ｂ）は、第２実施例の製造工程に
おける図１３（ａ）、（ｂ）に対応する平面図及び断面
図。17 (a) and 17 (b) are a plan view and a sectional view corresponding to FIGS. 13 (a) and 13 (b) in the manufacturing process of the second embodiment.

【図１８】（ａ）、（ｂ）は、第２実施例の製造工程に
おける図１３（ａ）、（ｂ）に対応する平面図及び断面
図。18A and 18B are a plan view and a cross-sectional view corresponding to FIGS. 13A and 13B in the manufacturing process of the second embodiment.

【図１９】（ａ）、（ｂ）は、第２実施例の製造工程に
おける図１３（ａ）、（ｂ）に対応する平面図及び断面
図。19A and 19B are a plan view and a sectional view corresponding to FIGS. 13A and 13B in the manufacturing process of the second embodiment.

【図２０】（ａ）、（ｂ）は、第２実施例の製造工程に
おける図１３（ａ）、（ｂ）に対応する平面図及び断面
図。20A and 20B are a plan view and a cross-sectional view corresponding to FIGS. 13A and 13B in the manufacturing process of the second embodiment.

【図２１】（ａ）、（ｂ）は、第２実施例の製造工程に
おける図１３（ａ）、（ｂ）に対応する平面図及び断面
図。21A and 21B are a plan view and a sectional view corresponding to FIGS. 13A and 13B in the manufacturing process of the second embodiment.

【図２２】（ａ）、（ｂ）は、第２実施例の製造工程に
おける図１３（ａ）、（ｂ）に対応する平面図及び断面
図。22A and 22B are a plan view and a cross-sectional view corresponding to FIGS. 13A and 13B in the manufacturing process of the second embodiment.

【図２３】（ａ）、（ｂ）は、第２実施例の変更例の製
造工程における平面図及び断面図。23 (a) and 23 (b) are a plan view and a sectional view in a manufacturing process of a modification of the second embodiment.

【図２４】（ａ）、（ｂ）は、図２３図示の変更例の製
造工程における平面図及び断面図。24A and 24B are a plan view and a cross-sectional view in the manufacturing process of the modification example illustrated in FIG. 23.

【図２５】（ａ）、（ｂ）は、第２実施例の別の変更例
の製造工程における平面図及び断面図。25A and 25B are a plan view and a sectional view in a manufacturing process of another modification of the second embodiment.

【図２６】（ａ）、（ｂ）は、第２実施例のさらに別の
変更例の製造工程における平面図及び断面図。26 (a) and 26 (b) are a plan view and a sectional view in a manufacturing process of still another modification of the second embodiment.

【図２７】（ａ）、（ｂ）、（ｃ）は、本発明の第３実
施例に係る基板電極型トレンチ構造のＤＲＡＭを示す平
面図、そのＢ−Ｂ′断面図、及びＣ−Ｃ′断面図。27 (a), (b) and (c) are plan views showing a DRAM having a substrate electrode type trench structure according to a third embodiment of the present invention, a BB 'sectional view thereof, and CC. ′ Sectional view.

【図２８】（ａ）、（ｂ）、（ｃ）は、第３実施例の製
造工程における図２７（ａ）、（ｂ）、（ｃ）に対応す
る平面図、断面図、及び断面図。28 (a), (b) and (c) are plan views, sectional views and sectional views corresponding to FIGS. 27 (a), (b) and (c) in the manufacturing process of the third embodiment. .

【図２９】（ａ）、（ｂ）、（ｃ）は、第３実施例の製
造工程における図２７（ａ）、（ｂ）、（ｃ）に対応す
る平面図、断面図、及び断面図。29 (a), (b), and (c) are plan views, sectional views, and sectional views corresponding to FIGS. 27 (a), (b), and (c) in the manufacturing process of the third embodiment. .

【図３０】（ａ）、（ｂ）、（ｃ）は、第３実施例の製
造工程における図２７（ａ）、（ｂ）、（ｃ）に対応す
る平面図、断面図、及び断面図。30 (a), (b), and (c) are plan views, cross-sectional views, and cross-sectional views corresponding to FIGS. 27 (a), (b), and (c) in the manufacturing process of the third embodiment. .

【図３１】（ａ）、（ｂ）、（ｃ）は、第３実施例の製
造工程における図２７（ａ）、（ｂ）、（ｃ）に対応す
る平面図、断面図、及び断面図。31 (a), (b), and (c) are plan views, sectional views, and sectional views corresponding to FIGS. 27 (a), (b), and (c) in the manufacturing process of the third embodiment. .

【図３２】（ａ）、（ｂ）、（ｃ）は、第３実施例の製
造工程における図２７（ａ）、（ｂ）、（ｃ）に対応す
る平面図、断面図、及び断面図。32 (a), (b), and (c) are plan views, sectional views, and sectional views corresponding to FIGS. 27 (a), (b), and (c) in the manufacturing process of the third embodiment. .

【図３３】（ａ）、（ｂ）、（ｃ）は、第３実施例の製
造工程における図２７（ａ）、（ｂ）、（ｃ）に対応す
る平面図、断面図、及び断面図。33 (a), (b), and (c) are plan views, sectional views, and sectional views corresponding to FIGS. 27 (a), (b), and (c) in the manufacturing process of the third embodiment. .

【図３４】（ａ）、（ｂ）、（ｃ）は、第３実施例の製
造工程における図２７（ａ）、（ｂ）、（ｃ）に対応す
る平面図、断面図、及び断面図。34 (a), (b), and (c) are plan views, sectional views, and sectional views corresponding to FIGS. 27 (a), (b), and (c) in the manufacturing process of the third embodiment. .

【図３５】（ａ）、（ｂ）、（ｃ）は、第３実施例の変
更例の平面図、そのＢ−Ｂ′断面図、及びＣ−Ｃ′断面
図。35 (a), (b) and (c) are a plan view, a BB 'sectional view and a CC' sectional view of a modification of the third embodiment.

【図３６】（ａ）、（ｂ）は、第３実施例の別の変更例
の平面図、そのＢ−Ｂ′断面図。36 (a) and (b) are a plan view of another modification of the third embodiment and a cross-sectional view taken along the line BB ′ of FIG. 36.

【図３７】（ａ）、（ｂ）は、第３実施例のさらに別の
変更例の平面図、そのＢ−Ｂ′断面図。37 (a) and (b) are a plan view and a cross-sectional view taken along line BB ′ of yet another modification of the third embodiment.

【図３８】第３実施例のさらに別の変更例の断面図。FIG. 38 is a sectional view of still another modification of the third embodiment.

【符号の説明】[Explanation of symbols]

１…Ｓｉ基板（プレート電極）、２…絶縁膜、３…ＭＯ
Ｓトランジスタ形成用Ｓｉ基板、１２…キャパシタ絶縁
膜、１３…蓄積電極、１８…ゲート電極、１９…ソース
／ドレイン、３２…ウエル層（プレート電極）、３５…
キャパシタ絶縁膜、３６…蓄積電極、３７、３９…絶縁
膜、３８、…ＭＯＳトランジスタ形成用Ｓｉ基板、４７
…ゲート電極、４９…ソース／ドレイン、６１…Ｓｉ基
板（プレート電極）、６３…キャパシタ絶縁膜、６４…
蓄積電極、６５…絶縁膜、６８ａ…ＭＯＳトランジスタ
形成用Ｓｉ基板、６９、７９…ソース／ドレイン、７５
…ゲート電極。1 ... Si substrate (plate electrode), 2 ... Insulating film, 3 ... MO
Si substrate for forming S transistor, 12 ... Capacitor insulating film, 13 ... Storage electrode, 18 ... Gate electrode, 19 ... Source / drain, 32 ... Well layer (plate electrode), 35 ...
Capacitor insulating film, 36 ... Storage electrode, 37, 39 ... Insulating film, 38, ... Si substrate for forming MOS transistor, 47
... Gate electrode, 49 ... Source / drain, 61 ... Si substrate (plate electrode), 63 ... Capacitor insulating film, 64 ...
Storage electrode, 65 ... Insulating film, 68a ... Si substrate for forming MOS transistor, 69, 79 ... Source / drain, 75
... gate electrode.

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板にＭＯＳトランジスタとキャ
パシタとからなるメモリセルが配列形成された半導体記
憶装置において、 前記半導体基板が、第１半導体基板と、絶縁膜を介して
前記第１半導体基板に接合された第２半導体基板と、を
具備することと、 前記第１半導体基板は全メモリセルに共通電位を与える
キャパシタ電極として機能することと、 前記ＭＯＳトランジスタが前記第２半導体基板に形成さ
れることと、 前記キャパシタが前記絶縁膜を貫通するように形成され
ることと、 前記キャパシタが、前記ＭＯＳトランジスタのソースま
たはドレインの一方と電気的に接続され且つ蓄積電極と
して機能する導電膜と、前記キャパシタ電極と蓄積電極
との間に配設されたキャパシタ絶縁膜と、を具備するこ
とと、を特徴とする半導体記憶装置。1. A semiconductor memory device in which memory cells each comprising a MOS transistor and a capacitor are formed in an array on a semiconductor substrate, wherein the semiconductor substrate is bonded to the first semiconductor substrate via an insulating film. A second semiconductor substrate, the first semiconductor substrate functions as a capacitor electrode that applies a common potential to all memory cells, and the MOS transistor is formed on the second semiconductor substrate. A capacitor formed to penetrate the insulating film; a conductive film electrically connected to one of a source and a drain of the MOS transistor and functioning as a storage electrode; And a capacitor insulating film provided between the electrode and the storage electrode.憶 apparatus. 【請求項２】 第１半導体基板と、絶縁膜を介して前記
第１半導体基板に接合された第２半導体基板と、を具備
する半導体基板を調製する工程と、 前記第２半導体基板から前記絶縁膜を貫通し、前記第１
半導体基板へ達する溝を形成する工程と、 前記溝内に露出する前記第１半導体基板の表面を第１導
電膜で覆い、前記第１半導体基板に電気的に接触するキ
ャパシタ電極を形成する工程と、 前記キャパシタ電極の露出表面を覆うキャパシタ絶縁膜
で形成する工程と、 前記キャパシタ絶縁膜を介して前記キャパシタ電極と対
向するように前記溝内に第２導電膜を配設し、蓄積電極
を形成する工程と、 前記第２半導体基板にＭＯＳトランジスタを形成すると
共に、そのソースまたはドレイン拡散層の一方と、前記
蓄積電極とを電気的に接続する工程と、を具備する半導
体記憶装置の製造方法。2. A step of preparing a semiconductor substrate comprising a first semiconductor substrate and a second semiconductor substrate joined to the first semiconductor substrate via an insulating film, and the insulating from the second semiconductor substrate. Penetrate the membrane and
Forming a groove reaching the semiconductor substrate; covering a surface of the first semiconductor substrate exposed in the groove with a first conductive film, and forming a capacitor electrode in electrical contact with the first semiconductor substrate. Forming a storage electrode by forming a capacitor insulating film covering the exposed surface of the capacitor electrode, and disposing a second conductive film in the groove so as to face the capacitor electrode with the capacitor insulating film interposed therebetween. And a step of forming a MOS transistor on the second semiconductor substrate and electrically connecting one of a source or drain diffusion layer of the MOS transistor and the storage electrode. 【請求項３】 半導体基板にＭＯＳトランジスタとキャ
パシタとからなるメモリセルが配列形成された半導体記
憶装置において、 前記半導体基板が、第１半導体基板と、絶縁膜を介して
前記第１半導体基板に接合された第２半導体基板と、を
具備することと、 前記第１半導体基板は全メモリセルに共通電位を与える
キャパシタ電極として機能することと、 前記ＭＯＳトランジスタが前記第２半導体基板に形成さ
れることと、 前記キャパシタが前記第１半導体基板に形成されること
と、 前記キャパシタが、蓄積電極として機能する導電膜と、
前記キャパシタ電極と蓄積電極との間に配設されたキャ
パシタ絶縁膜と、を具備することと、 前記蓄積電極が前記絶縁膜を貫通する導電層により前記
ＭＯＳトランジスタのソースまたはドレインの一方と電
気的に接続されることと、を特徴とする半導体記憶装
置。3. A semiconductor memory device in which memory cells composed of MOS transistors and capacitors are arranged and formed on a semiconductor substrate, wherein the semiconductor substrate is bonded to the first semiconductor substrate via an insulating film. A second semiconductor substrate, the first semiconductor substrate functions as a capacitor electrode that applies a common potential to all memory cells, and the MOS transistor is formed on the second semiconductor substrate. A capacitor formed on the first semiconductor substrate; a conductive film functioning as a storage electrode;
A capacitor insulating film disposed between the capacitor electrode and a storage electrode, and the storage electrode electrically connects with one of a source and a drain of the MOS transistor by a conductive layer penetrating the insulating film. And a semiconductor memory device characterized by being connected to. 【請求項４】 第１半導体基板内に溝を形成し、前記溝
の内壁をキャパシタ絶縁膜で覆うと共に前記溝を蓄積電
極で埋め込む工程と、 絶縁膜を介して前記第１半導体基板上に第２半導体基板
を接合する工程と、 前記第２半導体基板から前記絶縁膜を貫通し、前記蓄積
電極へ達する溝を形成すると共に、前記溝を導電層によ
り埋め込む工程と、 ソースまたはドレイン拡散層の一方が前記導電層に接続
するように前記第２半導体基板にＭＯＳトランジスタを
形成する工程と、を具備する半導体記憶装置の製造方
法。4. A step of forming a groove in a first semiconductor substrate, covering an inner wall of the groove with a capacitor insulating film and filling the groove with a storage electrode, and forming a groove on the first semiconductor substrate through the insulating film. 2 a step of joining the semiconductor substrates, a step of penetrating the insulating film from the second semiconductor substrate to form a groove reaching the storage electrode and filling the groove with a conductive layer, one of a source or drain diffusion layer Forming a MOS transistor on the second semiconductor substrate so as to connect to the conductive layer. 【請求項５】 半導体基板にＭＯＳトランジスタとキャ
パシタとからなるメモリセルが配列形成された半導体記
憶装置において、 前記半導体基板が、第１半導体層と、絶縁膜を介して前
記第１半導体層に接合された第２半導体層と、を具備す
ることと、 前記第１半導体層は全メモリセルに共通電位を与えるキ
ャパシタ電極として機能することと、 前記ＭＯＳトランジスタが前記第２半導体層に形成され
ることと、 前記ＭＯＳトランジスタが上下方向に積層されたソー
ス、チャネル、及びドレイン層を具備することと、 前記キャパシタが前記第１半導体層に形成され、ここで
前記ＭＯＳトランジスタが前記キャパシタの上に位置す
ることと、 前記キャパシタが、前記ＭＯＳトランジスタの下部のソ
ースまたはドレインの一方と電気的に接続され且つ蓄積
電極として機能する導電膜と、前記キャパシタ電極と蓄
積電極との間に配設されたキャパシタ絶縁膜と、を具備
することと、を特徴とする半導体記憶装置。5. A semiconductor memory device in which memory cells including MOS transistors and capacitors are arranged and formed on a semiconductor substrate, wherein the semiconductor substrate is bonded to a first semiconductor layer and the first semiconductor layer via an insulating film. A second semiconductor layer formed on the second semiconductor layer, the first semiconductor layer functioning as a capacitor electrode for applying a common potential to all memory cells, and the MOS transistor formed on the second semiconductor layer. The MOS transistor includes a source layer, a channel layer, and a drain layer that are vertically stacked, and the capacitor is formed in the first semiconductor layer, and the MOS transistor is located on the capacitor. And the capacitor is electrically connected to one of a source and a drain under the MOS transistor. A semiconductor memory device, comprising: a conductive film that functions as a storage electrode and a capacitor insulating film disposed between the capacitor electrode and the storage electrode. 【請求項６】 第１半導体層内に溝を形成し、前記溝の
内壁をキャパシタ絶縁膜で覆うと共に前記溝を蓄積電極
で埋め込む工程と、 絶縁膜を介して前記第１半導体層上に第２半導体層を形
成すると共に、前記第２半導体層と前記蓄積電極とを、
前記溝を貫通する導電層により接続する工程と、 上下方向に積層されたソース、チャネル、及びドレイン
層を具備するＭＯＳトランジスタを、前記蓄積電極上に
位置するように前記第２半導体層に形成し、ここで前記
ＭＯＳトランジスタの下部のソースまたはドレイン拡散
層の一方を前記導電層に接続させる工程と、を具備する
半導体記憶装置の製造方法。6. A step of forming a groove in the first semiconductor layer, covering the inner wall of the groove with a capacitor insulating film and filling the groove with a storage electrode, and forming a groove on the first semiconductor layer through the insulating film. 2 semiconductor layers are formed, and the second semiconductor layer and the storage electrode are
Forming a MOS transistor having a source layer, a channel layer, and a drain layer stacked in the vertical direction in the second semiconductor layer so as to be located on the storage electrode; And a step of connecting one of a source diffusion layer and a drain diffusion layer under the MOS transistor to the conductive layer.