JPH059758B2 - - Google Patents
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- JPH059758B2 JPH059758B2 JP62120914A JP12091487A JPH059758B2 JP H059758 B2 JPH059758 B2 JP H059758B2 JP 62120914 A JP62120914 A JP 62120914A JP 12091487 A JP12091487 A JP 12091487A JP H059758 B2 JPH059758 B2 JP H059758B2
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- 238000005259 measurement Methods 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Measurement Of Unknown Time Intervals (AREA)
Description
【発明の詳細な説明】
イ 「発明の目的」
〔産業上の利用分野〕
本発明は、被測定信号間の時間差を計測する装
置に関する。
置に関する。
一般に、時間を高精度で測定するには、次のよ
な原理が採用されている。被測定時間幅Txの期
間で開放となるようなゲートに、周期t0のクロツ
ク信号を通し、そのクロツクの通過個数Ｎをカウ
ントする。そして、Nt0を時間幅とするものであ
る。
な原理が採用されている。被測定時間幅Txの期
間で開放となるようなゲートに、周期t0のクロツ
ク信号を通し、そのクロツクの通過個数Ｎをカウ
ントする。そして、Nt0を時間幅とするものであ
る。
この方法は厳密に言うと、Tx＝Nt0とはなら
ず、TxNt0である。これは通常、Txがt0で割
切れず、小さい端数の時間が存在するからであ
る。これを第７図に示す。第７図において、ｃの
ΔT1はTxの立上がりエツジから、その直後に発
生するクロツクC0までのスタート端数時間であ
り、ｄのΔT2はTxの立下りエツジから、その直
後に発生するクロツクCnまでのストツプ端数時
間である。そして、クロツク信号C0とCnの間の
期間ゲートを開放［第５図のｅ参照］して、通過
するクロツクの数をカウントする。その期間にお
けるクロツクの数をＮとすると［第５図のｆ］時
間幅Txは(1)式で表わされる。
ず、TxNt0である。これは通常、Txがt0で割
切れず、小さい端数の時間が存在するからであ
る。これを第７図に示す。第７図において、ｃの
ΔT1はTxの立上がりエツジから、その直後に発
生するクロツクC0までのスタート端数時間であ
り、ｄのΔT2はTxの立下りエツジから、その直
後に発生するクロツクCnまでのストツプ端数時
間である。そして、クロツク信号C0とCnの間の
期間ゲートを開放［第５図のｅ参照］して、通過
するクロツクの数をカウントする。その期間にお
けるクロツクの数をＮとすると［第５図のｆ］時
間幅Txは(1)式で表わされる。
Tx＝Nt0＋ΔT1−ΔT2 (1)
従つて、端数時間ΔT1とΔT2を測定すれば、ク
ロツクの周期t0以上の分解能で時間幅Txの測定
が可能となることが(1)式から分る。
ロツクの周期t0以上の分解能で時間幅Txの測定
が可能となることが(1)式から分る。
しかし、従来の時間計測装置は、スタート端数
パルスとストツプ端数パルスの測定順序が決つて
おり、常にスタート端数パルスからストツプ端数
パルスまでの時間差を測定するように構成されて
いる。
パルスとストツプ端数パルスの測定順序が決つて
おり、常にスタート端数パルスからストツプ端数
パルスまでの時間差を測定するように構成されて
いる。
一方、位相検波器などにおいては、導入する２
つの信号の発生順序（先・後）が不安であり、ま
た、どちらをスタートとするか決められない場合
があり、マイナスの時間差測定を要求されること
がある。
つの信号の発生順序（先・後）が不安であり、ま
た、どちらをスタートとするか決められない場合
があり、マイナスの時間差測定を要求されること
がある。
従つて、従来の時間計測装置ではこの様な要求
を満たすことができなかつた。
を満たすことができなかつた。
本発明の目的は、導入した２つの信号の先・後
関係にかかわらず、その時間差を計測することが
できる手段を提供することである。
関係にかかわらず、その時間差を計測することが
できる手段を提供することである。
ロ 「発明の構成」
〔問題点を解決するための手段〕
本発明は、上記問題点を解決するために
被測定信号間の時間差を計測する装置におい
て、 複数の被測定信号を導入し最先の被測定信号の
入力時に同期して信号Ｃを出力する手段３と、 各被測定信号を導入し、前記信号Ｃの発生時期
より遅らせて被測定信号を通過させる遅延手段
と、 この遅延手段を経た被測定信号と、前記手段３
の出力信号Ｃと、クロツク信号とを導入し、信号
Ｃの発生を起点として前記クロツク信号を通過さ
せてゲーテイングクロツクを出力し、且つ、遅延
手段を経た被測定信号A2，B2の印加時期に同期
してアクテイブとなる端数パルスSA，SBを出力
する端数パルス発生回路と、 前記端数パルスを導入し、パルス幅に応じた信
号を出力する時間・電圧変換器と、 前記ゲーテイングクロツクを導入し、このパル
ス数を計数するカウンタと、 前記カウンタの計数値と、時間・電圧変換器の
出力信号を導入し、被測定信号間の時間差を算出
するコンピユータと、 を備えるようにしたものである。
て、 複数の被測定信号を導入し最先の被測定信号の
入力時に同期して信号Ｃを出力する手段３と、 各被測定信号を導入し、前記信号Ｃの発生時期
より遅らせて被測定信号を通過させる遅延手段
と、 この遅延手段を経た被測定信号と、前記手段３
の出力信号Ｃと、クロツク信号とを導入し、信号
Ｃの発生を起点として前記クロツク信号を通過さ
せてゲーテイングクロツクを出力し、且つ、遅延
手段を経た被測定信号A2，B2の印加時期に同期
してアクテイブとなる端数パルスSA，SBを出力
する端数パルス発生回路と、 前記端数パルスを導入し、パルス幅に応じた信
号を出力する時間・電圧変換器と、 前記ゲーテイングクロツクを導入し、このパル
ス数を計数するカウンタと、 前記カウンタの計数値と、時間・電圧変換器の
出力信号を導入し、被測定信号間の時間差を算出
するコンピユータと、 を備えるようにしたものである。
なお本発明のポイントの１つは、装置に加えら
れた被測定信号A1，B1自身からトリガ信号（つ
まり、前記信号Ｃのこと）を作り出し、この信号
Ｃの発生を起点として、ゲーテイングクロツク
と、端数パルスSA，SBを作り出している点にあ
る。即ち、このように構成することで、２つの信
号の先・後関係にかかわらず、その時間差を正確
に測定できる。
れた被測定信号A1，B1自身からトリガ信号（つ
まり、前記信号Ｃのこと）を作り出し、この信号
Ｃの発生を起点として、ゲーテイングクロツク
と、端数パルスSA，SBを作り出している点にあ
る。即ち、このように構成することで、２つの信
号の先・後関係にかかわらず、その時間差を正確
に測定できる。
従つて、ゲーテイングクロツクと、端数パルス
の終わりの時期は、特に限定するものではないの
で、「特許請求の範囲」に記載した端数パルス発
生回路においても、ゲーテイングクロツクと、端
数パルスの終わりの時期については特定していな
い。
の終わりの時期は、特に限定するものではないの
で、「特許請求の範囲」に記載した端数パルス発
生回路においても、ゲーテイングクロツクと、端
数パルスの終わりの時期については特定していな
い。
以下、図面を用いて本発明を詳しく説明する。
第１図は本発明に係る時間計測装置の要部の構
成例を示した図、第２図と第３図と第５図はタイ
ムチヤート、第４図は端数パルス発生回路の具体
的構成例を示した図、第６図は時間・電圧変換器
の具体例を示した図である。
成例を示した図、第２図と第３図と第５図はタイ
ムチヤート、第４図は端数パルス発生回路の具体
的構成例を示した図、第６図は時間・電圧変換器
の具体例を示した図である。
本発明では、第５図のように、信号A1が信号
B1より早い場合の時間差（＋TI）と［第５図
ａ］、これと逆に信号B1の方がA1より早い場合の
時間差（−TI）と［第５図ｂ］を測定すること
ができる。
B1より早い場合の時間差（＋TI）と［第５図
ａ］、これと逆に信号B1の方がA1より早い場合の
時間差（−TI）と［第５図ｂ］を測定すること
ができる。
第１図において、A1とB1は被測定信号であり、
この２つの信号A1，B1の時間差を測定する。
この２つの信号A1，B1の時間差を測定する。
１，２は遅延線であり、導入した被測定信号
A1，B1を時間Tdだけ遅延させた信号A2，B2を出
力し、後述するオア・ゲート３（以下単にゲート
３と記す）の遅延を補償するものである。
A1，B1を時間Tdだけ遅延させた信号A2，B2を出
力し、後述するオア・ゲート３（以下単にゲート
３と記す）の遅延を補償するものである。
３はゲートであり、被測定信号A1，B1を導入
し、その論理和の信号Ｃを出力するものである。
し、その論理和の信号Ｃを出力するものである。
５，６は端数パルス発生回路であり、信号A2，
B2，Ｃ、とクロツク信号scを導入し、端数パル
スSAとSB及びゲーテイングクロツク信号NAとNB
を出力するものである。この端数パルス発生回路
５，６の具体的構成例は第４図に示す。
B2，Ｃ、とクロツク信号scを導入し、端数パル
スSAとSB及びゲーテイングクロツク信号NAとNB
を出力するものである。この端数パルス発生回路
５，６の具体的構成例は第４図に示す。
７，１０は時間・電圧変換器であり、端数パル
ス発生回路５，６から導入した端数パルスSA，
SBのパルス幅に応じた電圧信号をつくり、更にこ
れをデジタル値VA，VBに変換して出力するもの
である。この時間・電圧変換器の具体的構成例は
第６図に示す。
ス発生回路５，６から導入した端数パルスSA，
SBのパルス幅に応じた電圧信号をつくり、更にこ
れをデジタル値VA，VBに変換して出力するもの
である。この時間・電圧変換器の具体的構成例は
第６図に示す。
８，１１はカウンタであり、導入したゲーテイ
ングクロツク信号NA，NBのパルス数を計数した
信号na，nbを出力するものである。
ングクロツク信号NA，NBのパルス数を計数した
信号na，nbを出力するものである。
１２はコンピユータ（以下CPUと記す）であ
り、時間・電圧変換器７，１０から信号VA，VB
を導入し、カウンタ８，１１から信号na，nbを導
入して、被測定信号A1，B1の時間差Txに対応し
た信号を出力するものである。
り、時間・電圧変換器７，１０から信号VA，VB
を導入し、カウンタ８，１１から信号na，nbを導
入して、被測定信号A1，B1の時間差Txに対応し
た信号を出力するものである。
まず、第４図に示す端数パルス発生回路の動作
から説明する。第２図は第４図回路のタイムチヤ
ートである。
から説明する。第２図は第４図回路のタイムチヤ
ートである。
第４図において、２１〜２３はフリツプフロツ
プであり、クロツク端子ckに信号が加えられた
時のＤ端子の状態（high又はlow）をＱ端子に出
力するものである。
プであり、クロツク端子ckに信号が加えられた
時のＤ端子の状態（high又はlow）をＱ端子に出
力するものである。
２４，２５はゲートであり、このゲート２４，
２５の入力端子に設けた〇印は、信号の極性を反
転（high又はlowの反転）を意味する。フリツプ
フロツプ２１，２２，２３のクロツク端子ckに
は第２図１に示すクロツク信号scが加えられる。
２５の入力端子に設けた〇印は、信号の極性を反
転（high又はlowの反転）を意味する。フリツプ
フロツプ２１，２２，２３のクロツク端子ckに
は第２図１に示すクロツク信号scが加えられる。
ゲート２４の出力として端数パルスSA（又は
SB）が得られ、ゲート２５の出力としてゲーテイ
ングクロツクNA（又はNB）が得られる動作を第
２図を参照しながら説明する。
SB）が得られ、ゲート２５の出力としてゲーテイ
ングクロツクNA（又はNB）が得られる動作を第
２図を参照しながら説明する。
ゲート３の出力Ｃは、遅延線１，２の作用によ
り、信号A2（又はB2）より先に端数パルス発生回
路５，６に到達する（第２図２，３参照）。信号
Ｃが“high”となつてから後の最初のクロツクsc
１の立上がりエツジにより、フリツプフロツプ２
２のQ3端子は“high”となる（第２図４参照）。
一方、クロツクsc１の発生時において信号A2（又
はB2）は“low”であるからフリツプフロツプ２
１のQ1端子は依然として“low”である。従つて
ゲート２５は、フリツプフロツプ２２のQ3端子
が“high”となつた時点を始点としてゲートを開
く（第２図８参照）。なお、第２図８のゲート２
５の出力波形NAは、第２図１のクロツク信号sc
の位相を反転したものとなる。その理由はゲート
２５において、クロツク信号scの位相を反転して
導入している（入力端子の〇印参照）からであ
る。
り、信号A2（又はB2）より先に端数パルス発生回
路５，６に到達する（第２図２，３参照）。信号
Ｃが“high”となつてから後の最初のクロツクsc
１の立上がりエツジにより、フリツプフロツプ２
２のQ3端子は“high”となる（第２図４参照）。
一方、クロツクsc１の発生時において信号A2（又
はB2）は“low”であるからフリツプフロツプ２
１のQ1端子は依然として“low”である。従つて
ゲート２５は、フリツプフロツプ２２のQ3端子
が“high”となつた時点を始点としてゲートを開
く（第２図８参照）。なお、第２図８のゲート２
５の出力波形NAは、第２図１のクロツク信号sc
の位相を反転したものとなる。その理由はゲート
２５において、クロツク信号scの位相を反転して
導入している（入力端子の〇印参照）からであ
る。
そして、信号Ｃが“high”となつてから或る時
記Tp後にフリツプフロツプ２１へ信号A2（又は
B2）が加えられる（第２図３参照）。従つて、こ
の信号A2（又はB2）を導入しているゲート２４の
出力は“high”となる。なお、上記Tpについて
説明を加える。今、被測定信号A1，B1が第５図
ａの関係にあるとすれば、第２図２の信号Ｃの立
上がりは、ゲート３がオア・ゲートであるから被
測定信号A1の立上がりに同期する。従つて第１
図の端数パルス発生回路５に加えられる信号A2
は、遅延線１でTdだけ遅れて第４図のフリツプ
フロツプ２１に加えられる。従つて端数パルス発
生回路５ではTp＝Tdである。一方第５図ａでは
被測定信号B1はTIだけ遅れて発生するから第１
図の端数パルス発生回路６においては、第２図の
Tp＝Td＋TIである。
記Tp後にフリツプフロツプ２１へ信号A2（又は
B2）が加えられる（第２図３参照）。従つて、こ
の信号A2（又はB2）を導入しているゲート２４の
出力は“high”となる。なお、上記Tpについて
説明を加える。今、被測定信号A1，B1が第５図
ａの関係にあるとすれば、第２図２の信号Ｃの立
上がりは、ゲート３がオア・ゲートであるから被
測定信号A1の立上がりに同期する。従つて第１
図の端数パルス発生回路５に加えられる信号A2
は、遅延線１でTdだけ遅れて第４図のフリツプ
フロツプ２１に加えられる。従つて端数パルス発
生回路５ではTp＝Tdである。一方第５図ａでは
被測定信号B1はTIだけ遅れて発生するから第１
図の端数パルス発生回路６においては、第２図の
Tp＝Td＋TIである。
そして、信号A2（又はB2）が“high”となつた
後の最初のクロツクsc２の立上がりエツジにて、
フリツプフロツプ２１のQ1端子は“high”とな
る（第２図５参照）。ゲート２５はこのQ1端子の
出力信号を反転して導入しているので、このQ1
端子が“high”となつた時点にて、そのゲートを
閉じ、加えられているクロツク信号scの通過を遮
断する（第２図８参照）。
後の最初のクロツクsc２の立上がりエツジにて、
フリツプフロツプ２１のQ1端子は“high”とな
る（第２図５参照）。ゲート２５はこのQ1端子の
出力信号を反転して導入しているので、このQ1
端子が“high”となつた時点にて、そのゲートを
閉じ、加えられているクロツク信号scの通過を遮
断する（第２図８参照）。
フリツプフロツプ２３はD2端子が“high”と
なつたので、次のクロツクsc３の立上がりエツジ
でQ2端子は“high”となる。ゲート２４はこの
Q2端子の出力信号を反転して導入しているので
Q2端子が“high”となつた時点にて、ゲート２
４の出力は“low”となる（第２図７参照）。
なつたので、次のクロツクsc３の立上がりエツジ
でQ2端子は“high”となる。ゲート２４はこの
Q2端子の出力信号を反転して導入しているので
Q2端子が“high”となつた時点にて、ゲート２
４の出力は“low”となる（第２図７参照）。
このようにして第４図のゲート２４の出力端子
からは、第２図７に示す端数パルスSA（又はSB）
が得られ、ゲート２５の出力端子からは、第２図
８に示すゲーテイングクロツクNA（又はNB）が
得られる。
からは、第２図７に示す端数パルスSA（又はSB）
が得られ、ゲート２５の出力端子からは、第２図
８に示すゲーテイングクロツクNA（又はNB）が
得られる。
なお、第７図では、スタート及びストツプ端数
時間ΔT1，ΔT2（以下、端数時間はΔTと記す）を
被測定時間幅Tx［第７図ａ］の立上がり及び立下
りエツジから、この直後に発生するクロツク信号
C0，Cnまでの期間として説明した。しかし、端
数パルスの幅ΔTは０〜t0の間で存在するので、
或る場合には、端数パルスのパルス幅が限りなく
０に近くなければならない場合があり得る。しか
し、例えばΔT０のパルスを発生するのは非常
に困難なことである。そこで、以下の説明では、
端数パルス発生器５，６で生じさせる端数パルス
のパルス幅TA，TBは、TA＝ΔT＋t0として説明
する。もちろんTBについても同様である。この
ようにすれば、TA０となることはない。
時間ΔT1，ΔT2（以下、端数時間はΔTと記す）を
被測定時間幅Tx［第７図ａ］の立上がり及び立下
りエツジから、この直後に発生するクロツク信号
C0，Cnまでの期間として説明した。しかし、端
数パルスの幅ΔTは０〜t0の間で存在するので、
或る場合には、端数パルスのパルス幅が限りなく
０に近くなければならない場合があり得る。しか
し、例えばΔT０のパルスを発生するのは非常
に困難なことである。そこで、以下の説明では、
端数パルス発生器５，６で生じさせる端数パルス
のパルス幅TA，TBは、TA＝ΔT＋t0として説明
する。もちろんTBについても同様である。この
ようにすれば、TA０となることはない。
ΔT：第７図で説明した端数パルスの幅
t0：クロツク信号scの周期
次に第１図の動作を第３図を参照しながら説明
する。
する。
遅延線１には第３図２に示す被測定信号A1が
加えられ、遅延線２には第３図３に示す被測定信
号B1が加えられる。ゲート３では、この信号A1，
B1の論理和をとつているので、どちらかの信号
が“high”となると、ゲート３の出力Ｃも
“high”となる。なお、ゲート３自身の遅れによ
り、信号Ｃは被測定信号A1，B1より、わずかに
位相が遅れる（第３図４参照）。
加えられ、遅延線２には第３図３に示す被測定信
号B1が加えられる。ゲート３では、この信号A1，
B1の論理和をとつているので、どちらかの信号
が“high”となると、ゲート３の出力Ｃも
“high”となる。なお、ゲート３自身の遅れによ
り、信号Ｃは被測定信号A1，B1より、わずかに
位相が遅れる（第３図４参照）。
第４図で説明したような端数パルス発生回路
５，６では、ゲーテイングクロツクNA（NB）を
適切に得るため、信号Ｃがフリツプフロツプ２１
に加えられる信号A2（B2）より先にアクテイブと
なる必要がある。その理由は、フリツプフロツプ
２２のQ3端子の出力でゲート２５を開け、フリ
ツプフロツプ２１のQ1端子の出力でゲート２５
を閉じるように動作しているからである。そこで
第１図においては遅延線１，２を設け、被測定信
号A1，B1を時間Tdだけ遅らせて、第３図５，６
に示す信号A2，B2を端数パルス発生回路５，６
に加えている。
５，６では、ゲーテイングクロツクNA（NB）を
適切に得るため、信号Ｃがフリツプフロツプ２１
に加えられる信号A2（B2）より先にアクテイブと
なる必要がある。その理由は、フリツプフロツプ
２２のQ3端子の出力でゲート２５を開け、フリ
ツプフロツプ２１のQ1端子の出力でゲート２５
を閉じるように動作しているからである。そこで
第１図においては遅延線１，２を設け、被測定信
号A1，B1を時間Tdだけ遅らせて、第３図５，６
に示す信号A2，B2を端数パルス発生回路５，６
に加えている。
端数パルス発生回路では、上述したような動作
を行なつて、端数パルスSA，SB（第３図８，１０
参照）と、ゲーテイングクロツクNA，NB（第３
図７，９参照）を出力する。
を行なつて、端数パルスSA，SB（第３図８，１０
参照）と、ゲーテイングクロツクNA，NB（第３
図７，９参照）を出力する。
ゲーテイングクロツクNA，NBはそれぞれカウ
ンタ８，１１により計数され、その値na，nbは
CPU１２へ送られる。
ンタ８，１１により計数され、その値na，nbは
CPU１２へ送られる。
一方、端数パルスSA，SBのパルス幅TA，TBは
時間・電圧変換器７，１０にて電圧信号に変換さ
れる。
時間・電圧変換器７，１０にて電圧信号に変換さ
れる。
第６図は時間・電圧変換器７，１０の具体的構
成例である。第６図において、ｐ１とｐ２は入力
端子であり、ｐ１にはCDU１２から待機
（WAIT）信号が加えられる。ｐ２には端数パル
スSA（又はSB）が加えられる。
成例である。第６図において、ｐ１とｐ２は入力
端子であり、ｐ１にはCDU１２から待機
（WAIT）信号が加えられる。ｐ２には端数パル
スSA（又はSB）が加えられる。
４１はRSフリツプフロツプ（以下単にFF４１
と記す）であり、Ｓ端子には待機信号が加えら
れ、Ｒ端子には端数パルスSA（SB）が加えられ
る。またＱ端子の出力ｓ４１は後述する電流スイ
ツチを制御する信号として用いられる。
と記す）であり、Ｓ端子には待機信号が加えら
れ、Ｒ端子には端数パルスSA（SB）が加えられ
る。またＱ端子の出力ｓ４１は後述する電流スイ
ツチを制御する信号として用いられる。
４２は遅延線であり、端数パルスSA（SB）を導
入してこれを時間τだけ遅らせるものである。こ
の遅延線４２の出力ｓ４２は後述する電流スイツ
チを制御する信号ｓ４２として用いられる。な
お、配線を長くして信号を遅らせるようにすれ
ば、この遅延線４２は必ずしも必要ではない。
入してこれを時間τだけ遅らせるものである。こ
の遅延線４２の出力ｓ４２は後述する電流スイツ
チを制御する信号ｓ４２として用いられる。な
お、配線を長くして信号を遅らせるようにすれ
ば、この遅延線４２は必ずしも必要ではない。
４３と４６は定電流源であり、定電流源４３は
定電流i1を、定電流源４６は定電流i2を第６図に
示すような方向に流すものである。
定電流i1を、定電流源４６は定電流i2を第６図に
示すような方向に流すものである。
４４と４５は電流スイツチであり、例えば、ト
ランジスタにより容易に構成することができる。
電流スイツチ４４はFF４１の出力信号ｓ４１に
より、オン・オフ制御され、電流スイツチ４５は
遅延線４２の出力信号ｓ４２により、オン・オフ
制御される。定電流源４３と電流スイツチ４４と
電流スイツチ４５と定電流源４６とは、直列に接
続される。
ランジスタにより容易に構成することができる。
電流スイツチ４４はFF４１の出力信号ｓ４１に
より、オン・オフ制御され、電流スイツチ４５は
遅延線４２の出力信号ｓ４２により、オン・オフ
制御される。定電流源４３と電流スイツチ４４と
電流スイツチ４５と定電流源４６とは、直列に接
続される。
４７は積分用のコンデンサであり、電流スイツ
チ４４と４５の接続点と、回路アース間に配置さ
れる。このコンデンサ４７の端子電圧が端数パル
スSA（SB）のパルス幅に従つて変化する。
チ４４と４５の接続点と、回路アース間に配置さ
れる。このコンデンサ４７の端子電圧が端数パル
スSA（SB）のパルス幅に従つて変化する。
４８はクランプ用のダイオードであり、コンデ
ンサ４７に対し、並列に設けられる。
ンサ４７に対し、並列に設けられる。
４９はバツフアアンプであり、高入力抵抗の増
幅器で構成される。このバツフアアンプ４９はコ
ンデンサ４７の端子電圧を増幅し、インピーダン
ス変換して次段に伝えるものである。
幅器で構成される。このバツフアアンプ４９はコ
ンデンサ４７の端子電圧を増幅し、インピーダン
ス変換して次段に伝えるものである。
５０はAD変換器であり、バツフアアンプ４９
から導入したアナログ信号をデジタル信号に変換
して、CPU１２に伝えるものである。なお、本
発明に係る分野では、高速性が要求されるので、
通常、逐次比較形AD変換器やフラツシユ形（全
並列形）AD変換器が用いられる。
から導入したアナログ信号をデジタル信号に変換
して、CPU１２に伝えるものである。なお、本
発明に係る分野では、高速性が要求されるので、
通常、逐次比較形AD変換器やフラツシユ形（全
並列形）AD変換器が用いられる。
第６図のように構成された時間・電圧変換器の
動作は、本出願人が特願昭61−147570号「時間計
測装置」の明細書に詳しく説明してある。
動作は、本出願人が特願昭61−147570号「時間計
測装置」の明細書に詳しく説明してある。
第６図の回路によれば、端数パルスSAのパル
ス幅TAの後、コンデンサ４７の電圧VAは(2)式で
表わされる。
ス幅TAの後、コンデンサ４７の電圧VAは(2)式で
表わされる。
VA＝Vd−１／Ｃ∫TA 0i2・dt
＝Vd−i2・TA／Ｃ (2)
なお、
Vd：ダイオード４８の順方向電圧
Ｃ：コンデンサ４７の容量
このコンデンサ４７の電圧VAをデジタルに変
換した信号VAをCPU１２は導入し端数時間TAを
算出することができる。
換した信号VAをCPU１２は導入し端数時間TAを
算出することができる。
端数時間TBについても同様に算出することが
できる。
できる。
CPU１２は上記したVA，VB，na，nbを導入
し、TA，TBを算出し、更に(3)式の演算を行なつ
て、被測定信号A1，B1の時間差Txを得ることが
できる。
し、TA，TBを算出し、更に(3)式の演算を行なつ
て、被測定信号A1，B1の時間差Txを得ることが
できる。
Tx＝（t0・nb−TB）−（t0・na−TA） (3)
(3)式の演算結果により、Tx＜０であれば被測
定信号A1がB1より遅く到来したことを示し、Tx
＞０であればその逆であることを示している。
定信号A1がB1より遅く到来したことを示し、Tx
＞０であればその逆であることを示している。
なお、第１図の構成に対して、更に遅延線とゲ
ートと端数パルス発生回路とカウンタと時間・電
圧変換器のセツトを用意することにより、多数の
入力信号に対して、それぞれのタイム・インター
バルを測定することができる。
ートと端数パルス発生回路とカウンタと時間・電
圧変換器のセツトを用意することにより、多数の
入力信号に対して、それぞれのタイム・インター
バルを測定することができる。
ハ 「本発明の効果」
本発明によれば、端数時間ΔTまで正確に計測
しているので、２つの信号の発生順序にかかわら
ず時間差を精度良く測定することができる。
しているので、２つの信号の発生順序にかかわら
ず時間差を精度良く測定することができる。
また、時間計測装置では、一般に被測定信号を
装置へ印加する前に予めトリガ信号を時間計測装
置に送り、装置内部の回路状態をセツトする必要
がある。一方、本発明によれば、被測定信号A1，
B1から装置内部のゲート３により信号Ｃを得て、
この信号Ｃをこのトリガ信号として使用してい
る。即ち、本発明では必ず信号Ｃの発生の後に信
号A2，B2が端数パルス発生回路５，６へ加わる
ようになつている。そして上述のようにこの信号
Ｃにより、まずゲート２５を開けているので、本
発明によれば、トリガ信号を必要とせず、単に被
測定信号を装置に印加すれば良い。
装置へ印加する前に予めトリガ信号を時間計測装
置に送り、装置内部の回路状態をセツトする必要
がある。一方、本発明によれば、被測定信号A1，
B1から装置内部のゲート３により信号Ｃを得て、
この信号Ｃをこのトリガ信号として使用してい
る。即ち、本発明では必ず信号Ｃの発生の後に信
号A2，B2が端数パルス発生回路５，６へ加わる
ようになつている。そして上述のようにこの信号
Ｃにより、まずゲート２５を開けているので、本
発明によれば、トリガ信号を必要とせず、単に被
測定信号を装置に印加すれば良い。
第１図は本発明に係る時間計測装置の要部の構
成例を示した図、第２図、第３図、第５図は本発
明に係る装置のタイムチヤート、第４図は端数パ
ルス発生回路の具体的構成例を示した図、第６図
は時間・電圧変換器の具体的構成例を示した図、
第７図は時間計測の原理を示す図である。 １，２……遅延線、３……ゲート、５，６……
端数パルス発生回路、７，１０……時間・電圧変
換器、８，１１……カウンタ、１２……CPU。
成例を示した図、第２図、第３図、第５図は本発
明に係る装置のタイムチヤート、第４図は端数パ
ルス発生回路の具体的構成例を示した図、第６図
は時間・電圧変換器の具体的構成例を示した図、
第７図は時間計測の原理を示す図である。 １，２……遅延線、３……ゲート、５，６……
端数パルス発生回路、７，１０……時間・電圧変
換器、８，１１……カウンタ、１２……CPU。
Claims (1)
- 【特許請求の範囲】 １ 被測定信号間の時間差を計測する装置におい
て、 複数の被測定信号を導入し最先の被測定信号の
入力時に同期して信号Ｃを出力する手段３と、 各被測定信号を導入し、前記信号Ｃの発生時期
より遅らせて被測定信号を通過させる遅延手段
と、 この遅延手段を経た被測定信号と、前記手段３
の出力信号Ｃと、クロツク信号とを導入し、信号
Ｃの発生を起点として前記クロツク信号を通過さ
せてゲーテイングクロツクを出力し、且つ、遅延
手段を経た被測定信号A2，B2の印加時期に同期
してアクテイブとなる端数パルスSA，SBを出力
する端数パルス発生回路と、 前記端数パルスを導入し、パルス幅に応じた信
号を出力する時間・電圧変換器と、 前記ゲーテイングクロツクを導入し、このパル
ス数を計数するカウンタと、 前記カウンタの計数値と、時間・電圧変換器の
出力信号を導入し、被測定信号間の時間差を算出
するコンピユータと、 を備えたことを特徴とする時間計測装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12091487A JPS63285489A (ja) | 1987-05-18 | 1987-05-18 | 時間計測装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12091487A JPS63285489A (ja) | 1987-05-18 | 1987-05-18 | 時間計測装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63285489A JPS63285489A (ja) | 1988-11-22 |
| JPH059758B2 true JPH059758B2 (ja) | 1993-02-05 |
Family
ID=14798116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12091487A Granted JPS63285489A (ja) | 1987-05-18 | 1987-05-18 | 時間計測装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63285489A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630830A (en) * | 1979-08-22 | 1981-03-28 | Katashi Aoki | Extensive blow molding of bottole of synthetic resin with base cup |
| JPS59153192A (ja) * | 1983-02-21 | 1984-09-01 | Iwatsu Electric Co Ltd | 時間間隔測定装置 |
| JPS59188512A (ja) * | 1983-04-12 | 1984-10-25 | Marine Instr Co Ltd | 超音波の伝播時間測定装置 |
-
1987
- 1987-05-18 JP JP12091487A patent/JPS63285489A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630830A (en) * | 1979-08-22 | 1981-03-28 | Katashi Aoki | Extensive blow molding of bottole of synthetic resin with base cup |
| JPS59153192A (ja) * | 1983-02-21 | 1984-09-01 | Iwatsu Electric Co Ltd | 時間間隔測定装置 |
| JPS59188512A (ja) * | 1983-04-12 | 1984-10-25 | Marine Instr Co Ltd | 超音波の伝播時間測定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63285489A (ja) | 1988-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |