JPH0595672A - 多出力電源起動回路 - Google Patents
多出力電源起動回路Info
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- JPH0595672A JPH0595672A JP3253742A JP25374291A JPH0595672A JP H0595672 A JPH0595672 A JP H0595672A JP 3253742 A JP3253742 A JP 3253742A JP 25374291 A JP25374291 A JP 25374291A JP H0595672 A JPH0595672 A JP H0595672A
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- circuit
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/0083—Converters characterised by their input or output configuration
- H02M1/009—Converters characterised by their input or output configuration having two or more independently controlled outputs
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Abstract
(57)【要約】
【目的】 本発明はＤＣ／ＤＣコンバータを用いた多出
力電源回路の多出力電源起動回路に関し、ラッシュカレ
ントにより装置が停止することなく、しかも最適な容量
の電源を提供することができる多出力電源起動回路を提
供することを目的としている。 【構成】 トランスＴの１次側をスイッチング素子ＳＷ
１でスイッチングし、トランスＴの２次側に設けられた
複数の２次巻線に誘起する交流電圧から電源回路１０に
よりそれぞれ所定電圧の出力を得る回路において、前記
スイッチング素子ＳＷ１をスイッチングする制御回路１
０は、１次巻線に設けられた電流トランスＣＴにより検
出した電流が過大になるとスイッチング動作を停止する
ように構成されると共に、これら複数の電源回路１０の
出力はスイッチＳＷ１０を介して負荷に接続されるよう
に構成し、前記複数の電源回路１０の内の任意の１個に
２次側の立ち上がりを検出して、２次側電圧が立ち上が
ったことを検出した後に、前記電源回路１０の各スイッ
チＳＷ１０をオンにする制御信号を出力する立ち上がり
検出回路１１を設けて構成する。
力電源回路の多出力電源起動回路に関し、ラッシュカレ
ントにより装置が停止することなく、しかも最適な容量
の電源を提供することができる多出力電源起動回路を提
供することを目的としている。 【構成】 トランスＴの１次側をスイッチング素子ＳＷ
１でスイッチングし、トランスＴの２次側に設けられた
複数の２次巻線に誘起する交流電圧から電源回路１０に
よりそれぞれ所定電圧の出力を得る回路において、前記
スイッチング素子ＳＷ１をスイッチングする制御回路１
０は、１次巻線に設けられた電流トランスＣＴにより検
出した電流が過大になるとスイッチング動作を停止する
ように構成されると共に、これら複数の電源回路１０の
出力はスイッチＳＷ１０を介して負荷に接続されるよう
に構成し、前記複数の電源回路１０の内の任意の１個に
２次側の立ち上がりを検出して、２次側電圧が立ち上が
ったことを検出した後に、前記電源回路１０の各スイッ
チＳＷ１０をオンにする制御信号を出力する立ち上がり
検出回路１１を設けて構成する。
Description
【０００１】
【産業上の利用分野】本発明はＤＣ／ＤＣコンバータを
用いた多出力電源回路の多出力電源起動回路に関する。
用いた多出力電源回路の多出力電源起動回路に関する。
【０００２】
【従来の技術】図４は従来回路の構成例を示す図であ
る。図において、ＳＷは電源投入スイッチ（以下電源ス
イッチという）で、端子Ａ，Ｂ間に直流電圧が印加され
る。Ｔは直流電圧が印加されるトランスで、２次巻線
は、ここでは３個設けられている。Ｑは電圧オンオフ用
（スイッチング用）のＦＥＴである。１は該ＦＥＴＱに
スイッチング信号を与える制御回路である。ＣＴはトラ
ンスＴの１次側に流れる電流を検出する電流トランス
で、その出力は制御回路１に入っている。制御回路１は
この電流トランスＣＴ出力を設定値（閾値）と比較し、
設定値よりも大きくなった時に出力を絞り込むように動
作する。
る。図において、ＳＷは電源投入スイッチ（以下電源ス
イッチという）で、端子Ａ，Ｂ間に直流電圧が印加され
る。Ｔは直流電圧が印加されるトランスで、２次巻線
は、ここでは３個設けられている。Ｑは電圧オンオフ用
（スイッチング用）のＦＥＴである。１は該ＦＥＴＱに
スイッチング信号を与える制御回路である。ＣＴはトラ
ンスＴの１次側に流れる電流を検出する電流トランス
で、その出力は制御回路１に入っている。制御回路１は
この電流トランスＣＴ出力を設定値（閾値）と比較し、
設定値よりも大きくなった時に出力を絞り込むように動
作する。
【０００３】２，３，４はトランスＴの２次巻線側に設
けられた電源回路で、それぞれ整流用ダイオードＤ１，
Ｄ２，平滑用コイルＬ及び平滑用コンデンサＣより構成
されている。５は電源回路３内に設けられた３端子レギ
ュレータで、該３端子レギュレータ５は直流出力を直列
制御方式で安定化するものである。
けられた電源回路で、それぞれ整流用ダイオードＤ１，
Ｄ２，平滑用コイルＬ及び平滑用コンデンサＣより構成
されている。５は電源回路３内に設けられた３端子レギ
ュレータで、該３端子レギュレータ５は直流出力を直列
制御方式で安定化するものである。
【０００４】６は各電源回路出力１〜出力３を受けて、
出力電圧を検出し、検出電圧に応じた制御信号を前記制
御回路１に与える検出回路である。このように構成され
た回路の動作を説明すれば、以下のとおりである。
出力電圧を検出し、検出電圧に応じた制御信号を前記制
御回路１に与える検出回路である。このように構成され
た回路の動作を説明すれば、以下のとおりである。
【０００５】電源スイッチＳＷを投入すると、直流電圧
がＦＥＴＱによりスイッチングされ、トランスＴの２次
側には交流電圧が誘起される。各電源回路２〜４は、こ
の誘起された交流電圧を整流・平滑して所定の値の直流
電圧を出力する。このうち、電源回路３は３端子レギュ
レータ５により直流安定化電圧を出力する。
がＦＥＴＱによりスイッチングされ、トランスＴの２次
側には交流電圧が誘起される。各電源回路２〜４は、こ
の誘起された交流電圧を整流・平滑して所定の値の直流
電圧を出力する。このうち、電源回路３は３端子レギュ
レータ５により直流安定化電圧を出力する。
【０００６】検出回路６は各出力１〜出力３の値を入力
して、例えばこれらの出力の加算値に関連した信号を制
御回路１にフィードバックする。制御回路１は、このフ
ィードバック信号に応じてＦＥＴＱのディーティ比率を
変更し、各出力電圧が一定の値になるようにＰＷＭ制御
動作を行う。
して、例えばこれらの出力の加算値に関連した信号を制
御回路１にフィードバックする。制御回路１は、このフ
ィードバック信号に応じてＦＥＴＱのディーティ比率を
変更し、各出力電圧が一定の値になるようにＰＷＭ制御
動作を行う。
【０００７】
【発明が解決しようとする課題】２次側出力の少なくと
も１つにコンデンサインプット型（容量性）の負荷が接
続されていると、電源スイッチＳＷを投入した時、その
容量性負荷にはコンデンサを充電するために突入電流
（ラッシュカレント）が流れる。この負荷電流の増大に
伴い、トランス１次巻線にも定格オーバの電流が流れ
る。
も１つにコンデンサインプット型（容量性）の負荷が接
続されていると、電源スイッチＳＷを投入した時、その
容量性負荷にはコンデンサを充電するために突入電流
（ラッシュカレント）が流れる。この負荷電流の増大に
伴い、トランス１次巻線にも定格オーバの電流が流れ
る。
【０００８】この過大電流は電流トランスＣＴにより検
出され、制御回路１に入る。制御回路１は、出力を絞り
込むようにＦＥＴＱを制御する。その結果、トランス２
次側出力は低下する。検出回路６がこの出力電圧を検出
し、制御回路１に制御信号をフィードバックする。制御
回路１は、このフィードバック信号を受けると、回路に
異常が発生したものとして、出力を停止させる。
出され、制御回路１に入る。制御回路１は、出力を絞り
込むようにＦＥＴＱを制御する。その結果、トランス２
次側出力は低下する。検出回路６がこの出力電圧を検出
し、制御回路１に制御信号をフィードバックする。制御
回路１は、このフィードバック信号を受けると、回路に
異常が発生したものとして、出力を停止させる。
【０００９】このラッシュカレントは一時的なものであ
り、時間がたつとなくなる性質のものである。このよう
な電流のために電源回路の動作が停止してしまうのは不
都合である。そこで、以下のような方法が考えられる。 ２次側出力容量を大きくする。 １次側の電流トランスＣＴの検出電流を大きくす
る。
り、時間がたつとなくなる性質のものである。このよう
な電流のために電源回路の動作が停止してしまうのは不
都合である。そこで、以下のような方法が考えられる。 ２次側出力容量を大きくする。 １次側の電流トランスＣＴの検出電流を大きくす
る。
【００１０】しかしながら、に示す方法は電源の容量
を大きくすることになることから、電源装置が大型化
し、コストがアップしてしまうという問題がある。ま
た、に示す方法は、容量の小さい電源が短絡しても電
流トランスＣＴが反応しないおそれがある。また、１次
側の電流で規制しているため、他の出力の過電流設定値
が大きくなってしまうという問題がある。
を大きくすることになることから、電源装置が大型化
し、コストがアップしてしまうという問題がある。ま
た、に示す方法は、容量の小さい電源が短絡しても電
流トランスＣＴが反応しないおそれがある。また、１次
側の電流で規制しているため、他の出力の過電流設定値
が大きくなってしまうという問題がある。
【００１１】本発明はこのような課題に鑑みてなされた
ものであって、ラッシュカレントにより装置が停止する
ことなく、しかも最適な容量の電源を提供することがで
きる多出力電源起動回路を提供することを目的としてい
る。
ものであって、ラッシュカレントにより装置が停止する
ことなく、しかも最適な容量の電源を提供することがで
きる多出力電源起動回路を提供することを目的としてい
る。
【００１２】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図４と同一のものは、同一の符号を付し
て示す。図に示すシステムは、トランスＴの１次側をス
イッチング素子ＳＷ１でスイッチングし、トランスＴの
２次側に設けられた複数の２次巻線に誘起する交流電圧
から電源回路１０によりそれぞれ所定電圧の出力を得る
回路を構成している。
ック図である。図４と同一のものは、同一の符号を付し
て示す。図に示すシステムは、トランスＴの１次側をス
イッチング素子ＳＷ１でスイッチングし、トランスＴの
２次側に設けられた複数の２次巻線に誘起する交流電圧
から電源回路１０によりそれぞれ所定電圧の出力を得る
回路を構成している。
【００１３】１は前記スイッチング素子ＳＷ１をスイッ
チングする制御回路で、１次巻線に設けられた電流トラ
ンスＣＴにより検出した電流が過大になるとスイッチン
グ動作を停止するように構成されている。また、前記複
数の電源回路１０の出力はスイッチＳＷ１０を介して負
荷に接続されるように構成されている。１１は前記複数
の電源回路１０の内の任意の１個に設けられた、２次側
の立ち上がりを検出して、２次側電圧が立ち上がったこ
とを検出した後に、前記電源回路１０の各スイッチＳＷ
１０をオンにする制御信号を出力する立ち上がり検出回
路である。
チングする制御回路で、１次巻線に設けられた電流トラ
ンスＣＴにより検出した電流が過大になるとスイッチン
グ動作を停止するように構成されている。また、前記複
数の電源回路１０の出力はスイッチＳＷ１０を介して負
荷に接続されるように構成されている。１１は前記複数
の電源回路１０の内の任意の１個に設けられた、２次側
の立ち上がりを検出して、２次側電圧が立ち上がったこ
とを検出した後に、前記電源回路１０の各スイッチＳＷ
１０をオンにする制御信号を出力する立ち上がり検出回
路である。
【００１４】図では、第ｎ番目の電源回路１０に立ち上
がり検出回路１１を設けた場合を示しているが、この立
ち上がり検出回路１１は、任意の電源回路１０に設けて
よい。そして、この立ち上がり検出回路１１が設けられ
る電源回路１０は、スイッチＳＷ１０が不要である。
がり検出回路１１を設けた場合を示しているが、この立
ち上がり検出回路１１は、任意の電源回路１０に設けて
よい。そして、この立ち上がり検出回路１１が設けられ
る電源回路１０は、スイッチＳＷ１０が不要である。
【００１５】
【作用】電源スイッチＳＷが投入されると、立ち上がり
検出回路１１が設けられている電源回路１０のみが負荷
に電流を供給する。他の電源回路１０はスイッチＳＷ１
０がオフになり、負荷にはパワーを供給していない。当
該電源回路１０は電源投入時に、ラッシュカレントが流
れるため、その出力は低くなる。１次側の電流検出トラ
ンスＣＴは、１個の電源回路１０にラッシュカレントが
流れた程度では反応しないので、回路が停止することは
ない。
検出回路１１が設けられている電源回路１０のみが負荷
に電流を供給する。他の電源回路１０はスイッチＳＷ１
０がオフになり、負荷にはパワーを供給していない。当
該電源回路１０は電源投入時に、ラッシュカレントが流
れるため、その出力は低くなる。１次側の電流検出トラ
ンスＣＴは、１個の電源回路１０にラッシュカレントが
流れた程度では反応しないので、回路が停止することは
ない。
【００１６】当該電源回路１０の出力はラッシュカレン
トが流れた後、徐々に正規電圧まで立ち上がる。そし
て、正規電圧に立ち上がった時点で立ち上がり検出回路
１１は電源回路１０の各スイッチＳＷ１０に制御信号を
送り、これらスイッチＳＷ１０をオンにする。この結
果、速やかな電源の立ち上げが可能になる。本発明によ
ればラッシュカレントにより装置が停止することなく、
しかも電源の容量を不必要に増やす必要もなく、最適な
容量の電源を用いることができる。
トが流れた後、徐々に正規電圧まで立ち上がる。そし
て、正規電圧に立ち上がった時点で立ち上がり検出回路
１１は電源回路１０の各スイッチＳＷ１０に制御信号を
送り、これらスイッチＳＷ１０をオンにする。この結
果、速やかな電源の立ち上げが可能になる。本発明によ
ればラッシュカレントにより装置が停止することなく、
しかも電源の容量を不必要に増やす必要もなく、最適な
容量の電源を用いることができる。
【００１７】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図２は本発明の一実施例を示す構成ブロッ
ク図である。図１，図４と同一のものは、同一の符号を
付して示す。図では、２次側出力として３個の電源回路
１０を設けた場合を示している。このうち、出力２側は
３端子レギュレータ５により直流出力を安定化してい
る。
に説明する。図２は本発明の一実施例を示す構成ブロッ
ク図である。図１，図４と同一のものは、同一の符号を
付して示す。図では、２次側出力として３個の電源回路
１０を設けた場合を示している。このうち、出力２側は
３端子レギュレータ５により直流出力を安定化してい
る。
【００１８】トランスＴ１次側において、Ｑはスイッチ
ング素子ＳＷ１としてのＦＥＴである。そのドレイン・
ソース間には、抵抗Ｒ１１及びコンデンサＣ１１よりな
るノイズ除去回路が接続されている。Ｒ１３はＦＥＴＱ
のゲート・ソース間に接続されたバイアス抵抗である。
抵抗Ｒ１２及びコンデンサＣ１２よりなるノイズ除去回
路は、電流トランスＣＴに接続されている。
ング素子ＳＷ１としてのＦＥＴである。そのドレイン・
ソース間には、抵抗Ｒ１１及びコンデンサＣ１１よりな
るノイズ除去回路が接続されている。Ｒ１３はＦＥＴＱ
のゲート・ソース間に接続されたバイアス抵抗である。
抵抗Ｒ１２及びコンデンサＣ１２よりなるノイズ除去回
路は、電流トランスＣＴに接続されている。
【００１９】トランスＴの２次側において、Ｑ１はスイ
ッチＳＷ１０としてのＦＥＴである。電源回路１０の出
力間には、抵抗Ｒ６とフォトトランジスタＱ１１，Ｑ１
２の直列回路が接続され、これらフォトトランジスタＱ
１１，Ｑ１２のエミッタは、前記ＦＥＴＱ１のゲートに
接続されている。該フォトトランジスタＱ１１，Ｑ１２
のエミッタには、抵抗Ｒ５とツェナーダイオードＤ１３
の並列回路が接続されている。このツェナーダイオード
Ｄ１３はＦＥＴＱ１のドレイン・ソース間電圧を一定値
にクリップするための保護ダイオードである。出力２側
のＣ１は３端子レギュレータ５の入口に設けられた平滑
用コンデンサ、Ｃは出口に設けられた平滑用コンデンサ
である。
ッチＳＷ１０としてのＦＥＴである。電源回路１０の出
力間には、抵抗Ｒ６とフォトトランジスタＱ１１，Ｑ１
２の直列回路が接続され、これらフォトトランジスタＱ
１１，Ｑ１２のエミッタは、前記ＦＥＴＱ１のゲートに
接続されている。該フォトトランジスタＱ１１，Ｑ１２
のエミッタには、抵抗Ｒ５とツェナーダイオードＤ１３
の並列回路が接続されている。このツェナーダイオード
Ｄ１３はＦＥＴＱ１のドレイン・ソース間電圧を一定値
にクリップするための保護ダイオードである。出力２側
のＣ１は３端子レギュレータ５の入口に設けられた平滑
用コンデンサ、Ｃは出口に設けられた平滑用コンデンサ
である。
【００２０】立ち上がり検出回路１１は、抵抗Ｒ１〜Ｒ
５，トランジスタＱ３，ツェナーダイオードＤ１０及び
フォトダイオードＤ１１，Ｄ１２から構成されている。
抵抗Ｒ１とＲ２の分圧回路は、出力３の両端に接続さ
れ、その分圧電圧はツェナーダイオードＤ１０のカソー
ドに接続されている。該ツェナーダイオードＤ１０のア
ノードはトランジスタＱ３のベースに接続されると共
に、抵抗Ｒ３にも接続されている。抵抗Ｒ３の他端はコ
モンラインに接続されている。
５，トランジスタＱ３，ツェナーダイオードＤ１０及び
フォトダイオードＤ１１，Ｄ１２から構成されている。
抵抗Ｒ１とＲ２の分圧回路は、出力３の両端に接続さ
れ、その分圧電圧はツェナーダイオードＤ１０のカソー
ドに接続されている。該ツェナーダイオードＤ１０のア
ノードはトランジスタＱ３のベースに接続されると共
に、抵抗Ｒ３にも接続されている。抵抗Ｒ３の他端はコ
モンラインに接続されている。
【００２１】トランジスタＱ３の負荷には、それぞれ抵
抗Ｒ４，フォトダイオードＤ１１及び抵抗Ｒ５，フォト
ダイオードＤ１２よりなる直列回路が接続されている。
トランジスタＱ３のエミッタはコモンラインに接続され
ている。そして、これらフォトダイオードＤ１１，Ｄ１
２は前記したフォトトランジスタＱ１１，Ｑ１２とペア
でフォトカプラＰＣ１，ＰＣ２を形成している。このよ
うに構成された回路の動作を説明すれば、以下のとおり
である。
抗Ｒ４，フォトダイオードＤ１１及び抵抗Ｒ５，フォト
ダイオードＤ１２よりなる直列回路が接続されている。
トランジスタＱ３のエミッタはコモンラインに接続され
ている。そして、これらフォトダイオードＤ１１，Ｄ１
２は前記したフォトトランジスタＱ１１，Ｑ１２とペア
でフォトカプラＰＣ１，ＰＣ２を形成している。このよ
うに構成された回路の動作を説明すれば、以下のとおり
である。
【００２２】電源スイッチＳＷを投入すると、トランス
１次側スイッチング回路は入力直流電圧のスイッチング
動作を開始する。つまり、制御回路１からの駆動パルス
によりＦＥＴＱが直流電圧のオンオフ動作を開始する。
これにより、トランスＴの２次側には交流電圧が誘起さ
れる。トランスＴの２次側に設けられた電源回路１０
は、誘起された交流電圧を整流・平滑して直流電圧を出
力する。出力２側では、３端子レギュレータ５により、
更に直流電圧が安定化される。
１次側スイッチング回路は入力直流電圧のスイッチング
動作を開始する。つまり、制御回路１からの駆動パルス
によりＦＥＴＱが直流電圧のオンオフ動作を開始する。
これにより、トランスＴの２次側には交流電圧が誘起さ
れる。トランスＴの２次側に設けられた電源回路１０
は、誘起された交流電圧を整流・平滑して直流電圧を出
力する。出力２側では、３端子レギュレータ５により、
更に直流電圧が安定化される。
【００２３】しかしながら、出力１と出力２側は、スイ
ッチとして機能するＦＥＴＱ１がオフとなっているの
で、負荷には電流が流れない。従って、出力３のみ負荷
側に電流が流れる。仮に、出力３側に容量性負荷が接続
されていたら、この負荷にはラッシュカレントが流れ
る。しかしながら、出力３のみにラッシュカレントが流
れても、トランス１次側に設けられた電流トランスＣＴ
により検出される電流は過大とはならず閾値よりも小さ
いため、制御回路１が出力を絞り込むことはない。
ッチとして機能するＦＥＴＱ１がオフとなっているの
で、負荷には電流が流れない。従って、出力３のみ負荷
側に電流が流れる。仮に、出力３側に容量性負荷が接続
されていたら、この負荷にはラッシュカレントが流れ
る。しかしながら、出力３のみにラッシュカレントが流
れても、トランス１次側に設けられた電流トランスＣＴ
により検出される電流は過大とはならず閾値よりも小さ
いため、制御回路１が出力を絞り込むことはない。
【００２４】図３は出力３の電源回路１０の負荷特性を
示す図である。横軸は電流Ｉ、縦軸は電圧Ｖである。電
源投入時にはラッシュカレントにより最大電流Ｉｍａｘ
が流れる。負荷にラッシュカレントが流れる結果、その
出力電圧は図に示す負荷特性により一時的に低くなり、
Ｖｍｉｎとなる。従って、立ち上がり検出回路１１のツ
ェナーダイオードＤ１０はオンにならない。ツェナーダ
イオードＤ１０に電流が流れないため、トランジスタＱ
３はオフのままである。従って、その負荷であるフォト
ダイオードＤ１１，Ｄ１２には電流が流れず、フォトカ
プラＰＣ１，ＰＣ２は動作しない。その結果、出力１，
出力２側のＦＥＴＱ１はオフのままであり、負荷には電
流が供給されない。
示す図である。横軸は電流Ｉ、縦軸は電圧Ｖである。電
源投入時にはラッシュカレントにより最大電流Ｉｍａｘ
が流れる。負荷にラッシュカレントが流れる結果、その
出力電圧は図に示す負荷特性により一時的に低くなり、
Ｖｍｉｎとなる。従って、立ち上がり検出回路１１のツ
ェナーダイオードＤ１０はオンにならない。ツェナーダ
イオードＤ１０に電流が流れないため、トランジスタＱ
３はオフのままである。従って、その負荷であるフォト
ダイオードＤ１１，Ｄ１２には電流が流れず、フォトカ
プラＰＣ１，ＰＣ２は動作しない。その結果、出力１，
出力２側のＦＥＴＱ１はオフのままであり、負荷には電
流が供給されない。
【００２５】ここで、所定時間が経過すると、負荷容量
への電流の充電が終わり、ラッシュカレントは流れなく
なる。この結果、出力３は図３の定格電圧Ｖｏまで立ち
上がる。出力電圧が定格電圧まで立ち上がると、抵抗Ｒ
１とＲ２により電圧電圧がツェナーダイオードＤ１０の
ツェナー電圧を越え、ツェナーダイオードＤ１０がオン
になる。この結果、トランジスタＱ３のベースには順方
向電圧が印加され、該トランジスタＱ３はオンになる。
への電流の充電が終わり、ラッシュカレントは流れなく
なる。この結果、出力３は図３の定格電圧Ｖｏまで立ち
上がる。出力電圧が定格電圧まで立ち上がると、抵抗Ｒ
１とＲ２により電圧電圧がツェナーダイオードＤ１０の
ツェナー電圧を越え、ツェナーダイオードＤ１０がオン
になる。この結果、トランジスタＱ３のベースには順方
向電圧が印加され、該トランジスタＱ３はオンになる。
【００２６】トランジスタＱ３がオンになると、このト
ランジスタの負荷であるフォトダイオードＤ１１，Ｄ１
２に電流が流れ発光する。これらフォトダイオードＤ１
１，Ｄ１２の発光はフォトカプラのフォトトランジスタ
側に伝えられる。そして、これらフォトダイオードＤ１
１，Ｄ１２とペアをなすフォトトランジスタＱ１１，Ｑ
１２がオンになる。
ランジスタの負荷であるフォトダイオードＤ１１，Ｄ１
２に電流が流れ発光する。これらフォトダイオードＤ１
１，Ｄ１２の発光はフォトカプラのフォトトランジスタ
側に伝えられる。そして、これらフォトダイオードＤ１
１，Ｄ１２とペアをなすフォトトランジスタＱ１１，Ｑ
１２がオンになる。
【００２７】これらフォトトランジスタＱ１１，Ｑ１２
がオンになると、出力１側では抵抗Ｒ６→Ｑ１１→抵抗
Ｒ５のループに電流が流れ、出力２側では抵抗Ｒ６→Ｑ
１２→抵抗Ｒ５のループに電流が流れる。この結果、Ｆ
ＥＴＱ１のゲートにはバイアス電圧が印加され、これら
ＦＥＴＱ１はオンになる。このようにして、電源スイッ
チＳＷを投入してから、所定時間経過後、負荷にパワー
が供給されることになる。この時には、負荷に流れるラ
ッシュカレントも小さく、制御回路１が出力を絞り込む
こともない。
がオンになると、出力１側では抵抗Ｒ６→Ｑ１１→抵抗
Ｒ５のループに電流が流れ、出力２側では抵抗Ｒ６→Ｑ
１２→抵抗Ｒ５のループに電流が流れる。この結果、Ｆ
ＥＴＱ１のゲートにはバイアス電圧が印加され、これら
ＦＥＴＱ１はオンになる。このようにして、電源スイッ
チＳＷを投入してから、所定時間経過後、負荷にパワー
が供給されることになる。この時には、負荷に流れるラ
ッシュカレントも小さく、制御回路１が出力を絞り込む
こともない。
【００２８】このように、本発明によればラッシュカレ
ント（突入電流）で立ち上がり検出回路１１が低電圧を
検出することもなく、また１次側の過電流設定値を変え
ることなく、装置を起動することができる。従って、本
発明によれば出力側に直列にスイッチを設けることで、
電源の容量をアップすることなく、簡単な回路でラッシ
ュカレントの負荷への対応が可能となる。
ント（突入電流）で立ち上がり検出回路１１が低電圧を
検出することもなく、また１次側の過電流設定値を変え
ることなく、装置を起動することができる。従って、本
発明によれば出力側に直列にスイッチを設けることで、
電源の容量をアップすることなく、簡単な回路でラッシ
ュカレントの負荷への対応が可能となる。
【００２９】上述の説明では、電源回路１０を負荷側と
切り離すスイッチＳＷ１０としてＦＥＴＱ１を用いた場
合を例にとったが、本発明はこれに限るものではなく、
他のスイッチ、例えばリレー接点を用いることもでき
る。
切り離すスイッチＳＷ１０としてＦＥＴＱ１を用いた場
合を例にとったが、本発明はこれに限るものではなく、
他のスイッチ、例えばリレー接点を用いることもでき
る。
【００３０】
【発明の効果】以上、詳細に説明したように、本発明に
よればラッシュカレントにより装置が停止することな
く、しかも最適な容量の電源を提供することができる多
出力電源起動回路を提供することができる。
よればラッシュカレントにより装置が停止することな
く、しかも最適な容量の電源を提供することができる多
出力電源起動回路を提供することができる。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例を示す構成ブロック図であ
る。
る。
【図３】電源回路の負荷特性を示す図である。
【図４】従来回路の構成例を示す図である。
１ 制御回路 １０ 電源回路 １１ 立ち上がり検出回路 ＳＷ 電源スイッチ ＳＷ１ スイッチング素子 ＳＷ１０ スイッチ Ｔ トランス ＣＴ 電流トランス
Claims (2)
- 【請求項１】 トランス（Ｔ）の１次側をスイッチング
素子（ＳＷ１）でスイッチングし、トランス（Ｔ）の２
次側に設けられた複数の２次巻線に誘起する交流電圧か
ら電源回路（１０）によりそれぞれ所定電圧の出力を得
る回路において、 前記スイッチング素子（ＳＷ１）をスイッチングする制
御回路（１０）は、１次巻線に設けられた電流トランス
（ＣＴ）により検出した電流が過大になるとスイッチン
グ動作を停止するように構成されると共に、 前記複数の電源回路（１０）の出力はスイッチ（ＳＷ１
０）を介して負荷に接続されるように構成し、これら複
数の電源回路（１０）の内の任意の１個に２次側の立ち
上がりを検出して、２次側電圧が立ち上がったことを検
出した後に、前記電源回路（１０）の各スイッチ（ＳＷ
１０）をオンにする制御信号を出力する立ち上がり検出
回路（１１）を設けたことを特徴とする多出力電源起動
回路。 - 【請求項２】 前記立ち上がり検出回路（１１）の各出
力部と前記電源回路（１０）の信号受信部とは、それぞ
れ一対のフォトカプラで構成し、各電源回路（１０）の
スイッチ（ＳＷ１０）はＦＥＴで構成したことを特徴と
する請求項１記載の多出力電源起動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253742A JPH0595672A (ja) | 1991-10-01 | 1991-10-01 | 多出力電源起動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253742A JPH0595672A (ja) | 1991-10-01 | 1991-10-01 | 多出力電源起動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595672A true JPH0595672A (ja) | 1993-04-16 |
Family
ID=17255510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253742A Withdrawn JPH0595672A (ja) | 1991-10-01 | 1991-10-01 | 多出力電源起動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0595672A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1104949A2 (en) * | 1999-11-10 | 2001-06-06 | Hewlett-Packard Company, A Delaware Corporation | Coordinated switching in a multiple switching regulator system to lower peak current load |
| KR20160082161A (ko) * | 2014-12-31 | 2016-07-08 | (주)아이티아이테크놀로지 | 병원용 케이블 파워 제공 장치 |
| US10931206B2 (en) | 2016-12-27 | 2021-02-23 | Fuji Electric Co., Ltd. | Power supply for output of various specifications |
-
1991
- 1991-10-01 JP JP3253742A patent/JPH0595672A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1104949A2 (en) * | 1999-11-10 | 2001-06-06 | Hewlett-Packard Company, A Delaware Corporation | Coordinated switching in a multiple switching regulator system to lower peak current load |
| EP1104949A3 (en) * | 1999-11-10 | 2002-01-02 | Hewlett-Packard Company, A Delaware Corporation | Coordinated switching in a multiple switching regulator system to lower peak current load |
| US6437548B2 (en) | 1999-11-10 | 2002-08-20 | Hewlett-Packard Company | Coordinated switching in a multiple switching regulator system to lower peak current load |
| KR20160082161A (ko) * | 2014-12-31 | 2016-07-08 | (주)아이티아이테크놀로지 | 병원용 케이블 파워 제공 장치 |
| US10931206B2 (en) | 2016-12-27 | 2021-02-23 | Fuji Electric Co., Ltd. | Power supply for output of various specifications |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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